JP2005236177A - 半導体集積回路装置および磁気メモリ装置 - Google Patents
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Abstract
【解決手段】 ロジック回路(20)と混載される磁気メモリ装置(RMCA,RMCB)は、この磁気メモリセルの磁気抵抗素子の磁化困難軸(HX)と平行な軸に関して鏡映対称(ミラー反転)のレイアウトを有するように配置する。これらの磁気メモリ装置の間にロジック回路を配置する。
【選択図】 図8
Description
図1は、この発明に従う磁気メモリ装置におけるメモリセルMCの電気的等価回路を示す図である。図1において、磁気メモリセルMCは、一端がビット線BLに接続され、その抵抗値が記憶データに応じて変化する磁気抵抗素子VRと、ワード線WL上の信号電位に従って磁気抵抗素子VRの他端をソース線SLに接続するアクセストランジスタATを含む。この磁気抵抗素子VRに対応して、またワード線WLと平行にデジット線DLが配置される。この磁気抵抗素子VRは、一例として、トンネル磁気抵抗(TMR)効果を有する素子で構成される。メモリセルMCは、メモリセルアレイにおいて行列状に配置される。以下の説明においては、ビット線BLが延在する方向を列方向と称し、ワード線WLおよびデジット線DLが延在する方向を行方向と称す。
図13は、この発明の実施の形態2に従う半導体集積回路装置の構成を概略的に示す図である。図13において、半導体集積回路装置は、半導体チップCHA上に分離して配置される第1のロジック回路LGAおよび第2のロジック回路LGBを含む。第1のロジック回路LGAに対向してMRAMマクロRMCCが配置され、また第2のロジック回路LGBに対向してMRAMマクロRMCDが配置される。MRAMマクロRMCCは、内部メモリ回路MMCと、インタフェース回路(I/F)5Cを有し、インタフェース回路5Cが、第1のロジック回路LGAに近い端部に配置される。MRAMマクロRMCDは、同様、メモリ回路MMDと、インタフェース回路5Dとを含み、インタフェース回路5Dが、第2のロジック回路LGBに近い位置に配置される。
ロジックとメモリとが同一チップ上に集積化される混載システムに用いられるメモリマクロは、適用されるシステムおよび接続されるロジック回路に応じて、さまざまな記憶容量およびデータビット幅のバリエーションが要求される。このようなバリエーションを容易に実現するために、通常、性能が保証された1つのメモリマクロ(ライブラリ)をベースとして、記憶容量の拡張または縮小およびビット幅の切換などが行なわれる。
図19は、この発明の実施の形態3の変更例の半導体集積回路装置の構成を示す図である。図19に示す半導体集積回路装置は、半導体チップCHC上に配置されるロジック回路LGEおよびLGFを含む。ロジック回路LGEの両側に、MRAMマクロRMCGおよびRMCFが対向して配置され、ロジック回路LGFの一方側に、MRAMマクロRMCHが配置される。このMRAMマクロRMCFは、MRAMマクロRMCGと互いに平行移動したレイアウトを有する。MRAMマクロRMCGは、対応のロジック回路LGEと相対する辺と直行する辺の領域(辺縁領域)において、内部のメモリアクセス動作を制御する周辺制御回路が配置される制御ブロックと、この制御ブロックの両側に配置されるロジックとのインターフェイスをとるためのインタフェース回路が配置されるインターフェイス回路(I/F)領域が配置される。このMRAMマクロRMCGにおいては、ロジック回路LGEに近いほうのインターフェイス回路を利用してデータおよび信号の転送が実行される。メモリ回路のレイアウトは、図18に示すMRAMマクロRMCDとMRAMマクロRMCGとは同じである。磁化困難軸HXに沿って書込電流を転送するビット線BLが配置される。
図20は、この発明の実施の形態4に従う磁気メモリ装置の全体の構成を概略的に示す図である。図20において、磁気メモリ装置は、ロウデコーダ35の両側に配置されるサブアレイユニットSULおよびSURと、外部からのコマンドおよびアドレスおよびデータに従って内部書込データおよび内部動作制御信号および内部アドレス信号を生成する制御回路39を含む。
図21は、この発明の実施の形態4の変更例の構成を概略的に示す図である。この図21に示す磁気メモリ装置においては、サブアレイユニットSULおよびSURに共通に、ロウデコーダ/ワードドライバ回路40が配置される。サブアレイユニットSULおよびSURは、このロウデコーダ/ワードドライバ回路40に関してミラー反転された、鏡映対称なレイアウトを有する。図21に示す磁気メモリ装置の他の構成は、図20に示す磁気メモリ装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図22は、この発明の実施の形態5に従う半導体集積回路装置の構成を概略的に示す図である。図22において、半導体集積回路装置は、ロジック回路LGGと、このロジック回路LGGの両側に配置されるMRAMマクロRMCJおよびRMCKを含む。これらのロジック回路LGG、MRAMマクロRMCJおよびRMCKは、同一半導体チップ上に集積化される。
図33は、実施の形態5に従う磁気メモリ装置の変更例の構成を示す図である。図33に示すMRAMマクロにおいては、外部からの書込データDに従って、書込バッファ50により内部書込データが生成され、メモリセルアレイ80に対するデータの書込が行われる。書込データの論理反転操作は実行されない。
図34は、この発明の実施の形態6に従う磁気メモリ装置の要部の構成を示す図である。図34においては、図7に示すビット線書込電流制御回路6Aおよび6Bの部分の1つのビット線BLに対する構成を示す。図34に示すビット線書込電流制御部の構成が、各ビット線BLに対して設けられる。ビット線BLの両端に対向して、ビット線電流ドライバBDVlおよびBDVrが設けられる。ビット線電流ドライバBDVlは、電源ノードとビット線BLの間に接続されるPチャネルMOSトランジスタPT1と、ビット線BLと接地ノードの間に接続されるNチャネルMOSトランジスタNT1を含む。ビット線電流ドライバBDVrは、電源ノードとビット線BLの間に接続されるPチャネルMOSトランジスタPT2と、ビット線BLと接地ノードの間に接続されるNチャネルMOSトランジスタNT2を含む。
図37は、この発明の実施の形態7に従う、ビット線書込電流制御回路の構成を示す図である。図37において、ビット線書込電流制御回路6Aは、列選択信号CSLに従ってタイミング制御信号CSLPおよび/CSLNを生成するタイミング制御回路100lと、内部書込データWDATAとタイミング制御信号CSLPを受けるNANDゲート102lと、内部書込データWDATAとタイミング制御信号/CSLNを受けるNORゲート104lを含む。NANDゲート102lは、電源電圧Vddと中間電圧Vblpを動作電源電圧として動作し、したがって、ビット線電流ドライバBDVlのPチャネルMOSトランジスタPT1は導通時、ソース−ゲート間電圧が電源電圧Vddよりも小さくなり、導通の度合が小さくされ、電流駆動力が制限される。NORゲート104lは、電源電圧と接地電圧を動作電源電圧として受ける。
図39は、この発明の実施の形態8に従う磁気メモリ装置の要部の構成を示す図である。図39においては、デジット線DLに対して設けられるデジット線電流ドライバ110をさらに示す。でジット線ドライバ110は、デジット線イネーブル信号DLEの活性化に従って活性化され、デジット線DLに電流を供給する。
図43は、この発明の実施の形態9に従うビット線電流制御回路部の構成を概略的に示す図である。図43において、3本のビット線BL0−BL2に対して設けられる回路部分の構成を代表的に示す。ビット線書込電流制御回路6Aは、ビット線BL0−BL2それぞれに対して設けられる電流ドライバCDA0−CDA2と、ビット線BL0−BL2それぞれに対して設けられ、対応のビット線の選択時には、書込データに応じた方向に電流を駆動し、かつ隣接ビット線の選択時、選択隣接ビット線と逆方向に電流を駆動する電流ドライバ回路CKB0−CKB2と、電流ドライバCDA0−CDA2それぞれに対応して設けられるデータデコーダDDCA0−DDCA2と、電流ドライバ回路CKB0−CKB2それぞれに対応して設けられるデータデコーダDDCB0−DDCB2を含む。
図57は、この発明の実施の形態9の変更例を示す図である。図57においては、ビット線BLiに対して設けられる電流ドライバ段の構成を示す。図57において、ビット線BLiに対し並列に、4つの単位インバータ回路UIV0−UIV3が設けられる。これらの単位インバータ回路UIVj(j=0−3)は、CMOSインバータの構成を有し、PチャネルMOSトランジスタPUjとNチャネルMOSトランジスタNUjとを含む。
図59は、この発明の実施の形態10に従う磁気メモリ装置の要部の構成を概略的に示す図である。図59においては、ビット線BLに関連するデータの書込および読出を行なう部分の構成を示す。
図63は、この発明の実施の形態11に従う磁気メモリ装置の要部の構成を概略的に示す図である。図63において、メモリセルアレイ200の両側に、ビット線書込電流制御回路6Aおよび6Bが配置される。メモリセルアレイ200上をわたって列方向に延在して列選択線CSL0−CSLnが配設される。これらの列選択線CSL0−CSLnへは、コラムデコーダ201からの列選択信号CSL<0>−CSL<n>がそれぞれ伝達される。このコラムデコーダ201は、書込モード指示信号WE(または内部動作活性化信号ACT:図62参照)と列アドレス信号YADとに従って、列選択信号CSL<0>−CSL<n>のいずれかを選択状態へ駆動する。
図71は、この発明の実施の形態11の変更例の磁気メモリ装置の要部の構成を概略的に示す図である。図71において、磁気メモリ装置は、メモリセルアレイ200に列方向に延在して配置されるビット線BL0−BLnと、メモリセルアレイ上をわたって列方向に延在して所定数のビット線ごとに配置されるメイン列選択線MCSL0−MCSLmを含む。図71に示す構成においては、1つのメイン列選択線MCSLiが、2本のビット線BLjおよびBLj+1に対して設けられる。
図74は、メイン列選択線の他の構造を概略的に示す図である。図73において、メイン列選択線MCSL0およびMCSL1の構造を代表的に示す。この図73に示すメイン列選択線の構造は、以下の点で、列選択線CSL0およびMCSL1の構造と異なる。すなわち、メイン列選択線MCSL0は、分割配線231d−231gに分割され、またメイン列選択線MCSL1は、4つの分割配線231h−231kに分割される。これらの分割配線231d−231kは、それぞれ、隣接ビット線の間に2本ずつ配置される。すなわち、ビット線BL0およびBL1の間に、分割配線231eおよび231fが配設され、ビット線BL1およびBL2の間に、分割配線231gおよび231hが配設される。ビット線BL2およびBL3の間に、分割配線231iおよび231jが配設される。図73に示す他の構成は、図72に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図76は、この発明の実施の形態11のさらに他の変更例を示す図である。図76においては、ビット線BLと平行に、分割制御信号線250aおよび250bが配設される。この分割配線250aおよび250bは、その一端においてドライブ回路252により駆動される。分割制御信号線250aおよび250bは、このビット線BLよりも上層の配線であってもよく、また下層の配線であってもよい。ビット線BLと平行に配設され、ビット線BLの駆動時に、ドライブ回路252により、この分割制御信号線250aおよび250bが駆動される。
Claims (18)
- 与えられたデータに所定の処理を施すロジック回路、および
前記ロジック回路と同一半導体チップ上に集積化され、少なくとも前記ロジック回路が使用するデータを格納する複数の磁気メモリを備え、各前記磁気メモリは、行列状に配列される複数の磁気メモリセルを有し、各前記磁気メモリセルは、磁化方向が記憶データにかかわらず固定される固定層と記憶データに応じて磁化方向が設定される自由層と前記固定層および自由層の間に配置される非磁性体層とで構成される磁気抵抗素子を含み、前記複数の磁気メモリにおいて前記固定層の磁化方向は同一であり、かつ前記複数の磁気メモリにおいて磁気メモリへの書込データの論理レベルに対する固定層と自由層の磁化方向の平行/反平行の関係が同一である、半導体集積回路装置。 - 各前記磁気メモリは、書込データの論理レベルに応じて電流が流れる方向が変更されかつ流れる電流の誘起する磁界を利用してデータをメモリセルに書き込む複数の書込電流線を含み、
前記複数の磁気メモリは、前記書込電流線の延在する方向と平行な軸に関して鏡映対称に配置されるレイアウトを有する磁気メモリを含む、請求項1記載の半導体集積回路装置。 - 前記複数の磁気メモリは、対応のロジック回路に相対する辺と直行する辺に沿った辺縁領域を備える磁気メモリを含み、前記辺縁領域には、磁気メモリの内部動作制御用の回路が配置される周辺回路領域と、前記周辺回路領域両側に配置されてロジック回路とのインターフェイスをとるインターフェイス回路が配置されるインターフェイス回路領域を備える、請求項1記載の半導体集積回路装置。
- 各々が行列状に配列される複数の磁気メモリセルを有する複数のメモリセルアレイを備え、各前記磁気メモリセルは、各々が磁化容易軸および磁化困難軸を有する矩形状の固定層および自由層を有する磁気抵抗素子を含み、前記自由層は記憶データに応じて磁化方向が設定され、かつ前記固定層は記憶データにかかわらずその磁化方向が固定的に設定され、前記複数のメモリセルアレイは、前記磁化困難軸と平行な線に関して鏡映対称に配置され、
各前記メモリセルアレイにおいて前記磁化困難軸方向に沿ってメモリセル各列に対応して配置される複数のビット線、および
各前記ビット線に対応して配置され、データ書込時、アドレス信号に従って選択列に対応するビット線に書込データに応じた方向に書込電流を供給する複数のビット線ドライブ回路を備える、磁気メモリ装置。 - 行列状に配列される複数の磁気メモリセルを有する少なくとも1個のメモリセルアレイを備え、各前記磁気メモリセルは、各々が磁化容易軸および磁化困難軸を有する固定層および自由層を有する磁気抵抗素子を含み、前記自由層は記憶データに応じて磁化方向が設定されかつ前記固定層は記憶データにかかわらずその磁化方向が固定的に設定され、
前記少なくとも1個のメモリセルアレイのメモリセルに対して共通に配置され、前記少なくとも1個のメモリセルアレイの書込データおよび読出データの少なくとも一方の論理レベルを反転する反転制御データを固定的に格納する反転データ保持回路を備え、
前記反転データ保持回路からの反転制御データに従って前記少なくとも1個のメモリセルアレイの書込データおよび読出データの一方の論理レベルを反転するデータ極性反転回路を備える、磁気メモリ装置。 - 前記少なくとも1個のメモリセルアレイは、点対称に配置されるメモリセルアレイを含む、請求項5記載の磁気メモリ装置。
- 前記反転データ保持回路は、前記少なくとも1個のメモリセルアレイのメモリセルと同一構成を有しかつ同一方向にその磁化容易軸および磁化困難軸が配置され、前記反転制御データを格納する磁気メモリセルを含む、請求項5記載の磁気メモリ装置。
- 行列状に配列される複数の磁気メモリセル、
各前記メモリセル列に対応して配置される複数のビット線、および
各前記ビット線の両側に配置され、活性化時、対応のビット線に電流を流す複数のビット線ドライバを備え、各前記ビット線ドライバは、電源ノードに結合される充電トランジスタと接地ノードに結合される放電トランジスタとを含み、
各前記ビット線ドライバに対応して配置され、列選択信号と書込データとに従って対応のビット線ドライバを活性化する複数のビット線ドライブ制御回路を備え、共通のビット線に対応して配置されるビット線ドライブ制御回路は、選択時、対応のビット線の一方のビット線ドライバの充電トランジスタと他方のビット線ドライバの放電トランジスタを異なるタイミングで導通状態へ駆動する、磁気メモリ装置。 - 前記充電トランジスタは、Pチャネルの絶縁ゲート型電界効果トランジスタであり、前記放電トランジスタはNチャネルの絶縁ゲート型電界効果型トランジスタであり、
各前記ビット線ドライブ制御回路は、
前記列選択信号に従って第1および第2おタイミング制御信号を生成するタイミング制御回路と、
前記第1のタイミング制御信号と前記書込データとに従って前記充電トランジスタのゲートを駆動する第1のゲート回路と、
前記第2のタイミング制御信号と前記書込データとに従って前記放電トランジスタのゲートを駆動する第2のゲート回路を備え、
共通のビット線に対応して配置されるビット線ドライブ制御回路に対しては、相補な書込データが供給され、かつ
前記第1および第2のゲート回路の一方には、前記電源ノードの電源電圧と前記接地ノードの電圧との間の中間電圧が動作電源電圧として供給される、請求項8記載の磁気メモリ装置。 - 共通のビット線に対して配置されるビット線ドライブ制御回路は、
前記書込データと列選択信号とに従って、対応のビット線ドライバの一方の充電トランジスタを導通状態にした後に他方のビット線ドライバの放電トランジスタを導通状態とし、かつ前記一方のビット線ドライバの充電トランジスタを非導通状態とした後に前記他方のビット線ドライバの放電トランジスタを非導通状態とする、請求項8記載の磁気メモリ装置。 - 各前記メモリセル行に対応して配置される複数のディジット線、および
前記データ書込時、選択行のディジット線に電流を供給するディジット線ドライブ回路をさらに備え、前記ディジット線ドライブ回路は、前記充電トランジスタおよび放電トランジスタの導通状態への移行のタイミングの間のタイミングで前記選択行のディジット線に対する電流供給を開始し、かつ前記充電トランジスタおよび放電トランジスタの非導通状態への移行タイミングの間のタイミングで電流供給を停止する、請求項8記載の磁気メモリ装置。 - 行列状に配列される複数の磁気メモリセル、
各前記メモリセル列に対応して配置される複数のビット線、および
各前記ビット線の両側に配置される複数のビット線ドライブ回路を備え、各前記ビット線ドライブ回路は、対応のビット線に結合される第1および第2の電流ドライバを含み、
各前記ビット線ドライブ回路に対応して配置される複数のビット線ドライブ制御回路を備え、各ビット線制御回路は、書込データと列選択信号とに従って対応のビット線の選択時、対応のビット線ドライブ回路の第2の電流ドライバを活性化した後に第1の電流ドライバを活性化し、かつ隣接した列のビット線の選択時に、前記隣接列のビット線を流れる書込電流と逆方向に対応のビット線に電流が流れるように前記第2の電流ドライバを活性化する、磁気メモリ装置。 - 各前記ビット線の両側には、複数の単位ドライブ回路が並列に配置され、
対応のビット線ドライブ回路からの制御信号の伝達経路を切換えることにより、前記第1の電流ドライバと前記第2の電流ドライバをそれぞれ構成する単位ドライブ回路の数を調整する切換回路をさらに備える、請求項12記載の磁気メモリ装置。 - 行列状に配列される複数の磁気メモリセル、
各前記メモリセル列に対応して配置される複数のビット線、
各前記メモリセル行に対応して配置される複数のディジット線、
前記ビット線と平面配置において平行に配置されかつ各々が列選択信号を伝達する複数の列選択信号線、
各前記ビット線の両側に配置され、活性化時対応のビット線にメモリセルにデータを書込むための書込電流を流す複数のビット線ドライブ回路、および
各前記ビット線ドライブ回路に対応して配置される複数のビット線ドライブ制御回路を備え、各前記ビット線ドライブ制御回路は、データ書込時書込データに基づいて生成される書込タイミング信号と、対応の列選択信号線上の列選択信号とに基づいて生成される列選択タイミング信号とに従って対応のビット線ドライブ回路を活性化し、前記列選択信号の活性化は、前記書込タイミング信号の活性化よりも早いタイミングで行なわれ、かつ前記列選択信号の非活性化は前記書込タイミング信号の非活性化よりも後のタイミングで実行され、前記書込タイミング信号の活性化期間により前記ビット線の書込電流の流れる期間が決定され、
前記複数のディジット線対応して配置され、データ書込時、アドレス信号に従って選択行のディジット線に電流を供給するディジット線ドライブ回路を備え、前記ディジット線ドライブ回路は、前記列選択信号および書込タイミング信号の活性化の間のタイミングで活性化されてかつ前記列選択信号および書込タイミング信号の非活性化の間のタイミングで非活性化される、磁気メモリ装置。 - データ読出時活性化され、与えられたデータから内部読出データを生成する読出アンプと、および
各前記ビット線に対応して配置され、対応の列選択信号線上の列選択信号に従って対応のビット線を前記読出アンプに結合する複数の読出列選択ゲートをさらに備える、請求項14記載の磁気メモリ装置。 - 行列状に配列される複数の磁気メモリセル、
各前記メモリセル列に対応して配置される複数の書込電流線、
前記書込電流線と平面図的に見て平行にかつ互いに重なり合わないように配置されかつ立面図的に見て前記書込電流線と異なる配線層に配置され、各々が同一の制御信号を転送する分割配線を有する複数の分割構造の制御信号線、および
各前記書込電流線に対応して配置され、活性化時、対応の制御信号線上の信号と書込データとに従って対応の書込電流線にメモリセルにデータを書込むための書込電流を流す複数の電流ドライブ回路を備える、磁気メモリ装置。 - 前記制御信号線は、ビット線を選択する列選択に関連する信号を伝達する、請求項16記載の磁気メモリ装置。
- 前記複数の制御信号線は、各ビット線に対応して配置され、各々が列選択信号を転送する複数の列選択線を備え、各列選択線の分割配線は、対応のビット線を平面図的に見て間に挟むように配置される、請求項16記載の磁気メモリ装置。
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