JP2005234495A - 表示信号処理装置および表示装置 - Google Patents

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Abstract

【課題】製造コストを増大させずにガンマ補正を兼ねて表示信号を画素電圧に変換する。
【解決手段】表示信号処理装置は１０個の階調基準電圧を発生する階調基準電圧発生回路７と、階調基準電圧発生回路７から得られる１０個の階調基準電圧を選択的に用いて表示信号を画素電圧に変換するＤ／Ａ変換回路２３とを備える。特に、階調基準電圧発生回路７は各々ガンマ補正用に可変される出力電圧を発生する４個の可変電圧発生部ＶＧ１〜ＶＧ４、および４個の可変電圧発生部ＶＧ１〜ＶＧ４の出力端ＣＨ１〜ＣＨ４間に得られる差電圧を分圧して１０個の階調基準電圧を得るように接続される複数の抵抗Ｒ０〜Ｒ８を有する。
【選択図】図３

Description

本発明は、表示信号を画素電圧に変換する表示信号処理装置および表示装置に関し、特にガンマ補正を兼ねて表示信号を画素電圧に変換する表示信号処理装置および表示装置に関する。
液晶表示装置に代表される平面表示装置は、パーソナルコンピュータ、情報携帯端末、テレビジョン、あるいはカーナビゲーションシステム等の表示装置として広く利用されている。
液晶表示装置は、一般に複数の液晶画素のマトリクスアレイを含む表示パネルと、この表示パネルを駆動する駆動回路とを備える。典型的な表示パネルはアレイ基板および対向基板間に液晶層を挟持した構造を有する。アレイ基板はマトリクス状に配置される複数の画素電極を有し、対向基板はこれら画素電極に対向する共通電極を有する。画素電極および共通電極はこれら電極間に配置される液晶層の画素領域と共に液晶画素を構成し、画素領域内の液晶分子配列を画素電極および共通電極間の電界によって制御する。駆動回路では、各画素に対するデジタル表示信号が所定数の階調基準電圧を選択的に用いて画素電圧に変換され、表示パネルに出力される。画素電圧は共通電極の電位を基準として画素電極に印加される電圧である。
従来の階調基準電圧発生回路は、例えば一対の電源端子間に複数の抵抗を直列に接続したラダー抵抗器からなり、電源端子間の電圧を分圧して所定数の階調基準電圧を出力する（例えば、特許文献１を参照）。
特開２００２−２２８３３２号公報
ところで、上述の階調基準電圧発生回路はラダー抵抗器の抵抗値を調整してガンマ補正を行っても、液晶画素の輝度を表示信号の階調値に比例させることは困難である。
本発明はこのような問題点に鑑みてなされたものであり、製造コストを著しく増大させることなくガンマ補正を兼ねて表示信号を画素電圧に変換できる表示信号処理装置を提供することにある。
本発明によれば、第１所定数の階調基準電圧を発生する階調基準電圧発生回路と、階調基準電圧発生回路から得られる第１所定数の階調基準電圧を選択的に用いて表示信号を画素電圧に変換する信号変換回路とを備え、階調基準電圧発生回路は各々ガンマ補正用に可変される出力電圧を発生する第１所定数よりも少ない第２所定数の可変電圧発生部、およびこれら第２所定数の可変電圧発生部の出力端間に得られる差電圧を分圧して第１所定数の階調基準電圧を得るように接続される複数の抵抗を有する表示信号処理装置が提供される。
さらに本発明によれば、略マトリクス状に配置され各々第１および第２電極間に液晶材料を保持する複数の画素と、第１所定数の階調基準電圧を発生する階調基準電圧発生回路と、階調基準電圧発生回路から得られる第１所定数の階調基準電圧を選択的に用いて表示信号を第１電極に印加される画素電圧に変換する信号変換回路と、第２電極に印加されるコモン電圧を発生するコモン電圧発生回路と、画素電圧およびコモン電圧を周期的にレベル反転させるように信号変換回路およびコモン電圧発生回路を制御する制御部とを備え、階調基準電圧発生回路は各々ガンマ補正用に可変される出力電圧を発生する第１所定数よりも少ない第２所定数の可変電圧発生部、および第２所定数の可変電圧発生部の出力端間に得られる差電圧を分圧して第１所定数の階調基準電圧を得るように接続される複数の抵抗を有する表示装置が提供される。
この表示信号処理装置および表示装置では、複数の抵抗が第２所定数の可変電圧発生部の出力端間に得られる差電圧を分圧して第１所定数の階調基準電圧を得るように接続される。すなわち、第１所定数の階調基準電圧が第１所定数よりも少ない第２所定数の可変電圧発生部を用いて得られるため、製造コストを著しく増大させることなくガンマ補正を兼ねて表示信号を画素電圧に変換することができる。
以下、本発明の一実施形態に係りＨ／コモン反転を行う液晶表示装置について添付図面を参照して説明する。図１はこの液晶表示装置１の回路構成を概略的に示す。液晶表示装置１は、複数の液晶画素ＰＸを有する表示パネルＤＰ、および表示パネルＤＰを制御する制御ユニットＣＮＴを備える。表示パネルＤＰはアレイ基板２および対向基板３間に液晶層４を挟持した構造である。
アレイ基板２は、例えばガラス等の透明絶縁基板上にマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って配置される複数のゲート線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って配置される複数のソース線Ｘ（Ｘ１〜Ｘｎ）、これらゲート線Ｙおよびソース線Ｘの交差位置近傍に配置される画素スイッチング素子Ｗ、および複数のゲート線Ｙを１水平表示期間に１本の割合で順次駆動するゲートドライバ１０、および各ゲート線Ｙが駆動される間に複数のソース線Ｘを駆動するソースドライバ２０を有する。各画素スイッチング素子Ｗは例えばポリシリコン薄膜トランジスタからなる。この場合、薄膜トランジスタのゲートが１ゲート線Ｙに接続され、ソースおよびドレインが１ソース線Ｘおよび１画素電極ＰＥ間にそれぞれ接続されてこれらソース線Ｘおよび画素電極ＰＥ間にソース−ドレインパスを形成する。尚、ゲートドライバ１０は画素スイッチング素子Ｗと同一工程で同時に形成されるポリシリコン薄膜トランジスタを用いて構成される。また、ソースドライバ２０はＣＯＧ（Chip On Glass）技術によりアレイ基板２にマウントされた集積回路（ＩＣ）チップである。
対向基板３は例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ（図示せず）、および複数の画素電極ＰＥに対向してカラーフィルタ上に配置される共通電極ＣＥ等を含む。各画素電極ＰＥおよび共通電極ＣＥは例えばＩＴＯ等の透明電極材料からなり、画素電極ＰＥおよび共通電極ＣＥ間に配置されこれら電極ＰＥ，ＣＥからの電界に対応した液晶分子配列に制御される液晶層４の画素領域と共に液晶画素ＰＸを構成する。また、全ての画素ＰＸは補助容量Ｃｓを有する。これら補助容量Ｃｓはアレイ基板２側において複数行の画素電極ＰＥにそれぞれ容量結合した複数の補助容量線を共通電極ＣＥに電気的に接続することにより得られる。
制御ユニットＣＮＴはコントローラ５、コモン電圧発生回路６、階調基準電圧発生回路７を含む。コントローラ５は外部から供給されるデジタル映像信号VIDEOを画像として表示パネルＤＰに表示させるためにコモン電圧発生回路６、階調基準電圧発生回路７、ゲートドライバ１０、ソースドライバ２０を制御する。コモン電圧発生回路６は対向基板３上の共通電極ＣＥに対してコモン電圧Ｖcomを発生する。階調基準電圧発生回路７は映像信号から各画素ＰＸに対して得られる例えば６ビットの表示信号を画素電圧に変換するために用いられる第１所定数の階調基準電圧VREFを発生する。画素電圧は共通電極ＣＥの電位を基準として画素電極ＰＥに印加される電圧である。この実施形態において、第１所定数の階調基準電圧VREFは１０個の階調基準電圧Ｖ０〜Ｖ９である。これら階調基準電圧Ｖ０〜Ｖ９は、階調基準電圧Ｖ０に向かって相対的に高いレベルになり、階調基準電圧Ｖ９側に向かって相対的に低いレベルになるように設定されている。
コントローラ５は、１垂直走査期間毎に順次複数のゲート線Ｙを選択するための制御信号ＣＴＹおよび、１水平走査期間（１Ｈ）毎に映像信号に含まれる１行分の画素ＰＸに対する表示信号を複数のソース線Ｘにそれぞれ割り当てるための制御信号ＣＴＸ等を発生する。ここで、制御信号ＣＴＸは１水平走査期間（１Ｈ）毎に発生されるパルスである水平スタート信号ＳＴＨ、各水平走査期間においてソース線数分発生されるパルスである水平クロック信号ＣＫＨを含む。制御信号ＣＴＹはコントローラ５からゲートドライバ１０に供給され、制御信号ＣＴＸはデジタル映像信号VIDEOと共にコントローラ５からソースドライバ２０に供給される。
ゲートドライバ１０は制御信号ＣＴＹの制御により複数のゲート線Ｙを順次選択し、画素スイッチング素子Ｗを導通させる走査信号を選択ゲート線Ｙに供給する。本実施形態においては、複数の画素ＰＸが１水平走査期間に１行ずつ順次選択状態となる。
図２は図１に示すソースドライバ２０の構成を概略的に示す。ソースドライバ２０は、水平スタート信号ＳＴＨを水平クロック信号ＣＫＨに同期してシフトし、デジタル映像信号VIDEOを順次直並列変換するタイミングを制御するシフトレジスタ２１、シフトレジスタ２１の制御によりデジタル映像信号VIDEOを順次ラッチして１行分の画素ＰＸに対する表示信号として並列的に出力するサンプリング＆ロードラッチ２２、これら表示信号をアナログ形式の画素電圧に変換するデジタルアナログ（Ｄ／Ａ）変換回路２３、およびＤ／Ａ変換回路２３から得られるアナログ画素電圧を増幅する出力バッファ回路２４を含む。Ｄ／Ａ変換回路２３は、階調基準電圧発生回路７から発生される第１所定数の階調基準電圧VREF（具体的には階調基準電圧Ｖ０〜Ｖ９）を参照するように構成される。
Ｄ／Ａ変換回路２３は、例えば各々抵抗ＤＡＣとして知られるような複数のＤ／Ａ変換部２３’および階調基準電圧に基づき所定数の階調電圧を出力する複数の入力抵抗群で構成される。各Ｄ／Ａ変換部２３’はサンプリング＆ロードラッチ２２から出力されるデジタル表示信号に基づいて所定数の階調電圧のいずれかを選択することによりアナログ画素電圧に変換する。出力バッファ回路２４は複数のＤ／Ａ変換部２３’からのアナログ画素電圧を増幅し、これらを画素電圧としてそれぞれソース線Ｘ１，Ｘ２，Ｘ３，…に出力する複数のバッファアンプ２４’で構成される。
この液晶表示装置１では、ゲートドライバ１０が１水平走査期間に１本のゲート線Ｙに走査信号を出力する１水平走査期間毎に、ソースドライバ２０がデジタル映像信号に含まれる１行分の画素ＰＸに対する表示信号を画素電圧に変換してソース線Ｘ１〜Ｘｎに出力する。これらソース線Ｘ１〜Ｘｎ上の画素電圧は走査信号によって駆動された１行分の画素スイッチング素子Ｗを介して対応する画素電極ＰＥにそれぞれ供給される。コモン電圧Ｖcomは画素電圧の出力タイミングに同期してコモン電圧発生回路６から共通電極ＣＥに出力される。このコモン電圧発生回路６はコントローラ５によって設定される例えば８〜１０ビット程度の数値データに対応した出力電圧を発生するＤ／Ａ変換器等を用いて構成され、例えば０Ｖおよび５．８Ｖの電圧を１水平走査期間毎に交互に出力する。このため、ソースドライバ２０側では、各Ｄ／Ａ変換部２３’がコモン電圧Ｖcomの中心レベルを基準にして画素電圧をレベル反転させる。液晶印加電圧を最大にする場合、画素電圧は０Ｖのコモン電圧Ｖcomに対して５．８Ｖに設定され、５．８Ｖのコモン電圧Ｖcomに対して０Ｖに設定される。ちなみに、画素電圧がソースドライバ２０から５．８Ｖで出力されても、画素スイッチング素子Ｗの寄生容量に起因するフィールドスルー電圧等により例えば４．８Ｖ程度に低下して画素電極ＰＥに保持されることになる。このため、コモン電圧発生回路６から出力されるコモン電圧Ｖcomの振幅および中心レベルは実際に画素電極ＰＥに保持される画素電圧に合わせて予め調整される。
図３は図２に示す階調基準電圧発生回路７の構成を示す。階調基準電圧発生回路７は階調基準電圧Ｖ０〜Ｖ９の数よりも少ない例えば４個である第２所定数の可変電圧発生部ＶＧ１〜ＶＧ４と、これら可変電圧発生部ＶＧ１〜ＶＧ４の出力端（出力チャネル）ＣＨ４〜ＣＨ１間に直列に接続される複数の抵抗Ｒ０〜Ｒ８とを有する。複数の抵抗Ｒ０〜Ｒ８は可変電圧発生部ＶＧ１〜ＶＧ４の出力端ＣＨ４〜ＣＨ１間に得られる差電圧を分圧して階調基準電圧Ｖ０〜Ｖ９を得る。可変電圧発生部ＶＧ１〜ＶＧ４の各々は、Ｄ／Ａ変換器３０および出力バッファ３１を含む。可変電圧発生部ＶＧ１では、Ｄ／Ａ変換器３０がガンマ補正を兼ねて設定される数値データＲＤ１に対応した出力電圧を発生し、出力バッファ３１がこの出力電圧を出力端ＣＨ４から出力する。可変電圧発生部ＶＧ２では、Ｄ／Ａ変換器３０がガンマ補正を兼ねて設定される数値データＲＤ２に対応した出力電圧を発生し、出力バッファ３１がこの出力電圧を出力端ＣＨ３から出力する。可変電圧発生部ＶＧ３では、Ｄ／Ａ変換器３０がガンマ補正を兼ねて設定される数値データＲＤ３に対応した出力電圧を発生し、出力バッファ３１がこの出力電圧を出力端ＣＨ２から出力する。可変電圧発生部ＶＧ４では、Ｄ／Ａ変換器３０がガンマ補正を兼ねて設定される数値データＲＤ４に対応した出力電圧を発生し、出力バッファ３１がこの出力電圧を出力端ＣＨ１から出力する。数値データＲＤ１〜ＲＤ４は例えばコントローラ５からシリアルに階調基準電圧発生回路７に出力される。この構成は、コントローラ５および階調基準電圧発生回路７間の配線接続数を少なくしかつ製造後においていつでも数値データＲＤ１〜ＲＤ４を変更可能にするためである。もし、製造段階で数値データＲＤ１〜ＲＤ４を設定してそれ以降変更しないような場合には、数値データＲＤ１〜ＲＤ４を設定するジャンパピン等を可変電圧発生部ＶＧ１〜ＶＧ４に設けるようにしても良い。これは、コモン電圧発生回路６に設定される数値データについても同様である。可変電圧発生部ＶＧ１〜ＶＧ４のＤ／Ａ変換器３０は８〜１０ビット程度の数値データＲＤ１〜ＲＤ４を出力電圧に変換する構造であり、６ビットの表示信号に対して十分高い分解能を有する。
尚、Ｄ／Ａ変換回路２３は、階調基準電圧Ｖ０，Ｖ１の出力端間、階調基準電圧Ｖ１，Ｖ２の出力端間、階調基準電圧Ｖ２，Ｖ３の出力端間、階調基準電圧Ｖ３，Ｖ４の出力端間、階調基準電圧Ｖ４，Ｖ５の出力端間、階調基準電圧Ｖ５，Ｖ６の出力端間、階調基準電圧Ｖ６，Ｖ７の出力端間、階調基準電圧Ｖ７，Ｖ８の出力端間、および階調基準電圧Ｖ８，Ｖ９の出力端間にそれぞれ接続される入力抵抗群ｒ０，ｒ１，ｒ２，ｒ３，ｒ４，ｒ５，ｒ６，ｒ７，ｒ８を有する。入力抵抗群ｒ０〜ｒ８の各々は複数の抵抗により構成され、対応する階調基準電圧を分圧し階調電圧としてＤ／Ａ変換部２３’に出力する。
図４は液晶印加電圧に対する画素ＰＸの透過率特性を示し、図５は表示信号の階調値に対する画素ＰＸの透過率特性を示す。画素ＰＸが図４に示すような透過率特性である場合、画素ＰＸの透過率特性は表示信号の階調値に対して図５において破線で示す曲線となる。このため、可変電圧発生部ＶＧ１〜ＶＧ４の出力電圧および抵抗Ｒ０〜Ｒ８の抵抗比が図４に示す特性曲線の変曲点を考慮して設定され、これにより図５に一点鎖線で示す曲線のガンマ補正を表示信号のＤ／Ａ変換において行うようにする。この結果、画素ＰＸの透過率特性が表示信号の階調値に比例する直線となる。また、可変電圧発生部ＶＧ１〜ＶＧ４の出力電圧は数値データＲＤ１〜ＲＤ４により任意に変更できるため、画素ＰＸの透過率特性を所望の曲線にすることもできる。尚、本実施形態のように液晶層４内の電界の向きを周期的に反転させる必要のある液晶画素ＰＸを利用する場合には、可変電圧発生部ＶＧ１〜ＶＧ４が画素電圧の中心レベルに相当する抵抗分圧位置に対して対称的に配置されることが重要である。
本実施形態の液晶表示装置１では、複数の抵抗Ｒ０〜Ｒ８が４個の可変電圧発生部ＶＧ１〜ＶＧ４の出力端間に得られる差電圧を分圧して１０個の階調基準電圧Ｖ０〜Ｖ９を得るように接続される。すなわち、ガンマ補正のために高い分解能を必要とする可変電圧発生部ＶＧ１〜ＶＧ４の数を階調基準電圧Ｖ０〜Ｖ９の数に対して低減することができる。従って、製造コストを著しく増大させることなくガンマ補正を兼ねて表示信号を画素電圧に変換することができる。
図６は図３に示す階調基準電圧発生回路７の第１変形例を示す。この変形例では、階調基準電圧発生回路７が直列な抵抗Ｒ０〜Ｒ８の最外郭に配置される可変電圧発生部ＶＧ１およびＶＧ４としてそれぞれ２個の切換スイッチを有する。すなわち、可変電圧発生部ＶＧ１は電源電圧ＶＡＨおよびＶＢＬの一方を出力する切換スイッチであり、可変電圧発生部ＶＧ４は電源電圧ＶＡＬおよびＶＢＨの一方を出力する切換スイッチである。これら可変電圧発生部ＶＧ１およびＶＧ４の切換スイッチはコントローラ５からの数値データＲＤ４およびＲＤ１によりそれぞれ制御され、１水平走査期間（１Ｈ）毎に電圧ＶＡＨおよびＶＡＬの組および電圧ＶＢＨおよびＶＢＬの組を交互に切換選択する。数値データＲＤ４およびＲＤ１はこれら切換スイッチで簡単なＤ／Ａ変換を受ける結果になる。電圧ＶＡＨおよびＶＡＬはそれぞれ液晶印加電圧が正極性時の最大階調基準電圧および最小階調基準電圧であり、電圧ＶＢＨおよびＶＢＬはそれぞれ液晶印加電圧が負極性時の最大階調基準電圧および最小階調基準電圧である。また、可変電圧発生部ＶＧ２およびＶＧ３は画素電圧の中心レベルに相当する抵抗分圧位置に対する対称性を維持してこれら可変電圧発生部ＶＧ１およびＶＧ４よりも内側に配置される。
この第１変形例では、切換スイッチが可変電圧発生部ＶＧ１およびＶＧ４として用いられるため、可変出力電圧の出力端（チャネル）数を４個に維持したまま製造コストを著しく増大させる要因であるＤ／Ａ変換器３０の総数を２個に低減できる。すなわち、製造コストを低く抑えて精細なガンマ補正を行うことができる。
図７は図３に示す階調基準電圧発生回路７の第２変形例を示す。この変形例では、階調基準電圧発生回路７が可変電圧発生部ＶＧ１〜ＶＧ４の出力バッファ３１に接続される４個の異常電圧検出器３２、およびこれら異常電圧検出器３２のいずれか１つから発生される検出信号に応答して出力端ＣＨ１〜ＣＨ４をそれぞれの出力バッファ３１から切り離して特定の電圧ＶＸを供給する電源端子に接続する４個の切換スイッチ３３からなるソースドライバ２０用の保護回路をさらに有する。
この第２変形例では、可変電圧発生部ＶＧ１〜ＶＧ４のいずれかで異常電圧が発生した場合に、この異常電圧が４個の異常検出器３２の対応する１つによって検出され、この結果として特定の電圧ＶＸが全ての出力端ＣＨ１〜ＣＨ４から出力される。従って、ソースドライバ２０が階調電圧発生回路７側から出力される異常電圧よって破壊されるような事態を回避することができる。
図８は図１に示すコントローラ５の第１変形例の動作を示す。この変形例では、コントローラ５が数値データＲＤ１〜ＲＤ４を特定の順序で階調基準電圧発生回路７に出力するように構成される。数値データＲＤ１〜ＲＤ４のＤ／Ａ変換時間は図８に示すように互いに異なっている。あるフレームでは、可変電圧発生部ＶＧ１の出力端ＣＨ４の電位が数値データＲＤ１のＤ／Ａ変換により最も大きく遷移することになり、可変電圧発生部ＶＧ４の出力端ＣＨ１の電位が数値データＲＤ４のＤ／Ａ変換により最も小さく遷移することになる。従って、コントローラ５は数値データＲＤ１，ＲＤ２，ＲＤ３，ＲＤ４というＤ／Ａ変換時間の長いものから先に、つまり出力電位変化量の大きいものから順に階調基準電圧発生回路７に出力する。例えば図３に示す階調基準電圧発生回路７には、数値データＲＤ１〜ＲＤ４があるフレームでＲＤ１→ＲＤ２→ＲＤ３→ＲＤ４という順序で出力され、次のフレームでＲＤ４→ＲＤ３→ＲＤ２→ＲＤ１という順序で出力される。これに対し、図６に示す階調基準電圧発生回路７の場合には、あるフレームでＲＤ１→ＲＤ２、ＲＤ４→ＲＤ３という順序で出力し、次のフレームでも同様の順序で出力させればよい。もし、コントローラ５が上述したあるフレームにおいて図９に示すように数値データＲＤ４，ＲＤ３，ＲＤ２，ＲＤ１というＤ／Ａ変換時間の短いものから先に階調基準電圧発生回路７に出力すると、合計のＤ／Ａ変換時間が図８に示す順序を採用した場合よりも長くなってしまう。
コントローラ５の第１変形例は、上述のような理由から、階調基準電圧発生回路７で生じるＤ／Ａ変換時間のロスを低減することができる。
図１０は図１に示すコントローラ５の第２変形例を示す。この変形例では、コントローラ５が内部で発生される同時出力信号に応答して数値データＲＤ１〜ＲＤ４を並列かつ同時に階調基準電圧発生回路７に出力する出力部５１を有する。
このコントローラ５の変形例の場合には、図１１に示すように数値データＲＤ１〜ＲＤ４のＤ／Ａ変換時間の合計をシリアル出力される場合よりも大幅に低減できる。また、数値データＲＤ１〜ＲＤ４のＤ／Ａ変換中に消費される電力もこれに伴って低減される。さらに、同時出力信号を発生させるタイミング設定が容易であり、時間的な余裕を十分確保して数値データＲＤ１〜ＲＤ４を可変電圧発生部ＶＧ１〜ＶＧ４に設定することができる。
図１２は図３に示すＤ／Ａ変換回路２３の変形例を示す。この変形例では、複数の抵抗ＲＡ１，ＲＡ２，ＲＡ３，ＲＢ１，ＲＢ２，ＲＢ３がソースドライバ２０の外側に設けられる。抵抗ＲＡ１，ＲＡ２，ＲＡ３はそれぞれＤ／Ａ変換回路２３内の入力抵抗群ｒ０，ｒ１，ｒ２とそれぞれ並列に接続され、抵抗ＲＢ１，ＲＢ２，ＲＢ３はＤ／Ａ変換回路２３内の入力抵抗群ｒ６，ｒ７，ｒ８とそれぞれ並列に接続される。この場合、抵抗ＲＡ１〜ＲＡ３、抵抗ＲＢ１〜ＲＢ３、および入力抵抗群ｒ０〜ｒ８の合成抵抗比で電圧Ｖ０〜Ｖ１，Ｖ８〜Ｖ９の電圧比を全体の電圧から下げることができる。
この変形例は、階調誤差を生じ易い最大輝度（白表示）付近の階調差および最小輝度（黒表示）付近の階調差を無くし、これらの間の中間階調をより精細にすることができる。例えば出力端ＣＨ４およびＣＨ１のみから電圧Ｖ０およびＶ９を印加した場合には、表示信号の階調値に対する画素ＰＸの透過率特性が図１３に示すようになる。この場合には、ガンマ補正は困難である。また、例えば出力端ＣＨ４，ＣＨ３，ＣＨ２，およびＣＨ１から電圧Ｖ０，Ｖ３，Ｖ６，およびＶ９を印加した場合には、表示信号の階調値に対する画素ＰＸの透過率特性が図１４に示すようになる。この場合には、ガンマ補正が可能となる。これに対して、図１２に示す構造では、出力端ＣＨ４，ＣＨ３，ＣＨ２，およびＣＨ１から電圧Ｖ０，Ｖ３，Ｖ６，およびＶ９が印加されるが、抵抗ＲＡ１〜ＲＡ３および抵抗ＲＢ１〜ＲＢ３が最大輝度付近および最小輝度付近の少なくとも一方で階調差を無くすように階調基準電圧Ｖ０〜Ｖ１，Ｖ８〜Ｖ９を選択的に補正する補正回路を構成するため、表示信号の階調値に対する画素ＰＸの透過率特性が図１５に示すようになる。
図１６は図１に示す制御ユニットＣＮＴの第１変形例を示す。この変形例では、制御ユニットＣＮＴがさらにＥＰＲＯＭ８を有する。このＥＰＲＯＭ８は例えば図１７に示すように最大輝度（白表示）付近および最小輝度（黒表示）付近の階調差を無くすための階調テーブルを保持する。この階調テーブルは外部のＲＯＭライタ９を用いてＥＰＲＯＭ８に予め書き込まれる。コントローラ５は各画素ＰＸに対する表示信号をこの階調テーブルを参照してデジタル形式のまま階調変換する。
制御ユニットＣＮＴの第１変形例では、ＥＰＲＯＭ８およびコントローラ５が最大輝度付近および最小輝度付近の少なくとも一方で階調差を無くすように表示信号を補正する補正回路を構成するため、表示信号の階調値に対する画素ＰＸの透過率特性が図１５に示すようになる。すなわち、図１２に示す変形例と同様の効果を得ることができる。
図１８は図１に示す制御ユニットＣＮＴの第２変形例の動作を示す。この変形例は図１６に示すハードウエア構成と同等であるが、ＥＰＲＯＭ８が表示パネルＤＰ内の特定ライン、すなわち特定行の画素ＰＸについてコモン電圧Ｖcomの振幅を変更させるための制御情報を保持することにおいておいて相違する。この特定ラインは例えば表示パネルＤＰに生じる輝度ムラに対応した部分である。但し、この制御情報は輝度ムラに関係なく任意に輝度を可変する目的でＥＰＲＯＭ８に格納されてもよい。コントローラ５はこのＥＰＲＯＭ８に格納された制御情報に基づいて適切なタイミングでコモン電圧発生回路６に数値データを設定し、例えば図１８に示すようにコモン電圧Ｖcomの振幅を一時的に変化させる。ここで、コモン電圧発生回路６の制御タイミングは映像信号とともに外部から供給される垂直同期信号VSYNCおよび水平同期信号HSYNCに基づいて決定される。
この制御により、輝度ムラによる画質の低下を改善することが可能となる。また、このコモン電圧Ｖcomの振幅制御に合わせて画素電圧も制御すると、さらに改善効果が促進される。
図１９は図１に示す制御ユニットＣＮＴの第３変形例の動作を示す。この変形例は図１６に示すハードウエア構成と同等であるが、ＥＰＲＯＭ８が表示パネルＤＰ内の特定ライン、すなわち特定行の画素ＰＸについてコモン電圧Ｖcomの中心レベルを変更させるための制御情報を保持することにおいて相違する。この特定ラインは例えば表示パネルＤＰに生じるフリッカに対応した部分である。コントローラ５はこのＥＰＲＯＭ８に格納された制御情報に基づいて適切なタイミングでコモン電圧発生回路６に数値データを設定し、例えば図１９に示すようにコモン電圧Ｖcomの中心レベルを一時的に変化させる。ここで、コモン電圧発生回路６の制御タイミングは映像信号とともに外部から供給される垂直同期信号VSYNCおよび水平同期信号HSYNCに基づいて決定される。
この制御により、フリッカによる画質の低下を改善することが可能となる。また、このコモン電圧Ｖcomの中心レベル制御に合わせて画素電圧も制御すると、さらに改善効果が促進される。
液晶印加電圧に対する画素ＰＸの透過率特性は例えばバックライト等の影響で図２０に示すように画素ＰＸ毎にばらつく。
図２１は図１に示す制御ユニットＣＮＴの第４変形例を示す。この変形例は図１６に示すハードウエア構成と同等であるが、表示パネルＤＰを撮影するカメラ５０およびカメラ５０から得られた画像情報を解析するコンピュータ５１がさらに設けられる。これらは、製造段階でＲＯＭライタ９を制御するために用いられ、ＥＰＲＯＭ８はＲＯＭライタ９によって書き込まれた図２０に示すように画素ＰＸ毎にばらつく透過率特性を補償する制御情報を保持する。コントローラ５はこの制御情報に基づいて表示パネルＤＰ内の特定位置、すなわち特定画素ＰＸについて画素電圧、コモン電圧Ｖcomの振幅を制御する。
この変形例は、画素ＰＸの透過率特性のバラツキを低減することができる。
尚、表示パネルＤＰは斜め方向から観察すると、画像が反転表示され、反転ムラができる。このため、画素ＰＸの行毎に液晶印加電圧を徐々に異ならせるようにする階調テーブルをＥＰＲＯＭ８に設定し、コントローラ５がこの階調テーブルを参照して表示信号を階調変換するようにしてもよい。
また、液晶表示装置１の電源をオフする場合、コントローラ５は事前に例えば図６に示す切換スイッチ３３等を利用して階調基準電圧発生回路７から出力される階調基準電圧Ｖ０〜Ｖ９を全て同一である任意の電圧に設定するように構成されてもよい。この場合、コモン電圧Ｖcomについてもこの任意の電圧にすることが好ましい。この構成では、電源オフに伴って生じる残像がほぼ完全にかつ速やかに消去されるようになる。
本発明の一実施形態に係る液晶表示装置の回路構成を概略的に示す図である。 図１に示すソースドライバの構成を概略的に示す図である。 図２に示す階調基準電圧発生回路の構成を示す図である。 図１に示す表示パネルにおいて液晶印加電圧に対する画素の透過率特性を示すグラフである。 図１に示す表示パネルにおいて表示信号の階調値に対する画素の透過率特性を示すグラフである。 図３に示す階調基準電圧発生回路の第１変形例を示す図である。 図３に示す階調基準電圧発生回路の第２変形例を示す図である。 図１に示すコントローラの第１変形例の動作を示す図である。 図８に示す第１変形例の動作に対する比較例を示す図である。 図１に示すコントローラの第２変形例を示す図である。 図１０に示す第２変形例の動作を示す図である。 図３に示すＤ／Ａ変換回路の変形例を示す図である。 図１２に示す変形例を説明するための第１比較例を示すグラブある 図１２に示す変形例を説明するための第２比較例を示すグラフである。 図１２に示す変形例の特性を示すグラフである。 図１に示す制御ユニットの第１変形例を示す図である。 図１６に示すＥＰＲＯＭに保持される階調テーブルを示す図である。 図１に示す制御ユニットの第２変形例の動作を示す図である。 図１に示す制御ユニットの第３変形例の動作を示す図である。 図１に示す表示パネルに生じる透過率特性のバラツキを示すグラフである。 図１に示す制御ユニットＣＮＴの第４変形例を示す図である。
符号の説明
１…液晶表示装置、２…アレイ基板、３…対向基板、４…液晶層、５…コントローラ、６…コモン電圧発生回路、７…階調基準電圧発生回路、８…ＥＰＲＯＭ、１０…ゲートドライバ、２０…ソースドライバ、２３…Ｄ／Ａ変換回路、２３’…Ｄ／Ａ変換部、ＶＧ１〜ＶＢ４…可変電圧発生部、３０…Ｄ／Ａ変換器、３１…出力バッファ、ＰＥ…画素電極、ＣＥ…共通電極、ＰＸ…液晶画素、ＤＰ…表示パネル、ＣＮＴ…制御ユニット、Ｘ…ソース線、Ｙ…ゲート線、Ｗ…画素スイッチング素子。

Claims (17)

  1. 第１所定数の階調基準電圧を発生する階調基準電圧発生回路と、前記階調基準電圧発生回路から得られる第１所定数の階調基準電圧を選択的に用いて表示信号を画素電圧に変換する信号変換回路とを備え、前記階調基準電圧発生回路は各々ガンマ補正用に可変される出力電圧を発生する前記第１所定数よりも少ない第２所定数の可変電圧発生部、および前記第２所定数の可変電圧発生部の出力端間に得られる差電圧を分圧して前記第１所定数の階調基準電圧を得るように接続される複数の抵抗を有することを特徴とする表示信号処理装置。
  2. 前記階調基準電圧発生回路は最外郭に配置される前記可変電圧発生部として少なくとも２つの電源電圧を切り換える切換スイッチ回路を有することを特徴とする請求項１に記載の表示信号処理装置。
  3. 前記階調基準電圧発生回路は前記第２所定数の可変電圧発生部のいずれかにおいて発生した出力電圧の異常を検出して全ての前記可変電圧発生部の出力電圧を特定の電圧に切り換えることにより前記信号変換回路を保護する保護回路を有することを特徴とする請求項１に記載の表示信号処理装置。
  4. 前記第２所定数の可変電圧発生回路は各々数値データを出力電圧に変換する複数のデジタルアナログ変換器を含むことを特徴とする請求項１に記載の表示信号処理装置。
  5. さらに前記信号変換回路および前記階調基準電圧発生回路を制御する制御部を備える請求項４に記載の表示信号処理装置。
  6. 前記制御部は前記複数のデジタルアナログ変換器でそれぞれ変換される数値データを変換時間の長い順にシリアルに出力する出力部を備えることを特徴とする請求項５に記載の表示信号処理装置。
  7. 前記制御部は前記複数のデジタルアナログ変換器でそれぞれ変換される数値データを並列かつ同時に出力する出力部を備えることを特徴とする請求項５に記載の表示信号処理装置。
  8. 前記さらに最大輝度付近および最小輝度付近の少なくとも一方で階調差を無くすように前記第１所定数の階調基準電圧を選択的に補正して前記信号変換回路に供給する補正回路を備えることを特徴とする請求項１に記載の表示信号処理装置。
  9. 前記制御部は最大輝度付近および最小輝度付近の少なくとも一方で階調差を無くすように前記表示信号を補正して前記信号変換回路に供給する補正回路を備えることを特徴とする請求項５に記載の表示信号処理装置。
  10. 略マトリクス状に配置され各々第１および第２電極間に液晶材料を保持する複数の画素と、前記第１所定数の階調基準電圧を発生する階調基準電圧発生回路と、前記階調基準電圧発生回路から得られる第１所定数の階調基準電圧を選択的に用いて表示信号を前記第１電極に印加される画素電圧に変換する信号変換回路と、前記第２電極に印加されるコモン電圧を発生するコモン電圧発生回路と、前記画素電圧およびコモン電圧を周期的にレベル反転させるように前記信号変換回路および前記コモン電圧発生回路を制御する制御部とを備え、前記階調基準電圧発生回路は各々ガンマ補正用に可変される出力電圧を発生する前記第１所定数よりも少ない第２所定数の可変電圧発生部、および前記第２所定数の可変電圧発生部の出力端間に得られる差電圧を分圧して前記第１所定数の階調基準電圧を得るように接続される複数の抵抗を有することを特徴とする表示装置。
  11. 前記制御部はさらに特定行の画素に対する制御情報を保持し、この制御情報に基づいて特定行の画素に対する前記コモン電圧の振幅を変更する制御を行うように構成されることを特徴とする請求項１０に記載の表示装置。
  12. 前記制御部はさらに前記コモン電圧の変更に伴って前記特定行の画素に対する前記画素電圧を変更する制御を行うように構成されることを特徴とする請求項１１に記載の表示装置。
  13. 前記制御部はさらに特定行の画素に対する制御情報を保持し、この制御情報に基づいて前記特定行の画素に対する前記コモン電圧の中心レベルを変更する制御を行うように構成されることを特徴とする請求項１０に記載の表示装置。
  14. 前記制御部はさらに前記コモン電圧の中心レベルの変更に伴って前記特定行の画素に対する画素電圧を変更する制御を行うように構成されることを特徴とする請求項１３に記載の表示装置。
  15. 前記制御部は前記複数の画素間でばらつく透過率特性を補償する制御情報を保持し、この制御情報に基づいて特定画素に対する画素電圧およびコモン電圧の振幅を変更する制御を行うように構成されることを特徴とする請求項１０に記載の表示装置。
  16. 前記制御部は前記複数の画素を配置した表示パネルが観察者に対して傾けられた状態で行毎の画素に印加される電圧を徐々に異ならせる制御を行うように構成されることを特徴とする請求項１０に記載の表示装置。
  17. 前記制御部は電源オフに先立って前記所定数の階調基準電圧を任意の同一電圧に設定する制御を行うように構成されることを特徴とする請求項１０に記載の表示装置。
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