JP2005215853A - 制御装置 - Google Patents

Abstract

【課題】 ＲＡＭの容量削減が可能で、故障の原因究明も容易となり、また、アクセスタイムが遅いＲＯＭにデータを書き込むことによる正常時の制御装置の演算性能を損ねることがなく、かつＲＡＭのバックアップのために大型部品であるバッテリーやスーパーキャパシタを実装することが不要とし、制御装置の小型化が可能となる。
【解決手段】 ＣＰＵ１１、電気的に書換えと消去が可能なＲＯＭ２１、ＲＡＭ２２、上位装置との通信手段１３、及び制御対象との入出力手段を有し、制御対象の異常データを基に故障か否かを判断し制御する制御装置であって、制御対象の異常データを検出すると、異常データ及び異常データ検出時刻以降の時系列の入出力データをモニタデータとしてＲＡＭに記録する。
【選択図】 図１

Description

本発明は、制御装置であり、特に障害発生時の原因調査を容易にし、かつデータ収集を効率よく行う故障モニタに関するものである。

近年のエレクトロニクス技術の発展に伴い、制御装置にマイコンを組み込むことは必須の技術となってきている。このような制御装置は、従来はハードウェアによって実現していた機能をソフトウェアによって実現することで装置の小型化を実現している。一方、半導体の集積度が上がってきており、ソフトウェアの論理も大規模・複雑化して来ている。

このような制御装置では、故障発生時の原因究明のために、制御装置内の情報をモニタデータとして記録しておくのが普通である。情報の種類としては、通信データ、入出力データ、故障データ等が考えられる。モニタデータは、多くの情報及び長時間に渡る記録が必要であるが、実装するメモリ容量の制約があるため無制限ではない。

例えば、高速に制御する制御対象との入出力データは、制御周期が短いためこれをメモリに記録していくと、短時間ですぐにメモリがいっぱいになってしまう。一方、故障発生時の原因究明のためには、正常状態から故障発生に至るまでの入出力データの変化の過程を調べることは必須である。

さらに、別な側面として制御装置の故障発生時は速やかに正常装置と交換して復旧する必要があるため、故障の原因究明は製造元に故障装置を持ち帰ってから行うことになる。このためには、モニタデータは制御装置の電源が落とされても保持されている必要があるため、不揮発性メモリに格納しておくか、または電源バックアップされた揮発性メモリに格納しておく必要がある。

一般的に、ＲＯＭはアクセスタイムが大きく、また不揮発性であるためデータの書換えには所定の手順を踏む必要があり、時間がかかる。ＣＰＵを用いた制御装置は演算を高速化するため、アクセスタイムが小さい揮発性メモリであるＲＡＭを用いてプログラムを実行させるのが普通である。従って、モニタデータの保持のためバッテリーや大容量のコンデンサ（スーパーキャパシタ）を用いて、ＲＡＭのバックアップを行っている。モニタデータの記録方法は、特許文献１等に提案されている。
特開平１０−２６０７２１号公報

このような制御装置の故障モニタにおいては、メモリ容量の制約があるために頻繁に取得する入出力データの記録が困難であり、従って故障発生時の原因究明が遅れることとなり、さらに別な側面として、モニタデータの保持のために大型部品であるバッテリーやスーパーキャパシタを必要としているために制御装置の小型化を阻害している。本発明は、これらの課題を解決する制御装置の故障モニタを提供する。

本発明は、ＣＰＵ、電気的な書換え・消去可能なＲＯＭ、ＲＡＭ、上位装置との通信手段、外部との入出力手段を有する制御装置において、該制御装置内で故障が発生した場合に、故障内容及び故障と判断するに至った時系列の入出力データをモニタデータとしてＲＡＭに記録しておくことを特徴とする。さらに、故障が発生した場合は、前記ＲＡＭに記録されたモニタデータをＲＯＭに待避し、故障が発生していない期間は、入出力データのＲＡＭへの記録及びモニタデータのＲＯＭへの待避は行わないことを特徴とする。

すなわち、本発明は、ＣＰＵ、電気的に書換えと消去が可能なＲＯＭ、ＲＡＭ、上位との通信手段、及び制御対象との入出力手段を有し、制御対象の異常データを基に故障か否かを判断し制御する制御装置であって、前記制御対象の異常データを検出すると、異常データ及び異常データ検出時刻以降の時系列の入出力データをモニタデータとしてＲＡＭに記録する制御装置である。

また、本発明は、上記制御対象が故障であると判断すると、上記ＲＡＭに記録されたモニタデータを電気的に書換えと消去が可能なＲＯＭに転記する制御装置である。

そして、本発明は、上記ＲＡＭに記録されたモニタデータをＲＯＭに転記すると、ＲＡＭへのモニタデータの記録を停止する制御装置である。

更に、本発明は、上記異常データが検出されなくなると、ＲＡＭへのモニタデータの記録を停止する制御装置である。

本発明によれば、故障発生時にのみ入出力データをモニタデータとしてＲＡＭに記録することで、ＲＡＭの容量削減が可能となり、故障の原因究明も容易となる。また、故障発生時のみＲＡＭ内のモニタデータをＲＯＭに待避するため、アクセスタイムが遅いＲＯＭにデータを書き込むことによる正常時の制御装置の演算性能を損ねることがなく、かつＲＡＭのバックアップのために大型部品であるバッテリーやスーパーキャパシタを実装することが不要となるため、制御装置の小型化が可能となる。

本発明を実施するための最良の形態を説明する。
本発明の制御装置は、ＣＰＵ、電気的に書換えと消去が可能なＲＯＭ、ＲＡＭ、上位装置との通信手段、及び制御対象との入出力手段を有し、制御対象の異常データを基に故障か否かを判断し制御し、そして、制御対象の異常データを検出すると、異常データ及び異常データ検出時刻以降の時系列の入出力データをモニタデータとしてＲＡＭに記録する。以下、本発明の制御装置の実施例について、図面を用いて説明する。図１は、本発明による鉄道保安装置用送受信器のブロック図である。

図１は、鉄道用保安装置（ＡＴＣ装置）の地上側設備において、軌道（レール）に列車制御信号（ＡＴＣ信号）と列車検知信号（ＴＤ信号）を送信する機能を有する送受信器のブロック図を示したものである。本送受信器は、上位装置からＩ／Ｏ ＬＡＮと呼ばれるネットワークを介して電文を受信し、これをディジタル周波数変調（ＭＳＫ）後にレールに送信する機能を有するものである。１１ａ，１１ｂはＣＰＵ、２１ａ，２１ｂは電気的に書換えと消去が可能な不揮発性メモリであるＲＯＭ、２２ａ，２２ｂは揮発性メモリであるＲＡＭ、１４ａ，１４ｂは周波数変調やディジタルフィルタ等の信号処理を専門に行うＤＳＰ、１３はネットワーク制御を行うＣＡＮ、１２は前記ＣＰＵ１１ａ，１１ｂが互いに通信媒体として用いるＤＰＲＡＭ、１５ａ、１５ｂ、１６ａ、１６ｂはアナログ信号とディジタル信号との変換を行うディジタルアナログコンバーター（以下、「Ｄ／Ａ」という）及びアナログディジタルコンバーター（以下、「Ａ／Ｄ」という）、１７ａ，１７ｂは交番信号を整流するＦＳＡＮＤ・ＦＳＡＭＰ、２０は整流された交番信号により駆動される切換リレー（ＣＯＲ）、１８、１９は１５ａ、１５ｂが出力した低電圧のアナログ信号を電力増幅するＰＷＭ変換部及びＰＷＭ信号から不要な信号成分を除去するＢＰＦ（バンドパスフィルタ）である。また、本送受信器は２重系動作させ動作系／待機系を切り換えて使用する。

以下、図１に従い説明する。ＣＰＵ１１ａ，１１ｂの実行プログラムは、それぞれ２１ａ，２１ｂのＲＯＭ内に格納されている。ＣＰＵの動作開始直後は、ＲＯＭから直接命令を読み出して実行するが、初期処理においてＲＯＭ内のプログラムデータを２２ａ，２２ｂのＲＡＭに転送し、以降はＲＡＭから命令を読み出す。これは、ＲＡＭのアクセスタイムがＲＯＭより早いことに着目し、ＣＰＵの処理性能を上げるための処置である。この初期処理は、オフライン動作であり、ＲＡＭ上でプログラムが動作できるようになると、以降はオンライン動作となる。

まず、図示されていない上位装置からＩ／Ｏ ＬＡＮを介して動作系／待機系の認識を指示する電文が送られてくると、１３のＣＡＮが受信制御し１次局である１１ａのＣＰＵに割り込みをかける。ＣＰＵ１１ａは、電文を取得すると１２のＤＰＲＡＭを介して２次局であるＣＰＵ１１ｂに電文を伝達する。そして、１１ａ，１１ｂのＣＰＵは電文を解読し、例えば動作系と指示された場合は、互いに位相が９０度ずれている交番信号を生成して１７ａ、１７ｂのＦＳＡＮＤ・ＦＳＡＭＰに出力し、２０のＣＯＲを駆動する。このとき、ＣＯＲの接点は各マイコンに入力され、ＣＯＲの制御状態と接点状態の整合が取れなければ、両マイコンはただちに交番信号を停止しＰＷＭ停止信号を有効とする。

続いて、上位装置からＡＴＣ電文が送られてくると、前述の動作系／待機系認識指示時と同様な手順を経て、１１ａ，１１ｂのＣＰＵが電文を解読する。そして、１１ｂのＣＰＵが規定された送信レベルデータとともに電文を１４ｂのＢ系ＤＳＰに伝達する。１４ｂのＤＳＰでは、ディジタルデータである電文をディジタル信号処理によってＭＳＫ信号に変換し、１６ｂのＢ系Ｄ／ＡからＡＴＣ信号の情報を持つアナログ信号を指定のレベルで出力する。出力されたＡＴＣ信号は１８のＰＷＭ変換部でＰＷＭ信号に変換後に電力増幅され、１９のＢＰＦによって不要な信号成分（ＰＷＭのスイッチングノイズ）が除去され、すでに先に駆動されている２０のＣＯＲを介して図示していない保安器に出力され、軌道に出力される。このとき、送受信器から出力される信号が一定のレベル以下または以上となることは、正常な列車制御が出来なくなることを意味するので、これを防ぐために１９のＢＰＦ出力から電圧信号・電流信号を１５ａ，１５ｂのＡ／Ｄ、１４ａ，１４ｂのＤＳＰを介して、１１ａ，１１ｂのＣＰＵにフィードバックさせ、両ＣＰＵで監視する。そして、電圧・電流のフィードバック信号のレベルが規定の範囲外になった場合は、送受信器の故障と判断し、交番信号を停止して２０のＣＯＲをオフさせるとともに、１８のＰＷＭ変換部に対してＰＷＭ停止信号を有効とし、軌道に対してＡＴＣ信号が出力されるのを防ぐ。さらに、ＤＳＰにおいてＭＳＫ信号の復調を行いその結果が出力した電文内容と一致することを確認している。

次に上位装置からＴＤ電文が送られてくると、上記ＡＴＣ電文受信と同一の手順により、１１ａ，１１ｂのＣＰＵが電文を解読する。そして、１１ａのＣＰＵが電文を１４ａのＤＳＰに伝達する。ＡＴＣ電文のときと同様にＭＳＫに変換されたＴＤ信号は、１８のＰＷＭ変換部、１９のＢＰＦ、２０のＣＯＲを介して軌道に出力される。ＢＰＦ出力のフィードバック信号のレベルと復調電文を１１ａ，１１ｂのＣＰＵで監視するのも、ＡＴＣ電文の場合と同一である。

尚、上記の動作中、ＣＰＵ１１ａ，１１ｂは、上位装置から受信した電文及び上位装置に送信した電文、軌道に出力した電文及び復調した電文をモニタデータとして、２２ａ，２２ｂのＲＡＭ内に記録している。

さて、このような列車制御用送受信器の故障検知の仕組みは以下のようにしている。まず、ＣＯＲの接点溶着及び接触不良を検知するため、ＣＰＵは常時ＣＯＲの接点データを読み出している。本送受信器は列車の安全を守るため、装置内の故障を内在させる時間を極力短くしており、そのため接点データの読み出し周期も上位装置の伝送周期に比べて短くしている。ここで、ＣＯＲ接点の不良（駆動中の接触不良による接点オフ又は非駆動中の接点溶着による接点オン）が発生すると、ＣＰＵは所定の時間が経過してから故障と判定する。ここで、所定の時間を設けたのは、ＣＯＲの駆動または非駆動時に接点のチャタリングの発生及び一過性の接点不良を故障と誤検知しないためである。ＣＰＵは、故障判定後、故障と判断するに至った所定時間分のＣＯＲ接点の時系列データを故障判定結果とともに２２ａ、２２ｂのＲＡＭに記録する。そして、上位装置に故障検知したことを報告後、それまでに記録されている全てのＲＡＭ内のモニタデータを２１ａ，２１ｂのＲＯＭに転送する。

次に、送受信器の出力信号レベルの異常を検知するため、ＣＰＵは電圧・電流のフィードバック信号のレベルデータを常時読み出している。前記ＣＯＲの故障検知と同様に、レベルデータの読み出し周期を短くしている。ここで、送信系（Ｄ／Ａ、ＰＷＭ、ＢＰＦ等）の故障によりフィードバック信号レベルが所定の範囲を超えると、ＣＰＵは所定の時間が経過してから故障と判定する。ここでの所定時間は、送受信器の動作開始直後のレベルが不安定な状態での故障誤検知をしないためである。ＣＰＵは、故障判定後、故障と判断するに至った所定時間分の電圧・電流フィードバック信号レベルの時系列データを故障判定結果とともに２２ａ、２２ｂのＲＡＭに記録する。そして、上位装置に故障検知したことを報告後、それまでに記録されている全てのＲＡＭ内のモニタデータを２１ａ，２１ｂのＲＯＭに転送する。

以上のような動作によって記録された長時間分のモニタデータは、工場に持ち帰って２２ａ，２２ｂのＲＯＭから吸い上げることができるため、故障した送受信器を速やかに正常な送受信器に交換復旧することが可能となる。さらに、故障判断前からの長時間のモニタデータを記録しているため、迅速に故障の原因究明が行える。また、プログラム格納用に搭載している電気的に書換え・消去可能なＲＯＭにモニタデータを格納することにより、モニタデータバックアップのための大型のバッテリーやスーパーキャパシタ等の部品が不要となり、送受信器の小型化が可能となる。また、故障が発生しない間はモニタデータをアクセスタイムの早いＲＡＭに記録することにより、装置の処理性能を向上することが可能となる。また、故障が発生したときのみ入出力データをモニタデータとして記録することにより、メモリ容量の削減が可能となる。

なお、本実施例において、故障判定中に異常データが検出されなくなると、ＲＡＭへのモニタデータの記録は停止される。

本発明による鉄道保安装置用送受信器のブロック図。

符号の説明

１１ａ，１１ｂ：ＣＰＵ
１４ａ，１４ｂ：ＤＳＰ
１３：ＣＡＮ
１２：ＤＰＲＡＭ
１５ａ，１５ｂ，１６ａ，１６ｂ：Ｄ／Ａ、Ａ／Ｄ
１７ａ，１７ｂ：ＦＳＡＮＤ・ＦＳＡＭＰ
１８：ＰＷＭ変換部
１９：ＢＰＦ
２０：ＣＯＲ
２１ａ，２１ｂ：ＲＯＭ
２２ａ，２２ｂ：ＲＡＭ

Claims (4)

1. ＣＰＵ、電気的に書換えと消去が可能なＲＯＭ、ＲＡＭ、上位装置との通信手段、及び制御対象との入出力手段を有し、制御対象の異常データを基に故障か否かを判断し制御する制御装置であって、
   前記制御対象の異常データを検出すると、異常データ及び異常データ検出時刻以降の時系列の入出力データをモニタデータとしてＲＡＭに記録することを特徴とする制御装置。
2. 請求項１記載の制御装置において、
   上記制御対象が故障であると判断すると、上記ＲＡＭに記録されたモニタデータを電気的に書換えと消去が可能なＲＯＭに転記することを特徴とする制御装置。
3. 請求項２記載の制御装置において、
   上記ＲＡＭに記録されたモニタデータをＲＯＭに転記すると、ＲＡＭへのモニタデータの記録を停止することを特徴とする制御装置。
4. 請求項１記載の制御装置において、
   上記異常データが検出されなくなると、ＲＡＭへのモニタデータの記録を停止することを特徴とする制御装置。

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