JP4589675B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Description
図1は、本発明の第1の実施形態に係る半導体記憶装置の構成を示す回路図であり、図2は図1に示す半導体記憶装置のうち差動増幅器の内部構成を示す回路図である。図3は、本実施形態の半導体装置におけるデータ入力のタイミングを示すタイミング波形図である。また、図4は、本実施形態の半導体記憶装置において、分割書き込み時および読み出し動作時の信号、あるいは部材に印加される電圧を示すタイミング波形図である。
図5は、本発明の第2の実施形態に係る半導体記憶装置の構成を示す図であり、図1と共通の構成要素には図1と同一の符号が付されている。図6は、本実施形態の半導体記憶装置におけるデータ入力のタイミングを示すタイミング波形図である。また、図7は、本実施形態の半導体記憶装置における書き込み動作時と読み出し動作時のタイミング波形図である。
図8は、本発明の第3の実施形態に係る半導体記憶装置の構成を示す回路図であり、図1、図5と共通の構成要素には図1、図5と同一の符号が付されている。また、図9は、本実施形態の半導体記憶装置におけるデータ入力のタイミングを示すタイミング波形図である。図10は、本実施形態の半導体記憶装置における書き込み動作時と読み出し動作時のタイミング波形図である。
図11は、本発明の第4の実施形態に係る半導体記憶装置の構成を示す回路図であり、図1と共通の構成要素には図1と同一の符号が付されている。図12は、データ入力のタイミングを示すタイミング波形図である。また、図13は、本実施形態の半導体記憶装置における通常書き込み時と読み出し動作時のタイミング波形図である。
10B、10B(n) 第2のビットセル
11(n) 差動増幅器
12 ゲート配線
13 ソース線
14 ビットセル選択回路
15T、15T(n) 第1のスイッチトランジスタ
15B、15B(n) 第2のスイッチトランジスタ
16T(n) 第3のスイッチトランジスタ
16B(n) 第4のスイッチトランジスタ
17、18 入力信号
19(n) データ線
20 制御信号
21、21、25 Nチャネル型MOSFET
23、24、26 Pチャネル型MOSFET
41、42、43、44、45、46 データ系列
50(n)、80(n)、90a、90b シフトレジスタ
51、81、111、191 データ線
52、70、82、112 クロック信号
53 データ書き込み制御回路
54、113 書き込み制御信号
71、72、73、74、75、76 データ系列
101、102、103、104、105、106 データ系列
110(n)、150a、150b シフトレジスタ
114 書き込み制御回路
100、130 波形
131、132、133、134、135、136 データ系列
150a、150b シフトレジスタ
Claims (8)
- データを記憶するための第1および第2のビットセルと、
前記第1のビットセルおよび前記第2のビットセルの情報を相補入力としてその差分を増幅する差動増幅器と、
前記データが入力され、前記第1のビットセルまたは前記第2のビットセルのいずれか一方を選択するように入力信号によって制御されるビットセル選択回路とを備え、
前記ビットセル選択回路が前記第1のビットセルまたは前記第2のビットセルのいずれか一方のビットセルを選択した場合、前記ビットセル選択回路に入力される前記データの値に応じて、選択された前記ビットセルに前記データが書き込まれるか否かが決まることを特徴とする不揮発性半導体記憶装置。 - 前記ビットセル選択回路の出力ゲート電極で受ける書き込み制御用MOSトランジスタをさらに備え、
前記第1のビットセルおよび前記第2のビットセルの各々はフローティングゲートを有する不揮発性セルトランジスタを有しており、
前記データの書き込み時には、前記書き込み制御用MOSトランジスタをオン状態にさせて前記フローティングゲートに電子を注入することで前記データを書き込むことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1および第2のビットセルは複数組み設けられ、且つ前記差動増幅器は複数個設けられ、
前記不揮発性半導体装置は、互いにシリアル接続され、前記ビットセル選択回路に前記データを入力するための複数の第1のシフトレジスタをさらに備えていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記ビットセル選択回路からの出力を受け、第1の制御信号によって前記データの書き込みを活性あるいは非活性に制御するデータ書き込み制御回路をさらに備えていることを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- 前記複数の第1のシフトレジスタにシリアル接続され、且つ、前記ビットセル選択回路の前記入力信号を出力する第2のシフトレジスタをさらに備えていることを特徴とする請求項4に記載の不揮発性半導体記憶装置。
- 前記複数の第1のシフトレジスタにシリアル接続され、且つ、前記ビットセル選択回路の前記入力信号を出力する第3のシフトレジスタと、
前記第3のシフトレジスタからの出力を受け、第2の制御信号によって前記データの書き込みを活性あるいは非活性に制御する書き込み制御回路とをさらに備えていることを特徴とする請求項3に記載の不揮発性半導体記憶装置。 - 前記第1および第2のビットセルは、ゲート電極同士が互いに接続された1層ポリシリコン型の2つのMOSトランジスタを有していることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- データを記憶するための第1および第2のビットセルの複数組みと、前記第1のビットセルおよび前記第2のビットセルの情報を相補入力としてその差分を増幅する差動増幅器と、データが入力され、前記第1のビットセルまたは前記第2のビットセルのいずれか一方を選択するように入力信号によって制御されるビットセル選択回路と、互いにシリアル接続され、且つ、1組みの前記第1および第2のビットセルごとに設けられた、前記ビットセル選択回路に前記データを入力するための複数のシフトレジスタとを備え、前記ビットセル選択回路が前記第1のビットセルまたは前記第2のビットセルのいずれか一方のビットセルを選択した場合、前記ビットセル選択回路に入力される前記データの値に応じて、選択された前記ビットセルに前記データが書き込まれるか否かが決まる不揮発性半導体記憶装置の製造方法であって、
前記複数のシフトレジスタを制御するクロック信号の入力回数によって、あらかじめ決められた固定長ビットに対しては書き込みデータのセットを行い、前記固定長ビット以外に対しては固定値のデータをセットすることで、前記固定長ビットの前記書き込みデータを前記第1のビットセルまたは前記第2のビットセルに書き込む工程と、
前記固定長ビットをシフトさせ、シフトさせた前記固定長ビットの前記書き込みデータを前記第1のビットセルまたは前記第2のビットセルに書き込む工程と
を備えている不揮発性半導体記憶装置の製造方法。
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