JP2005208448A - Display device and driving method for display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problems that large wobble noise is generated in the potential of power source lines and grounding lines and the layout area of a horizontal driving system is increased and electric power consumption is increased by providing a display device with a phase adjustment circuit for performing phase matching of horizontal clock pulses HCK and HCKX. <P>SOLUTION: The active matrix type liquid crystal display device of a point sequential driving system is so constituted that the need for using the phase adjustment circuit relating to the horizontal clock pulses HCK and HCKX is eliminated by generating clock pulses DCK 1 and DCK 1X and DCK 2 and DCK 2X from clock pulses DCK and DCK 2 of a single phase having the timing accuracy higher than that of the horizontal clock pulses HCK and HCKX of two phases, sampling these clock pulses DCK 1 and DCK 1X and DCK 2 and DCK 2X in synchronization with transfer pulses H 1 to H 4 sequentially outputted from a shift register 131, and using the pulses as sampling pulses SP 1, SP 1X to SP 4, and SP 4X. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、表示装置および表示装置の駆動方法に関し、特に電気光学素子を含む画素が行列状に２次元配置されてなる画素アレイ部を具備する表示装置および当該表示装置の駆動方法に関する。   The present invention relates to a display device and a display device driving method, and more particularly to a display device including a pixel array unit in which pixels including electro-optical elements are two-dimensionally arranged in a matrix and a driving method of the display device.

電気光学素子を含む画素が行列状に２次元配置されてなる表示装置、例えば電気光学素子として液晶セルを用いてなる液晶表示装置では、近年、低消費電力化を図るために、透明絶縁基板上に画素が行列状に２次元配置されてなる液晶パネルに対して、クロック信号等をパネル外部から供給する周辺回路の低電圧化が進められている。   In a display device in which pixels including electro-optical elements are two-dimensionally arranged in a matrix, for example, a liquid crystal display device using a liquid crystal cell as an electro-optical element, in recent years, on a transparent insulating substrate, the power consumption can be reduced. In addition, for a liquid crystal panel in which pixels are two-dimensionally arranged in a matrix, the peripheral circuit for supplying a clock signal or the like from the outside of the panel is being lowered in voltage.

一方、画素のスイッチング素子として、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)を用いてなるアクティブマトリクス型液晶表示装置では、ＴＦＴの駆動能力が低く、また液晶のダイナミックが例えば９［Ｖ］程度であることから、パネル外部から供給される論理レベル（例えば、５［Ｖ］程度もしくはそれ以下）のクロック信号をそのまま用いることはできない。   On the other hand, in an active matrix liquid crystal display device using TFTs (Thin Film Transistors) as pixel switching elements, TFT driving capability is low, and the dynamics of liquid crystals are, for example, about 9 [V]. A clock signal of a logic level (for example, about 5 [V] or less) supplied from the outside of the panel cannot be used as it is.

そのため、アクティブマトリクス型液晶表示装置では、液晶パネル上にレベルシフト回路を配置して、パネル外部から入力される論理レベルのクロック信号を、当該レベルシフト回路によって液晶の駆動に必要な振幅のクロック信号にレベルシフト（レベル変換）するようにしている。パネル外部から入力されるクロック信号としては、例えば水平駆動系（水平走査系）で用いられる水平クロックパルスが挙げられる。   Therefore, in an active matrix liquid crystal display device, a level shift circuit is arranged on a liquid crystal panel, and a clock signal having a logic level necessary for driving the liquid crystal by the level shift circuit is inputted from a logic level clock signal input from the outside of the panel. Level shift (level conversion). Examples of the clock signal input from the outside of the panel include a horizontal clock pulse used in a horizontal driving system (horizontal scanning system).

ここで、水平クロックパルスのレベルシフトについて述べる。図４に示すように、液晶パネル１０１内部には、例えば５［Ｖ］振幅の互いに逆相の２相の水平クロックパルスｈｃｋ，ｈｃｋｘがパネル外部から入力される。これら２相の水平クロックパルスｈｃｋ，ｈｃｋｘは、レベルシフト（Ｌ／Ｓ）回路１０２によって例えば１５［Ｖ］振幅の単相のクロックパルスにレベルシフトされる。そして、逆相パルス生成回路１０３において、レベルシフト後の単相のクロックパルスに基づいて、１５［Ｖ］振幅の互いに逆相の２相の水平クロックパルスＨＣＫ，ＨＣＫＸが生成される。   Here, the level shift of the horizontal clock pulse will be described. As shown in FIG. 4, for example, two horizontal clock pulses hck and hckx having opposite phases with 5 [V] amplitude are input from the outside of the panel into the liquid crystal panel 101. These two-phase horizontal clock pulses hck and hckx are level-shifted by a level shift (L / S) circuit 102 to a single-phase clock pulse having, for example, 15 [V] amplitude. Then, the anti-phase pulse generation circuit 103 generates two-phase horizontal clock pulses HCK and HCKX having an amplitude of 15 [V] and opposite to each other based on the single-phase clock pulse after the level shift.

２相の水平クロックパルスＨＣＫ，ＨＣＫＸは、位相調整回路１０４を経た後、水平スタートパルスＨＳＴと共に、水平駆動系を構成するシフトレジスタ１０５に供給される。シフトレジスタ１０５は、水平スタートパルスＨＳＴに応答してシフト（転送）動作を開始し、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫ，ＨＣＫＸに同期して順次シフトすることにより、各転送段（シフト段）で転送される転送パルスを、映像信号ＶｓｉｇをサンプリングするためのサンプリングパルスＳＰ１，ＳＰ２，……，ＳＰｎとして順に出力する。   The two-phase horizontal clock pulses HCK and HCKX are supplied to the shift register 105 constituting the horizontal drive system together with the horizontal start pulse HST after passing through the phase adjustment circuit 104. The shift register 105 starts a shift (transfer) operation in response to the horizontal start pulse HST, and sequentially shifts the horizontal start pulse HST in synchronization with the horizontal clock pulses HCK and HCKX, thereby transferring each transfer stage (shift stage). ) Are sequentially output as sampling pulses SP1, SP2,..., SPn for sampling the video signal Vsig.

ところで、垂直走査回路１０６による垂直走査により画素アレイ部１０７の各画素を行単位で順次選択する一方、その選択行の１行分の画素に対して画素単位で映像信号Ｖｓｉｇを書き込むいわゆる点順次駆動方式のアクティブマトリクス型液晶表示装置においては、映像信号Ｖｓｉｇを入力する映像ライン１０８と画素配列の列ごとに配線された信号ライン１０９−１，１０９−２，……，１０９−ｎとの間に配置されたサンプリングスイッチ１１０−１，１１０−２，……，１１０−ｎを、上記サンプリングパルスＳＰ１，ＳＰ２，……，ＳＰｎによって順次駆動することによって映像信号Ｖｓｉｇを順次サンプリングすることにより、選択行の１行分の画素に対して画素単位での映像信号の書き込みが行われる。   By the way, so-called dot-sequential driving in which each pixel of the pixel array unit 107 is sequentially selected in units of rows by vertical scanning by the vertical scanning circuit 106, while the video signal Vsig is written in units of pixels to pixels in one row of the selected row. In the active matrix liquid crystal display device of the type, between the video line 108 for inputting the video signal Vsig and the signal lines 109-1, 109-2,..., 109-n wired for each column of the pixel array. The sampling switches 110-1, 110-2, ..., 110-n are sequentially driven by the sampling pulses SP1, SP2, ..., SPn to sequentially sample the video signal Vsig, thereby selecting the selected row. A video signal is written in units of pixels to pixels in one row.

このように、シフトレジスタ１０５の各転送段から出力される転送パルスを直接、サンプリングスイッチ１１０−１，１１０−２，……，１１０−ｎを駆動するためのサンプリングパルスＳＰ１，ＳＰ２，……，ＳＰｎとして用いる場合に、当該サンプリングパルスＳＰ１，ＳＰ２，……，ＳＰｎの発生タイミングに高い精度が要求されるため、シフトレジスタ１０５を駆動する２相の水平クロックパルスＨＣＫ，ＨＣＫＸが完全に逆相である（１８０°位相が異なっている）必要がある。   In this way, the sampling pulses SP1, SP2,..., For driving the sampling switches 110-1, 110-2,. When used as SPn, since the generation timing of the sampling pulses SP1, SP2,..., SPn is required to have high accuracy, the two-phase horizontal clock pulses HCK and HCKX for driving the shift register 105 are completely in reverse phase. There must be (180 ° phase difference).

このため、従来は、レベルシフト回路１０２でレベルシフトされた後の単相のクロックパルスから、互いに逆相の２相の水平クロックパルスＨＣＫ，ＨＣＫＸを生成する逆相パルス生成回路１０３の後段に位相調整回路１０４を設け、当該位相調整回路１０４の作用により、水平クロックパルスＨＣＫ，ＨＣＫＸの位相が完全に逆相になるように、当該水平クロックパルスＨＣＫ，ＨＣＫＸの位相調整を行うようにしていた（例えば、特許文献１参照）。   For this reason, conventionally, the phase is shifted to the subsequent stage of the anti-phase pulse generation circuit 103 that generates the two-phase horizontal clock pulses HCK and HCKX having opposite phases from the single-phase clock pulse after the level shift by the level shift circuit 102. An adjustment circuit 104 is provided, and the phase of the horizontal clock pulses HCK and HCKX is adjusted so that the phases of the horizontal clock pulses HCK and HCKX are completely reversed by the action of the phase adjustment circuit 104 ( For example, see Patent Document 1).

図５は、逆相パルス生成回路１０３および位相調整回路１０４の具体的な回路構成の一例を示すブロック図である。   FIG. 5 is a block diagram illustrating an example of a specific circuit configuration of the anti-phase pulse generation circuit 103 and the phase adjustment circuit 104.

図５において、レベルシフト回路１０２は、例えば５［Ｖ］振幅の互いに逆相の２相の水平クロックパルスｈｃｋ，ｈｃｋｘを、例えば１５［Ｖ］振幅の単相のクロックパルスにレベルシフトする。逆相パルス生成回路１０３は、例えば４個のインバータ１１１〜１１４によって構成され、レベルシフト後の単相のクロックパルスをインバータ１１１で位相反転し、この位相反転後のクロックパルスを、インバータ１１２で再度位相反転して位相調整回路１０４に供給するとともに、インバータ１１３，１１４で２回位相反転して位相調整回路１０４に供給する。この位相調整回路１０４に入力される２つのクロックパルス（Ａ），（Ｂ）は、互いに逆相の２相のクロックパルスである。   In FIG. 5, the level shift circuit 102 level-shifts two-phase horizontal clock pulses hck and hckx having, for example, 5 [V] amplitude opposite to each other to single-phase clock pulses having, for example, 15 [V] amplitude. The anti-phase pulse generation circuit 103 is configured by, for example, four inverters 111 to 114, and the phase of the single-phase clock pulse after the level shift is inverted by the inverter 111, and the clock pulse after the phase inversion is generated again by the inverter 112. The phase is inverted and supplied to the phase adjustment circuit 104, and the phase is inverted twice by the inverters 113 and 114 and supplied to the phase adjustment circuit 104. The two clock pulses (A) and (B) input to the phase adjustment circuit 104 are two-phase clock pulses having opposite phases.

位相調整回路１０４は、逆相パルス生成回路１０３の２つの出力端間、即ちインバータ１１２，１１４の各出力端間に、互いに逆向きに並列接続されてラッチ回路を構成するインバータ１２１，１２２と、インバータ１１２，１１４の各出力端に各入力端が接続されたインバータ１２３，１２４とを有する構成となっている。ここで、レベルシフト回路１０２、逆相パルス生成回路１０３（インバータ１１１〜１１４）および位相調整回路１０４（インバータ１２１〜１２４）は、画素のスイッチング素子と同様に、ＴＦＴを用いて構成される。   The phase adjustment circuit 104 includes inverters 121 and 122 that are connected in parallel in opposite directions between the two output terminals of the anti-phase pulse generation circuit 103, that is, between the output terminals of the inverters 112 and 114, and constitute a latch circuit. The inverters 112 and 114 have inverters 123 and 124 each having an input terminal connected to each output terminal. Here, the level shift circuit 102, the anti-phase pulse generation circuit 103 (inverters 111 to 114), and the phase adjustment circuit 104 (inverters 121 to 124) are configured by using TFTs, similarly to the switching elements of the pixels.

位相調整回路１０４は、インバータ１２１，１２２の作用により、一方のラッチ出力パルス（Ｃ）の立ち下がりの位相に対して他方のラッチ出力パルス（Ｄ）の立ち上がりの位相を合わせ、他方のラッチ出力パルス（Ｄ）の立ち下がりの位相に対して一方のラッチ出力パルス（Ｃ）の立ち上がりの位相を合わせることで、両クロックパルス（Ｃ），（Ｄ）の位相が完全に逆相になるように、クロックパルス（Ｃ），（Ｄ）の位相調整を行う。そして、この位相調整後のクロックパルス（Ｃ），（Ｄ）をインバータ１２３，１２４で位相反転し、水平クロックパルスＨＣＫＸ（Ｅ），ＨＣＫ（Ｆ）として出力する。   The phase adjustment circuit 104 adjusts the rising phase of the other latch output pulse (D) with the falling phase of one latch output pulse (C) by the action of the inverters 121 and 122, and the other latch output pulse. By matching the rising phase of one latch output pulse (C) with the falling phase of (D), the phases of both clock pulses (C) and (D) are completely reversed. The phase of the clock pulses (C) and (D) is adjusted. Then, the phase of the clock pulses (C) and (D) after the phase adjustment is inverted by the inverters 123 and 124 and output as horizontal clock pulses HCKX (E) and HCK (F).

特開２０００−３０５５２８号公報JP 2000-305528 A

上記のように、位相調整回路１０４では、インバータ１２１，１２２の作用により、位相が異なった２つのラッチ出力パルス（Ｃ），（Ｄ）の立ち下がりと立ち上がり同士、立ち上がりと立ち下がり同士が互いに引っ張り合うことによって位相調整が行われることになるため、位相が完全に逆相になるものの、図６の波形図に示すように、２つのラッチ出力パルス（Ｃ），（Ｄ）の立ち上がり、立ち下がり波形に歪が生じる。   As described above, in the phase adjustment circuit 104, the falling and rising edges of the two latch output pulses (C) and (D) having different phases are pulled from each other by the action of the inverters 121 and 122. Since the phase adjustment is performed by matching, the phase is completely reversed, but the rising and falling edges of the two latch output pulses (C) and (D) as shown in the waveform diagram of FIG. Distortion occurs in the waveform.

一般的に、液晶パネルでは、長時間連続駆動すると、ＴＦＴのホットキャリアによる閾値電圧Ｖｔｈのシフトが起こるため、閾値電圧Ｖｔｈがシフトしたインバータを通れば、クロックパルスに遅延が生じ、通るインバータの数が多くなればなるほど、パルスの遅延が大きくなる。さらに、閾値電圧Ｖｔｈの境界でパルスの位相が反転するため、パルスの立ち上がり、立ち下がり波形がなまっていればいるほど、パルスの遅延が大きくなる。   In general, when a liquid crystal panel is continuously driven for a long time, the threshold voltage Vth shifts due to hot carriers of TFTs. Therefore, if an inverter with a shifted threshold voltage Vth is passed, a delay occurs in the clock pulse, and the number of inverters that pass through. The larger the is, the greater the delay of the pulse. Furthermore, since the phase of the pulse is inverted at the boundary of the threshold voltage Vth, the longer the pulse rises and falls, the greater the delay of the pulse.

２相のクロックパルスについては、一方のクロックパルスがインバータ１１１，１１２を介して位相調整回路１０４に与えられ、他方のクロックパルスがインバータ１１１，１１３，１１４を介して位相調整回路１０４に与えられるため、いずれのクロックパルスもＴＦＴを通る。これに対して、映像信号Ｖｓｉｇは映像ライン１０８を介して入力されるだけであるためＴＦＴを通らない。したがって、水平クロックパルスＨＣＫ，ＨＣＫＸに基づいて生成されるサンプリングパルスＳＰ１，ＳＰ２，……，ＳＰｎと当該サンプリングパルスによってサンプリングされる映像信号Ｖｓｉｇとの間にタイミングずれが発生する。   As for the two-phase clock pulse, one clock pulse is supplied to the phase adjustment circuit 104 via the inverters 111 and 112, and the other clock pulse is supplied to the phase adjustment circuit 104 via the inverters 111, 113, and 114. Any clock pulse passes through the TFT. On the other hand, since the video signal Vsig is only input via the video line 108, it does not pass through the TFT. Therefore, a timing shift occurs between the sampling pulses SP1, SP2,..., SPn generated based on the horizontal clock pulses HCK, HCKX and the video signal Vsig sampled by the sampling pulse.

また、位相調整回路１０４が、回路構成上、逆相のパルスの立ち下がりと立ち上がり同士、立ち上がりと立ち下がり同士が互いに引っ張り合う回路構成となっているため、位相調整回路１０６を駆動することにより、電源ライン、接地ラインの電位に揺れノイズが大きく発生する。さらに、位相調整回路１０４が存在することにより、水平駆動系のレイアウト面積も大きくなるとともに消費電力も増大する。   Further, since the phase adjustment circuit 104 has a circuit configuration in which falling and rising edges of opposite-phase pulses and rising and falling edges pull each other in terms of circuit configuration, by driving the phase adjustment circuit 106, Large fluctuation noise occurs in the potential of the power line and ground line. Further, the presence of the phase adjustment circuit 104 increases the layout area of the horizontal drive system and increases the power consumption.

因みに、点順次駆動方式のアクティブマトリクス型液晶表示装置において、図７に示すように、サンプリングスイッチ１１０（１１０−１，１１０−２，……，１１０−ｎ）として、ＮｃｈトランジスタとＰｃｈトランジスタとを並列接続してなるＣＭＯＳアナログスイッチ１３１を用いる回路構成を採る場合には、シフトレジスタ１０５から順次出力される単相のサンプリングパルスＳＰ（ＳＰ−１，ＳＰ−２，……，ＳＰ−ｎ）から、逆相パルス生成回路１３２によって互いに逆相の２相のサンプリングパルスＳＰ，ＳＰＸを生成し、さらにこれら２相のサンプリングパルスＳＰ，ＳＰＸの位相が完全に逆相になるように、当該サンプリングパルスＳＰ，ＳＰＸの位相調整を行った後ＣＭＯＳアナログスイッチ１３１に与えることになる。   Incidentally, in an active matrix liquid crystal display device of a dot sequential drive system, as shown in FIG. 7, Nch transistors and Pch transistors are used as sampling switches 110 (110-1, 110-2,..., 110-n). When the circuit configuration using the CMOS analog switch 131 connected in parallel is adopted, from the single-phase sampling pulse SP (SP-1, SP-2,..., SP-n) sequentially output from the shift register 105. The two-phase sampling pulses SP and SPX are generated by the opposite-phase pulse generation circuit 132, and the two sampling pulses SP and SPX are completely opposite to each other. , SPX phase adjustment is performed and then applied to the CMOS analog switch 131.

そこで、本発明は、水平クロックパルスＨＣＫ，ＨＣＫＸの位相を完全に逆相になるように位相調整するための位相調整回路が存在することによる上記課題を解決した表示装置およびその駆動方法を提供することを目的とする。   Accordingly, the present invention provides a display device and a driving method thereof that solves the above-described problems caused by the presence of a phase adjustment circuit for adjusting the phase of the horizontal clock pulses HCK and HCKX so as to be completely in reverse phase. For the purpose.

上記目的を達成するために、本発明では、電気光学素子を含む画素が行列状に２次元配置され、当該画素の行列状配列の垂直画素列ごとに信号ラインが配線されてなる画素アレイ部を具備する表示装置において、水平走査の基準となる単相のクロックパルスに基づいて互いに逆相の２相の第１クロックパルスを逆相パルス生成手段で生成し、この生成した第１クロックパルスを直接用いて当該第１クロックパルスに同期してシフトレジスタから順次転送パルスを出力する。そして、前記単相のクロックパルスに同期しかつ前記転送パルスよりもパルス幅が狭い単相の第２クロックパルスを、前記シフトレジスタから順に出力される前記転送パルスに同期して抜き取ってサンプリングパルスとして順次出力し、入力される映像信号を前記サンプリングパルスに応答して順次サンプリングして前記画素アレイ部の各信号ラインに供給する構成となっている。   In order to achieve the above object, in the present invention, there is provided a pixel array unit in which pixels including electro-optic elements are two-dimensionally arranged in a matrix and signal lines are wired for each vertical pixel column in the matrix of the pixels. In the display device provided, based on a single-phase clock pulse serving as a reference for horizontal scanning, two-phase first clock pulses having opposite phases are generated by the opposite-phase pulse generating means, and the generated first clock pulse is directly The transfer pulse is sequentially output from the shift register in synchronization with the first clock pulse. Then, a single-phase second clock pulse that is synchronized with the single-phase clock pulse and has a narrower pulse width than the transfer pulse is extracted in synchronization with the transfer pulse sequentially output from the shift register and used as a sampling pulse. The video signal is sequentially output, and the input video signal is sequentially sampled in response to the sampling pulse and supplied to each signal line of the pixel array unit.

上記構成の表示装置において、シフトレジスタは、逆相パルス生成手段から直接供給される第１クロックパルスに同期してシフト動作を行う。ここで言う「直接供給される」とは、逆相パルス生成手段で生成された互いに逆相の２相の第１クロックパルスが、相互の位相が完全に逆相になるように位相調整を行うための位相調整回路を経由せずにシフトレジスタに供給されるという意味である。このとき、シフトレジスタにおいて、そのシフト動作によって順次出力される転送パルスは、第１クロックパルスが逆相パルス生成手段で生成されたものであり、また位相調整回路を経由していないため、そのタイミング精度が低い。一方、第２クロックパルスは、第１クロックパルスのように逆相パルス生成手段で生成されたものではないため、当該第１クロックパルスに比べてタイミング精度が高い。そして、このタイミング精度の高い第２クロックパルスを、転送パルスに同期してクロック抜き取り手段で抜き取ってサンプリングパルスとしてサンプリングスイッチ群に与えることで、当該サンプリングパルスにおいて所望のタイミングで映像信号のサンプリング動作が行われる。   In the display device having the above-described configuration, the shift register performs a shift operation in synchronization with the first clock pulse directly supplied from the reverse-phase pulse generation unit. Here, “directly supplied” means that phase adjustment is performed so that the two phases of the first clock pulses generated by the anti-phase pulse generating means are in opposite phases to each other. This means that the signal is supplied to the shift register without going through the phase adjustment circuit. At this time, the transfer pulse sequentially output by the shift operation in the shift register is the one in which the first clock pulse is generated by the anti-phase pulse generation means and does not pass through the phase adjustment circuit. The accuracy is low. On the other hand, since the second clock pulse is not generated by the anti-phase pulse generation means like the first clock pulse, the timing accuracy is higher than that of the first clock pulse. Then, the second clock pulse with high timing accuracy is extracted by the clock extracting means in synchronization with the transfer pulse and applied to the sampling switch group as a sampling pulse, so that the sampling operation of the video signal can be performed at a desired timing in the sampling pulse. Done.

本発明によれば、第１クロックパルス（水平クロックパルス）に対して位相調整回路を設けなくても、所望のタイミングで映像信号のサンプリング動作を行うことができるために、位相調整回路が水平駆動系に存在することに起因して発生する電源ライン、接地ラインの電位の揺れノイズを抑えることができ、さらに位相調整回路が存在しない分だけ消費電力を低減できるとともに、水平駆動系のレイアウト面積を小さくすることができる。   According to the present invention, since the video signal sampling operation can be performed at a desired timing without providing a phase adjustment circuit for the first clock pulse (horizontal clock pulse), the phase adjustment circuit is driven horizontally. Power supply line and ground line potential fluctuation noise caused by the presence in the system can be suppressed, power consumption can be reduced by the absence of the phase adjustment circuit, and the layout area of the horizontal drive system can be reduced. Can be small.

以下、本発明の実施の形態について図面を参照して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の一実施形態に係る表示装置の構成の概略を示すブロック図である。ここでは、画素の電気光学素子として液晶セルを用いた点順次駆動方式のアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。図１から明らかなように、本実施形態に係るアクティブマトリクス型液晶表示装置は、画素アレイ部１１、例えば２つの垂直駆動回路１２Ａ，１２Ｂ、水平駆動回路１３およびプリチャージ回路１４を有する構成となっている。   FIG. 1 is a block diagram showing an outline of the configuration of a display device according to an embodiment of the present invention. Here, a dot sequential drive type active matrix liquid crystal display device using a liquid crystal cell as an electro-optical element of a pixel will be described as an example. As is apparent from FIG. 1, the active matrix liquid crystal display device according to the present embodiment has a pixel array unit 11, for example, two vertical drive circuits 12A and 12B, a horizontal drive circuit 13, and a precharge circuit 14. ing.

画素アレイ部１１は、電気光学素子である液晶セルを含む画素２０が、透明絶縁基板、例えば第１のガラス基板（図示せず）上に行列状に２次元配置され、この画素２０のｍ行ｎ列の配列に対して行ごとに走査ライン１５−１〜１５−ｍが配線され、列ごとに信号ライン１６−１〜１６−ｎが配線された構成となっている。第１のガラス基板は、第２のガラス基板と所定の間隙を持って対向配置され、当該第２のガラス基板との間に液晶材料が封止されることによって液晶パネル１７を構成している。   In the pixel array unit 11, pixels 20 including liquid crystal cells as electro-optical elements are two-dimensionally arranged in a matrix on a transparent insulating substrate, for example, a first glass substrate (not shown), and m rows of the pixels 20 are arranged. The scanning lines 15-1 to 15-m are wired for every row in the arrangement of n columns, and the signal lines 16-1 to 16-n are wired for every column. The first glass substrate is disposed opposite to the second glass substrate with a predetermined gap, and a liquid crystal material is sealed between the second glass substrate to constitute the liquid crystal panel 17. .

図２は、画素（画素回路）２０の回路構成の一例を示す回路図である。図２から明らかなように、画素２０は、画素トランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量２３とを有する構成となっている。ここで、液晶セル２２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。   FIG. 2 is a circuit diagram illustrating an example of a circuit configuration of the pixel (pixel circuit) 20. As apparent from FIG. 2, the pixel 20 includes a pixel transistor, for example, a TFT (Thin Film Transistor) 21, a liquid crystal cell 22 in which the pixel electrode is connected to the drain electrode of the TFT 21, and one of the drain electrode of the TFT 21. And a storage capacitor 23 to which the electrodes are connected. Here, the liquid crystal cell 22 means a liquid crystal capacitance generated between a pixel electrode and a counter electrode formed opposite to the pixel electrode.

ＴＦＴ２１はゲート電極が走査ライン１５（１５−１〜１５−ｍ）に接続され、ソース電極が信号ライン１６（１６−１〜１６−ｎ）に接続されている。また、例えば、液晶セル２２の対向電極および保持容量２３の他方の電極がコモンライン１８に対して各画素共通に接続されている。そして、液晶セル２２の対向電極には、コモンライン１８を介してコモン電圧（対向電極電圧）Ｖｃｏｍが各画素共通に与えられる。   The TFT 21 has a gate electrode connected to the scanning line 15 (15-1 to 15-m) and a source electrode connected to the signal line 16 (16-1 to 16-n). Further, for example, the counter electrode of the liquid crystal cell 22 and the other electrode of the storage capacitor 23 are connected to the common line 18 in common for each pixel. The common electrode (common electrode voltage) Vcom is applied to the common electrode of the liquid crystal cell 22 through the common line 18.

垂直駆動回路１２Ａ，１２Ｂ、水平駆動回路１３およびプリチャージ回路１４は、例えば、画素アレイ部１１と同じ基板（液晶パネル１７）上に配置され、液晶の駆動に必要な電圧よりも高い正の電源電位ＶＤＤを第１の電源電位とし、例えば接地電位（０［Ｖ］）ＧＮＤを第２の電源電位として動作する。   The vertical drive circuits 12A and 12B, the horizontal drive circuit 13 and the precharge circuit 14 are arranged on the same substrate (liquid crystal panel 17) as the pixel array unit 11, for example, and are positive power supplies higher than the voltage required for driving the liquid crystal The operation is performed with the potential VDD as the first power supply potential, for example, the ground potential (0 [V]) GND as the second power supply potential.

２つの垂直駆動回路１２Ａ，１２Ｂは、画素アレイ部１１を挟んで左右両側に配置されている。なお、ここでは、画素アレイ部１１の左右両側に垂直駆動回路１２Ａ，１２Ｂを配置するとしたが、１つの垂直駆動回路１２を画素アレイ部１１の左右の一方側にのみ配置する構成を採ることも可能である。垂直駆動回路１２Ａ，１２Ｂは、シフトレジスタやバッファ回路等によって構成されている。   The two vertical drive circuits 12A and 12B are arranged on both the left and right sides with the pixel array unit 11 in between. Here, the vertical drive circuits 12A and 12B are arranged on both the left and right sides of the pixel array unit 11. However, a configuration in which one vertical drive circuit 12 is arranged only on one of the left and right sides of the pixel array unit 11 may be adopted. Is possible. The vertical drive circuits 12A and 12B are configured by shift registers, buffer circuits, and the like.

これら垂直駆動回路１２Ａ，１２Ｂにおいて、各シフトレジスタは、垂直スタートパルスＶＳＴに応答してシフト動作を開始し、当該垂直スタートパルスＶＳＴを垂直クロックパルスＶＣＫ（一般的には、互いに逆相のクロックパルスＶＣＫ，ＶＣＫＸ）に同期して順次シフトすることにより、各転送段で転送された転送パルスを走査パルスＶ１〜Ｖｍとして順に出力する。走査パルスＶ１〜Ｖｍは、バッファ回路１２２−１〜１２２−ｍ，１２４−１〜１２４−ｍを介して画素アレイ部１１の走査ライン１５−１〜１５−ｍに与えられることによって画素２０を行単位で選択する。   In these vertical drive circuits 12A and 12B, each shift register starts a shift operation in response to the vertical start pulse VST, and the vertical start pulse VST is converted into a vertical clock pulse VCK (generally, clock pulses having opposite phases to each other). By sequentially shifting in synchronization with (VCK, VCKX), the transfer pulses transferred at each transfer stage are sequentially output as scan pulses V1 to Vm. The scanning pulses V1 to Vm are applied to the scanning lines 15-1 to 15-m of the pixel array unit 11 through the buffer circuits 122-1 to 122-m and 124-1 to 124-m, thereby causing the pixels 20 to pass through. Select by units.

水平駆動回路１３は、シフトレジスタ１３１、クロック抜き取り回路１３２−１〜１３２−ｎ、逆相パルス生成回路１３３−１〜１３３−ｎ、位相調整回路（ＡＰＣ；Phase Adjust Circuit）１３４−１〜１３４−ｎおよびサンプリングスイッチ１３５−１〜１３５−ｎ等によって構成されており、垂直駆動回路１２Ａ，１２Ｂによって選択された画素行の各画素２０に対して画素単位で映像信号Ｖｓｉｇを書き込む。水平駆動回路１３には液晶パネル１７の外部から、水平走査の基準となる第１のクロックパルスである互いに逆相の２相の水平クロックパルスｈｃｋ，ｈｃｋｘと、当該水平クロックパルスｈｃｋ，ｈｃｋｘに同期した第２のクロックパルスである例えば２系統のクロックパルス、即ち互いに逆相の２相のクロックパルスｄｃｋ１，ｄｃｋ１ｘおよびクロックパルスｄｃｋ２，ｄｃｋ２ｘとが与えられる。   The horizontal drive circuit 13 includes a shift register 131, clock extraction circuits 132-1 to 132-n, anti-phase pulse generation circuits 133-1 to 133-n, and phase adjustment circuits (APCs) 134-1 to 134-. n, sampling switches 135-1 to 135-n, and the like, and the video signal Vsig is written in units of pixels to each pixel 20 in the pixel row selected by the vertical drive circuits 12A and 12B. The horizontal drive circuit 13 synchronizes with the horizontal clock pulses hck and hckx from the outside of the liquid crystal panel 17 and the two horizontal clock pulses hck and hckx having opposite phases as the first clock pulse as a reference for horizontal scanning. The second clock pulse, for example, two clock pulses, that is, two-phase clock pulses dck1, dck1x and clock pulses dck2, dck2x having opposite phases to each other, are provided.

水平クロックパルスｈｃｋ，ｈｃｋｘは、レベルシフト（Ｌ／Ｓ）回路３１、逆相パルス生成回路３２およびバッファ回路３３を介してシフトレジスタ１３１に供給される。レベルシフト回路３１は、論理レベル（５［Ｖ］程度あるいはそれ以下）の水平クロックパルスｈｃｋ，ｈｃｋｘを、液晶の駆動に必要な振幅電圧の単相のクロックパルスＨＣＫにレベルシフト（レベル変換）する。逆相パルス生成回路３２は、図５に示した逆相パルス生成回路１０３と同様に、インバータの組み合わせによって構成され、レベルシフト後の単相のクロックパルスＨＣＫから、再度互いに逆相の２相の水平クロックパルスＨＣＫ，ＨＣＫＸを生成する。この水平クロックパルスＨＣＫ，ＨＣＫＸは、バッファ回路３３を介してシフトレジスタ１３１に与えられる。   The horizontal clock pulses hck and hckx are supplied to the shift register 131 via the level shift (L / S) circuit 31, the reverse phase pulse generation circuit 32, and the buffer circuit 33. The level shift circuit 31 level-shifts (level-converts) the horizontal clock pulses hck and hckx having a logic level (about 5 [V] or less) into a single-phase clock pulse HCK having an amplitude voltage necessary for driving the liquid crystal. . Similarly to the anti-phase pulse generation circuit 103 shown in FIG. 5, the anti-phase pulse generation circuit 32 is configured by a combination of inverters. Horizontal clock pulses HCK and HCKX are generated. The horizontal clock pulses HCK and HCKX are given to the shift register 131 via the buffer circuit 33.

クロックパルスｄｃｋ１，ｄｃｋ１ｘは、水平クロックパルスＨＣＫの立ち上がりタイミングを基準とし、当該水平クロックパルスＨＣＫよりもパルス幅が狭いクロックパルスであり、レベルシフト回路３４およびバッファ回路３５を介してクロック抜き取り回路１３２−１〜１３２−ｎの例えば偶数段目に供給される。レベルシフト回路３４は、論理レベルのクロックパルスｄｃｋ１，ｄｃｋ１ｘを、液晶の駆動に必要な振幅電圧の単相のクロックパルスＤＣＫ１にレベルシフトする。この単相のクロックパルスＤＣＫ１は、バッファ回路３５を介して偶数段目のクロック抜き取り回路１３２−２，１３２−４，……に与えられる。   The clock pulses dck1 and dck1x are clock pulses whose pulse width is narrower than the horizontal clock pulse HCK with reference to the rising timing of the horizontal clock pulse HCK, and the clock extraction circuit 132- is connected via the level shift circuit 34 and the buffer circuit 35. 1 to 132-n, for example, are supplied to even-numbered stages. The level shift circuit 34 shifts the level of the logic level clock pulses dck1 and dck1x to a single-phase clock pulse DCK1 having an amplitude voltage necessary for driving the liquid crystal. This single-phase clock pulse DCK1 is applied to the even-numbered clock sampling circuits 132-2, 132-4,...

クロックパルスｄｃｋ２，ｄｃｋ２ｘは、水平クロックパルスＨＣＫＸの立ち上がりタイミングを基準とし、当該水平クロックパルスＨＣＫＸよりもパルス幅が狭いクロックパルスであり、レベルシフト回路３６およびバッファ回路３７を介してクロック抜き取り回路１３２−１〜１３２−ｎの例えば奇数段目に供給される。レベルシフト回路３６は、論理レベルのクロックパルスｄｃｋ２，ｄｃｋ２ｘを、液晶の駆動に必要な振幅電圧の単相のクロックパルスＤＣＫ２にレベルシフトする。この単相のクロックパルスＤＣＫ２は、バッファ回路３７を介して奇数段目のクロック抜き取り回路１３２−１，１３２−３，……に与えられる。   The clock pulses dck2 and dck2x are clock pulses whose pulse width is narrower than that of the horizontal clock pulse HCKX with reference to the rising timing of the horizontal clock pulse HCKX, and the clock extraction circuit 132- is connected via the level shift circuit 36 and the buffer circuit 37. 1 to 132-n, for example, are supplied to odd-numbered stages. The level shift circuit 36 level-shifts the logic level clock pulses dck2 and dck2x into a single-phase clock pulse DCK2 having an amplitude voltage necessary for driving the liquid crystal. The single-phase clock pulse DCK2 is supplied to the odd-numbered clock sampling circuits 132-1, 132-3,...

ここで、２相の水平クロックパルスＨＣＫ，ＨＣＫＸと２系統の単相のクロックパルスＤＣＫ１，ＤＣＫ２とを比較した場合、水平クロックパルスＨＣＫ，ＨＣＫＸは、インバータ回路の組み合わせによって構成される逆相パルス生成回路３２において、レベル変換後の単相のクロックパルスＨＣＫから生成されたものであるためタイミング精度が低い（悪い）。これに対して、２系統の単相のクロックパルスＤＣＫ１，ＤＣＫ２の各々は、レベル変換後の単相のクロックパルスＤＣＫ１，ＤＣＫ２そのものであるため、水平クロックパルスＨＣＫ，ＨＣＫＸに比べてタイミング精度が高い。   Here, when the two-phase horizontal clock pulses HCK and HCKX are compared with the two systems of single-phase clock pulses DCK1 and DCK2, the horizontal clock pulses HCK and HCKX are generated by the combination of inverter circuits. Since the circuit 32 is generated from the single-phase clock pulse HCK after level conversion, the timing accuracy is low (bad). On the other hand, each of the two single-phase clock pulses DCK1 and DCK2 is the single-phase clock pulse DCK1 and DCK2 itself after level conversion, and therefore has higher timing accuracy than the horizontal clock pulses HCK and HCKX. .

シフトレジスタ１３１は、単位回路（転送段／シフト段）が画素アレイ部１１の水平画素数ｎだけ縦続接続されてなり、水平スタートパルスＨＳＴに応答してシフト動作を開始し、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫ，ＨＣＫＸに同期して順次シフトすることにより、各転送段で転送された転送パルスＨ１〜Ｈｎを順に出力する。転送パルスＨ１〜Ｈｎは、タイミング精度の低い水平クロックパルスＨＣＫ，ＨＣＫＸに同期して生成されたものであるため、水平クロックパルスＨＣＫ，ＨＣＫＸと同様にタイミング精度が低い。これら転送パルスＨ１〜Ｈｎは順次、クロック抜き取り回路１３２−１〜１３２−ｎに与えられる。   In the shift register 131, unit circuits (transfer stage / shift stage) are cascaded by the number n of horizontal pixels of the pixel array unit 11, and a shift operation is started in response to the horizontal start pulse HST. Are sequentially shifted in synchronization with the horizontal clock pulses HCK and HCKX, so that the transfer pulses H1 to Hn transferred in each transfer stage are sequentially output. Since the transfer pulses H1 to Hn are generated in synchronization with the horizontal clock pulses HCK and HCKX with low timing accuracy, the timing accuracy is low like the horizontal clock pulses HCK and HCKX. These transfer pulses H1 to Hn are sequentially given to the clock extraction circuits 132-1 to 132-n.

クロック抜き取り回路１３２−１〜１３２−ｎにおいて、偶数段目のクロック抜き取り回路１３２−２，１３２−４，……は、シフトレジスタ１３１から順に出力される奇数番目の転送パルスＨ１，Ｈ３，……に同期して、単相のクロックパルスＤＣＫ２を抜き取ってサンプリングパルスＳＰ１，ＳＰ３，……として奇数段目の逆相パルス生成回路１３３−１，１３３−２，……に供給し、奇数段目のクロック抜き取り回路１３２−１，１３２−３，……は、シフトレジスタ１３１から順に出力される偶数番目の転送パルスＨ２，Ｈ４，……に同期して、単相のクロックパルスＤＣＫ１を抜き取ってサンプリングパルスＳＰ２，ＳＰ４，……として偶数段目の逆相パルス生成回路１３３−２，１３３−４，……に供給する。   In the clock sampling circuits 132-1 to 132-n, the even-numbered clock sampling circuits 132-2, 132-4,... Are odd-numbered transfer pulses H1, H3,. In synchronization with the first-phase clock pulse DCK2, the single-phase clock pulse DCK2 is extracted and supplied as sampling pulses SP1, SP3,... To the odd-phase reverse-phase pulse generation circuits 133-1, 133-2,. The clock sampling circuits 132-1, 132-3,... Extract the single-phase clock pulse DCK1 in synchronization with the even-numbered transfer pulses H2, H4,. SP2, SP4,... Are supplied to the even-numbered anti-phase pulse generation circuits 133-2, 133-4,.

逆相パルス生成回路１３３−１〜１３３−ｎは、図５に示した逆相パルス生成回路１０３と同様に、インバータの組み合わせによって構成されており、単相のサンプリングパルスＳＰ１〜ＳＰｎから、互いに逆相の２相のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸを生成する。位相調整回路１３４−１〜１３４−ｎは、図５に示した位相調整回路１０４と同様に、インバータの組み合わせによって構成されており、逆相パルス生成回路１３３−１〜１３３−ｎで生成された２相のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸ相互の位相が完全に逆相になるように、サンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸの位相調整を行う。   Similarly to the anti-phase pulse generation circuit 103 shown in FIG. 5, the anti-phase pulse generation circuits 133-1 to 133-n are configured by a combination of inverters, and are reversed from the single-phase sampling pulses SP 1 to SPn. Two-phase sampling pulses SP1, SP1X to SPn, SPnX are generated. Similarly to the phase adjustment circuit 104 shown in FIG. 5, the phase adjustment circuits 134-1 to 134-n are configured by a combination of inverters and are generated by the antiphase pulse generation circuits 133-1 to 133-n. The phases of the sampling pulses SP1, SP1X to SPn, SPnX are adjusted so that the phases of the two-phase sampling pulses SP1, SP1X to SPn, SPnX are completely opposite to each other.

サンプリングスイッチ１３５−１〜１３５−ｎは、例えばＮｃｈトランジスタとＰｃｈトランジスタとが並列接続されてなるＣＭＯＳアナログスイッチであり、映像信号Ｖｓｉｇを入力する映像ライン１９に各一端側が共通に接続され、各他端側が画素アレイ部１１の信号ライン１６−１〜１６−ｎの各一端にそれぞれ接続されている。これらサンプリングスイッチ１３５−１〜１３５−ｎは、互いに逆相のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸに応答してオン（閉）状態になり、映像ライン１９を通して入力される映像信号Ｖｓｉｇを順次サンプリングすることにより、当該映像信号Ｖｓｉｇを信号ライン１６−１〜１６−ｎに書き込む。すなわち、垂直駆動回路１２Ａ，１２Ｂによって選択された画素行の各画素２０に対して、画素単位で映像信号Ｖｓｉｇを書き込む点順次駆動を実現できる。   The sampling switches 135-1 to 135-n are, for example, CMOS analog switches in which an Nch transistor and a Pch transistor are connected in parallel, and each one end side is commonly connected to the video line 19 for inputting the video signal Vsig. The end side is connected to one end of each of the signal lines 16-1 to 16-n of the pixel array unit 11. These sampling switches 135-1 to 135-n are turned on (closed) in response to sampling pulses SP1, SP1X to SPn, SPnX having opposite phases, and sequentially sample the video signal Vsig inputted through the video line 19. Thus, the video signal Vsig is written to the signal lines 16-1 to 16-n. That is, it is possible to realize dot-sequential driving in which the video signal Vsig is written in units of pixels for each pixel 20 in the pixel row selected by the vertical driving circuits 12A and 12B.

図３は、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ＨＣＫＸ、２系統のクロックパルスＤＣＫ１，ＤＣＫ１ＸおよびＤＣＫ２，ＤＣＫ２Ｘ、転送パルスＨ１〜Ｈ４ならびにサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘのタイミング関係を示すタイミングチャートである。このタイミングチャートから明らかなように、水平クロックパルスＨＣＫ，ＨＣＫＸに同期しかつ転送パルスＨ１〜Ｈ４よりもパルス幅が狭いクロックパルスＤＣＫ１，ＤＣＫ１ＸおよびＤＣＫ２，ＤＣＫ２Ｘを、シフトレジスタ１３１から順に出力される転送パルスＨ１〜Ｈ４に同期して抜き取ってサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘとして順次出力することにより、サンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘは相互にパルス波形がオーバーラップしない（ノンオーバーラップ）波形となる。   FIG. 3 shows the timing relationship between the horizontal start pulse HST, horizontal clock pulses HCK, HCKX, two clock pulses DCK1, DCK1X and DCK2, DCK2X, transfer pulses H1-H4, and sampling pulses SP1, SP1X-SP4, SP4X. It is a chart. As is apparent from this timing chart, the clock pulses DCK1, DCK1X, DCK2, and DCK2X that are synchronized with the horizontal clock pulses HCK and HCKX and narrower than the transfer pulses H1 to H4 are sequentially output from the shift register 131. By sampling in synchronization with the pulses H1 to H4 and sequentially outputting them as sampling pulses SP1, SP1X to SP4, SP4X, the sampling pulses SP1, SP1X to SP4, SP4X have non-overlapping (non-overlapping) waveforms. It becomes.

プリチャージ回路１４は、水平走査を行うシフトレジスタや、当該シフトレジスタから順に出力されるプリチャージパルスに応答して動作するプリチャージスイッチ等によって構成されており、垂直駆動回路１２Ａ，１２Ｂによって選択された画素行の各画素２０に対して、水平駆動回路１３による駆動によって画素単位で映像信号Ｖｓｉｇを書き込むのに先立って、画素単位で所定レベルのプリチャージ信号Ｐｓｉｇを書き込む。   The precharge circuit 14 includes a shift register that performs horizontal scanning, a precharge switch that operates in response to a precharge pulse that is sequentially output from the shift register, and the like, and is selected by the vertical drive circuits 12A and 12B. Prior to writing the video signal Vsig in units of pixels by driving by the horizontal drive circuit 13, a precharge signal Psig of a predetermined level is written in units of pixels to each pixel 20 in the pixel row.

上述したように、点順次駆動方式のアクティブマトリクス型液晶表示装置において、２相の水平クロックパルスＨＣＫ，ＨＣＫＸよりもタイミング精度の高い単相のクロックパルスＤＣＫ１，ＤＣＫ２からクロックパルスＤＣＫ１，ＤＣＫ１ＸおよびＤＣＫ２，ＤＣＫ２Ｘを生成し、これらクロックパルスＤＣＫ１，ＤＣＫ１ＸおよびＤＣＫ２，ＤＣＫ２Ｘを、シフトレジスタ１３１から順に出力される転送パルスＨ１〜Ｈ４に同期して抜き取ってサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘとして用いることにより、２相の水平クロックパルスＨＣＫ，ＨＣＫＸには単相のクロックパルスＤＣＫ１，ＤＣＫ２のようなタイミング精度が要求されない。   As described above, in the active matrix liquid crystal display device of the dot sequential driving method, the single-phase clock pulses DCK1, DCK2 to the clock pulses DCK1, DCK1X and DCK2, which have higher timing accuracy than the two-phase horizontal clock pulses HCK, HCKX. By generating DCK2X, these clock pulses DCK1, DCK1X and DCK2, DCK2X are extracted in synchronization with transfer pulses H1 to H4 sequentially output from the shift register 131 and used as sampling pulses SP1, SP1X to SP4, SP4X, The two-phase horizontal clock pulses HCK and HCKX are not required to have timing accuracy like the single-phase clock pulses DCK1 and DCK2.

換言すれば、従来技術のように、水平駆動系に２相の水平クロックパルスＨＣＫ，ＨＣＫＸ相互の位相が完全に逆相になるように、水平クロックパルスＨＣＫ，ＨＣＫＸの位相調整を行うための位相調整回路を設けなくても、タイミング精度の高いサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘを得ることができるため、サンプリングスイッチ１３５−１〜１３５−ｎにおいて、所望のタイミングで映像信号ｖｉｄｅｏのサンプリング動作を行うことができる。これにより、位相調整回路が水平駆動系に存在することに起因して発生する電源ライン、接地ラインの電位の揺れノイズを抑えることができる。さらに、位相調整回路が存在しない分だけ消費電力を低減できるとともに、水平駆動系のレイアウト面積を小さくすることができる。   In other words, as in the prior art, the phase for adjusting the phase of the horizontal clock pulses HCK and HCKX so that the phases of the two horizontal clock pulses HCK and HCKX are completely opposite to each other in the horizontal drive system. Even without providing an adjustment circuit, sampling pulses SP1, SP1X to SP4, and SP4X with high timing accuracy can be obtained. Therefore, the sampling switches 135-1 to 135-n perform the sampling operation of the video signal video at a desired timing. It can be carried out. As a result, it is possible to suppress fluctuation noises in the potentials of the power supply line and the ground line, which are generated due to the presence of the phase adjustment circuit in the horizontal drive system. Furthermore, the power consumption can be reduced by the absence of the phase adjustment circuit, and the layout area of the horizontal drive system can be reduced.

また、点順次駆動方式のアクティブマトリクス型液晶表示装置では、ゴーストが画質を低下させる要因の一つとして挙げられる。このゴーストは、サンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸのタイミングのバラツキや遅延などにより、隣接段の信号ラインにサンプリングすべき映像信号Ｖｓｉｇを、誤って自段の信号ラインにサンプリングすることによって発生する画像欠陥である。これに対して、本実施形態においては、転送パルスＨ１〜Ｈ４よりもパルス幅が狭いクロックパルスＤＣＫ１，ＤＣＫ１ＸおよびＤＣＫ２，ＤＣＫ２Ｘを、転送パルスＨ１〜Ｈｎに同期して抜き取ってサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸとして用いるようにしたことで、サンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸがノンオーバーラップ波形となるため、ゴーストを確実に抑制することができる。   Further, in an active matrix liquid crystal display device of a dot sequential drive system, a ghost can be cited as one of the factors that deteriorate image quality. This ghost is generated by erroneously sampling the video signal Vsig to be sampled on the adjacent signal line on the signal line of its own stage due to the timing variation or delay of the sampling pulses SP1, SP1X to SPn, SPnX. It is an image defect. On the other hand, in the present embodiment, the clock pulses DCK1, DCK1X and DCK2, DCK2X having a narrower pulse width than the transfer pulses H1 to H4 are extracted in synchronization with the transfer pulses H1 to Hn and sampled pulses SP1, SP1X to By using as SPn and SPnX, the sampling pulses SP1, SP1X to SPn, SPnX have non-overlapping waveforms, so that ghost can be reliably suppressed.

なお、上記実施形態では、理解を容易にするために、映像信号ｖｉｄｅｏを画素単位でサンプリングする方式に適用した場合を例に挙げて説明したが、高精細化に伴って水平方向の画素数が増えた際、限られた水平有効期間内で全画素に対して映像信号ｖｉｄｅｏをサンプリングするためのサンプリング期間を十分に確保するために、映像信号ｖｉｄｅｏをＮ系統（Ｎは２以上の整数）で並列に入力する一方、水平方向のＮ個の画素（ドット）を単位としてＮ個のサンプリングスイッチを組とし、１つのサンプリングパルスでＮ個のサンプリングスイッチを同時に駆動することによってＮ画素単位（ユニット（相）単位）で順次書き込みを行うＮドット（例えば、１２ドット、２４ドット、あるいは４８ドット等）同時サンプリング駆動方式のアクティブマトリクス型液晶表示装置にも同様に適用可能である。このＮドット同時サンプリング駆動方式も、映像信号Ｖｓｉｇやプリチャージ信号Ｐｓｉｇの書き込みを画素単位で行う点順次駆動方式の概念に含まれるものとする。   In the above embodiment, in order to facilitate understanding, the case where the video signal video is applied to a method of sampling in units of pixels has been described as an example. However, the number of pixels in the horizontal direction increases as the definition becomes higher. In order to ensure a sufficient sampling period for sampling the video signal video for all pixels within a limited horizontal effective period, the video signal video is divided into N systems (N is an integer of 2 or more). While inputting in parallel, N sampling switches are grouped in units of N pixels (dots) in the horizontal direction, and N sampling switches (unit (unit ()) are driven simultaneously by one sampling pulse. N dots (for example, 12 dots, 24 dots, 48 dots, etc.) for simultaneous writing in units)) It is equally applicable to active matrix liquid crystal display device. This N-dot simultaneous sampling driving method is also included in the concept of the dot-sequential driving method in which the writing of the video signal Vsig and the precharge signal Psig is performed in units of pixels.

また、上記実施形態では、サンプリングスイッチ１３５−１〜１３５−ｎとしてＣＭＯＳアナログスイッチを用いたが、これは一例に過ぎず、ＮｃｈまたはＰｃｈトランジスタのみからなるアナログスイッチを用いることも可能である。この場合には、単相のクロックパルスＤＣＫ１，ＤＣＫ２を抜き取ってそのままサンプリングパルスＳＰ１〜ＳＰｎとして用いれば良いため、逆相パルス生成回路１３３−１〜１３３−ｎおよび位相調整回路１３４−１〜１３４−ｎは不要となる。   In the above embodiment, CMOS analog switches are used as the sampling switches 135-1 to 135-n. However, this is only an example, and an analog switch including only Nch or Pch transistors can be used. In this case, the single-phase clock pulses DCK1 and DCK2 may be extracted and used as they are as the sampling pulses SP1 to SPn. Therefore, the anti-phase pulse generation circuits 133-1 to 133-n and the phase adjustment circuits 134-1 to 134- n becomes unnecessary.

さらに、上記実施形態では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、画素の電気光学素子として有機ＥＬ(electro luminescence) 素子を用いた有機ＥＬ表示装置など、電気光学素子を含む画素が行列状に２次元配置されてなる表示装置全般に適用可能である。   Furthermore, in the above embodiment, the case where the present invention is applied to a liquid crystal display device using a liquid crystal cell as an electro-optical element of the pixel has been described as an example. However, the present invention is not limited to this application example, and the electric The present invention can be applied to all display devices in which pixels including electro-optical elements are two-dimensionally arranged in a matrix, such as an organic EL display device using organic EL (electro luminescence) elements as optical elements.

本実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置は、一般的な映像表示装置として用いることができる他、例えば、投射型液晶表示装置（液晶プロジェクタ装置）において、液晶ライトバルブとして用いることができる。   The dot matrix driving type active matrix liquid crystal display device according to the present embodiment can be used as a general video display device, and for example, as a liquid crystal light valve in a projection type liquid crystal display device (liquid crystal projector device). be able to.

本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。1 is a block diagram illustrating an outline of a configuration of a dot sequential drive type active matrix liquid crystal display device according to an embodiment of the present invention. FIG. 画素回路の構成の一例を示す回路図である。It is a circuit diagram which shows an example of a structure of a pixel circuit. 水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ＨＣＫＸ、２系統のクロックパルスＤＣＫ１，ＤＣＫ１ＸおよびＤＣＫ２，ＤＣＫ２Ｘ、転送パルスＨ１〜Ｈ４ならびにサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘのタイミング関係を示すタイミングチャートである。It is a timing chart showing a timing relationship between a horizontal start pulse HST, horizontal clock pulses HCK and HCKX, two systems of clock pulses DCK1, DCK1X and DCK2, DCK2X, transfer pulses H1 to H4 and sampling pulses SP1, SP1X to SP4 and SP4X. 従来例に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。It is a block diagram which shows the outline of a structure of the active matrix type liquid crystal display device of a dot sequential drive system concerning a prior art example. 逆相パルス生成回路および位相調整回路の具体的な回路構成の一例を示すブロック図である。It is a block diagram which shows an example of the concrete circuit structure of a negative phase pulse generation circuit and a phase adjustment circuit. 従来技術の課題の説明に供する波形図である。It is a wave form diagram with which it uses for description of the subject of a prior art. サンプリングスイッチがＣＭＯＳアナログスイッチからなる場合の構成を示すブロック図である。It is a block diagram which shows a structure in case a sampling switch consists of a CMOS analog switch.

符号の説明Explanation of symbols

１１…画素アレイ部、１２Ａ，１２Ｂ…垂直駆動回路、１３…水平駆動回路、１４…プリチャージ回路、１５，１５−１〜１５−ｍ…走査ライン、１６，１６−１〜１６−ｎ…信号ライン、１７…液晶パネル、１９…映像ライン、２０…画素（画素回路）、２１…ＴＦＴ（薄膜トランジスタ）、２２…液晶セル、２３…保持容量、３１，３４，３６…レベルシフト回路、３２…逆相パルス生成回路、１３１…シフトレジスタ、１３２−１〜１３２−ｎ…クロック抜き取り回路、１３３−１〜１３３−ｎ…逆相パルス生成回路、１３４−１〜１３４−ｎ…位相調整回路、１３５−１〜１３５−ｎ…サンプリングスイッチ   DESCRIPTION OF SYMBOLS 11 ... Pixel array part, 12A, 12B ... Vertical drive circuit, 13 ... Horizontal drive circuit, 14 ... Precharge circuit, 15, 15-1 to 15-m ... Scan line, 16, 16-1 to 16-n ... Signal Line 17, liquid crystal panel 19, video line 20, pixel (pixel circuit), 21 TFT (thin film transistor) 22 liquid crystal cell 23 storage capacitor 31, 34, 36 level shift circuit 32 reverse Phase pulse generation circuit, 131... Shift register, 132-1 to 132-n, clock extraction circuit, 133-1 to 133-n, reverse phase pulse generation circuit, 134-1 to 134-n, phase adjustment circuit, 135- 1-135-n ... Sampling switch

Claims (3)

電気光学素子を含む画素が行列状に２次元配置され、当該画素の行列状配列の垂直画素列ごとに信号ラインが配線されてなる画素アレイ部と、
水平走査の基準となる単相のクロックパルスに基づいて互いに逆相の２相の第１クロックパルスを生成する逆相パルス生成手段と、
前記逆相パルス生成手段から直接供給される前記第１クロックパルスに同期して順次転送パルスを出力するシフトレジスタと、
前記単相のクロックパルスに同期しかつ前記転送パルスよりもパルス幅が狭い単相の第２クロックパルスを、前記シフトレジスタから順に出力される前記転送パルスに同期して抜き取ってサンプリングパルスとして順次出力するクロック抜き取り手段と、
入力される映像信号を前記クロック抜き取り手段から順次出力される前記サンプリングパルスに応答して順次サンプリングして前記画素アレイ部の各信号ラインに供給するサンプリングスイッチ群と
を備えたことを特徴とする表示装置。 A pixel array unit in which pixels including electro-optic elements are two-dimensionally arranged in a matrix, and a signal line is wired for each vertical pixel column of the matrix of the pixels;
Anti-phase pulse generating means for generating two phase first clock pulses having opposite phases based on a single-phase clock pulse serving as a reference for horizontal scanning;
A shift register that sequentially outputs transfer pulses in synchronization with the first clock pulse directly supplied from the negative-phase pulse generation means;
A single-phase second clock pulse that is synchronized with the single-phase clock pulse and narrower than the transfer pulse is extracted in synchronization with the transfer pulse sequentially output from the shift register and sequentially output as a sampling pulse. Clock extraction means to
And a sampling switch group that sequentially samples an input video signal in response to the sampling pulses sequentially output from the clock extracting means and supplies the sampled video signal to each signal line of the pixel array unit. apparatus. 前記サンプリングスイッチ群の各スイッチがＣＭＯＳアナログスイッチからなり、
前記クロック抜き取り手段から順次出力される前記サンプリングパルスを基に互いに逆相の２相のサンプリングパルスを生成する手段と、
前記２相のサンプリングパルス相互間の位相を調整し、当該調整後の２相のサンプリングパルスを前記ＣＭＯＳアナログスイッチに与える手段とをさらに備えた
ことを特徴とする請求項１記載の表示装置。 Each switch of the sampling switch group comprises a CMOS analog switch,
Means for generating two-phase sampling pulses of opposite phases based on the sampling pulses sequentially output from the clock sampling means;
The display device according to claim 1, further comprising: means for adjusting a phase between the two-phase sampling pulses and supplying the adjusted two-phase sampling pulses to the CMOS analog switch. 電気光学素子を含む画素が行列状に２次元配置され、当該画素の行列状配列の垂直画素列ごとに信号ラインが配線されてなる画素アレイ部を具備する表示装置の駆動方法であって、
水平走査の基準となる単相のクロックパルスに基づいて互いに逆相の２相の第１クロックパルスを生成する第１ステップと、
前記第１ステップで生成した前記第１クロックパルスを直接用いて当該第１クロックパルスに同期して順次転送パルスを出力する第２ステップと、
前記単相のクロックパルスに同期しかつ前記転送パルスよりもパルス幅が狭い単相の第２クロックパルスを、前記第２ステップで順次出力する前記転送パルスに同期して抜き取ってサンプリングパルスとして順次出力する第３ステップと、
入力される映像信号を前記第３ステップで順次出力する前記サンプリングパルスに応答して順次サンプリングして前記画素アレイ部の各信号ラインに供給する第４ステップと
を有することを特徴とする表示装置の駆動方法。
A driving method of a display device including a pixel array unit in which pixels including electro-optic elements are two-dimensionally arranged in a matrix and signal lines are wired for each vertical pixel column in the matrix of the pixels,
A first step of generating two-phase first clock pulses of opposite phases based on a single-phase clock pulse serving as a reference for horizontal scanning;
A second step of directly outputting the transfer pulse in synchronization with the first clock pulse by directly using the first clock pulse generated in the first step;
A single-phase second clock pulse that is synchronized with the single-phase clock pulse and narrower than the transfer pulse is extracted in synchronization with the transfer pulse that is sequentially output in the second step, and is sequentially output as a sampling pulse. And a third step
A fourth step of sequentially sampling an input video signal in response to the sampling pulse that is sequentially output in the third step and supplying the sampled video signal to each signal line of the pixel array unit; Driving method.
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