JP2003122321A - Display device - Google Patents
Display deviceInfo
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- JP2003122321A JP2003122321A JP2001319265A JP2001319265A JP2003122321A JP 2003122321 A JP2003122321 A JP 2003122321A JP 2001319265 A JP2001319265 A JP 2001319265A JP 2001319265 A JP2001319265 A JP 2001319265A JP 2003122321 A JP2003122321 A JP 2003122321A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は表示装置に関し、特
に分割サンプルホールド方式の水平駆動回路にクロック
ドライブ方式を適用した点順次駆動型のアクティブマト
リクス表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, and more particularly to a dot-sequential drive type active matrix display device in which a clock drive system is applied to a horizontal drive circuit of a divided sample hold system.
【0002】[0002]
【従来の技術】アクティブマトリクス方式の表示装置
は、行状のゲートライン、列状の信号ライン及び両ライ
ンが交差する部分にマトリクス状に配された画素を有す
るパネルで構成されている。各画素にはアクティブ素子
として例えば薄膜トランジスタ(TFT)が形成されて
いる。更に垂直駆動回路と水平駆動回路を備えている。
垂直駆動回路は、各ゲートラインに接続し順次画素の行
を選択する。水平駆動回路は、各信号ラインに接続し、
選択された行の画素に映像信号を書き込む。その際、点
順次駆動方式では、選択された行の画素に点順次で映像
信号を書き込んでいく。2. Description of the Related Art An active matrix type display device is composed of a panel having row-shaped gate lines, column-shaped signal lines, and pixels arranged in a matrix at the intersection of both lines. For example, a thin film transistor (TFT) is formed as an active element in each pixel. Further, it has a vertical drive circuit and a horizontal drive circuit.
The vertical drive circuit is connected to each gate line and sequentially selects a row of pixels. The horizontal drive circuit is connected to each signal line,
The video signal is written to the pixels in the selected row. At that time, in the dot-sequential driving method, video signals are written in the pixels in the selected row in dot-sequential manner.
【0003】アクティブマトリクス型の表示装置では、
TFTのソース/ドレイン電極と信号ラインの各々との
間に寄生容量が存在している。この寄生容量により、あ
る信号ラインを通した映像信号の書き込み時の電位変化
が隣の信号ラインに飛び込むことによって縦筋などの画
像不良が発生する場合がある。この縦筋不良は、特にラ
イン反転駆動方式で市松パターンを表示した時に顕著と
なる。あるいは、ドットライン反転駆動方式で、太さが
1ドット(1画素)分の横線を表示した時縦筋が発生し
易い。In an active matrix type display device,
Parasitic capacitance exists between the source / drain electrodes of the TFT and each of the signal lines. Due to this parasitic capacitance, a potential change when a video signal is written through a certain signal line jumps into an adjacent signal line, which may cause an image defect such as a vertical stripe. This vertical streak defect becomes remarkable especially when a checkerboard pattern is displayed by the line inversion drive method. Alternatively, when a horizontal line of 1 dot (1 pixel) in thickness is displayed by the dot line inversion driving method, vertical stripes are likely to occur.
【0004】この信号ライン間における映像信号の飛び
込みを防止する為に、いわゆる分割サンプルホールド駆
動が提案されており、例えば特開2000−26761
6号公報に開示されている。分割サンプルホールド方式
は、入力映像信号を2系統に分離し、点順次方式で映像
信号を書き込む際、隣接する画素同士で2系統の映像信
号をオーバーラップさせながら書き込む方式である。In order to prevent the video signal from jumping in between the signal lines, so-called divided sample hold driving has been proposed, for example, Japanese Patent Laid-Open No. 2000-26761.
No. 6 publication. The divided sample-hold method is a method in which an input video signal is separated into two systems, and when the video signal is written by the dot-sequential method, the video signals of the two systems are overlapped and written between adjacent pixels.
【0005】図7は、上述した分割サンプルホールド駆
動を採用した表示装置の一例を示す模式図である。図示
する様に、表示装置は行状のゲートライン113、列状
の信号ライン112、両ラインが交差する部分に行列状
に配された画素111及び所定の位相関係で2系統に分
けた映像信号Video1,Video2を供給する2
本の映像ライン125,126を有するパネルで構成さ
れている。又、サンプリングスイッチ群123が各信号
ライン112に対応して配されており、2本の信号ライ
ンを単位として2本の映像ラインの各々との間に接続さ
れている。具体的には、一番目の信号ラインがサンプリ
ングスイッチを介して一方の映像ライン125に接続
し、二番目の信号ラインが同じくサンプリングスイッチ
を介して他方の映像ライン126に接続している。以
下、3番目以降の信号ラインについても交互にサンプリ
ングスイッチを介して2本の映像ライン125,126
に接続している。パネルには更に垂直駆動回路116及
び水平駆動回路117も形成されている。垂直駆動回路
116は各ゲートライン113に接続し、順次画素11
1の行を選択する。換言すると、マトリクス状に配され
た画素111は行単位で順次選択されていく。水平駆動
回路117は所定の周期のクロック信号に基づいて動作
し、サンプリングスイッチ群123の各スイッチのう
ち、同一の映像ラインに接続されたスイッチに対しては
オーバーラップさせず、隣接するスイッチに対してはオ
ーバーラップさせたサンプリングパルスA,B,C,D
・・・を順次発生して各スイッチを順に開閉駆動し、も
って選択された行の画素111に点順次で映像信号を書
き込む。表示装置は更にクロック生成回路189を備え
ており、水平駆動回路117の動作基準となるクロック
信号HCKの他、スタートパルスHSTを供給してい
る。水平駆動回路117はシフトレジスタ(S/R)1
21の多段接続からなり、HCKに応じてHSTを順次
転送することで、前述したサンプリングパルスA,B,
C,D・・・を順次発生している。FIG. 7 is a schematic diagram showing an example of a display device that employs the above-described divided sample hold drive. As shown in the figure, the display device includes row-shaped gate lines 113, column-shaped signal lines 112, pixels 111 arranged in a matrix at the intersection of both lines, and a video signal Video1 divided into two systems according to a predetermined phase relationship. , Video2 supply 2
The panel is composed of video lines 125 and 126. A sampling switch group 123 is arranged corresponding to each signal line 112, and is connected between each of the two video lines in units of two signal lines. Specifically, the first signal line is connected to one video line 125 via the sampling switch, and the second signal line is connected to the other video line 126 via the sampling switch. Hereinafter, also for the third and subsequent signal lines, the two video lines 125 and 126 are alternately passed through the sampling switch.
Connected to. A vertical drive circuit 116 and a horizontal drive circuit 117 are also formed on the panel. The vertical drive circuit 116 is connected to each gate line 113 and sequentially connected to the pixels 11
Select row 1. In other words, the pixels 111 arranged in a matrix are sequentially selected row by row. The horizontal drive circuit 117 operates based on a clock signal having a predetermined cycle, does not overlap the switches connected to the same video line among the switches of the sampling switch group 123, and does not overlap the adjacent switches. The overlapping sampling pulses A, B, C, D
... are sequentially generated to open and close each switch in sequence, and the video signals are written in the pixels 111 in the selected row in a dot-sequential manner. The display device further includes a clock generation circuit 189, and supplies a start pulse HST in addition to the clock signal HCK which is the operation reference of the horizontal drive circuit 117. The horizontal drive circuit 117 is a shift register (S / R) 1
It is composed of 21 multi-stage connection, and by sequentially transferring HST according to HCK, the sampling pulses A, B, and
C, D ... are sequentially generated.
【0006】図8の波形図を参照して、図7に示した従
来の表示装置の動作を簡潔に説明する。前述した様に、
水平駆動回路はクロック信号HCKに応じて動作し、ス
タートパルスHSTを順次転送することで、サンプリン
グパルスA,B,C,D・・・を生成している。図から
明らかな様に、隣接する信号ライン間では、サンプリン
グパルスが互いにオーバーラップしている。即ち、第1
の信号ラインに対応したサンプリングパルスAは、第2
の信号ラインに対応したサンプリングパルスBとオーバ
ーラップしている。同様に、第2の信号ラインに対応し
たサンプリングパルスBと第3の信号ラインに対応した
サンプリングパルスCもオーバーラップしている。互い
に隣接する信号ラインに対しては別々の映像ラインから
映像信号が供給される為、オーバーラップさせても差し
支えない。隣接する信号ラインのサンプリングスイッチ
に対して、オーバーラップさせる様にサンプリングパル
スを生成することで、従来から問題となっていた縦筋不
良を防ぐことができる。即ち、各画素トランジスタのソ
ース/ドレイン電極と信号ラインの各々との間に寄生容
量が存在し、この寄生容量を介してある信号ラインの電
位変化が隣の信号ラインに飛び込んだとしても、その信
号ラインがオーバーラップサンプリングによりローイン
ピーダンスである為、映像信号の飛び込みの影響を受け
ることはない。The operation of the conventional display device shown in FIG. 7 will be briefly described with reference to the waveform chart of FIG. As mentioned above,
The horizontal drive circuit operates in response to the clock signal HCK, and sequentially transfers the start pulse HST to generate the sampling pulses A, B, C, D .... As is clear from the figure, the sampling pulses overlap each other between adjacent signal lines. That is, the first
Sampling pulse A corresponding to the signal line of
Of the sampling line B corresponding to the signal line of the above. Similarly, the sampling pulse B corresponding to the second signal line and the sampling pulse C corresponding to the third signal line also overlap. Since video signals are supplied to the signal lines adjacent to each other from different video lines, they may be overlapped. By generating the sampling pulses so that the sampling switches of the adjacent signal lines overlap each other, it is possible to prevent the vertical stripe defect, which has been a problem in the past. That is, even if there is a parasitic capacitance between the source / drain electrodes of each pixel transistor and each of the signal lines, and even if the potential change of a signal line via this parasitic capacitance jumps into the adjacent signal line, the signal Since the line has a low impedance due to overlap sampling, it is not affected by the jump of the video signal.
【0007】図示の例では、サンプリングパルスAに応
答して、対応する第1の信号ラインに信号電位Sig1
がサンプルホールドされる。続いてサンプリングパルス
Bに応答し、第2の信号ラインに信号電位Sig2がサ
ンプルホールドされる。この時、第2の信号ラインで電
位変化が生じる。この電位変化は、寄生容量によって第
1の信号ラインにも飛び込むが、この時第1の信号ライ
ンはまだ対応するサンプリングスイッチが開いている
為、ローインピーダンスとなっており信号の飛び込みの
影響を受けることがない。In the illustrated example, in response to the sampling pulse A, the signal potential Sig1 is applied to the corresponding first signal line.
Is sample-held. Then, in response to the sampling pulse B, the signal potential Sig2 is sampled and held on the second signal line. At this time, a potential change occurs in the second signal line. This potential change also jumps into the first signal line due to the parasitic capacitance. At this time, however, the corresponding sampling switch is still open in the first signal line, so the impedance is low impedance and is affected by the signal jump. Never.
【0008】[0008]
【発明が解決しようとする課題】図9は、各信号ライン
に対する映像信号のサンプリングタイミングと、各映像
ラインの電位変化を模式的に表わしている。基本的に
は、同一の映像ラインに接続されたサンプリングスイッ
チに対しては、オーバーラップさせない様にサンプリン
グパルスを生成している。例えば、1番目の信号ライン
と3番目の信号ラインは同一の映像ラインに接続してい
る。従って、サンプリングパルスAとサンプリングパル
スCは原理的には重ならない様に回路設計されている。
しかし、現実にはパルスの伝送過程において配線抵抗や
寄生容量などに起因して遅延が生じ、波形に鈍りが現わ
れる。この結果、サンプリングパルスAとサンプリング
パルスCでは部分的なオーバーラップが生じている。こ
の様な状態で、サンプリングパルスCが立ち上がると対
応するサンプリングスイッチが開き、信号ラインに対す
る充放電が生ずる為、実線矢印で示す様に映像ライン上
の映像信号Video1に電位揺れが生じる。この時、
先発のサンプリングパルスAは未だ立ち下がり切ってい
ないので、点線矢印で示す様に映像ラインの電位揺れ
(充放電ノイズ)を拾ってしまう。この結果信号ライン
にサンプリングされた電位のばらつきが生じ、画面上で
は縦筋となって画品位を損なうことになる。又、同一の
映像ラインに接続された信号ライン間におけるこの様な
映像信号の干渉によって、画面上にはゴーストなどが引
き起こされる場合がある。FIG. 9 schematically shows the sampling timing of a video signal for each signal line and the potential change of each video line. Basically, sampling pulses are generated so that the sampling switches connected to the same video line do not overlap each other. For example, the first signal line and the third signal line are connected to the same video line. Therefore, the circuit is designed so that the sampling pulse A and the sampling pulse C do not overlap in principle.
However, in reality, delay occurs due to wiring resistance, parasitic capacitance, etc. in the pulse transmission process, and the waveform becomes dull. As a result, the sampling pulse A and the sampling pulse C partially overlap each other. In such a state, when the sampling pulse C rises, the corresponding sampling switch is opened and the signal line is charged / discharged, so that the potential fluctuation occurs in the video signal Video1 on the video line as indicated by the solid arrow. This time,
Since the preceding sampling pulse A has not yet fallen, the potential fluctuation (charging / discharging noise) of the video line is picked up as shown by the dotted arrow. As a result, the potentials sampled on the signal lines vary, which causes vertical stripes on the screen to impair the image quality. Further, such interference of video signals between signal lines connected to the same video line may cause a ghost or the like on the screen.
【0009】[0009]
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はいわゆる分割サンプルホールド方式
を採用したアクティブマトリクス型の表示装置におい
て、同一の映像ラインに接続した信号ライン間で生じる
映像信号の干渉を抑制し、もって縦筋やゴーストなどの
画像不良を抑制することを目的とする。係る目的を達成
するために以下の手段を講じた。すなわち、本発明に係
る表示装置は、行状のゲートライン、列状の信号ライ
ン、両ラインが交差する部分に行列状に配された画素及
び所定の位相関係でn系統(nは2以上の整数)に分け
た映像信号を供給するn本の映像ラインを有するパネル
と、該ゲートラインに接続し順次画素の行を選択する垂
直駆動回路と、各信号ラインに対応して配されており、
n本の信号ラインを単位として該n本の映像ラインの各
々との間に接続されたサンプリングスイッチ群と、所定
の周期のクロック信号に基づいて動作し、前記サンプリ
ングスイッチ群の各スイッチのうち、同一の映像ライン
に接続されたスイッチに対してはオーバーラップさせ
ず、隣接するスイッチに対してはオーバーラップさせた
サンプリングパルスを順次発生して各スイッチを順に駆
動し、もって選択された行の画素に順次映像信号を書き
込む水平駆動回路と、該水平駆動回路の動作基準となる
第1のクロック信号を生成するとともに、この第1のク
ロック信号に対してパルス幅が長い第2のクロック信号
を生成するクロック生成手段とからなり、前記水平駆動
回路は、前記第1のクロック信号に同期してシフト動作
を行い各シフト段からシフトパルスを順次出力するシフ
トレジスタと、前記シフトレジスタから順次出力される
前記シフトパルスに応答して前記第2のクロック信号を
抜き取って該サンプリングパルスを順次生成する抜取ス
イッチ群とを有することを特徴とする。In view of the above-mentioned problems of the prior art, the present invention occurs between signal lines connected to the same video line in an active matrix type display device adopting a so-called divided sample hold method. An object of the present invention is to suppress the interference of video signals and thus suppress image defects such as vertical stripes and ghosts. The following measures have been taken to achieve this purpose. That is, the display device according to the present invention has a row-shaped gate line, a column-shaped signal line, pixels arranged in a matrix at a portion where both lines intersect, and n lines (n is an integer of 2 or more) in a predetermined phase relationship. ), A panel having n video lines for supplying video signals, a vertical drive circuit connected to the gate lines to sequentially select pixel rows, and arranged corresponding to each signal line.
A sampling switch group connected between each of the n video lines and each of the n video lines as a unit, and operating based on a clock signal of a predetermined cycle, and among the switches of the sampling switch group, Pixels in the row selected by sequentially generating sampling pulses that do not overlap switches that are connected to the same video line but overlap adjacent switches and drive each switch in order. A horizontal drive circuit that sequentially writes video signals to the first clock signal, and a first clock signal that serves as an operation reference for the horizontal drive circuit, and a second clock signal that has a longer pulse width than the first clock signal. The horizontal drive circuit performs a shift operation in synchronization with the first clock signal. A shift register for sequentially outputting the shift pulse; and a sampling switch group for sampling the second clock signal in response to the shift pulse sequentially output from the shift register to sequentially generate the sampling pulse. And
【0010】好ましくは、前記クロック生成手段は、パ
ネルの外部に配され該第1のクロック信号を外部的に該
水平駆動回路に供給する外部クロック生成回路と、パネ
ルの内部に形成され該第2のクロック信号を内部的に該
水平駆動回路に供給する内部クロック生成回路とに分か
れている。この場合、前記内部クロック生成回路は、該
外部クロック生成回路から供給された第1のクロック信
号を処理して該第2のクロック信号を生成する。具体的
には、前記内部クロック生成回路は、第1のクロック信
号を遅延処理する遅延回路を含んでおり、遅延処理が施
される前の第1のクロック信号と遅延処理された後の第
1のクロック信号とにより該第2のクロック信号を生成
する。この場合、前記遅延回路は、直列接続された偶数
個のインバータからなる。又、前記内部クロック生成回
路は、遅延処理を施される前の第1のクロック信号と遅
延処理された後の第1のクロック信号とを互いにNOR
合成して該第2のクロック信号を生成するNOR回路を
有する。Preferably, the clock generating means is arranged outside the panel and externally supplies the first clock signal to the horizontal drive circuit, and the second clock is formed inside the panel. Is internally divided into an internal clock generating circuit for supplying the clock signal to the horizontal drive circuit. In this case, the internal clock generation circuit processes the first clock signal supplied from the external clock generation circuit to generate the second clock signal. Specifically, the internal clock generation circuit includes a delay circuit that delays the first clock signal, and the first clock signal before the delay processing and the first clock signal after the delay processing are performed. And the second clock signal. In this case, the delay circuit includes an even number of inverters connected in series. The internal clock generation circuit NORs the first clock signal before the delay processing and the first clock signal after the delay processing with each other.
It has a NOR circuit which synthesize | combines and produces | generates this 2nd clock signal.
【0011】本発明によれば、分割サンプルホールド駆
動を採用した表示装置において、水平駆動回路から出力
されたシフトパルスを別のクロック信号で抜き取り、サ
ンプリングパルスを生成している。この様なクロックド
ライブ方式を導入することで、隣り合う信号ライン間の
サンプリングパルスではオーバーラップを保ちつつ、1
本おきに同一の映像ラインに接続した信号ライン間では
サンプリングパルス同士の完全ノンオーバーラップを実
現している。According to the present invention, in the display device employing the divided sample hold drive, the shift pulse output from the horizontal drive circuit is extracted by another clock signal to generate the sampling pulse. By introducing such a clock drive method, the sampling pulse between adjacent signal lines can be kept 1
Every non-overlapping sampling pulse is realized between the signal lines connected to the same video line every other line.
【0012】[0012]
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図1は、本発明に係る表示装
置の実施形態を示す模式的なブロック図である。図示す
る様に、本表示装置は行状のゲートライン13、列状の
信号ライン12、両ラインが交差する部分に行列状に配
された画素11及び所定の位相関係で2系統に分けた映
像信号Video1,Video2を別々に供給する2
本の映像ライン25,26を有するパネルで構成されて
いる。尚、本実施形態では2系統の映像信号を用いてい
るが、一般には所定の位相関係を有するn系統の映像信
号を用いることができる。この場合には、n本の映像ラ
インを設ければよい。但し、nは2以上の整数である。
本表示装置は、上述したパネルに加え垂直駆動回路1
6、水平駆動回路17及びクロック生成手段89を含ん
でいる。好ましくは、垂直駆動回路16及び水平駆動回
路17はパネルに内蔵されている。又、パネルにはサン
プリングスイッチ群23も形成されている。サンプリン
グスイッチ群23の各スイッチは各信号ライン12に対
応して配されており、2本の信号ラインを単位として2
本の映像ラインの各々との間に接続されている。具体的
には、一番目の信号ラインに対応したスイッチは一方の
映像ライン25に接続され、二番目の信号ラインに対応
したスイッチは他方の映像ライン26に接続している。
この様に、各信号ライン12は互い違いで2本の映像ラ
イン25,26に接続している。一般には、サンプリン
グスイッチ群23はn本の信号ラインを単位として、n
本の映像ラインの各々との間に接続されることになる。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a schematic block diagram showing an embodiment of a display device according to the present invention. As shown in the figure, this display device includes row-shaped gate lines 13, column-shaped signal lines 12, pixels 11 arranged in a matrix at the intersection of both lines, and video signals divided into two systems in a predetermined phase relationship. 2 to supply Video1 and Video2 separately
It is composed of a panel having video lines 25 and 26 of a book. It should be noted that although two systems of video signals are used in the present embodiment, generally, n systems of video signals having a predetermined phase relationship can be used. In this case, n video lines may be provided. However, n is an integer of 2 or more.
This display device has a vertical drive circuit 1 in addition to the panel described above.
6, a horizontal drive circuit 17 and a clock generation means 89 are included. Preferably, the vertical drive circuit 16 and the horizontal drive circuit 17 are built in the panel. A sampling switch group 23 is also formed on the panel. Each switch of the sampling switch group 23 is arranged in correspondence with each signal line 12, and two signal lines are used as a unit.
Connected to each of the video lines of the book. Specifically, the switch corresponding to the first signal line is connected to one video line 25, and the switch corresponding to the second signal line is connected to the other video line 26.
In this way, the signal lines 12 are alternately connected to the two video lines 25 and 26. Generally, the sampling switch group 23 has n signal lines as a unit, and
It will be connected between each of the video lines of the book.
【0013】垂直駆動回路16は各ゲートライン13に
接続し、順次行単位で画素11を選択する。水平駆動回
路17は所定の周期のクロック信号に基づいて動作し、
サンプリングスイッチ群23の各スイッチのうち、同一
の映像ラインに接続されたスイッチに対してはオーバー
ラップさせず、隣接するスイッチに対してはオーバーラ
ップさせたサンプリングパルスA,B,C,D・・・を
順次発生して各スイッチを順に駆動し、もって選択され
た行の画素11に順次映像信号Video1,Vide
o2を書き込む。The vertical drive circuit 16 is connected to each gate line 13 and sequentially selects the pixels 11 in row units. The horizontal drive circuit 17 operates based on a clock signal having a predetermined cycle,
Of the switches of the sampling switch group 23, the sampling pulses A, B, C, D ... Which are not overlapped with the switches connected to the same video line but are overlapped with the adjacent switches. Are sequentially generated to sequentially drive the respective switches, and the video signals Video1 and Video are sequentially supplied to the pixels 11 in the selected row.
Write o2.
【0014】本発明の特徴事項として、クロック生成手
段89は、水平駆動回路17の動作基準となる第1のク
ロック信号HCKを生成するとともに、この第1のクロ
ック信号HCKに対してパルス幅が長い第2のクロック
信号DCK1,DCK2を生成する。一方、水平駆動回
路17は、シフトレジスタ21と抜取スイッチ群22と
で構成されている。尚、シフトレジスタ21の各段をS
/Rで表わしてある。シフトレジスタ21は、第1のク
ロック信号HCKに同期して水平スタートパルスHST
のシフト動作を行ない、各シフト段S/Rからシフトパ
ルスA,B,C,D・・・を順次出力する。尚、スター
トパルスHSTはクロック生成手段89から供給され
る。抜取スイッチ群22の各スイッチは、シフトレジス
タ21から順次出力されるシフトパルスA,B,C,D
・・・に応答して第2のクロック信号DCK1,DCK
2を抜き取り、前述したサンプリングパルスA’,
B’,C’,D’・・・を順次生成する。この様にして
水平駆動回路17は、サンプリングスイッチ群23の各
スイッチのうち、同一の映像ラインに接続されたスイッ
チに対してはオーバーラップさせず、隣接するスイッチ
に対してはオーバーラップさせたサンプリングパルスを
順次発生して各スイッチを順に駆動している。例えば、
サンプリングパルスA’とB’はオーバーラップする一
方、A’とC’は完全ノンオーバーラップとなってい
る。As a feature of the present invention, the clock generating means 89 generates a first clock signal HCK which is an operation reference of the horizontal drive circuit 17, and has a pulse width longer than that of the first clock signal HCK. The second clock signals DCK1 and DCK2 are generated. On the other hand, the horizontal drive circuit 17 includes a shift register 21 and a sampling switch group 22. Each stage of the shift register 21 is S
It is represented by / R. The shift register 21 synchronizes with the first clock signal HCK and outputs the horizontal start pulse HST.
, And the shift pulses A, B, C, D ... Are sequentially output from each shift stage S / R. The start pulse HST is supplied from the clock generation means 89. Each switch of the sampling switch group 22 has shift pulses A, B, C, D sequentially output from the shift register 21.
In response to the second clock signals DCK1, DCK
2 is extracted and the sampling pulse A ′,
B ', C', D '... are sequentially generated. In this way, the horizontal drive circuit 17 does not overlap the switches connected to the same video line among the switches of the sampling switch group 23, but does not overlap the adjacent switches. Pulses are sequentially generated to drive each switch in sequence. For example,
The sampling pulses A ′ and B ′ overlap, while A ′ and C ′ are completely non-overlapping.
【0015】図2を参照して、図1に示した表示装置の
動作を説明する。水平駆動回路17は第1のクロック信
号HCK(以下、HCKパルスと呼ぶ場合がある)に応
じて動作し、スタートパルスHSTを順次転送すること
で、シフトパルスA,B,C,Dを生成している。クロ
ック生成手段89はHCKパルスの他、第2のクロック
信号DCK1,DCK2(以下、DCKパルスと呼ぶ場
合がある)を水平駆動回路17に供給している。図2の
タイミングチャートから明らかな様に、DCKパルスは
HCKパルスと同一の周期を有するが、パルス幅が大き
くなっている。又、DCK1とDCK2は互いに位相が
180度ずれている。The operation of the display device shown in FIG. 1 will be described with reference to FIG. The horizontal drive circuit 17 operates in response to a first clock signal HCK (hereinafter sometimes referred to as an HCK pulse), and sequentially transfers a start pulse HST to generate shift pulses A, B, C, and D. ing. The clock generation means 89 supplies the second clock signals DCK1 and DCK2 (hereinafter sometimes referred to as DCK pulse) to the horizontal drive circuit 17 in addition to the HCK pulse. As is clear from the timing chart of FIG. 2, the DCK pulse has the same period as the HCK pulse, but the pulse width is large. Also, DCK1 and DCK2 are out of phase with each other by 180 degrees.
【0016】図1に示した水平駆動回路17は各シフト
パルスA,B,C,D・・・で抜取スイッチ群22を開
閉駆動し、DCKパルスを抜き取っている。これによ
り、サンプリングパルスA’,B’,C’,D’・・・
を生成している。具体的には、DCK1のパルスをシフ
トパルスAで抜き取ることにより、サンプリングパルス
A’を生成している。同様に、DCK2のパルスをシフ
トパルスBで抜き取ることにより、サンプリングパルス
B’を得ている。以下同様に、DCKパルスをシフトパ
ルスで抜き取ることにより、サンプリングパルスC’,
D’・・・を得ている。この様なクロックドライブ方式
を導入することで、隣り合うサンプリングパルス同士は
オーバーラップを保ちつつ、同一の映像ラインに接続し
た1本おきの信号ライン間では、完全ノンオーバーラッ
プとなる様にしている。例えば、サンプリングパルス
A’とB’はオーバーラップし、A’とC’は完全にノ
ンオーバーラップとなっている。The horizontal drive circuit 17 shown in FIG. 1 drives the sampling switch group 22 to open and close with each shift pulse A, B, C, D, ... And extracts the DCK pulse. As a result, the sampling pulses A ', B', C ', D' ...
Is being generated. Specifically, the sampling pulse A ′ is generated by extracting the pulse of DCK1 with the shift pulse A. Similarly, the sampling pulse B ′ is obtained by extracting the pulse of DCK2 with the shift pulse B. Similarly, by sampling the DCK pulse with the shift pulse, the sampling pulse C ′,
I'm getting D '... By introducing such a clock drive system, adjacent sampling pulses are kept overlapping, and every other signal line connected to the same video line is completely non-overlapped. . For example, the sampling pulses A ′ and B ′ overlap and A ′ and C ′ completely non-overlap.
【0017】完全ノンオーバーラップとすることで、点
順次駆動方式のアクティブマトリクス型表示装置に特有
な縦筋やゴーストなどに対処することができる。例え
ば、図2の例では、点線矢印で示す様に、サンプリング
パルスA’が立ち下がった段階で、対応する信号ライン
に映像信号Video1が正しくサンプリングされてい
る。その後、実線矢印で示す様にサンプリングパルス
C’が立ち上がると、信号ラインの充放電が生じる為、
映像信号Video1の電位が下方に変動し、ノイズが
載ることになる。しかしながら、このノイズが発生した
時点では、既にサンプリングパルスA’が立ち下がって
いる為、影響を与えない。By adopting the complete non-overlap, it is possible to deal with vertical stripes and ghosts which are peculiar to the dot-sequential drive type active matrix type display device. For example, in the example of FIG. 2, the video signal Video1 is correctly sampled on the corresponding signal line when the sampling pulse A ′ falls, as indicated by the dotted arrow. After that, when the sampling pulse C ′ rises as shown by the solid arrow, charging and discharging of the signal line occurs,
The electric potential of the video signal Video1 fluctuates downward, and noise is added. However, since the sampling pulse A'has already fallen at the time when this noise occurs, it has no effect.
【0018】以上の様に、本発明では分割サンプルホー
ルド駆動に、DCKパルスを用いたクロックドライブ方
式を導入している。分割サンプルホールド駆動に対応す
る為、クロックドライブによって抜き取られるパルスと
して、HCKパルスに対してパルス幅の長いデューティ
比の異なるDCKパルスを用いている。シフトレジスタ
の各段から出力されたシフトパルスによってこのDCK
パルスを抜き取ることで、隣り合うサンプリングパルス
同士はオーバーラップを保ちつつ、同じ映像ラインに対
応したサンプリングパルス同士はノンオーバーラップと
している。この様にして、ドットライン反転駆動におけ
る市松パターンやドットライン反転駆動における1ドッ
ト横線パターンといった特定パターンにおける縦筋を除
去できるとともに、点順次アクティブマトリクス表示装
置特有の縦筋やゴーストをも同時に解消することが可能
である。As described above, in the present invention, the clock drive system using the DCK pulse is introduced for the divided sample hold drive. In order to support the divided sample hold drive, DCK pulses having a longer pulse width and different duty ratios are used as the pulses extracted by the clock drive. This DCK is generated by the shift pulse output from each stage of the shift register.
By extracting the pulses, adjacent sampling pulses are kept overlapping, while sampling pulses corresponding to the same video line are non-overlapping. In this way, vertical stripes in a specific pattern such as a checkered pattern in dot line inversion drive or a 1-dot horizontal line pattern in dot line inversion drive can be removed, and vertical stripes and ghosts peculiar to a dot-sequential active matrix display device can be eliminated at the same time. It is possible.
【0019】図3は、本発明に係る表示装置の具体的な
構成例を示す模式的なブロック図である。図示する様
に、本表示装置は画素アレイ部15、垂直駆動回路16
及び水平駆動回路17などを集積的に形成したパネル3
3で構成されている。画素アレイ部15は、行状のゲー
トライン13、列状の信号ライン12及び両者が交差す
る部分に行列状に配された画素11とで構成されてい
る。垂直駆動回路16は左右に分かれて配されており、
ゲートライン13の両端に接続して、順次画素11の行
を選択する。水平駆動回路17は信号ライン12に接続
するとともに、所定の周期のHCKパルスに基づいて動
作し、選択された行の画素11に順次映像信号を書き込
む。本表示装置はクロック生成手段を備えており、水平
駆動回路17の動作基準となるHCKパルスを生成する
とともに、このHCKパルスに対して周期が同じで且つ
パルス幅が大きいDCKパルスを生成する。尚、HCK
パルスは、クロック信号HCKとその反転信号HCKX
を含んでいる。又、DCKパルスは、クロック信号DC
K1,DCK1X,DCK2,DCK2Xを含んでい
る。DCK1XはDCK1の反転信号であり、DCK2
XはDCK2の反転信号である。DCK1とDCK2は
互いに位相が180度ずれている。尚、図示を簡略にす
る為、パネル33からは映像ラインやサンプリングスイ
ッチ群が省略されている。加えて、各信号ライン12に
はプリチャージ回路20が接続されており、水平駆動回
路17側から映像信号をサンプリングする前に、あらか
じめ各信号ライン12に所定レベルの電位を印加して、
表示品位の改善を図っている。FIG. 3 is a schematic block diagram showing a specific structural example of the display device according to the present invention. As shown in the figure, the display device includes a pixel array section 15 and a vertical drive circuit 16.
And the panel 3 in which the horizontal drive circuit 17 and the like are integrated
It is composed of three. The pixel array section 15 is composed of row-shaped gate lines 13, column-shaped signal lines 12, and pixels 11 arranged in a matrix at the intersections of the two. The vertical drive circuit 16 is divided into left and right,
The rows of the pixels 11 are sequentially selected by connecting to both ends of the gate line 13. The horizontal drive circuit 17 is connected to the signal line 12 and operates based on the HCK pulse having a predetermined cycle to sequentially write the video signal to the pixels 11 in the selected row. This display device is provided with a clock generation means, and generates an HCK pulse which is an operation reference of the horizontal drive circuit 17 and also generates a DCK pulse which has the same cycle and a large pulse width with respect to this HCK pulse. HCK
The pulse is a clock signal HCK and its inverted signal HCKX.
Is included. The DCK pulse is the clock signal DC
It includes K1, DCK1X, DCK2 and DCK2X. DCK1X is an inverted signal of DCK1, and DCK2
X is an inverted signal of DCK2. DCK1 and DCK2 are 180 degrees out of phase with each other. For simplicity of illustration, the video lines and the sampling switch group are omitted from the panel 33. In addition, a precharge circuit 20 is connected to each signal line 12, and a potential of a predetermined level is applied to each signal line 12 in advance before sampling a video signal from the horizontal drive circuit 17 side.
We are trying to improve the display quality.
【0020】本実施例の特徴事項として、クロック生成
手段は外部クロック生成回路18と内部クロック生成回
路19とに分かれている。外部クロック生成回路18は
パネル33の外部にある駆動用のシステムボード(図示
せず)に搭載されており、第1のクロック信号HCK,
HCKXを外部から内部の水平駆動回路17に供給す
る。一方、内部クロック生成回路19はパネル33の内
部に垂直駆動回路16や水平駆動回路17とともに形成
されており、第2のクロック信号DCK1,DCK1
X,DCK2,DCK2Xを内部で生成し水平駆動回路
17に供給している。内部クロック生成回路19は、外
部クロック生成回路18から供給されたHCKパルスを
処理して、DCKパルスを生成している。この様に、D
CKパルスをパネル内部で作成することにより、パネル
33に形成する入力パッド数の増加を防ぐことができ
る。仮に、HCKパルスとDCKパルスを全て外部から
供給すると、6個の入力パッドが必要である。DCKパ
ルスをパネル内部で作成することにより、入力パットを
4個削減できる。As a feature of this embodiment, the clock generating means is divided into an external clock generating circuit 18 and an internal clock generating circuit 19. The external clock generation circuit 18 is mounted on a driving system board (not shown) outside the panel 33, and the first clock signal HCK,
HCKX is supplied to the internal horizontal drive circuit 17 from the outside. On the other hand, the internal clock generation circuit 19 is formed inside the panel 33 together with the vertical drive circuit 16 and the horizontal drive circuit 17, and the second clock signals DCK1 and DCK1.
X, DCK2, DCK2X are internally generated and supplied to the horizontal drive circuit 17. The internal clock generation circuit 19 processes the HCK pulse supplied from the external clock generation circuit 18 to generate a DCK pulse. Like this, D
By creating the CK pulse inside the panel, it is possible to prevent an increase in the number of input pads formed on the panel 33. If all the HCK and DCK pulses are supplied from the outside, six input pads are required. By creating the DCK pulse inside the panel, four input pads can be reduced.
【0021】図4は、図3に示した内部クロック生成回
路19の具体的な構成例を示すブロック図である。第1
の系統(1)に着目すると、外部クロック生成回路から
供給された第1のクロック信号HCKは2つに分けられ
る。一方はそのままNOR回路55の一方の入力端子に
供給される。他方は、直列接続された4個のインバータ
51〜54からなる遅延回路に供給される。この遅延回
路の出力がNOR回路55の他方の入力端子に供給され
る。この様にして遅延処理を施されていないHCKと遅
延処理を施されたHCK’が、NOR回路55でNOR
合成される。NOR回路55から出力された信号はイン
バータ56によって反転された後バッファ57を介し
て、クロック信号DCK1として出力される。又、NO
R回路55の出力端子から出力された信号は分岐してバ
ッファ58を介し、DCK1Xとして出力され、水平駆
動回路側に送られる。一般的に、パルス信号はインバー
タを通過する毎に遅延することが知られている。その
為、本例では複数のインバータを通過したクロック信号
HCK’はインバータを通過しないクロック信号HCK
に比べ、数十nsec遅延する。これら2つのクロック
信号HCK,HCK’をNOR合成することで、HCK
よりパルス幅の長い目的のクロック信号DCK1,DC
K1Xを作成することができる。DCK2,DCK2X
も同様にして、系統(2)で生成される。FIG. 4 is a block diagram showing a specific configuration example of the internal clock generation circuit 19 shown in FIG. First
Focusing on the system (1), the first clock signal HCK supplied from the external clock generation circuit is divided into two. One is directly supplied to one input terminal of the NOR circuit 55. The other is supplied to a delay circuit composed of four inverters 51 to 54 connected in series. The output of this delay circuit is supplied to the other input terminal of the NOR circuit 55. In this way, the HCK that has not been subjected to the delay processing and the HCK ′ that has been subjected to the delay processing are NORed by the NOR circuit 55.
Is synthesized. The signal output from the NOR circuit 55 is inverted by the inverter 56 and then output via the buffer 57 as the clock signal DCK1. Also, NO
The signal output from the output terminal of the R circuit 55 is branched and output as DCK1X via the buffer 58 and is sent to the horizontal drive circuit side. It is generally known that the pulse signal is delayed every time it passes through the inverter. Therefore, in this example, the clock signal HCK ′ that has passed through the plurality of inverters is not the clock signal HCK that has not passed through the inverters.
It is delayed by several tens of nanoseconds as compared with. By synthesizing these two clock signals HCK and HCK ′ by NOR, HCK
Target clock signals DCK1, DC with longer pulse width
K1X can be created. DCK2, DCK2X
Is similarly generated in the system (2).
【0022】図5は、図4に示した内部クロック生成回
路の動作説明に供する波形図である。(1)は、図4に
示した第1系統(1)の動作を表わしており、(2)は
同じく図4に示した第2系統(2)の動作を表わしてい
る。(1)に着目すると、HCK’はHCKに比べ所定
時間だけ遅延している。この遅延量は、直列接続された
インバータの段数によって最適に設定可能である。遅延
処理によって互いに位相がずれたHCK,HCK’をN
OR処理することによりパルス幅の広がったDCK1X
が得られる。このDCK1Xを出力インバータで反転処
理するとDCK1が得られる。同様に(2)に示す様
に、遅延処理を施されていないHCKXと遅延処理を施
されたHCKX’を互いに論理処理することで、DCK
2が得られる。このDCK2を反転処理するとDCK2
Xが得られる。FIG. 5 is a waveform diagram for explaining the operation of the internal clock generation circuit shown in FIG. (1) represents the operation of the first system (1) shown in FIG. 4, and (2) represents the operation of the second system (2) also shown in FIG. Focusing on (1), HCK 'is delayed by a predetermined time compared to HCK. This delay amount can be optimally set depending on the number of inverters connected in series. HCK and HCK 'that are out of phase with each other due to the delay processing are set to N
DCK1X with wider pulse width by OR processing
Is obtained. When DCK1X is inverted by the output inverter, DCK1 is obtained. Similarly, as shown in (2), DCK is performed by logically processing HCKX that has not been subjected to delay processing and HCKX ′ that has been subjected to delay processing.
2 is obtained. If this DCK2 is inverted, DCK2
X is obtained.
【0023】図6は、例えば液晶セルを画素の表示エレ
メント(電気光学素子)として用いた本発明の一実施形
態に係る点順次駆動方式のアクティブマトリクス型液晶
表示装置の構成例を示す回路図である。ここでは、図面
の簡略化のために、4行4列の画素配列の場合を例に採
って示している。なお、アクティブマトリクス型液晶表
示装置では、通常、各画素のスイッチング素子として薄
膜トランジスタ(TFT;thin film transistor)が用
いられている。FIG. 6 is a circuit diagram showing a structural example of a dot-sequential drive type active matrix type liquid crystal display device according to an embodiment of the present invention in which a liquid crystal cell is used as a display element (electro-optical element) of a pixel, for example. is there. Here, for simplification of the drawing, a case of a pixel array of 4 rows and 4 columns is shown as an example. In an active matrix type liquid crystal display device, a thin film transistor (TFT) is usually used as a switching element for each pixel.
【0024】図6において、行列状に配置された4行4
列分の画素11の各々は、画素トランジスタである薄膜
トランジスタTFTと、この薄膜トランジスタTFTの
ドレイン電極に画素電極が接続された液晶セルLCと、
薄膜トランジスタTFTのドレイン電極に一方の電極が
接続された保持容量Csとから構成されている。これら
画素11の各々に対して、信号ライン12-1〜12-4が
各列ごとにその画素配列方向に沿って配線され、ゲート
ライン13-1〜13-4が各行ごとにその画素配列方向に
沿って配線されている。In FIG. 6, 4 rows 4 arranged in a matrix.
Each of the pixels 11 for columns includes a thin film transistor TFT which is a pixel transistor, and a liquid crystal cell LC in which the pixel electrode is connected to the drain electrode of the thin film transistor TFT,
One of the electrodes is connected to the drain electrode of the thin film transistor TFT, and the storage capacitor Cs is formed. For each of these pixels 11, signal lines 12-1 to 12-4 are arranged in columns along the pixel arrangement direction, and gate lines 13-1 to 13-4 are arranged in each row in the pixel arrangement direction. Is routed along.
【0025】画素11の各々において、薄膜トランジス
タTFTのソース電極(または、ドレイン電極)は、対
応する信号ライン12-1〜12-4に各々接続されてい
る。薄膜トランジスタTFTのゲート電極は、ゲートラ
イン13-1〜13-4に各々接続されている。液晶セルL
Cの対向電極および保持容量Csの他方の電極は、各画
素間で共通にCsライン14に接続されている。このCs
ライン14には、所定の直流電圧がコモン電圧Vcom
として与えられる。In each of the pixels 11, the source electrode (or drain electrode) of the thin film transistor TFT is connected to the corresponding signal line 12-1 to 12-4. The gate electrodes of the thin film transistors TFT are connected to the gate lines 13-1 to 13-4, respectively. Liquid crystal cell L
The counter electrode of C and the other electrode of the storage capacitor Cs are commonly connected to the Cs line 14 between the pixels. This Cs
A predetermined DC voltage is applied to the line 14 by the common voltage Vcom.
Given as.
【0026】以上により、画素11が行列状に配置さ
れ、これら画素11に対して信号ライン12-1〜12-4
が各列ごとに配線されかつゲートライン13-1〜13-4
が各行ごとに配線されてなる画素アレイ部15が構成さ
れている。この画素アレイ部15において、ゲートライ
ン13-1〜13-4の各一端は、画素アレイ部15の例え
ば左側に配置された垂直駆動回路16の各段の出力端子
に接続されている。As described above, the pixels 11 are arranged in a matrix, and the signal lines 12-1 to 12-4 for the pixels 11 are arranged.
Are wired for each column and gate lines 13-1 to 13-4
The pixel array section 15 is formed by wiring each row. In the pixel array section 15, one end of each of the gate lines 13-1 to 13-4 is connected to the output terminal of each stage of the vertical drive circuit 16 arranged on the left side of the pixel array section 15, for example.
【0027】垂直駆動回路16は、1フィールド期間ご
とに垂直方向(行方向)に走査してゲートライン13-1
〜13-4に接続された各画素11を行単位で順次選択す
る処理を行う。すなわち、垂直駆動回路16からゲート
ライン13-1に対して走査パルスVg1が与えられたと
きには1行目の各列の画素が選択され、ゲートライン1
3-2に対して走査パルスVg2が与えられたときには2
行目の各列の画素が選択される。以下同様にして、ゲー
トライン13-3,13-4に対して走査パルスVg3,V
g4が順に与えられる。The vertical drive circuit 16 scans in the vertical direction (row direction) every one field period to scan the gate line 13-1.
Processing for sequentially selecting the pixels 11 connected to 13-4 in units of rows is performed. That is, when the scanning pulse Vg1 is applied from the vertical drive circuit 16 to the gate line 13-1, the pixel in each column of the first row is selected and the gate line 1 is selected.
2 when scan pulse Vg2 is applied to 3-2
Pixels in each column of the row are selected. Similarly, the scan pulses Vg3 and Vg are applied to the gate lines 13-3 and 13-4.
g4 is given in order.
【0028】画素アレイ部15の例えば上側には、水平
駆動回路17が配置されている。また、垂直駆動回路1
6や水平駆動回路17に対して各種のクロック信号を与
える外部クロック生成回路(タイミングジェネレータ)
18が設けられている。この外部クロック生成回路18
では、垂直走査の開始を指令する垂直スタートパルスV
ST、垂直走査の基準となる互いに逆相の垂直クロック
VCK,VCKX、水平走査の開始を指令する垂直スタ
ートパルスHST、水平走査の基準となる互いに逆相の
水平クロックHCK,HCKXが生成される。A horizontal drive circuit 17 is arranged, for example, above the pixel array section 15. In addition, the vertical drive circuit 1
6 and an external clock generation circuit (timing generator) for supplying various clock signals to the horizontal drive circuit 17
18 is provided. This external clock generation circuit 18
Then, a vertical start pulse V for instructing the start of vertical scanning
ST, vertical clocks VCK and VCKX having opposite phases as a reference for vertical scanning, a vertical start pulse HST for instructing the start of horizontal scanning, and horizontal clocks HCK and HCKX having opposite phases as a reference for horizontal scanning are generated.
【0029】外部クロック生成回路18とは別に、内部
クロック生成回路19が設けられている。この内部クロ
ック生成回路19では、水平クロックHCK,HCKX
に対して周期が同じで且つパルス幅が長い一対のクロッ
クDCK1,DCK2が生成される。An internal clock generating circuit 19 is provided separately from the external clock generating circuit 18. In this internal clock generation circuit 19, the horizontal clocks HCK, HCKX
, A pair of clocks DCK1 and DCK2 having the same cycle and a long pulse width are generated.
【0030】水平駆動回路17は、二本の映像ライン2
5,26から入力される映像信号Video1、Vid
eo2を1H(Hは水平走査期間)ごとに順次サンプリ
ングし、垂直駆動回路16によって行単位で選択される
各画素11に対して書き込む処理を行うためのものであ
り、本例ではクロックドライブ方式を採用し、シフトレ
ジスタ21、クロック抜き取りスイッチ群22およびサ
ンプリングスイッチ群23を有する構成となっている。The horizontal drive circuit 17 includes two video lines 2
Video signals Video1 and Vid input from 5, 26
eo2 is sequentially sampled for each 1H (H is a horizontal scanning period) and is written in each pixel 11 selected by the vertical drive circuit 16 in units of rows. In this example, the clock drive method is used. This is adopted and has a configuration including a shift register 21, a clock sampling switch group 22 and a sampling switch group 23.
【0031】シフトレジスタ21は、画素アレイ部15
の画素列(本例では、4列)に対応した4段のシフト段
(S/R)21-1〜21-4からなり、水平スタートパル
スHSTが与えられると、互いに逆相の水平クロックH
CK,HCKXに同期してシフト動作を行う。これによ
り、シフトレジスタ21の各シフト段21-1〜21-4か
らは、水平クロックHCK,HCKXの周期と同じパル
ス幅を持つシフトパルスA〜Dが順次出力される。The shift register 21 includes a pixel array section 15
Of four shift columns (S / R) 21-1 to 21-4 corresponding to the pixel columns (4 columns in this example), and when the horizontal start pulse HST is applied, the horizontal clocks H having opposite phases to each other.
The shift operation is performed in synchronization with CK and HCKX. Thus, the shift stages 21-1 to 21-4 of the shift register 21 sequentially output shift pulses A to D having the same pulse width as the period of the horizontal clocks HCK and HCKX.
【0032】クロック抜き取りスイッチ群22は、画素
アレイ部15の画素列に対応した4個のスイッチ22-1
〜22-4からなり、これらスイッチ22-1〜22-4の各
一端が、内部クロック生成回路19からクロックDCK
2,DCK1を伝送するクロックライン24-1,24-2
に交互に接続されている。すなわち、スイッチ22-1,
22-3の各一端がクロックライン24-1に、スイッチ2
2-2,22-4の各一端がクロックライン24-2にそれぞ
れ接続されている。The clock extraction switch group 22 includes four switches 22-1 corresponding to the pixel columns of the pixel array section 15.
22 to 22-4, one end of each of the switches 22-1 to 22-4 is supplied from the internal clock generation circuit 19 to the clock DCK.
2, clock lines 24-1, 24-2 for transmitting DCK1
Alternately connected to. That is, the switch 22-1,
22-3 has one end connected to the clock line 24-1 and the switch 2
One end of each of 2-2 and 22-4 is connected to the clock line 24-2.
【0033】クロック抜き取りスイッチ群22の各スイ
ッチ22-1〜22-4には、シフトレジスタ21の各シフ
ト段21-1〜21-4から順次出力されるシフトパルスA
〜Dが与えられる。クロック抜き取りスイッチ群22の
各スイッチ22-1〜22-4は、シフトレジスタ21の各
シフト段21-1〜21-4からシフトパルスA〜Dが与え
られると、これらシフトパルスA〜Dに応答して順にオ
ン状態となることにより、互いに逆相のクロックDCK
2,DCK1を交互に抜き取る。A shift pulse A sequentially output from each shift stage 21-1 to 21-4 of the shift register 21 is applied to each switch 22-1 to 22-4 of the clock sampling switch group 22.
~ D is given. The switches 22-1 to 22-4 of the clock sampling switch group 22 respond to the shift pulses A to D when the shift pulses 21 to 21-4 of the shift register 21 receive the shift pulses A to D, respectively. Then, the clocks DCK having opposite phases to each other are sequentially turned on.
2. Take out DCK1 alternately.
【0034】サンプリングスイッチ群23は、画素アレ
イ部15の画素列に対応した4個のスイッチ23-1〜2
3-4からなり、これらのスイッチ23-1〜23-4の各一
端が映像信号Video1を入力する映像ライン25及
びVideo2を入力する映像ライン26に交互に接続
されている。このサンプリングスイッチ群23の各スイ
ッチ23-1〜23-4には、クロック抜き取りスイッチ群
22の各スイッチ22-1〜22-4によって抜き取られた
クロックDCK2,DCK1がサンプリングパルスA’
〜D’として与えられる。The sampling switch group 23 includes four switches 23-1 to 23-2 corresponding to the pixel columns of the pixel array section 15.
3-4, one end of each of these switches 23-1 to 23-4 is alternately connected to a video line 25 for inputting a video signal Video1 and a video line 26 for inputting Video2. The clocks DCK2 and DCK1 extracted by the respective switches 22-1 to 22-4 of the clock extracting switch group 22 are input to the respective switches 23-1 to 23-4 of the sampling switch group 23 as sampling pulses A '.
Given as ~ D '.
【0035】サンプリングスイッチ群23の各スイッチ
23-1〜23-4は、クロック抜き取りスイッチ群22の
各スイッチ22-1〜22-4からサンプリングパルスA’
〜D’が与えられると、これらサンプリングパルスA’
〜D’に応答して順にオン状態となることにより、映像
ライン25,26を通して入力される映像信号Vide
o1,2を順次交互にサンプリングし、画素アレイ部1
5の信号ライン12-1〜12-4に供給する。The switches 23-1 to 23-4 of the sampling switch group 23 are connected to the sampling pulses A'from the switches 22-1 to 22-4 of the clock sampling switch group 22, respectively.
~ D ', these sampling pulses A'
The video signals Vide input through the video lines 25 and 26 are sequentially turned on in response to ~ D '.
o1 and 2 are sequentially sampled alternately, and the pixel array unit 1
5 signal lines 12-1 to 12-4.
【0036】上記構成の本実施形態に係る水平駆動回路
17では、シフトレジスタ21から順次出力されるシフ
トパルスA〜DをそのままサンプリングパルスA’〜
D’として用いるのではなく、シフトパルスA〜Dに同
期して、一対のクロックDCK2,DCK1を交互に抜
き取り、これらクロックDCK2,DCK1をサンプリ
ングパルスA’〜D’として用いるようにしている。こ
れにより、サンプリングパルスA’〜D’のばらつきを
抑えることができる。その結果、サンプリングパルス
A’〜D’のばらつきに起因するゴーストを除去できる
ことになる。In the horizontal drive circuit 17 according to the present embodiment having the above-described structure, the shift pulses A to D sequentially output from the shift register 21 are directly sampled from the sampling pulses A'to.
Instead of being used as D ′, a pair of clocks DCK2 and DCK1 are alternately extracted in synchronization with the shift pulses A to D, and these clocks DCK2 and DCK1 are used as sampling pulses A ′ to D ′. As a result, variations in the sampling pulses A ′ to D ′ can be suppressed. As a result, it is possible to remove the ghost caused by the variation of the sampling pulses A ′ to D ′.
【0037】[0037]
【発明の効果】以上説明した様に、本発明によれば、水
平駆動回路の動作基準となるHCKパルスに対してパル
ス幅が長く且つデューティ比の異なるDCKパルスを用
いてクロックドライブを行なっている。これにより、分
割サンプルホールド駆動に対応した完全ノンオーバーラ
ップサンプリングを達成し、縦筋やゴーストの発生を抑
えている。同時に、分割サンプルホールド駆動で隣り合
う信号ラインに割り当てられたサンプリングパルスをオ
ーバーラップすることにより、ライン反転駆動時におけ
るドット市松パターンやドットライン反転駆動時におけ
る1ドット横線パターンの様な特定パターン表示時にお
ける縦筋の除去も可能である。加えて、外部から供給さ
れるHCKパルスに基づき、パネル内部にてDCKパル
スを合成することにより、入力パッド数や入力配線数の
増加を防ぐことができる。As described above, according to the present invention, the clock drive is performed using the DCK pulse having a long pulse width and a different duty ratio with respect to the HCK pulse which is the operation reference of the horizontal drive circuit. . As a result, complete non-overlap sampling compatible with divided sample hold driving is achieved, and vertical stripes and ghosts are suppressed. At the same time, when sampling pulses assigned to adjacent signal lines are overlapped by divided sample hold driving, a specific pattern such as a dot checkerboard pattern during line inversion driving or a 1-dot horizontal line pattern during dot line inversion driving is displayed. It is also possible to remove the vertical streaks in. In addition, by combining DCK pulses inside the panel based on HCK pulses supplied from the outside, it is possible to prevent an increase in the number of input pads and the number of input wirings.
【図1】本発明に係る表示装置の基本的な構成を示すブ
ロック図である。FIG. 1 is a block diagram showing a basic configuration of a display device according to the present invention.
【図2】図1に示した表示装置の動作説明に供する波形
図である。FIG. 2 is a waveform diagram for explaining the operation of the display device shown in FIG.
【図3】図1に示した表示装置の具体的な構成例を示す
ブロック図である。FIG. 3 is a block diagram showing a specific configuration example of the display device shown in FIG.
【図4】図3に示した表示装置に組み込まれる内部クロ
ック生成回路の具体的な構成例を示すブロック図であ
る。FIG. 4 is a block diagram showing a specific configuration example of an internal clock generation circuit incorporated in the display device shown in FIG.
【図5】図4に示した内部クロック生成回路の動作説明
に供するタイミングチャートである。5 is a timing chart provided for explaining the operation of the internal clock generation circuit shown in FIG.
【図6】本発明の一実施形態に係る点順次駆動方式のア
クティブマトリクス型液晶表示装置の構成例を示す回路
図である。FIG. 6 is a circuit diagram showing a configuration example of a dot-sequential driving type active matrix liquid crystal display device according to an embodiment of the present invention.
【図7】従来の表示装置の一例を示すブロック図であ
る。FIG. 7 is a block diagram showing an example of a conventional display device.
【図8】図7に示した従来の表示装置の動作説明に供す
る波形図である。8 is a waveform diagram provided for explaining the operation of the conventional display device shown in FIG.
【図9】図7に示した従来の表示装置の動作説明に供す
る波形図である。9 is a waveform diagram for explaining the operation of the conventional display device shown in FIG.
11・・・画素、12・・・信号ライン、13・・・ゲ
ートライン、15・・・画素アレイ部、16・・・垂直
駆動回路、17・・・水平駆動回路、18・・・外部ク
ロック生成回路、19・・・内部クロック生成回路、2
1・・・シフトレジスタ、22・・・抜取スイッチ群、
23・・・サンプリングスイッチ群、89・・・クロッ
ク生成手段11 ... Pixel, 12 ... Signal line, 13 ... Gate line, 15 ... Pixel array section, 16 ... Vertical drive circuit, 17 ... Horizontal drive circuit, 18 ... External clock Generation circuit, 19 ... Internal clock generation circuit, 2
1 ... shift register, 22 ... sampling switch group,
23 ... Sampling switch group, 89 ... Clock generating means
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/20 G09G 3/20 623M 623R Fターム(参考) 2H093 NA42 NB07 NB25 NC23 NC34 ND49 5C006 AC09 AC11 AC18 AC21 AF43 AF50 AF71 BB16 BC11 BC16 BF07 BF11 BF24 BF27 FA01 FA16 FA36 FA42 5C080 AA10 BB05 DD10 DD23 FF11 JJ02 JJ03 JJ04 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) G09G 3/20 G09G 3/20 623M 623R F term (reference) 2H093 NA42 NB07 NB25 NC23 NC34 ND49 5C006 AC09 AC11 AC18 AC21 AF43 AF50 AF71 BB16 BC11 BC16 BF07 BF11 BF24 BF27 FA01 FA16 FA36 FA42 5C080 AA10 BB05 DD10 DD23 FF11 JJ02 JJ03 JJ04
Claims (6)
ン、両ラインが交差する部分に行列状に配された画素及
び所定の位相関係でn系統(nは2以上の整数)に分け
た映像信号を供給するn本の映像ラインを有するパネル
と、 該ゲートラインに接続し順次画素の行を選択する垂直駆
動回路と、 各信号ラインに対応して配されており、n本の信号ライ
ンを単位として該n本の映像ラインの各々との間に接続
されたサンプリングスイッチ群と、所定の周期のクロッ
ク信号に基づいて動作し、前記サンプリングスイッチ群
の各スイッチのうち、同一の映像ラインに接続されたス
イッチに対してはオーバーラップさせず、隣接するスイ
ッチに対してはオーバーラップさせたサンプリングパル
スを順次発生して各スイッチを順に駆動し、もって選択
された行の画素に順次映像信号を書き込む水平駆動回路
と、 該水平駆動回路の動作基準となる第1のクロック信号を
生成するとともに、この第1のクロック信号に対してパ
ルス幅が長い第2のクロック信号を生成するクロック生
成手段とからなり、 前記水平駆動回路は、前記第1のクロック信号に同期し
てシフト動作を行い各シフト段からシフトパルスを順次
出力するシフトレジスタと、前記シフトレジスタから順
次出力される前記シフトパルスに応答して前記第2のク
ロック信号を抜き取って該サンプリングパルスを順次生
成する抜取スイッチ群とを有することを特徴とする表示
装置。1. A line-shaped gate line, a column-shaped signal line, pixels arranged in a matrix at the intersection of both lines, and an image divided into n systems (n is an integer of 2 or more) according to a predetermined phase relationship. A panel having n video lines for supplying signals, a vertical drive circuit connected to the gate lines to sequentially select pixel rows, and arranged corresponding to each signal line. A sampling switch group connected between each of the n video lines as a unit and operating based on a clock signal of a predetermined cycle, and connected to the same video line among the switches of the sampling switch group. Selected switches are sequentially driven by sequentially generating sampling pulses that do not cause the overlapped switches to overlap and adjacent switches to overlap. A horizontal drive circuit that sequentially writes video signals to pixels in a row, and a second clock that generates a first clock signal that serves as an operation reference of the horizontal drive circuit and has a pulse width that is longer than the first clock signal. A horizontal drive circuit that performs a shift operation in synchronization with the first clock signal and sequentially outputs a shift pulse from each shift stage; and a sequential sequence from the shift register. And a sampling switch group for sampling the second clock signal in response to the output shift pulse and sequentially generating the sampling pulses.
に配され該第1のクロック信号を外部的に該水平駆動回
路に供給する外部クロック生成回路と、パネルの内部に
形成され該第2のクロック信号を内部的に該水平駆動回
路に供給する内部クロック生成回路とに分かれているこ
とを特徴とする請求項1記載の表示装置。2. The clock generating means is an external clock generating circuit arranged outside the panel to externally supply the first clock signal to the horizontal drive circuit, and the clock generating means formed inside the panel. The display device according to claim 1, wherein the display device is divided into an internal clock generation circuit that internally supplies a clock signal to the horizontal drive circuit.
ロック生成回路から供給された第1のクロック信号を処
理して該第2のクロック信号を生成することを特徴とす
る請求項2記載の表示装置。3. The display according to claim 2, wherein the internal clock generation circuit processes the first clock signal supplied from the external clock generation circuit to generate the second clock signal. apparatus.
ロック信号を遅延処理する遅延回路を含んでおり、遅延
処理が施される前の第1のクロック信号と遅延処理され
た後の第1のクロック信号とにより該第2のクロック信
号を生成することを特徴とする請求項3記載の表示装
置。4. The internal clock generation circuit includes a delay circuit that delays the first clock signal, and the first clock signal before the delay processing and the first clock signal after the delay processing are performed. The display device according to claim 3, wherein the second clock signal is generated by the second clock signal.
のインバータからなることを特徴とする請求項4記載の
表示装置。5. The display device according to claim 4, wherein the delay circuit includes an even number of inverters connected in series.
を施される前の第1のクロック信号と遅延処理された後
の第1のクロック信号とを互いにNOR合成して該第2
のクロック信号を生成するNOR回路を有することを特
徴とする請求項5記載の表示装置。6. The internal clock generation circuit NOR-synthesizes the first clock signal before being subjected to the delay processing and the first clock signal after being subjected to the delay processing with each other to perform the second synthesis.
6. The display device according to claim 5, further comprising a NOR circuit that generates the clock signal.
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