JP2009181612A - Shift register circuit and liquid crystal display unit - Google Patents
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Abstract
Description
本発明は、シフトレジスタ回路及びこのシフトレジスタ回路を用いた液晶表示装置に関する。 The present invention relates to a shift register circuit and a liquid crystal display device using the shift register circuit.
コンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等の表示装置として液晶表示装置が広く利用されている。
液晶表示装置は、一般に複数の液晶画素のマトリクスアレイを含む液晶表示パネル、およびこの表示パネルを制御する表示パネル制御回路を有する。液晶表示パネルは２枚の基板（アレイ基板および対向基板）間に液晶層を挟持した構造である。
Liquid crystal display devices are widely used as display devices for computers, car navigation systems, television receivers, and the like.
A liquid crystal display device generally includes a liquid crystal display panel including a matrix array of a plurality of liquid crystal pixels, and a display panel control circuit that controls the display panel. The liquid crystal display panel has a structure in which a liquid crystal layer is sandwiched between two substrates (an array substrate and a counter substrate).
近年、液晶表示装置の低コスト化および信頼性向上のために、画素トランジスタと同じプロセスでガラス基板上にゲート線走査回路（ゲートドライバ回路）を内蔵した液晶表示装置が盛んに開発されている。とくに、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタのみで回路を構成することによって、半導体製造プロセスを簡素化することができ、製造コストを削減し安価な液晶表示装置を実現することができる。 In recent years, in order to reduce the cost and improve the reliability of liquid crystal display devices, liquid crystal display devices in which a gate line scanning circuit (gate driver circuit) is built on a glass substrate by the same process as a pixel transistor have been actively developed. In particular, by configuring a circuit with only one of the same polarity transistors of either an N-type semiconductor or a P-type semiconductor, the semiconductor manufacturing process can be simplified, the manufacturing cost is reduced, and an inexpensive liquid crystal display device is realized. be able to.
特許文献１には、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタのみで、ゲート線走査回路に用いられるシフトレジスタ回路を構成した発明が開示されている。
図６は、特許文献１に記載の従来のシフトレジスタ回路の構成を示す図である。このシフトレジスタ回路では、プルダウントランジスタＴｄが第一のクロック信号ＣＬＫ又は第二のクロック信号ＣＫＢに応じてオンオフを繰り返す。従って、プルダウントランジスタＴｄのオンデューティはクロック信号ＣＬＫ、ＣＫＢのパルス幅により、十分に低く抑えられる。その結果、ストレスが抑えられるので、プルダウントランジスタＴｄは劣化しにくく、信頼性が高い。
しかしながら、特許文献１に記載のシフトレジスタ回路では、第一のクロック信号ＣＬＫがハイレベルとなったとき、第二のトランジスタＴ２のゲートに高電圧が印加されるケースが存在する。このような状態が発生したときは、第二のトランジスタＴ２のソースが電源端子ＶＳＳを介してゲートオフ電圧ＶＯＦＦに接続されているため、 ゲート−ソース間に高電圧が印加されることになる。そのため、トランジスタＴ２の耐圧不足による破壊および動作の信頼性に懸念があるという問題がある。
However, in the shift register circuit described in
本発明は、係る事情に鑑みてなされたものであって、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタで構成されるシフトレジスタ回路において、それを構成するトランジスタを過剰な印加電圧から保護し、耐圧超過によるトランジスタ破壊を防止することを目的とする。また、上記シフトレジスタ回路を用いた液晶表示装置を提供することを目的とする。 The present invention has been made in view of such circumstances, and in a shift register circuit composed of the same polarity transistor of either an N-type semiconductor or a P-type semiconductor, an excessive applied voltage is applied to the transistor constituting the shift register circuit. The purpose is to prevent transistor breakdown due to excessive breakdown voltage. Another object of the present invention is to provide a liquid crystal display device using the shift register circuit.
上記課題を解決するための本発明は、複数のゲートラインのそれぞれに対してゲート信号を順次出力するシフトレジスタの各ステージを構成するシフトレジスタ回路であって、前段のシフトレジスタ回路から出力されるゲート信号に対応して、制御信号を出力する駆動制御トランジスタ（Ｔ４）と、前記制御信号の電圧を所定値以下に制御する電圧制御トランジスタ（Ｔ８）と、第１のクロック信号を受信して所定値以下に制御された前記制御信号に応じて前記第１のクロック信号をゲート信号として出力する第１の出力トランジスタ（Ｔ１）と、第２のクロック信号を受信してこの第２のクロック信号に対応してゲートラインを非活性化させる第２の出力トランジスタ（Ｔ３）とを備え、各トランジスタは、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタである。 The present invention for solving the above-described problems is a shift register circuit constituting each stage of a shift register that sequentially outputs gate signals to each of a plurality of gate lines, and is output from the preceding shift register circuit. In response to the gate signal, a drive control transistor (T4) that outputs a control signal, a voltage control transistor (T8) that controls the voltage of the control signal to a predetermined value or less, and a first clock signal that is received A first output transistor (T1) that outputs the first clock signal as a gate signal in response to the control signal controlled to be less than or equal to a value; and a second clock signal that is received and converted into the second clock signal. And a second output transistor (T3) that deactivates the gate line correspondingly, each transistor being an N-type semiconductor or a P-type semiconductor. Shift whether the one of the same polarity transistors.
また本発明は、画像信号を伝達する複数のソース線と、前記ソース線と交差する方向に設けられ走査信号を伝達する複数のゲート線と、前記ソース線とゲート線との各交差部に対応して設けられた画素電極と、前記画素電極に画像信号を書き込むための薄膜トランジスタと、前記画素電極毎に設けられた蓄積容量を絶縁基板上に備えたアクティブマトリクス型液晶表示装置であって、上記記載の発明であるシフトレジスタ回路が画素トランジスタと同じプロセスでガラス基板上に形成され、前記シフトレジスタ回路のゲート信号が前記ゲート線に出力される。 The present invention also supports a plurality of source lines that transmit image signals, a plurality of gate lines that are provided in a direction intersecting the source lines, and that transmit scanning signals, and each intersection of the source lines and the gate lines. An active matrix type liquid crystal display device provided on an insulating substrate with a pixel electrode provided on the insulating substrate, a thin film transistor for writing an image signal to the pixel electrode, and a storage capacitor provided for each pixel electrode. The shift register circuit according to the described invention is formed on the glass substrate by the same process as the pixel transistor, and the gate signal of the shift register circuit is output to the gate line.
本発明によれば、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタで構成されるシフトレジスタ回路において、それを構成するトランジスタを過剰な印加電圧から保護し、耐圧超過によるトランジスタ破壊を防止することができる。また、このシフトレジスタ回路を用いた液晶表示装置を得ることができる。 According to the present invention, in a shift register circuit composed of transistors of the same polarity of either an N-type semiconductor or a P-type semiconductor, the transistors constituting the same are protected from excessive applied voltage, and transistor breakdown due to excessive breakdown voltage is prevented. Can be prevented. Further, a liquid crystal display device using this shift register circuit can be obtained.
本発明の一実施形態に係るシフトレジスタ回路が適用される液晶表示装置について図面を参照して説明する。
図１は液晶表示装置の回路構成を概略的に示す図である。液晶表示装置は液晶表示パネルＤＰ、および表示パネルＤＰに接続される表示パネル制御回路ＣＮＴを備える。
A liquid crystal display device to which a shift register circuit according to an embodiment of the present invention is applied will be described with reference to the drawings.
FIG. 1 is a diagram schematically showing a circuit configuration of a liquid crystal display device. The liquid crystal display device includes a liquid crystal display panel DP and a display panel control circuit CNT connected to the display panel DP.
液晶表示パネルＤＰは一対の電極基板であるアレイ基板１および対向基板２間に液晶層３を挟持した構造である。液晶層３は例えば、ＯＣＢ液晶を液晶材料として用いることができる。表示パネル制御回路ＣＮＴはアレイ基板１および対向基板２から液晶層３に印加される液晶駆動電圧を変化させることにより液晶表示パネルＤＰの透過率を制御する。
ノーマリホワイトの表示動作のために、電源投入時において表示パネル制御回路ＣＮＴにより比較的大きな電界がＯＣＢ液晶に印加され、ＯＣＢ液晶は、スプレー配向からベンド配向へ転移される。
The liquid crystal display panel DP has a structure in which a
For normally white display operation, a relatively large electric field is applied to the OCB liquid crystal by the display panel control circuit CNT when the power is turned on, and the OCB liquid crystal is shifted from the spray alignment to the bend alignment.
ＯＣＢ液晶が電源投入前にスプレー配向となる理由は、スプレー配向が液晶駆動電圧の無印加状態でエネルギー的にベンド配向よりも安定であるためである。このようなＯＣＢ液晶は一旦ベンド配向に転移しても、スプレー配向のエネルギーとベンド配向のエネルギーとが拮抗するレベル以下の電圧印加状態や電圧無印加状態が長期間続く場合に再びスプレー配向に逆転移してしまうという性質を有する。
従来、ベンド配向からスプレー配向への逆転移を防止するため、例えば１フレームの画像を表示するフレーム毎に大きな電圧をＯＣＢ液晶に印加する駆動方式がとられている。ノーマリホワイトの液晶表示パネルでは、この電圧が黒表示となる画素電圧に相当するため、黒挿入駆動と呼ばれる。
The reason why the OCB liquid crystal is in the spray orientation before the power is turned on is that the spray orientation is more stable in energy than the bend orientation in a state where no liquid crystal driving voltage is applied. Even if such OCB liquid crystal transitions to bend alignment once, it reverses again to spray alignment when the voltage application state below the level where the energy of spray alignment and the energy of bend alignment antagonize or when no voltage application state continues for a long time. It has the property of moving.
Conventionally, in order to prevent reverse transition from bend alignment to spray alignment, for example, a driving method in which a large voltage is applied to the OCB liquid crystal every frame for displaying an image of one frame is employed. In a normally white liquid crystal display panel, since this voltage corresponds to a pixel voltage for black display, this is called black insertion driving.
アレイ基板１は、複数の画素電極ＰＥ、複数のゲート線Ｙ（Ｙ１〜Ｙｍ）、複数の補助容量線Ｃ（Ｃ１〜Ｃｍ）、複数のソース線Ｘ（Ｘ１〜Ｘｎ）、並びに複数の画素スイッチング素子Ｗを有する。
画素電極ＰＥは、例えばガラス等の透明絶縁基板上に略マトリクス状に配置される。ゲート線Ｙ（Ｙ１〜Ｙｍ）は、複数の画素電極ＰＥの行に沿って配置される。補助容量線Ｃ（Ｃ１〜Ｃｍ）は、複数の画素電極ＰＥの行に沿って複数のゲート線Ｙ（Ｙ１〜Ｙｍ）に平行に配置される。ソース線Ｘ（Ｘ１〜Ｘｎ）は、複数の画素電極ＰＥの列に沿って配置される。画素スイッチング素子Ｗは、これらゲート線Ｙおよびソース線Ｘの交差位置近傍に配置され、各々対応ゲート線Ｙを介して駆動されたときに対応ソース線Ｘおよび対応画素電極ＰＥ間で導通する。各画素スイッチング素子Ｗは例えば薄膜トランジスタからなり、薄膜トランジスタのゲートがゲート線Ｙに接続され、ソース−ドレインパスがソース線Ｘおよび画素電極ＰＥ間に接続される。
The
The pixel electrodes PE are arranged in a substantially matrix on a transparent insulating substrate such as glass. The gate lines Y (Y1 to Ym) are arranged along the rows of the plurality of pixel electrodes PE. The auxiliary capacitance lines C (C1 to Cm) are arranged in parallel to the plurality of gate lines Y (Y1 to Ym) along the rows of the plurality of pixel electrodes PE. The source lines X (X1 to Xn) are arranged along the columns of the plurality of pixel electrodes PE. The pixel switching element W is disposed in the vicinity of the intersection of the gate line Y and the source line X, and is electrically connected between the corresponding source line X and the corresponding pixel electrode PE when driven through the corresponding gate line Y. Each pixel switching element W is made of, for example, a thin film transistor, the gate of the thin film transistor is connected to the gate line Y, and the source-drain path is connected between the source line X and the pixel electrode PE.
対向基板２は例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ、および複数の画素電極ＰＥに対向してカラーフィルタ上に配置される共通電極ＣＥ等を含む。
各画素電極ＰＥおよび共通電極ＣＥは、例えばＩＴＯ等の透明電極材料からなり、互いに平行にラビング処理される配向膜でそれぞれ覆われる。そして、画素電極ＰＥおよび共通電極ＣＥからの電界に対応して液晶層３の液晶分子配列が制御される。画素電極ＰＥ、共通電極ＣＥ及び液晶層３の画素領域が、ＯＣＢ液晶画素ＰＸを構成する。
また、複数のＯＣＢ液晶画素ＰＸは各々画素電極ＰＥおよび共通電極ＣＥ間に液晶容量ＣＬＣを有している。複数の補助容量線Ｃ１〜Ｃｍは各々対応する行の液晶画素の画素電極ＰＥに容量結合して補助容量Ｃｓを構成する。補助容量Ｃｓは画素スイッチング素子Ｗの寄生容量に対して十分大きな容量値を有する。
The
Each pixel electrode PE and common electrode CE are made of a transparent electrode material such as ITO, and are covered with alignment films that are rubbed in parallel to each other. Then, the liquid crystal molecular arrangement of the
Each of the plurality of OCB liquid crystal pixels PX has a liquid crystal capacitor CLC between the pixel electrode PE and the common electrode CE. The plurality of auxiliary capacitance lines C1 to Cm are capacitively coupled to the pixel electrodes PE of the liquid crystal pixels in the corresponding rows to form auxiliary capacitances Cs. The auxiliary capacitor Cs has a sufficiently large capacitance value with respect to the parasitic capacitance of the pixel switching element W.
表示パネル制御回路ＣＮＴは、ゲートドライバＹＤ、ソースドライバＸＤ、画像データ変換回路４、およびコントローラ５を含んでいる。
ゲートドライバＹＤは、複数のスイッチング素子Ｗを行単位に導通させるように複数のゲート線Ｙ１〜Ｙｍを駆動する。ソースドライバＸＤは、各行のスイッチング素子Ｗが対応ゲート線Ｙの駆動によって導通する期間において画素電圧Ｖsを複数のソース線Ｘ１〜Ｘｎにそれぞれ出力する。画像データ変換回路４は、外部信号源ＳＳから入力される映像信号VIDEOに含まれる画像データに対して、黒挿入を行う。コントローラ５は、この変換結果に対してゲートドライバＹＤおよびソースドライバＸＤの動作タイミング等を制御する。
The display panel control circuit CNT includes a gate driver YD, a source driver XD, an image
The gate driver YD drives the plurality of gate lines Y1 to Ym so as to conduct the plurality of switching elements W in units of rows. The source driver XD outputs the pixel voltage Vs to the plurality of source lines X1 to Xn in a period in which the switching elements W in each row are turned on by driving the corresponding gate line Y. The image
画素電圧Ｖsは共通電極ＣＥのコモン電圧Ｖcomを基準として画素電極ＰＥに印加される電圧であり、例えばライン反転駆動およびフレーム反転駆動（１Ｈ１Ｖ反転駆動）を行うようコモン電圧Ｖcomに対して極性反転される。画像データは全液晶画素ＰＸに対する画素データからなり、１フレーム期間（垂直走査期間Ｖ）毎に更新される。
黒挿入では、１フレーム分の入力画素データＤＩが１Ｖ毎に出力画素データＤＯとなる１フレーム分の黒挿入用画素データＢおよび１フレーム分の階調表示用画素データＳに変換される。
階調表示用画素データＳは画素データＤＩと同じ階調値であり、黒挿入用画素データＢは黒表示の階調値である。１フレーム分の黒挿入用画素データＢおよび１フレーム分の階調表示用画素データＳの各々はそれぞれ１Ｖ期間において画像データ変換回路４から直列に出力される。
The pixel voltage Vs is a voltage applied to the pixel electrode PE with reference to the common voltage Vcom of the common electrode CE. For example, the polarity is inverted with respect to the common voltage Vcom so as to perform line inversion driving and frame inversion driving (1H1V inversion driving). The The image data consists of pixel data for all the liquid crystal pixels PX, and is updated every frame period (vertical scanning period V).
In the black insertion, the input pixel data DI for one frame is converted into the black insertion pixel data B for one frame and the gradation display pixel data S for one frame that become the output pixel data DO every 1V.
The gradation display pixel data S has the same gradation value as the pixel data DI, and the black insertion pixel data B has a gradation value for black display. The black insertion pixel data B for one frame and the gradation display pixel data S for one frame are each output in series from the image
ゲートドライバＹＤおよびソースドライバＸＤは、例えばスイッチング素子Ｗと同一工程で形成される薄膜トランジスタを用いて構成されている。他方、コントローラ５は外部のプリント配線板ＰＣＢ上に配置される。画像データ変換回路４はこのプリント配線板ＰＣＢのさらに外側に配置される。
The gate driver YD and the source driver XD are configured using thin film transistors formed in the same process as the switching element W, for example. On the other hand, the
コントローラ５は、制御信号ＣＴＹおよび制御信号ＣＴＸ等を発生する。
制御信号ＣＴＹは、コントローラ５からゲートドライバＹＤに供給され、上述のように複数のゲート線Ｙを選択的に駆動する。制御信号ＣＴＸは、画像データ変換回路４の変換結果として得られる黒挿入用画素データＢまたは階調表示用画素データＳである画素データＤＯと共にコントローラ５からソースドライバＸＤに供給される。ソースドライバＸＤは、黒挿入用または階調表示用画素データを複数のソース線Ｘにそれぞれ割り当てると共に信号極性を指定する。
The
The control signal CTY is supplied from the
表示パネル制御回路ＣＮＴはさらに補償電圧発生回路６、および階調基準電圧発生回路７を含んでいる。
補償電圧発生回路６は、スイッチング素子Ｗの寄生容量によって各行の画素ＰＸに生じる画素電圧Ｖsの変動を補償する補償電圧Ｖeを発生する。この補償電圧Ｖeは、１行分のスイッチング素子Ｗが非導通となるときに、これらスイッチング素子Ｗに対応した行の補助容量線ＣにゲートドライバＹＤを介して印加される。階調基準電圧発生回路７は、画素データＤＯを画素電圧Ｖsに変換するために用いられる所定数の階調基準電圧ＶＲＥＦを発生する。
The display panel control circuit CNT further includes a compensation voltage generation circuit 6 and a gradation reference voltage generation circuit 7.
The compensation voltage generation circuit 6 generates a compensation voltage Ve that compensates for variations in the pixel voltage Vs generated in the pixels PX in each row due to the parasitic capacitance of the switching element W. The compensation voltage Ve is applied to the auxiliary capacitance line C in the row corresponding to the switching element W via the gate driver YD when the switching elements W for one row are turned off. The gradation reference voltage generation circuit 7 generates a predetermined number of gradation reference voltages VREF used for converting the pixel data DO into the pixel voltage Vs.
ゲートドライバＹＤは、制御信号ＣＴＹの制御により、各垂直走査期間において黒挿入用に複数のゲート線Ｙ１〜Ｙｍを選択して各行の画素スイッチング素子ＷをＨ期間ずつ導通させるように駆動信号を選択ゲート線Ｙに供給する。ゲートドライバＹＤは、さらに階調表示用に複数のゲート線Ｙ１〜Ｙｍを選択して各行の画素スイッチング素子ＷをＨ期間ずつ導通させるように駆動信号を選択ゲート線Ｙに供給する。
画像データ変換回路４は変換結果の出力画素データＤＯとして得られる１フレーム分の黒挿入用画素データＢおよび１フレーム分の階調表示用画素データＳを交互に出力する。ソースドライバＸＤは上述の階調基準電圧発生回路７から供給される所定数の階調基準電圧ＶＲＥＦを参照してこれら黒挿入用画素データＢおよび階調表示用画素データＳをそれぞれ画素電圧Ｖsに変換し、複数のソース線Ｘ１〜Ｘｎに並列的に出力する。
Under the control of the control signal CTY, the gate driver YD selects a plurality of gate lines Y1 to Ym for black insertion in each vertical scanning period, and selects a driving signal so that the pixel switching elements W in each row are conducted in H periods. Supply to the gate line Y. The gate driver YD further selects a plurality of gate lines Y1 to Ym for gradation display, and supplies a drive signal to the selection gate line Y so that the pixel switching elements W in each row are turned on for each H period.
The image
ゲートドライバＹＤが例えばゲート線Ｙ１を駆動電圧により駆動してゲート線Ｙ１に接続された全ての画素スイッチング素子Ｗを導通させると、ソース線Ｘ１〜Ｘｎ上の画素電圧Ｖsがこれら画素スイッチング素子Ｗをそれぞれ介して対応画素電極ＰＥおよび補助容量Ｃｓの一端に供給される。
また、ゲートドライバＹＤは補助容量Ｃｓの他端となる補助容量線Ｃ１に補償電圧発生回路６からの補償電圧Ｖeを出力し、ゲート線Ｙ１に接続された全ての画素スイッチング素子ＷをＨ／２期間だけ導通させた直後にこれら画素スイッチング素子Ｗを非導通にする非駆動電圧をゲート線Ｙ１に出力する。
補償電圧Ｖeはこれら画素スイッチング素子Ｗが非導通になったときに、これらの寄生容量によって画素電極ＰＥから引き抜かれる電荷を低減して画素電圧Ｖsの変動、すなわち突き抜け電圧ΔＶｐを実質的にキャンセルする。
When the gate driver YD drives, for example, the gate line Y1 with the drive voltage to make all the pixel switching elements W connected to the gate line Y1 conductive, the pixel voltage Vs on the source lines X1 to Xn Each is supplied to one end of the corresponding pixel electrode PE and auxiliary capacitor Cs.
Further, the gate driver YD outputs the compensation voltage Ve from the compensation voltage generation circuit 6 to the auxiliary capacitance line C1 which is the other end of the auxiliary capacitance Cs, and applies all pixel switching elements W connected to the gate line Y1 to H / 2. Immediately after being conducted for a period, a non-driving voltage for making these pixel switching elements W non-conductive is output to the gate line Y1.
When the pixel switching element W becomes non-conductive, the compensation voltage Ve reduces the electric charge drawn from the pixel electrode PE by these parasitic capacitances, thereby substantially canceling the fluctuation of the pixel voltage Vs, that is, the punch-through voltage ΔVp. .
図２はゲートドライバＹＤの構成を詳細に示す図である。
ゲートドライバＹＤは、シフトレジスタ１０と、出力回路１２とを備える。
シフトレジスタ１０は、クロック信号ＣＫＡに同期してスタート信号ＳＴＨＡをシフトする。出力回路１２は、シフトレジスタ１０に保持されるスタート信号ＳＴＨＡのシフト位置によって選択されるゲート線Ｙに対して出力イネーブル信号ＯＥＡの制御により駆動信号を出力する。
FIG. 2 is a diagram showing the configuration of the gate driver YD in detail.
The gate driver YD includes a
The
ここで、クロック信号ＣＫＡ、スタート信号ＳＴＨＡ、出力イネーブル信号ＯＥＡは、いずれもコントローラ５から供給される制御信号ＣＴＹに含まれる信号である。
Here, the clock signal CKA, the start signal STHA, and the output enable signal OEA are all signals included in the control signal CTY supplied from the
シフトレジスタ１０は、ゲート線Ｙ１〜Ｙｍにそれぞれ割り当てられ直列に接続されるｍ段のレジスタからなる。スタート信号ＳＴＨＡは、ゲート線Ｙ１に割り当てられた１段目のレジスタに入力される。シフトレジスタ１０は１段目のレジスタからｍ段目のレジスタに向かう方向にスタート信号ＳＴＨＡをシフトする。
シフトレジスタ１０の全レジスタは、対応するゲート線Ｙを選択する信号を出力する出力端を有する。各々のレジスタは、スタート信号ＳＴＨＡを保持した状態で高レベル（選択状態）となる。
The
All the registers of the
出力回路１２はｍ個のＡＮＤゲート回路１３、ｍ個のＯＲゲート回路１５、およびレベルシフタ１６を含んでいる。
ｍ個のＡＮＤゲート回路１３は、シフトレジスタ１０から得られるゲート線Ｙ１〜Ｙｍの選択信号を出力イネーブル信号ＯＥＡの制御によりｍ個のＯＲゲート回路１５にそれぞれ出力する。出力イネーブル信号ＯＥＡは、高レベルに設定された状態で選択信号の出力を全ＡＮＤゲート回路１３に対して許可し、低レベルに設定された状態で選択信号の出力を全ＡＮＤゲート回路１３に対して禁止する。
The
The m AND
ｍ個のＯＲゲート回路１５は、各々対応するＡＮＤゲート回路１３からの選択信号をレベルシフタ１６に入力する。レベルシフタ１６は、ｍ個のＯＲゲート回路１５からそれぞれ入力される選択信号の電圧をレベルシフトすることにより薄膜トランジスタＷを導通させる駆動信号に変換する。そしてその駆動信号をそれぞれゲート線Ｙ１からＹｍに出力する。
Each of the m OR
図３は、ゲートドライバに用いられるシフトレジスタの構成を示す図である。
このシフトレジスタ１０は複数のシフトレジスタ回路ＳＦＴ1、ＳＦＴ2、…、ＳＦＴｎ（ｎ：２以上の整数）を有する。各シフトレジスタ回路は、二つのクロック端子Ａ、Ｂ、出力端子ＯＵＴ（ｎ）、及び二つの入力端子ＯＵＴ（ｎ−１）、ＯＵＴ（ｎ＋１）を含む。
FIG. 3 is a diagram illustrating a configuration of a shift register used in the gate driver.
This
奇数番目のシフトレジスタ回路ＳＦＴ1、ＳＦＴ3、…では、第一のクロック端子Ａには、第一のクロック信号ＣＬＫ１が入力され、第二のクロック端子Ｂには、第二のクロック信号ＣＬＫ２が入力される。偶数番目のシフトレジスタ回路ＳＦＴ2、ＳＦＴ4、…では、第一のクロック端子Ａには、第二のクロック信号ＣＬＫ２が入力され、第二のクロック端子Ｂには、第一のクロック信号ＣＬＫ１が入力される。
In the odd-numbered shift register circuits SFT 1 , SFT 3 ,..., The first
なお、第一のクロック信号ＣＬＫ１と第二のクロック信号ＣＬＫ２は、クロック信号ＣＫＡから生成される互いに逆位相の信号である。従って、いずれのシフトレジスタ回路においても二つのクロック端子Ａ、Ｂの電位は逆である。 The first clock signal CLK1 and the second clock signal CLK2 are signals having opposite phases generated from the clock signal CKA. Therefore, the potentials of the two clock terminals A and B are opposite in any shift register circuit.
シフトレジスタ回路ＳＦＴ1、ＳＦＴ2、…、ＳＦＴｎでは、出力端子ＯＵＴ（ｎ）がそれぞれのゲート線Ｙの一つに接続され、ゲート信号ＧＡＴＥ1、ＧＡＴＥ2、…を出力する。シフトレジスタ回路ＳＦＴ1では第一の入力端子ＯＵＴ（ｎ−１）に対してスタート信号ＳＴＨが走査開始信号として入力される。 In the shift register circuits SFT 1 , SFT 2 ,..., SFT n , the output terminal OUT (n) is connected to one of the gate lines Y, and outputs gate signals GATE 1 , GATE 2 ,. In the shift register circuit SFT 1 , the start signal STH is input as a scanning start signal to the first input terminal OUT (n−1).
シフトレジスタ回路ＳＦＴｍ（ｍ＝２、３、…、ｎ）では、第一の入力端子ＯＵＴ（ｎ−１）に、直前のシフトレジスタ回路ＳＦＴｍ-1から出力されるゲート信号ＧＡＴＥ（ｍ−１）が伝達される。
また、シフトレジスタ回路ＳＦＴｍの第二の入力端子ＯＵＴ（ｎ＋１）に対しては、直後のシフトレジスタ回路ＳＦＴｍ+1から出力されるゲート信号ＧＡＴＥ（ｍ＋１）が入力される。
In the shift register circuit SFT m (m = 2, 3,..., N), the gate signal GATE (m−) output from the immediately preceding shift register circuit SFT m−1 to the first input terminal OUT (n−1). 1) is transmitted.
Further, with respect to the second input terminal OUT of the shift register circuit SFT m (n + 1), the gate signal GATE output from the shift register circuit SFT m + 1 immediately after the (m + 1) is input.
図４は、本実施の形態のシフトレジスタ回路の構成を示す図である。 FIG. 4 is a diagram illustrating a configuration of the shift register circuit of the present embodiment.
第一の入力端子ＯＵＴ（ｎ−１）には、ダイオード接続されたＮチャンネルトランジスタＴ４のドレインとゲートとが接続される。従って、トランジスタＴ４のソースの電位は第一の入力端子ＯＵＴ（ｎ−１）の電位と同程度に維持される。 The drain and gate of the diode-connected N-channel transistor T4 are connected to the first input terminal OUT (n-1). Therefore, the potential of the source of the transistor T4 is maintained at the same level as the potential of the first input terminal OUT (n−1).
第二の入力端子ＯＵＴ（ｎ＋１）には、ＮチャンネルトランジスタＴ６のゲートが接続される。そして、トランジスタＴ６のドレインがトランジスタＴ４のソースに接続され、トランジスタＴ６のソースが低電圧電源ＶＳＳに接続される。ＮチャンネルトランジスタＴ５は、ドレインがトランジスタＴ６のドレインに接続され、ソースがトランジスタＴ６のソースに接続される。
第一のクロック端子Ａには、ＮチャンネルトランジスタＴ１のドレインが接続される。そして、トランジスタＴ１のゲートが耐圧保護トランジスタＴ８を介してトランジスタＴ４のソースに接続され、トランジスタＴ１のソースが出力端子ＯＵＴ（ｎ）に接続される。
The gate of the N-channel transistor T6 is connected to the second input terminal OUT (n + 1). The drain of the transistor T6 is connected to the source of the transistor T4, and the source of the transistor T6 is connected to the low voltage power supply VSS. The N-channel transistor T5 has a drain connected to the drain of the transistor T6 and a source connected to the source of the transistor T6.
The first clock terminal A is connected to the drain of the N-channel transistor T1. The gate of the transistor T1 is connected to the source of the transistor T4 via the breakdown voltage protection transistor T8, and the source of the transistor T1 is connected to the output terminal OUT (n).
出力端子ＯＵＴ（ｎ）には、ＮチャンネルトランジスタＴ３のドレインが接続される。そして、トランジスタＴ３のゲートが第二のクロック端子Ｂに接続され、ＮチャンネルトランジスタＴ２は、ドレインがトランジスタＴ３のドレインに接続され、ソースがトランジスタＴ３のソースに接続される。 The drain of the N-channel transistor T3 is connected to the output terminal OUT (n). The gate of the transistor T3 is connected to the second clock terminal B. The N-channel transistor T2 has a drain connected to the drain of the transistor T3 and a source connected to the source of the transistor T3.
ＮチャンネルトランジスタＴ７は、ドレインがトランジスタＴ５のゲートとトランジスタＴ２のゲートとに接続され、ソースが低電圧電源VSSに接続され、ゲートがトランジスタＴ４のソースに接続される。 The N-channel transistor T7 has a drain connected to the gate of the transistor T5 and the gate of the transistor T2, a source connected to the low voltage power supply VSS, and a gate connected to the source of the transistor T4.
さらに本シフトレジスタ回路では、ＮチャンネルトランジスタＴ８のドレインとソースがそれぞれトランジスタＴ１のゲートとトランジスタＴ４のソースとに接続されている。そして、この耐圧保護トランジスタＴ８のゲートは、高電源電圧ＶＤＤに接続される。
また、キャパシタＣがトランジスタＴ７のドレインと第一のクロック端子Ａとの間に接続されている。
Further, in this shift register circuit, the drain and source of the N-channel transistor T8 are connected to the gate of the transistor T1 and the source of the transistor T4, respectively. The gate of the breakdown voltage protection transistor T8 is connected to the high power supply voltage VDD.
A capacitor C is connected between the drain of the transistor T7 and the first clock terminal A.
なお、トランジスタＴ１のゲートとソースとの間には、不図示のキャパシタＣｇｓが存在する。このキャパシタＣｇｓは、トランジスタＴ１のゲート−ソース間に寄生する容量である。 Note that a capacitor Cgs (not shown) exists between the gate and the source of the transistor T1. This capacitor Cgs is a parasitic capacitance between the gate and source of the transistor T1.
図５は、図４に示すシフトレジスタ回路の動作波形を示す図である。
なお、ここでは信号振幅のハイレベルをＶｇｈ，信号振幅のローレベルをＶｇｌとして記述している。ＶｇｈはＮチャネルトランジスタをＯＮする電圧であり、例えば＋１５Ｖ程度である。また、ＶｇｌはＮチャネルトランジスタをＯＦＦする電圧であり、例えば−１０Ｖ程度である。即ち、高電圧電源ＶＤＤがＶｇｈに相当し、低電圧電源ＶＳＳがＶｇｌに該当する。
FIG. 5 is a diagram showing operation waveforms of the shift register circuit shown in FIG.
Here, the high level of the signal amplitude is described as Vgh, and the low level of the signal amplitude is described as Vgl. Vgh is a voltage for turning on the N-channel transistor and is, for example, about + 15V. Vgl is a voltage for turning off the N-channel transistor and is, for example, about -10V. That is, the high voltage power supply VDD corresponds to Vgh, and the low voltage power supply VSS corresponds to Vgl.
ゲート出力信号Ｇａｔｅ（ｎ）を生成するｎ段目のシフトレジスタ回路に着目して以下説明する。
シフトレジスタ回路ＳＦＴｎの動作は、フェーズ１〜フェーズ３に分類することができる。
A description will be given below focusing on the n-th shift register circuit that generates the gate output signal Gate (n).
The operation of the shift register circuit SFT n can be classified into
フェーズ１は、前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がローレベルの状態の動作を表している。
前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がローレベル（＝Ｖｇｌ）であるときは、それぞれのトランジスタには第一のクロック信号ＣＬＫ１又は第二のクロック信号ＣＬＫ２に応じた電位が印加される。
When the pre-stage shift register output Gate (n−1) is at a low level (= Vgl), a potential corresponding to the first clock signal CLK1 or the second clock signal CLK2 is applied to each transistor.
第一のクロック信号ＣＬＫ１がハイレベル（＝Ｖｇｈ）の際には、キャパシタＣを介してトランジスタＴ２とトランジスタＴ５のゲート電位が持ち上げられオンする。この結果、トランジスタＴ１のゲートにはトランジスタＴ５を介してローレベル（Ｖｇｌ）が印加され、トランジスタＴ１はオフする。また、トランジスタＴ２がオンする結果、そのドレインの電位は、ローレベル（Ｖｇｌ）となり、そのレベルがシフトレジスタ出力Ｇａｔｅ（ｎ）としてゲート線Ｙに供給される。 When the first clock signal CLK1 is at a high level (= Vgh), the gate potentials of the transistors T2 and T5 are raised through the capacitor C and turned on. As a result, a low level (Vgl) is applied to the gate of the transistor T1 via the transistor T5, and the transistor T1 is turned off. Further, as a result of the transistor T2 being turned on, the drain potential becomes low level (Vgl), and that level is supplied to the gate line Y as the shift register output Gate (n).
一方、第二のクロック信号ＣＬＫ２がハイレベルであるときは、トランジスタＴ３がＯＮする。この結果、トランジスタＴ３のドレインの電位は、ローレベル（Ｖｇｌ）となり、そのレベルがゲート線Ｙに供給される。
すなわち、トランジスタＴ２とＴ３が交互にＯＮ状態を繰り返すことで、ゲート線Ｙにはローレベル（Ｖｇｌ）の電圧が安定して供給される。
On the other hand, when the second clock signal CLK2 is at a high level, the transistor T3 is turned on. As a result, the potential of the drain of the transistor T3 becomes low level (Vgl), and that level is supplied to the gate line Y.
That is, the transistors T2 and T3 are alternately turned on, whereby a low level (Vgl) voltage is stably supplied to the gate line Y.
フェーズ２は、前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がハイレベル（＝Ｖｇｈ）の状態の動作を表している。
前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がハイレベル（＝Ｖｇｈ）になったとき、トランジスタＴ４はダイオード接続されているため、トランジスタＴ４のソース端子の電位はＶｇｈ−Ｖｔｈとなる。ここで、Ｖｔｈは、トランジスタＴ４の閾値電圧である。
このため、回路内ノードＹにはＶｇｈ−Ｖｔｈの電圧が印加され、この電圧が不図示のキャパシタＣｇｄに充電される。このとき、ゲートを高電圧電源ＶＤＤに接続した耐圧保護トランジスタＴ８はオン状態であり、上述の動作には影響を及ぼさない。
When the previous-stage shift register output Gate (n−1) is at a high level (= Vgh), the transistor T4 is diode-connected, so that the potential of the source terminal of the transistor T4 is Vgh−Vth. Here, Vth is a threshold voltage of the transistor T4.
Therefore, a voltage of Vgh−Vth is applied to the in-circuit node Y, and this voltage is charged in the capacitor Cgd (not shown). At this time, the withstand voltage protection transistor T8 whose gate is connected to the high voltage power supply VDD is in an on state, and does not affect the above-described operation.
この結果、トランジスタＴ７がオンし、トランジスタＴ７のドレイン端子のレベルはローレベル（Ｖｇｌ）となる。それにより、トランジスタＴ５のゲートとトランジスタＴ２のゲートとに対してローレベル（Ｖｇｌ）電圧が印加されるので、両方のトランジスタＴ５、Ｔ２がいずれもオフする。 As a result, the transistor T7 is turned on, and the level of the drain terminal of the transistor T7 becomes low level (Vgl). Thereby, since a low level (Vgl) voltage is applied to the gate of the transistor T5 and the gate of the transistor T2, both the transistors T5 and T2 are turned off.
このとき、第一のクロック信号ＣＬＫ１はローレベルであるためトランジスタＴ１はＯＦＦ状態である。一方、第二のクロック信号ＣＬＫ２はハイレベル（Ｖｇｈ）であることから、トランジスタＴ３はオンとなり、トランジスタＴ３を介してローレベル（Ｖｇｌ）がゲート線Ｙに供給される。 At this time, since the first clock signal CLK1 is at a low level, the transistor T1 is in an OFF state. On the other hand, since the second clock signal CLK2 is at the high level (Vgh), the transistor T3 is turned on, and the low level (Vgl) is supplied to the gate line Y through the transistor T3.
フェーズ３は、前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がローレベル（Ｖｇｌ）の状態となり、第一のクロック信号ＣＬＫ１はローレベルからハイレベルに切り替わったときの動作を表している。
前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がローレベルとなるが、トランジスタＴ４がオフし、不図示のキャパシタＣｇｓが両端電圧を維持するので、回路内ノードＹはハイレベルに維持される。従って、トランジスタＴ７がオン状態を維持し、その結果トランジスタＴ５とトランジスタＴ２とがいずれもオフ状態を維持する。
Although the pre-stage shift register output Gate (n−1) is at a low level, the transistor T4 is turned off and the capacitor Cgs (not shown) maintains the voltage across the circuit, so that the in-circuit node Y is maintained at a high level. Therefore, the transistor T7 is kept on, and as a result, both the transistor T5 and the transistor T2 are kept off.
次のタイミングで、第一のクロック信号ＣＬＫ１がローレベルからハイレベルに切り替わると、いわゆるブートストラップ効果により、出力トランジスタＴ１のゲートドレイン間容量を介して、容量結合により回路内ノードＹの電位は（Ｖｇｈ−Ｖｔｈ）＋（Ｖｇｈ−Ｖｇｌ）≒２×（Ｖｇｈ−Ｖｇｌ）にまで上昇しようとする。 When the first clock signal CLK1 is switched from the low level to the high level at the next timing, the potential of the node Y in the circuit is (capacitance coupling) via the capacitance between the gate and drain of the output transistor T1 due to the so-called bootstrap effect. Vgh−Vth) + (Vgh−Vgl) ≈2 × (Vgh−Vgl).
このとき、耐圧保護トランジスタＴ８の作用により、回路内ノードＹの電位は、（Ｖｇｈ−Ｖｔｈ’）＜ （Ｖｇｈ−Ｖｇｌ）を越えることはない。即ち、回路内ノードＹは高電圧電源ＶＤＤ（＝Ｖｇｈ）よりも高い電圧になることはない。なお、Ｖｔｈ’は耐圧保護トランジスタＴ８の閾値電圧である。 At this time, the potential of the node Y in the circuit does not exceed (Vgh−Vth ′) <(Vgh−Vgl) due to the action of the breakdown voltage protection transistor T8. That is, the node Y in the circuit never becomes a voltage higher than the high voltage power supply VDD (= Vgh). Vth ′ is a threshold voltage of the withstand voltage protection transistor T8.
この状態において、トランジスタＴ１はＯＮとなり、その結果、トランジスタＴ１のソース端子の電位はＶｇｈとなり、ハイレベル（Ｖｇｈ）がゲート線Ｙに供給される。 In this state, the transistor T1 is turned on. As a result, the potential of the source terminal of the transistor T1 becomes Vgh, and a high level (Vgh) is supplied to the gate line Y.
フェーズ４は、後段シフトレジスタ出力Ｇａｔｅ（ｎ＋１）がハイレベルの状態となり、第一のクロック信号ＣＬＫ１がハイレベルからローレベルに切り替わったときの動作を表している。
後段シフトレジスタ出力Ｇａｔｅ（ｎ＋１）がハイレベルとなるため、トランジスタＴ６がオンし、キャパシタＣｇｓが放電する。従って、トランジスタＴ７はオフ状態となり、第１のクロック端子Ａの電位が立ち下がるので、トランジスタＴ７のドレイン電位、すなわち、トランジスタＴ５のゲート電位とトランジスタＴ２のゲート電位とが十分に低く維持される。その結果、両方のトランジスタＴ５、Ｔ２がいずれもオフ状態を維持する。
Since the post-stage shift register output Gate (n + 1) becomes a high level, the transistor T6 is turned on and the capacitor Cgs is discharged. Accordingly, the transistor T7 is turned off and the potential of the first clock terminal A falls, so that the drain potential of the transistor T7, that is, the gate potential of the transistor T5 and the gate potential of the transistor T2 are maintained sufficiently low. As a result, both transistors T5 and T2 maintain the off state.
以降、前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がハイレベルの状態となるまで、フェーズ１の状態を継続する。
Thereafter, the state of
以上本実施の形態に係るシフトレジスタ回路について説明した。従来例の回路では耐圧保護トランジスタＴ８が設けられておらずトランジスタＴ７のソースゲート間に高電圧（２×Ｖｇｈ−Ｖｇｌ）が印加されるため、信頼性が懸念されていた。 The shift register circuit according to this embodiment has been described above. In the circuit of the conventional example, since the withstand voltage protection transistor T8 is not provided and a high voltage (2 × Vgh−Vgl) is applied between the source and gate of the transistor T7, there is a concern about reliability.
本実施の形態の構成においては、例えば、ＶＤＤ＝Ｖｇｈに設定しておけば、トランジスタＴ７のソースゲート間に印加される電圧は（Ｖｇｈ−Ｖｇｌ）以内、すなわちロジック動作電源振幅内である。従って、トランジスタＴ７を信頼性上問題にならない電圧範囲で使用することができ、高電圧印加によるトランジスタの破壊を防止することができる。 In the configuration of this embodiment, for example, if VDD = Vgh is set, the voltage applied between the source and gate of the transistor T7 is within (Vgh−Vgl), that is, within the logic operation power supply amplitude. Therefore, the transistor T7 can be used in a voltage range that does not cause a problem in reliability, and breakdown of the transistor due to application of a high voltage can be prevented.
なお、本実施の形態に係るシフトレジスタ回路は、液晶表示装置に限られず広くシフトレジスタを使用する回路、機器、装置を対象として適用することができる。 Note that the shift register circuit according to this embodiment is not limited to a liquid crystal display device, and can be widely applied to circuits, devices, and apparatuses that use a shift register.
尚、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage.
Further, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine suitably the component covering different embodiment.
１…アレイ基板、２…対向基板、３…液晶層、４…画像データ変換回路、５…コントローラ、６…補償電圧発生回路、７…階調基準電圧発生回路、１０…シフトレジスタ、１２…出力回路、ＤＰ…液晶表示パネル、ＰＥ…画素電極、ＣＥ…共通電極、ＣＬＣ…液晶容量、Ｃｓ…補助容量、Ｃ…補助容量線、ＰＸ…液晶画素、Ｗ…スイッチング素子、Ｙ…ゲート線、Ｘ…ソース線、ＣＮＴ…表示パネル制御回路、ＹＤ…ゲートドライバ、ＸＤ…ソースドライバ、Ａ…第一のクロック端子、Ｂ…第二のクロック端子、ＯＵＴ…出力端子、ＳＦＴ…シフトレジスタ回路、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７…トランジスタ、ＶＳＳ…低電圧電源、Ｔ８…耐圧保護トランジスタ、ＶＤＤ…高電圧電源、Ｃｇｓ…キャパシタ、Ｇａｔｅ…シフトレジスタ出力、Ｃ…キャパシタ、Ｃｇｄ…キャパシタ、Ｙ…回路内ノード。
DESCRIPTION OF
Claims (3)
前段のシフトレジスタ回路から出力されるゲート信号に対応して、制御信号を出力する駆動制御トランジスタ（Ｔ４）と、
前記制御信号の電圧を所定値以下に制御する電圧制御トランジスタ（Ｔ８）と、
第１のクロック信号を受信して所定値以下に制御された前記制御信号に応じて前記第１のクロック信号をゲート信号として出力する第１の出力トランジスタ（Ｔ１）と、
第２のクロック信号を受信してこの第２のクロック信号に対応してゲートラインを非活性化させる第２の出力トランジスタ（Ｔ３）とを備え、
各トランジスタは、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタであることを特徴とするシフトレジスタ回路。 A shift register circuit constituting each stage of a shift register that sequentially outputs a gate signal to each of a plurality of gate lines,
A drive control transistor (T4) that outputs a control signal in response to a gate signal output from the previous shift register circuit;
A voltage control transistor (T8) for controlling the voltage of the control signal to a predetermined value or less;
A first output transistor (T1) for receiving the first clock signal and outputting the first clock signal as a gate signal in response to the control signal controlled to a predetermined value or less;
A second output transistor (T3) that receives the second clock signal and deactivates the gate line in response to the second clock signal;
Each of the transistors is an N-type semiconductor or a P-type semiconductor having the same polarity, and is a shift register circuit.
前記電圧制御トランジスタのソース端子とドレイン端子は、それぞれ前記駆動制御トランジスタのソース端子と前記第１の出力トランジスタのゲート端子とに接続し、ゲート端子は電源電圧レベルに設定され、
前記第１の出力トランジスタのソース端子は前記ゲートラインと接続し、ドレイン端子には第１のクロック信号が入力され、
前記第２の出力トランジスタのドレイン端子は前記ゲートラインと接続し、ゲート端子には前記第２のクロック信号が入力されること
を特徴とする請求項１に記載のシフトレジスタ回路。 The gate terminal and drain terminal of the drive control transistor are connected, and the gate signal output from the previous shift register circuit is input to the drain terminal,
The source terminal and drain terminal of the voltage control transistor are connected to the source terminal of the drive control transistor and the gate terminal of the first output transistor, respectively, and the gate terminal is set to the power supply voltage level,
The source terminal of the first output transistor is connected to the gate line, the first clock signal is input to the drain terminal,
2. The shift register circuit according to claim 1, wherein a drain terminal of the second output transistor is connected to the gate line, and the second clock signal is input to the gate terminal.
請求項１に記載のシフトレジスタ回路が画素トランジスタと同じプロセスでガラス基板上に形成され、前記シフトレジスタ回路のゲート信号が前記ゲート線に出力されることを特徴とする液晶表示装置。 A plurality of source lines that transmit image signals, a plurality of gate lines that are provided in a direction intersecting with the source lines, and that correspond to each intersection of the source lines and the gate lines are provided. An active matrix liquid crystal display device comprising a pixel electrode, a thin film transistor for writing an image signal to the pixel electrode, and a storage capacitor provided for each pixel electrode on an insulating substrate,
2. The liquid crystal display device according to claim 1, wherein the shift register circuit according to claim 1 is formed on a glass substrate by the same process as the pixel transistor, and a gate signal of the shift register circuit is output to the gate line.
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