JP2005182973A - アクセスタイムを短縮できる半導体メモリ装置 - Google Patents
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Abstract
従来の構造をそのまま用いながらもアドレスアクセスタイムを短縮できるメモリ装置を提供する。
【解決手段】
アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力され、それぞれのコマンドは複数の内部コマンドの動作により実行される同期式メモリ装置において、外部からクロックを入力され出力するクロックバッファと、前記アディティブレイテンシが「0」でない場合、リードコマンドまたはライトコマンドに対応する複数の内部コマンド動作のうちの一つの動作をtRCDタイミング前の所定のタイミングに行なうように制御する制御手段を備えてなる。
【選択図】図7
Description
200 … コラムアドレス制御部
300 … コラムプリデコーダ
T1〜T16 … 伝送ゲート
Claims (18)
- アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力され、それぞれのコマンドは複数の内部コマンドの動作により実行される同期式メモリ装置であって、
外部からクロックを入力され出力するクロックバッファと、
前記アディティブレイテンシが0でない場合、リードコマンドまたはライトコマンドに対応する複数の内部コマンド動作のうちの一つの動作を、一般にアクティブコマンド入力から内部コラム動作が行われるまでの時間であるところのtRCDタイミングより前の所定のタイミングに行なうように制御する制御手段と
を備えてなる同期式メモリ装置。 - 請求項1に記載の同期式メモリ装置において、
前記コマンドに対応する内部動作を前記tRCDタイミング前の一つのクロックを基準として前記内部コラム動作を行なう
ことを特徴とする同期式メモリ装置。 - 請求項1に記載の同期式メモリ装置において、
前記複数の内部コマンド動作のうちの一つの動作は、内部コラムアドレスをプリデコードするための制御信号を出力する動作である
ことを特徴とする同期式メモリ装置。 - アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力される同期式メモリ装置であって、
リードコマンドまたはライトコマンドに対応する内部動作を制御するための内部コマンド信号を出力し、前記アディティブレイテンシが0でない場合に前記tRCDタイミング前の所定のタイミングに前記内部コマンド信号を出力するコラムアクティブラッチと、
コラムアドレスを入力されそれをカウントして内部コラムアドレスを出力し、前記アディティブレイテンシが0でない場合は、前記tRCDタイミング前の所定のタイミングに内部コラムアドレスを出力するコラムアドレス制御部と、
前記内部コマンド信号に応答して、前記内部コラムアドレスをプリデコードしたプリデコード信号を出力するコラムプリデコーダと、
前記プリデコード信号をデコードして出力するコラムメインデコーダと
を備えてなる同期式メモリ装置。 - 請求項4に記載の同期式メモリ装置において、
前記tRCDタイミング前の所定のタイミングは、前記tRCDタイミング前の一つのクロック周期を基準とする
ことを特徴とする同期式メモリ装置。 - 請求項4に記載の同期式メモリ装置において、
前記コラムアクティブラッチは、
前記アディティブレイテンシが0である場合に、前記tRCDタイミングに前記内部コマンド信号を出力するための第1コマンド生成部と、
前記アディティブレイテンシが0でない場合は、前記tRCDタイミング前の所定のタイミングに前記内部コマンド信号を出力するための第2コマンド生成部とを備えてなる
ことを特徴とする同期式メモリ装置。 - 請求項6に記載の同期式メモリ装置において、
前記第2コマンド生成部から出力される内部コマンド信号を所定のタイミングよりも短いタイミングだけ遅延させて前記コラムプリデコーダに出力する遅延部をさらに備えてなる
ことを特徴とする同期式メモリ装置。 - 請求項4または請求項6に記載の同期式メモリ装置において、
前記コラムアドレス制御部は、
前記アディティブレイテンシが0である場合に、前記入力されたコラムアドレスを遅延なく前記内部コラムアドレスに出力させる第1アドレス伝送部と、
前記アディティブレイテンシが0でない場合は、前記tRCDタイミング以前の予定されたタイミングに前記コラムアドレスを前記内部コラムアドレスに出力させるための第2アドレス伝送部とを備えてなる
ことを特徴とする同期式メモリ装置。 - 請求項6に記載の同期式メモリ装置において、
前記コラムプリデコーダは、
前記内部コラムアドレスがリペアされたアドレスか否かを判断するためのリペアアドレス比較部と、
前記内部コラムアドレスを入力されてプリデコードするノーマルプリデコーダと、
前記リペアアドレス比較部により前記内部コラムアドレスがリペアされたアドレスである場合、前記内部コラムアドレスに対応して代替されたリペアアドレスをプリデコードするためのリペアプリデコーダとを備え、
前記ノーマルプリデコーダとリペアプリデコーダとは、前記第1コマンド生成部から出力される内部コマンド信号または前記第2コマンド生成部から出力される内部コマンド信号に応答してプリデコード動作を行なう
ことを特徴とする同期式メモリ装置。 - 請求項4に記載の同期式メモリ装置において、
前記コラムプリデコーダは、
前記アディティブレイテンシに対する情報を入力されて、前記アディティブレイテンシが0である場合と0でない場合に、それぞれ互いに異なるタイミングに、前記内部コラムアドレスを入力されてプリデコードしたプリデコード信号を出力する
ことを特徴とする同期式メモリ装置。 - 請求項4に記載の同期式メモリ装置において、
前記コラムアドレス制御部は、
前記アディティブレイテンシが0または1である場合に、前記入力されたコラムアドレスを前記内部コラムアドレスに出力するための第1伝送ゲートと、
クロック信号の遷移ごとに前記コラムアドレスを順次ラッチするために縦続接続された第1ないし第4ラッチと、
前記アディティブレイテンシが2である場合、前記第2ラッチの出力を前記内部コラムアドレスに出力するための第2伝送ゲートと、
前記アディティブレイテンシが3である場合、前記第4ラッチの出力を前記内部コラムアドレスに出力するための第3伝送ゲートとを備えてなる
ことを特徴とする同期式メモリ装置。 - 請求項4に記載の同期式メモリ装置において、
前記コラムアクティブラッチは、
入力されたコマンド信号をデコードして、リードコマンドまたはライトコマンドに対応する信号を生成し出力するための内部コマンドデコーダと、
前記アディティブレイテンシが0または1である場合、前記内部コマンドデコーダから生成された信号を前記内部コマンド信号に出力するための第1伝送ゲートと、
クロック信号の遷移ごとに前記内部コマンドデコーダから生成された信号を順次ラッチするために縦続接続された第1ないし第4ラッチと、
前記アディティブレイテンシが2である場合、前記第2ラッチの出力を前記内部コマンド信号に出力するための第2伝送ゲートと、
前記アディティブレイテンシが3である場合、前記第4ラッチの出力を前記内部コマンド信号に出力するための第3伝送ゲートとを備えてなる
ことを特徴とする同期式メモリ装置。 - アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力されるメモリ装置の駆動方法であって、
ロウアクティブコマンドに対応してロウアクティブ動作を行なうステップと、
アディティブレイテンシが1でない場合、リードコマンドまたはライトコマンドに対応する内部コラム動作を、一般にアクティブコマンド入力から内部コラム動作が行われるまでの時間であるところのtRCDタイミングより前の所定のタイミングから行なうステップと
を含んでなるメモリ装置の駆動方法。 - 請求項13に記載のメモリ装置の駆動方法において、
前記tRCDタイミング前の所定のタイミングは、tRCDタイミング前の一つのクロック周期を基準とする
ことを特徴とするメモリ装置の駆動方法。 - 請求項13に記載のメモリ装置の駆動方法であって、
さらに、前記アディティブレイテンシが0である場合、リードコマンドまたはライトコマンドに対応する内部動作を前記tRCDタイミングから行なうステップを含んでなる
ことを特徴とするメモリ装置の駆動方法。 - アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力されるメモリ装置の駆動方法であって、
ロウアクティブコマンドに対応してロウうアクティブ動作を行なうステップと、
アディティブレイテンシが1以上である場合、リードコマンドまたはライトコマンドに対応する内部コマンド信号を、一般にアクティブコマンド入力から内部コラム動作が行われるまでの時間であるところのtRCDタイミングより前の所定のタイミングに生成するステップと、
アディティブレイテンシが1以上である場合、コラムアドレスをカウントした内部コラムアドレスを前記tRCDタイミング前の所定のタイミングに生成するステップと、
前記内部命令語信号に応答して前記内部コラムアドレスをプリデコードするステップと、
前記プリデコードされた信号をデコードするステップと
を含んでなる同期式メモリ装置の駆動方法。 - 請求項16に記載のメモリ装置の駆動方法において、
前記tRCDタイミング前の所定のタイミングは、tRCDタイミングの前の一つのクロックを基準とする
ことを特徴とするメモリ装置の駆動方法。 - 請求項16に記載のメモリ装置の駆動方法であって、
さらに、前記アディティブレイテンシが0である場合、リードコマンドまたはライトコマンドに対応する内部コマンド信号を前記tRCDタイミングに生成するステップを含んでなる
ことを特徴とするメモリ装置の駆動方法。
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