JP2005182973A - アクセスタイムを短縮できる半導体メモリ装置 - Google Patents

Abstract

【課題】
従来の構造をそのまま用いながらもアドレスアクセスタイムを短縮できるメモリ装置を提供する。
【解決手段】
アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力され、それぞれのコマンドは複数の内部コマンドの動作により実行される同期式メモリ装置において、外部からクロックを入力され出力するクロックバッファと、前記アディティブレイテンシが「０」でない場合、リードコマンドまたはライトコマンドに対応する複数の内部コマンド動作のうちの一つの動作をtRCDタイミング前の所定のタイミングに行なうように制御する制御手段を備えてなる。
【選択図】図７

Description

この発明は、半導体メモリ装置に関し、特にアドレスアクセスタイム(Address Access time)（以下、「tAA」という)を短縮できるメモリ装置に関する。

半導体メモリ装置は、集積度の増加とともにその動作速度の向上のために、改善されつつある。動作速度の向上を図るために、メモリチップの外部から与えられるクロックと同期して動作できる、いわゆる同期式(synchronous)メモリ装置が登場した。最初に提案されたのは、メモリ装置の外部からのクロックの立上りエッジに同期して一つのデータピンでクロックの１周期の間に一つのデータを入出力する、いわゆるＳＤＲ(single data rate)同期式メモリ装置である。

しかし、ＳＤＲ同期式メモリ装置も高速動作を要するシステムの速度を満足させるには不充分であり、そのため、１クロック周期の間に二つのデータを処理する方式のＤＤＲ(double data rate)同期式メモリ装置が提案された。ＤＤＲ同期式メモリ装置の各データピンからは、外部から入力されるクロックの立上りエッジと立下りエッジのそれぞれに同期して連続的に二つのデータが入出力されるが、これは、クロックの周波数を増加させなくても従来のＳＤＲ同期式メモリ装置に比べて、少なくとも２倍以上の帯域幅を具現することができ、その分、高速動作が可能となる。

一方、動作クロックに同期して動作する同期式メモリ装置を動作させるために、従来のメモリ装置にはなかった新たな幾つかの動作概念が追加された。例えば、ＣＡＳレイテンシ(CAS latency)、バースト長、アディティブレイテンシ(additive latency)等が挙げられる。

ＣＡＳレイテンシは、リードコマンドまたはライトコマンドの命令がメモリ装置に入力されてから、外部にデータが出力されるまでの動作クロック数（メモリアクセス時間）であり、バースト長は、一回のデータアクセスにより連続して出力されるデータの数をいう。

アディティブレイテンシは、ＤＤＲメモリ装置に導入される概念であって、メモリ装置がアクティブ状態の後、リードコマンドまたはライトコマンドの命令が入力されたタイミングからtRCD(RAS-to-CAS delay)までのクロック数をいう。同期式メモリ装置は、データアクセスのために、通常、アクティブコマンド、リード/ライトコマンド、プリチャージコマンドを入力されるが、アディティブレイテンシは、リード/ライトコマンドを決められたタイミングよりどれだけ早く受けるかを表す待ち時間である。

例えば、アディティブレイテンシが「２」であるとしたら、メモリ装置にリードまたはライトコマンドが入力されてから２クロック周期後に、その入力された命令に対する動作を行なう。アディティブレイテンシのない初期の同期式メモリ装置の場合は、アクティブコマンドが入力されてから、tRCDだけ動作クロックが経過した後に、リードまたはライトコマンドが入力されて、それに対応するメモリアクセス動作を行なう。

しかし、アディティブレイテンシのある同期式メモリ装置の場合は、アクティブコマンドが入力されてから、tRCDだけ動作クロックが経過しなくても、予めアディティブレイテンシだけ早いタイミングにリードまたはライトコマンドが入力される。

図１は、従来技術に係る半導体メモリ装置の構成を示すブロック線図であって、特にリードコマンドに関連して動作するブロックを中心に示したものである。

図１を参照すると、従来技術に係るメモリ装置は、アクティブコマンド信号Active、リードコマンド信号READ、ライトコマンド信号WRITE等のコマンド信号Commandを入力されて、それらをデコードし、ロウアドレスに関するコマンド信号であるロウコマンド信号Com_Rowと、コラムアドレスに関するコマンド信号であるコラムコマンド信号Com_Colとを出力する命令デコーダ(instruction decoder)１０と、アドレス信号Addressを入力されてそれをバッファリングして出力するアドレスバッファ部２０と、バッファリングされたアドレスをラッチした後にコラムアドレスAdd_ColとロウアドレスAdd_Rowとに分離して出力するアドレスレジスタ２１と、ロウコマンド信号Com_Rowに応答してロウアドレスAdd_Rowをプリデコードし、プリデコード信号Row_Preを出力するロウプリデコーダ３１と、プリデコード信号Row_Preをデコードして出力するためのロウデコーダ３２と、コラムコマンド信号Com_Col及びアディティブレイテンシALに応答してリードまたはライト動作に関する内部制御信号である内部コマンド信号Com_intを出力するコラムアクティブラッチ１１と、コラムアドレスAdd_Colを入力されてラッチし、それをカウントして内部コラムアドレスCol_intを出力するコラムアドレス制御部４１と、内部コラムアドレスCol_intをプリデコードしてプリデコード信号Col_Preを出力するコラムプリデコーダ４２と、プリデコード信号Col_PreをデコードしてYi信号を出力するコラムデコーダ４３と、複数の単位セルをそれぞれ備える４個のバンク（バンク０〜バンク３)と、バンクの単位セルに記憶されたデータ信号を読み取り増幅するためのセンスアンプ部と、センスアンプ部により読み取られ増幅されたデータをプリフェッチするためのプリフェッチ部７０と、プリフェッチされたデータを出力するためのデータ出力バッファ８０とを備えてなる。

さらに、メモリ装置は、データストローブ信号DQSを出力するためのＤＱＳバッファ９０と、ディレイロックされたクロックを出力するディレイロックループ６０と、メモリ装置の複数の動作に関するセット信号を記憶するモードレジスタ５０とを備えて構成されている。

データストローブ信号DQSは、ＤＤＲメモリ装置である場合に用いる信号であって、データが出力されるタイミングに同期してクロックで刻まれて出力される信号である。ディレイロックループ６０は、データが外部からメモリ装置に入力される外部動作クロックに正確に同期されて出力できるようにディレイロックされた内部動作クロックを出力する回路である。モードレジスタ５０は、バースト長またはアディティブレイテンシ等の情報を保持するためのものである。ここで、信号BSは、バンク選択信号である。図１には一つのデコーダのみを示してあるが、同期式メモリ装置の場合、実際は、各バンクごとにロウデコーダとコラムデコーダを備えていて、入力されたアドレスによって選択されたバンクに対応するロウデコーダとコラムデコーダを選択するようになっている。

また、コラムアドレス制御部４１は、コラムアドレスを入力されて、バースト長及びデータ出力モード（×４、×８、×１６)に応じて内部コラムアドレスCol_intを出力し、例えば、ＤＤＲメモリの場合は、偶数番データと奇数番データによってコラムアドレスをカウントして内部コラムアドレス信号を出力する役割をする。

図２は、図１に示すメモリ装置においてコラムアドレスに関連するブロックの構成をより詳細に示すブロック線図である。

図２を参照すると、コラムプリデコーダ４２は、コラムアドレスをプリデコードするためのプリデコーダ４２−１と、リペアされたアドレスを比較するリペアアドレス比較部４２−１とを含んで構成されている。コラムプリデコーダ４２−１は、コラムアクティブラッチ１１から出力される内部コマンド信号Com_intに応答して内部コラムアドレスCol_intをプリデコードするものであるが、リペアアドレス比較部４２−２は、内部コラムアドレスCol_intを入力されてリペアされたアドレスか否かを比較する。内部コラムアドレスCol_intがリペアされていないアドレスであれば、ノーマルプリデコーダで内部コラムアドレスCol_intをプリデコードしてプリデコード信号Col_Preを出力する。一方、リペアアドレス比較部４２−２の比較結果によりリペアされたアドレスと判断されれば、リペア用プリデコーダでプリデコードしてプリデコード信号Col_Preを出力する。メモリ装置は、通常、製造工程上で発生するエラーに備えて余分の予備セルをさらに備えており、エラーが見つかったセルをリペア工程で予備セルに替える工程を行う。実際の動作においては、リペアされたアドレスが入力されると、別途のデコーディングをして、代替された予備セルでデータアクセスがなされるようにしている。

図３は、図１に示すコラムアドレス制御部４１の一部の構成を示す回路図である。

図３を参照すると、コラムアドレス制御部４１は、直列接続された複数のラッチ４１−１〜４１−６を備えていて、対で入力されたコラムアドレス信号Add_Colおよび/Add_Colが、クロック信号CLK_DELAYに同期して直列接続された複数のラッチ４１−１〜４１−６6に順次伝達されるようになっている。（なお、同名称の対信号のうち、信号名の先頭に記号「/」が付された信号は、「/」が付されていない信号の反転信号である。）伝達されるコラムアドレスは、二つのラッチごとに伝送ゲートＴ２〜Ｔ４を介して出力されるようになっている。伝送ゲートＴ１〜Ｔ４は、アディティブレイテンシ信号AL0〜AL3によって選択的にターンオンされて、コラムアドレス制御部４１内でコラムアドレス信号がラッチされるタイミングを決定する。

例えば、アディティブレイテンシが「２」である場合に、伝送ゲートＴ３がターンオンされて、入力されたアドレス信号Add_Colおよび/Add_Colが四つのラッチ４１−１〜４１−４により順次ラッチされてから内部コラムアドレスパッドにコラムアドレス信号Col_intとして出力される。四つのラッチ４１−１〜４１−４を通過する間がクロックの２周期分の時間長に該当するが、アディティブレイテンシが「２」である場合は、入力されたアドレスが一旦ラッチされてから２クロック周期以降にコラムプリデコーダ４２に出力されなければならないためである。もし、アディティブレイテンシが「０」である場合には、遅延なく直ちにアドレスが出力されなければならないため、伝送ゲートＴ１がターンオンされるようになっている。

図４は、図１に示すコラムアクティブラッチ１１の一部の構成を示す回路図であって、特に内部コマンド信号Com_intを出力するための部分の回路図である。

図４を参照すると、コラムアクティブラッチ１１は、直列接続された複数のラッチ１１−１〜１１−６を備えてリードコマンドに対応する信号rdを順次ラッチして伝達する。各ラッチの出力は、伝送ゲートＴ６〜Ｔ８を介して内部コマンド信号パッドに内部コマンド信号Com_intとして出力されるが、伝送ゲートＴ６〜Ｔ８は、アディティブレイテンシによって選択的にターンオンされてコラムアクティブラッチ１１の回路内でリードコマンドに対する信号rdがラッチされるタイミングを決定する。もし、アディティブレイテンシが「０」である場合は、伝送ゲートＴ５がターンオンされて、遅延なく内部コマンド信号Com_intを内部コマンドパッドに出力する。

ここで、リードコマンドに対応する信号rdは、ＣＡＳ信号CAS_DELAY、ＲＡＳ信号RAS_DELAY、チップ選択信号CS_DELAY、ライトイネーブル信号WE_DELAY等を組み合わせてリードコマンドを実行させるために、コラムアドレス制御部４１の内部で生成される信号である。

図５は、アディティブレイテンシが「０」である場合の、図１に示すメモリ装置のリード動作を示す動作タイミング波形図である。

図５に示す動作タイミング波形図は、ＣＡＳレイテンシが５クロックで、tRCDが５クロックで、プリチャージコマンドもtRCD後に５クロックで、バースト長は８で、１クロックの周期は３ｎｓである場合を示している。アディティブレイテンシは、「０」である場合を示している。

メモリ装置が１回のデータリード動作をするためには、アクティブコマンド信号ACTと、リードコマンド信号READと、プリチャージコマンド信号PREを順に入力されなければならない。アクティブコマンドACTにより、メモリ装置は、ロウアドレスを入力されてワード線をアクティブレベルにし、アクティブになったワード線に対応する複数の単位セルのデータを読み取り増幅させる。次いで、リードコマンドREADによりコラムアドレスを入力されてプリデコーディングとデコーディングを行ない、読み取られ増幅された複数のデータのうちからアクセスされるデータを選択して外部に出力させる。次いで、プリチャージコマンドPREにより、読み取られ増幅されたデータを除去する。

したがって、リードコマンドREADに対する動作は、アクティブコマンドACT以降にtRCDだけのクロック数後に実行されるが、このタイミングからコラムアクティブラッチ１１が動作して、リードコマンドREADに対応する動作を制御するための内部コマンド信号Com_intを生成して出力する。

次いで、コラムアドレス制御部４１と、コラムプリデコーダ４２が動作してプリデコード信号Col_Preを生成して出力し、コラムデコーダ４３は、プリデコード信号Col_PreをデコードしてYi信号を出力する。センスアンプ部は、読み取られ増幅されているデータのうちからYi信号により選択されたデータを出力する。

図５には、アクティブコマンド後にtRCDに該当する５クロックが経過してから入力されたリードコマンドREADに対応して内部コマンド信号Com_intが生成され、内部コマンド信号Com_intによりYi信号が生成され、Yi信号とデータ経路制御信号DPCによりデータが出力されることを示している。ここで、データ経路制御信号DPCは、内部コマンド信号Com_intに応答してデータが決められたタイミング（ＣＡＳレイテンシが５であるため、５番目のクロックパルス周期以降）に出力されるようにプリフェッチ部７０とデータ出力バッファ部８０を制御するための複数の制御信号を一つに示したものである。

図５に示すように、アディティブレイテンシが「０」である場合は、アディティブレイテンシがなかった同期式メモリ装置と同様にアクティブコマンドが入力されてからtRCDだけのクロック周期が経過した後にリードコマンドを入力されて、それに対応する動作を行う。

図６は、アディティブレイテンシが「１」である場合の、図１に示すメモリ装置のリード動作を示す動作タイミング波形図である。

図６に示すように、アディティブレイテンシが「１」である場合は、リードコマンドREADがtRCDに該当するタイミングに入力されるのではなく、アディティブレイテンシだけ早いタイミングにリードコマンドREADが入力される。図６では、アディティブレイテンシが「１」であるため、tRCDの５クロックよりも１クロックだけ前にリードコマンドREADが入力されている。

アディティブレイテンシを設ける理由は、メモリ装置を制御するチップセットがメモリ装置で決められたタイミングより前に予めリードコマンドを出力し、その残りの間に他の動作を行なうことができるようにするためである。しかし、メモリ装置から見れば、アディティブレイテンシによって動作速度がより速くなる効果はない。

一方、技術の更なる発展に伴い、メモリ装置は、より高速の動作を要求されるようになった。メモリ装置の動作速度を向上させるためには、クロック周波数を高めることが最も手軽な方法である。

しかし、メモリ装置は、基本的に、アドレスを入力されデコードして単位セルを選択するのに必要な時間と、選択された単位セルのデータを外部に出力するのに必要な時間がかかる。したがって、クロック周波数が高くなると、クロック周波数ごとに入力されたアドレスを処理してアドレスを出力できなくなるため、複数のクロックに分けて一回のデータアクセスを行わなければならない。

アドレス信号によりメモリセルにアクセスして記憶データを読み出すのに要する処理時間をアドレスアクセスタイムtAAというが、現在の技術におけるアドレスアクセスタイムtAAは、大体１５ｎｓ程度である。したがって、もし、２００ＭＨｚで動作するメモリ装置の場合は、動作クロックの１周期が５ｎｓになり、アドレスアクセスタイムtAAのために約３クロックを待たなければならない。

つまり、アドレスアクセスタイムtAAは、アドレスを入力されてデコードしバンクに備えられる複数の単位セルのうちから対応する単位セルを選択するまでの時間をいうが、アドレスアクセスタイミングtAAを短縮させるためには駆動電圧を高くするか、メモリ装置の回路を構成するＭＯＳトランジスタの物性的特性を向上させなければならない。

しかし、駆動電圧を高くすると、アドレスアクセスタイムtAAは短縮できるが、消費電力が増加して低電圧半導体メモリ装置への適用はできなくなる。また、回路を構成する基本構成素子であるＭＯＳトランジスタの物性的特性を高めるには、長期間の開発期間が必要であり、現在の半導体技術でＭＯＳトランジスタの物性的特性を高めることは決して容易ではない。
米国特許第６，１８５，６４４号Ｂ１明細書 米国特許第６，５４６，４７４号Ｂ１明細書

この発明は、上記した問題点に鑑みてなされたものであって、その目的とするところは、従来の構造をそのまま用いながらも、アドレスアクセスタイムを短縮できるメモリ装置を提供することにある。

上記目的を達成するために、この発明に係る同期式メモリ装置は、アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力され、それぞれのコマンドが複数の内部コマンド動作により実行される同期式メモリ装置において、外部からクロックを入力され出力するクロックバッファと、前記アディティブレイテンシが０でない場合、リードコマンドまたはライトコマンドに対応する複数の内部コマンド動作のうちの一つの動作を、一般にアクティブコマンド入力から内部コラム動作が行われるまでの時間であるところのtRCDタイミングより前の所定のタイミングに行なうように制御する制御手段とを備えてなることを特徴とする。

また、この発明に係る同期式メモリ装置は、アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力される同期式メモリ装置において、リードコマンドまたはライトコマンドに対応する内部動作を制御するための内部コマンド信号を出力し、前記アディティブレイテンシが０でない場合に、tRCDタイミング前の所定のタイミングに前記内部コマンド信号を出力するコラムアクティブラッチと、コラムアドレスを入力されカウントして内部コラムアドレスを出力し、前記アディティブレイテンシが０でない場合は、前記tRCDタイミング前の所定のタイミングに内部コラムアドレスを出力するコラムアドレス制御部と、前記内部命令語信号に応答して、前記内部コラムアドレスをプリデコードしたプリデコード信号を出力するコラムプリデコーダと、前記プリデコード信号をデコードして出力するコラムメインデコーダとを備えてなることを特徴とする。

また、この発明に係るメモリ装置の駆動方法は、アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力されるメモリ装置の駆動方法において、ロウアクティブコマンドに対応してロウアクティブ動作を行なうステップと、アディティブレイテンシが１でない場合、リードコマンドまたはライトコマンドに対応する内部コラム動作をtRCDタイミング前の所定のタイミングから行なうステップとを含んでなることを特徴とする。

また、この発明に係る同期式メモリ装置の駆動方法は、アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力されるメモリ装置の駆動方法において、ロウアクティブコマンドに対応してロウアクティブ動作を行なうステップと、アディティブレイテンシが１以上である場合、リードコマンドまたはライトコマンドに対応する内部コマンド信号をtRCDタイミング前の所定のタイミングに生成するステップと、アディティブレイテンシが１以上である場合、コラムアドレスをカウントした内部コラムアドレスを前記tRCDタイミング以前の所定のタイミングに生成するステップと、前記内部コマンド信号に応答して前記内部コラムアドレスをプリデコードするステップと、前記プリデコードされた信号をデコードするステップとを含んでなることを特徴とする。

この発明によれば、アディティブレイテンシを有する同期式メモリ装置のアドレスアクセスタイミングを短縮でき、メモリ装置の動作速度を向上させることができるという効果を奏する。

特に、この発明は、入力されたコマンドとアドレスをtRCDタイミングより１クロック周期前のタイミングから内部コラム動作を行なうようにすることによって、従来の同期式メモリ装置の構造を大部分そのまま用いることができ、各構成回路の特性を変化しなくてもアドレスアクセスタイミングを短縮させることができる。

また、この発明によりＤＤＲ同期式メモリ装置のアドレスアクセスタイミングtAAが１２ｎｓとなる製品を供給できるようになった。

さらに、この発明によれば、メモリ装置の各回路部分が従来に比べて動作上のマージンを多く確保できるため、より安定した動作ができ、これによってメモリ装置の収率の向上が可能となる。

以下、この発明の最も好ましい実施の形態を添付する図面を参照して説明する。

図７は、この発明によるメモリ装置の好ましい実施の形態の構成を示すブロック線図である。

図７を参照すると、この実施形態に係るメモリ装置は、コマンド信号Commandを入力されて、それをデコードし、ロウアドレスに関連するコマンド信号であるロウコマンド信号Com_Rowと、コラムアドレスに関連するコマンド信号であるコラムコマンド信号Com_colとを出力する命令デコーダ(instruction decoder)１０と、アドレス信号Addressを入力されバッファリングして出力するアドレスバッファ部20と、バッファリングされたアドレスをラッチしてからコラムアドレスAdd_ColとロウアドレスAdd_Rowとに分離して出力するアドレスレジスタ２１と、ロウコマンド信号Com_Rowに応答してロウアドレスAdd_Rowをプリデコードしてプリデコード信号Row_Preを出力するロウプリデコーダ３１と、プリデコード信号Row_Preをデコードして出力するためのロウデコーダ３２と、複数の単位セルをそれぞれ備える４個のバンク（バンク０〜バンク３）と、バンクの単位セルに記憶されているデータ信号を読み取り増幅するためのセンスアンプ部と、センスアンプ部により読み取られ増幅されたデータをプリフェッチするためのプリフェッチ部７０と、プリフェッチされたデータを出力するためのデータ出力バッファ８０と、リードまたはライト命令に対応する内部動作を制御するための内部コマンド信号Com_intを出力し、アディティブレイテンシが０でない場合は、tRCDタイミング以前の所定のタイミングに内部コマンド信号Com_intを出力するコラムアクティブラッチ１００と、コラムアドレスAdd_Colを入力され、カウンティングして内部コラムアドレスCol_intを出力し、アディティブレイテンシが０でない場合は、tRCDタイミング以前の所定のタイミングに内部コラムアドレスCol_intを出力するコラムアドレス制御部２００と、内部コマンド信号Com_intに応答して内部コラムアドレスCol_intをプリデコードしたプリデコード信号Col_Preを出力するコラムプリデコーダ３００と、プリデコード信号Col_PreをデコードしてYi信号を出力するコラムデコーダ４３とを備えて構成されている。さらに、メモリ装置は、データストローブ信号DQSを出力するためのＤＱＳバッファ９０と、ディレイロックされたクロックを出力するディレイロックループ６０と、メモリ装置の動作に関するセット信号を記憶するモードレジスタ５０とを備えている。

ここで、tRCDタイミング以前の所定のタイミングとは、tRCDタイミング前のクロックの１周期を基準として設定した時間である。また、tRCDタイミングとは、メモリ装置がアクティブコマンドを入力されてアクティブ関連動作が行われてからリードコマンドまたはライトコマンドに対応する内部コラム動作を行なうまでの時間をいう。

さらに、アクティブ状態とは、ワード線をアクティブ化させ、アクティブになったワード線に対応する単位セルのデータを読み取り増幅する動作のことをいい、アクティブ関連動作が完了してからリードコマンドまたはライトコマンドに対応する内部コラム動作が行われるが、前述したtRCDタイミングはアクティブコマンド後にリードコマンドまたはライトコマンドに対応する内部コラム動作が行われるまでの時間をいう。

また、図７のコラムアクティブラッチ１００から出力される内部コマンド信号Com_int(1)と、コラムアドレス制御部２００から出力される内部コラムアドレス信号Col_int(1)と、プリデコーダ３００から出力されるプリデコード信号Col_Pre(1)は、アディティブレイテンシが「０」である場合に出力される信号であり、一方、コラムアクティブラッチ１００から出力される内部コマンド信号Com_int(2)とコラムアドレス制御部２００から出力される内部コラムアドレスCol_int(2)と、プリデコーダ３００から出力されるプリデコード信号Col_Pre(2)は、アディティブレイテンシが「０」でない場合、すなわち、１、２、３3、…等である場合に出力される信号である。

ここで、コラムアクティブラッチ１００とコラムアドレス制御部２００とプリデコーダ３００に１本の出力線が備えられ、アディティブレイテンシが「０」である場合と「０」でない場合、互いに異なるタイミングにそれぞれの前記の信号Com_int(1)、Col_int(1)、Col_Pre(1)、Com_int(2)、Col_int(2)、Col_Pre(2)を出力することができる。

また、コラムアクティブラッチ１００とコラムアドレス制御部２００とプリデコーダ３００がそれぞれ２本の出力線を備え、アディティブレイテンシが「０」である場合の出力信号Com_int(1)、Col_int(1)、Col_Pre(1)と、アディティブレイテンシが「０」でない場合の出力信号Com_int(2)、Col_int(2)、Col_Pre(2)とを区分して出力することもできる。

図８Ａは、図７に示すメモリ装置において、コラムアドレスに関連するブロック１００、２００、３００の構成の一例をより詳細に示すブロック線図であって、特に、コラムアクティブラッチ１００で２本の出力線を介してアディティブレイテンシが「０」である場合の出力信号Com_int(1)と、アディティブレイテンシが「０」でない場合の出力信号Com_int(2)とを区分して出力することを示している。

図８Ａを参照すると、コラムアクティブラッチ１００は、アディティブレイテンシが「０」である場合にtRCDタイミングに内部コマンド信号Com_int(1)を出力するための第１コマンド生成部１１０と、アディティブレイテンシが「０」でない場合にtRCDタイミング前の所定のタイミングに内部コマンド信号Com_int(2)を出力するための第２コマンド生成部１２０とを備える。

また、第２コマンド生成部１２０から出力される内部コマンド信号Com_int(2)をtRCDタイミング以前の所定のタイミングよりも短い時間、すなわち１クロック周期よりも短い時間だけ遅延させてコラムプリデコーダ３００に出力する遅延部４００をさらに備える。例えば、１クロック周期を３ｎｓであるとすれば、遅延部４００が遅延させる時間は、１クロック周期よりも短い時間である１ｎｓ程度だけ遅延させることができるが、この実施形態ではtRCDタイミングよりも１クロック周期分だけ早く内部コラム動作を行なうため、３ｎｓだけ早く内部コラム動作が行なわれる。

このとき、確保した３ｎｓ程度の余裕時間により、コラムプリデコーダ３００で動作上のマージンを与えることができるが、遅延部を備えてコラムプリデコーダ３００に入力される内部コマンド信号Com_intを遅延させて入力することによって、コラムプリデコーダにおけるタイミングエラーを減らすことができる。また、このときに確保した３ｎｓ程度の余裕時間をデータ伝送におけるタイミングエラー及びアクセスタイム(tAC)の改善等に活用すれば、全体的な動作に余裕が生じ、メモリ装置が全体的に安定した動作ができ、これによってメモリ装置の収率を向上させることができる。

従来は、動作周波数とその他のスペックを合わせるために、メモリ装置の各回路部分に動作上のマージンが殆どない状態に設計されているが、この実施形態によって３ｎｓ程度確保された余裕時間を最もマージンのない回路部分に用いれば、より安定したメモリ装置を製造することができる。

また、コラムアドレス制御部２００は、アディティブレイテンシが「０」である場合に、コラムアドレスAdd_Colを遅延なく内部コラムアドレスCol_int(1)に出力させる第１アドレス伝送部２１０と、アディティブレイテンシが「０」でない場合に、tRCDタイミング前の所定のタイミングにコラムアドレスAdd_Colを内部コラムアドレスCol_int(2)として出力させるための第２アドレス伝送部２２０とを備える。

コラムプリデコーダ３００は、内部コラムアドレスCol_int(1)またはCol_int(2)がリペアされたアドレスか否かを判断するためのリペアアドレス比較部３２０と、内部コラムアドレスCol_int(1)、Col_int(2)を入力されてプリデコードするノーマルプリデコーダ３１０と、リペアアドレス比較部３２０により内部コラムアドレスCol_int(1)、Col_int(2)がリペアされたアドレスである場合、内部コラムアドレスCol_int(1)、Col_int(2)に対応して代替されたリペアアドレスをプリデコードするためのリペアプリデコーダ３１２を備え、ノーマルプリデコーダ３１１とリペアプリデコーダ３１２は、第１コマンド生成部１１０から出力される内部コマンド信号Com_int(1)または第２コマンド生成部１２０から出力される内部コマンド信号Com_int(2)に応答してプリデコードを行う。

図８Ｂは、図７に示すメモリ装置においてコラムアドレスに関連するブロック１００、２００、３００の構成の他の形態例を示したものであって、コラムアクティブラッチでは１本の出力線を介してアディティブレイテンシが「０」である場合の出力信号Com_int(1)と、アディティブレイテンシが「０」でない場合の出力信号Com_int(2)を出力するものである。この場合は、コラムプリデコーダ３００にアディティブレイテンシALに対する情報を入力しなければならない。

図８Ｂに示すように、内部コマンド信号Com_int(1)、Com_int(2)を１本の信号線で入力することができるが、この場合のコラムプリデコーダ３００は、アディティブレイテンシALに対する情報を入力されて、アディティブレイテンシが「０」である場合と「０」でない場合に、それぞれ互いに異なるタイミングにプリデコード信号Col_Pre(1)、Col_Pre(2)を出力する。

図９〜図１１は、この実施形態に係る同期式メモリ装置の動作を示すタイミング波形図である。

以下、図９〜図１１を参照して、この実施形態に係るメモリ装置の動作を説明する。この実施形態に係るメモリ装置は、アディティブレイテンシが「０」である場合と「０」でない場合に互いに異なるタイミングに内部コマンド信号Com_int(1)、Com_int(2)を生成する。アディティブレイテンシが「０」である場合は、従来のようなタイミングであるtRCDタイミングに内部コマンド信号Com_int(1)を生成して出力し、アディティブレイテンシが「０」でない場合は、tRCDタイミングよりも１クロック周期分だけ前を基準点として内部コマンド信号Com_int(2)が生成されて出力される。したがって、アディティブレイテンシが「０」がでない場合は、およそ１クロック周期に該当する時間だけ普通より早く内部コマンド信号Com_int(2)が生成される。

回路の簡便性のために、tRCDタイミングより１クロック周期前を基準点として動作させているが、場合によってはそれぞれのアディティブレイテンシに応じて互いに異なるタイミングに動作させることもできる。例えば、アディティブレイテンシが「２」以上である場合、tRCDタイミングよりも２クロック周期前を基準点として内部コマンド信号を生成することができる。

図９は、アディティブレイテンシが「１」である場合、図７に示すメモリ装置のリード動作を示す動作タイミング波形図である。

図９に示すように、アディティブレイテンシが「１」である場合は、tRCDタイミングより１クロック分だけ前に入力されるリードコマンドREADに対応して内部コマンド信号Com_intをtRCDタイミングまで待ってから生成するのではなく、リード命令READに対応して直ちに生成するのである。したがって、およそ１クロック周期程度の時間だけ早く内部コマンド信号Com_intが生成される。また、図では省略しているが、コラムアドレス制御部２００もtRCDタイミングより１クロック分早く入力されたコラムアドレスAdd_Colを遅延なく直ちに内部コラムアドレスCol_int(2)として生成して、コラムプリデコーダ３００に出力する。したがって、コラムプリデコーダ３００は、従来に比べてより早いタイミングに内部コマンド信号Com_intに応答して内部コラムアドレスCol_int(2)をプリデコードしてコラムデコーダ４３に出力する。

次いで、コラムデコーダ４３は、プリデコードされた信号Col_Preを入力されてそれをデコードして、ビット線を選択するためのYi信号を出力する。センスアンプ部に読み取られ増幅された複数のデータのうちからYi信号により選択されたデータがプリフェッチ部７０に出力され、プリフェッチ部７０に入力されたデータは、データ出力バッファ８０を介して外部に出力される。このとき、内部コマンド信号Com_intにより生成されたデータ経路制御信号DPCにより、プリフェッチ部７０とデータ出力バッファ８０が制御される。

したがって、この実施形態に係るメモリ装置は、内部コラム動作を従来よりも１クロック分早く行なうことができ、これは入力されたコラムアドレスをプリデコーディング及びデコーディングするにあたって、より速くできることを意味する。すなわち、アドレスアクセスタイミングtAAがおよそ１クロック周期程度短縮する効果が得られる。

図１０は、アディティブレイテンシが「３」である場合の、図７に示すメモリ装置のリード動作を示す動作タイミング波形図である。

図１０に示すように、アディティブレイテンシが「３」である場合は、tRCDタイミングより３クロック分だけ前にリードコマンドREADが入力されるが、従来の場合は、入力されたリードコマンドREADを３クロック周期の間ラッチさせてから内部コマンド信号Com_intを生成して出力する。しかし、この実施形態に係るメモリ装置では、２クロック周期時間の間のみラッチさせた後である、tRCDタイミングより前の１つのクロックを基準として内部コマンド信号Com_intを生成して出力する。以降の動作は、図９に示す動作タイミング波形についての説明のような動作を行なう。ここでも、内部コラム動作を従来より１クロック分だけ前に行なうため、従来よりもアドレスアクセスタイミングtAAを１クロック分短縮することができる。

図１１は、従来技術に係るメモリ装置とこの発明に係るメモリ装置とのアドレスアクセスタイミングを比較して示した動作タイミング波形図であって、ＣＡＳレイテンシが「５」である場合を示している。

図１１を参照すると、従来技術に係る同期式メモリ装置の内部から生成される内部コマンド信号Com_intに比べて、この実施形態に係る同期式メモリ装置の内部から生成される内部コマンド信号Com_intが、およそ１クロック周期程度前に生成されることが分かる。それによって、プリデコード信号Col_PreとYi信号も、その分だけ早いタイミングに生成される。

したがって、データが外部に出力されるタイミングは、従来技術に係る同期式メモリ装置とこの実施形態に係る同期式メモリ装置とが同じであるとしても、内部的にアドレスをデコードする処理時間においては、この実施形態に係るメモリ装置の方がより大きいマージンを確保できることが分かる。ここで、Gioは、データが伝達されるグローバルビットラインに印加される期間をいい、RDOとDOは、データの出力部に止まる期間をいう。従来技術では最大１５ｎｓのアドレスアクセスタイミングtAAを有する同期式メモリ装置を開発することが可能であったが、この発明によって１２ｎｓのアドレスアクセスタイミングtAAを有するメモリ装置を開発することが可能となった。

図１２は、図７に示すコラムアドレス制御部２００を実際に回路化した例の回路構成を示す回路図であって、特にアディティブレイテンシが「０」から「３」までの場合を示している。

図１２を参照すると、コラムアドレス制御部２００は、アディティブレイテンシが「０」または「１」である場合に、AL0、AL1に応答して、コラムアドレスAdd_Colを遅延なく内部コラムアドレスCol_intに出力するための伝送ゲートＴ９と、クロック信号の遷移ごとにコラムアドレスAdd_Col、/Add_Colを順次ラッチするために直列接続された第１〜第４ラッチ２１０〜２４０と、アディティブレイテンシが「２」である場合に、AL2に応答して第２ラッチ２２０の出力を内部コラムアドレスCol_intに出力するための伝送ゲートＴ１０と、アディティブレイテンシが「３」である場合に。AL3に応答して、第４ラッチ２４０の出力を内部コラムアドレスCol_intに出力するための伝送ゲートＴ１１とを備える。

図１２に示すように、アディティブレイテンシが「０」または「１」である場合は、入力されたコラムアドレスAdd_Colは、伝送ゲートＴ９によりラッチされず、直ちに内部コラムアドレスCol_intに伝達される。アディティブレイテンシが「２」である場合には、コラムアドレスAdd_Colがラッチ２１０、２２０によりクロック信号の１周期の期間ラッチされてから伝送ゲートＴ１０により内部コラムアドレスCol_intに伝達される。アディティブレイテンシが「３」である場合には、コラムアドレスAdd_Colがラッチ２１０、２２０、２３０、２４０によりクロック信号の２周期の期間ラッチされてから伝送ゲートＴ１１により内部コラムアドレスCol_intに伝達される。したがって、図１２に示すコラムアドレス制御部２００は、コラムアドレスAdd_Colを入力されてtRCDタイミングより１クロック周期だけ前のタイミングに内部コラムアドレスCol_intとして出力できる。

図１３は、図７に示すコラムアクティブラッチ１００の一例を示す回路図であって、特に内部コマンド信号Com_intを出力するための回路図である。

図１３を参照すると、コラムアクティブラッチ１００は、入力されたコマンド信号をデコードしてリードコマンドに対応する信号rdを生成して出力するための内部コマンドデコーダ１５０0と、アディティブレイテンシが「０」または「１」である場合に内部コマンドデコーダ１５０から生成された信号rdを内部コマンド信号Com_intに出力するための伝送ゲートＴ１２と、クロック信号の遷移ごとに内部コマンドデコーダ１５０から生成された信号cdを順次ラッチするために直列接続された第１〜第４ラッチ１１０〜１４０と、アディティブレイテンシが「２」である場合にAL2に応答して第２ラッチ１２０の出力を内部コマンド信号Com_intに出力するための伝送ゲートＴ１３と、アディティブレイテンシが「３」である場合にAL3に応答して第４ラッチ１４０の出力を内部コマンド信号Com_intに出力するための伝送ゲートＴ１４とを備えてなる。

図１３に示すように、内部コマンドデコーダ１５０では、ＣＡＳ信号CAS_DELAY、ＲＡＳ信号RAS_DELAY、チップ選択信号CS_DELAY、ライトイネーブル信号WE_DELAY等を組み合わせて、入力されたリードコマンドに対応する信号rdを生成し、生成された信号rdは、縦続接続されたラッチ１１０〜１４０により順次ラッチされる。

アディティブレイテンシが「０」または「１」である場合は、リードコマンドに対応する信号rdは、ラッチされず、伝送ゲートＴ１２により直ちに内部命令語信号Com_intに伝達される。アディティブレイテンシが「２」である場合には、リードコマンドに対応する信号rdは、ラッチ１１０、１２０によりクロック信号の１周期間ラッチされてから伝送ゲートＴ１３により内部コマンド信号Com_intに伝達される。

アディティブレイテンシが「３」である場合は、リードコマンドに対応する信号rdがラッチ１１０、１２０、１３０、１４０によりクロック信号の２周期間ラッチされてから伝送ゲートＴ１４により内部コマンド信号Com_intに伝達される。したがって、図１３に示すコラムアクティブラッチ１００は、入力されたリードコマンドに応答してtRCDタイミングより１クロック周期分だけ前のタイミングに内部コマンド信号Com_intに出力できる。

図１２と図１３に示す回路を利用すると、内部コマンド信号READ_intと内部コラムアドレス信号Col_intとをtRCDよりも１クロック周期だけ前のタイミングに生成して出力できるため、前述したようなアドレスアクセスタイミングを短縮できるこの発明のメモリ装置を具現できる。

なお、この発明は、この実施態に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。

従来技術による半導体メモリ装置の構成を示すブロック線図である。 図１に示すメモリ装置においてコラムアドレスに関連するブロックの構成をより詳細に示すブロック線図である。 図１に示すコラムアドレス制御部の一部の構成を示す回路図である。 図１に示すコラムアクティブラッチの一部の構成を示す回路図である。 アディティブレイテンシが「０」である場合の、図１に示すメモリ装置のリード動作を示す動作タイミング波形図である。 アディティブレイテンシが「１」である場合の、図１に示すメモリ装置のリード動作を示す動作タイミング波形図である。 この発明によるメモリ装置の好ましい実施の形態の構成を示すブロック線図である。 図７に示すメモリ装置においてコラムアドレスに関連するブロックの一構成例をより詳細に示すブロック線図である。 図７に示すメモリ装置においてコラムアドレスに関連するブロックの別の構成例をより詳細に示すブロック線図である。 アディティブレイテンシが「１」である場合の、図７に示すメモリ装置のリード動作を示す動作タイミング波形図である。 アディティブレイテンシが「３」である場合の、図７に示すメモリ装置のリード動作を示す動作タイミング波形図である。 従来技術に係るメモリ装置とこの発明に係るメモリ装置とのアドレスアクセスタイミングを比較したタイミング波形図である。 図７に示すコラムアドレス制御部の一例を示す回路図である。 図７に示すコラムアクティブラッチの一例を示す回路図である。

符号の説明

１００ … コラムアクティブラッチ
２００ … コラムアドレス制御部
３００ … コラムプリデコーダ
Ｔ１〜Ｔ１６ … 伝送ゲート

Claims (18)

1. アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力され、それぞれのコマンドは複数の内部コマンドの動作により実行される同期式メモリ装置であって、
   外部からクロックを入力され出力するクロックバッファと、
   前記アディティブレイテンシが０でない場合、リードコマンドまたはライトコマンドに対応する複数の内部コマンド動作のうちの一つの動作を、一般にアクティブコマンド入力から内部コラム動作が行われるまでの時間であるところのtRCDタイミングより前の所定のタイミングに行なうように制御する制御手段と
   を備えてなる同期式メモリ装置。
2. 請求項１に記載の同期式メモリ装置において、
   前記コマンドに対応する内部動作を前記tRCDタイミング前の一つのクロックを基準として前記内部コラム動作を行なう
   ことを特徴とする同期式メモリ装置。
3. 請求項１に記載の同期式メモリ装置において、
   前記複数の内部コマンド動作のうちの一つの動作は、内部コラムアドレスをプリデコードするための制御信号を出力する動作である
   ことを特徴とする同期式メモリ装置。
4. アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力される同期式メモリ装置であって、
   リードコマンドまたはライトコマンドに対応する内部動作を制御するための内部コマンド信号を出力し、前記アディティブレイテンシが０でない場合に前記tRCDタイミング前の所定のタイミングに前記内部コマンド信号を出力するコラムアクティブラッチと、
   コラムアドレスを入力されそれをカウントして内部コラムアドレスを出力し、前記アディティブレイテンシが０でない場合は、前記tRCDタイミング前の所定のタイミングに内部コラムアドレスを出力するコラムアドレス制御部と、
   前記内部コマンド信号に応答して、前記内部コラムアドレスをプリデコードしたプリデコード信号を出力するコラムプリデコーダと、
   前記プリデコード信号をデコードして出力するコラムメインデコーダと
   を備えてなる同期式メモリ装置。
5. 請求項４に記載の同期式メモリ装置において、
   前記tRCDタイミング前の所定のタイミングは、前記tRCDタイミング前の一つのクロック周期を基準とする
   ことを特徴とする同期式メモリ装置。
6. 請求項４に記載の同期式メモリ装置において、
   前記コラムアクティブラッチは、
   前記アディティブレイテンシが０である場合に、前記tRCDタイミングに前記内部コマンド信号を出力するための第１コマンド生成部と、
   前記アディティブレイテンシが０でない場合は、前記tRCDタイミング前の所定のタイミングに前記内部コマンド信号を出力するための第２コマンド生成部とを備えてなる
   ことを特徴とする同期式メモリ装置。
7. 請求項６に記載の同期式メモリ装置において、
   前記第２コマンド生成部から出力される内部コマンド信号を所定のタイミングよりも短いタイミングだけ遅延させて前記コラムプリデコーダに出力する遅延部をさらに備えてなる
   ことを特徴とする同期式メモリ装置。
8. 請求項４または請求項６に記載の同期式メモリ装置において、
   前記コラムアドレス制御部は、
   前記アディティブレイテンシが０である場合に、前記入力されたコラムアドレスを遅延なく前記内部コラムアドレスに出力させる第１アドレス伝送部と、
   前記アディティブレイテンシが０でない場合は、前記tRCDタイミング以前の予定されたタイミングに前記コラムアドレスを前記内部コラムアドレスに出力させるための第２アドレス伝送部とを備えてなる
   ことを特徴とする同期式メモリ装置。
9. 請求項６に記載の同期式メモリ装置において、
   前記コラムプリデコーダは、
   前記内部コラムアドレスがリペアされたアドレスか否かを判断するためのリペアアドレス比較部と、
   前記内部コラムアドレスを入力されてプリデコードするノーマルプリデコーダと、
   前記リペアアドレス比較部により前記内部コラムアドレスがリペアされたアドレスである場合、前記内部コラムアドレスに対応して代替されたリペアアドレスをプリデコードするためのリペアプリデコーダとを備え、
   前記ノーマルプリデコーダとリペアプリデコーダとは、前記第１コマンド生成部から出力される内部コマンド信号または前記第２コマンド生成部から出力される内部コマンド信号に応答してプリデコード動作を行なう
   ことを特徴とする同期式メモリ装置。
10. 請求項４に記載の同期式メモリ装置において、
    前記コラムプリデコーダは、
    前記アディティブレイテンシに対する情報を入力されて、前記アディティブレイテンシが０である場合と０でない場合に、それぞれ互いに異なるタイミングに、前記内部コラムアドレスを入力されてプリデコードしたプリデコード信号を出力する
    ことを特徴とする同期式メモリ装置。
11. 請求項４に記載の同期式メモリ装置において、
    前記コラムアドレス制御部は、
    前記アディティブレイテンシが０または１である場合に、前記入力されたコラムアドレスを前記内部コラムアドレスに出力するための第１伝送ゲートと、
    クロック信号の遷移ごとに前記コラムアドレスを順次ラッチするために縦続接続された第１ないし第４ラッチと、
    前記アディティブレイテンシが２である場合、前記第２ラッチの出力を前記内部コラムアドレスに出力するための第２伝送ゲートと、
    前記アディティブレイテンシが３である場合、前記第４ラッチの出力を前記内部コラムアドレスに出力するための第３伝送ゲートとを備えてなる
    ことを特徴とする同期式メモリ装置。
12. 請求項４に記載の同期式メモリ装置において、
    前記コラムアクティブラッチは、
    入力されたコマンド信号をデコードして、リードコマンドまたはライトコマンドに対応する信号を生成し出力するための内部コマンドデコーダと、
    前記アディティブレイテンシが０または１である場合、前記内部コマンドデコーダから生成された信号を前記内部コマンド信号に出力するための第１伝送ゲートと、
    クロック信号の遷移ごとに前記内部コマンドデコーダから生成された信号を順次ラッチするために縦続接続された第１ないし第４ラッチと、
    前記アディティブレイテンシが２である場合、前記第２ラッチの出力を前記内部コマンド信号に出力するための第２伝送ゲートと、
    前記アディティブレイテンシが３である場合、前記第４ラッチの出力を前記内部コマンド信号に出力するための第３伝送ゲートとを備えてなる
    ことを特徴とする同期式メモリ装置。
13. アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力されるメモリ装置の駆動方法であって、
    ロウアクティブコマンドに対応してロウアクティブ動作を行なうステップと、
    アディティブレイテンシが１でない場合、リードコマンドまたはライトコマンドに対応する内部コラム動作を、一般にアクティブコマンド入力から内部コラム動作が行われるまでの時間であるところのtRCDタイミングより前の所定のタイミングから行なうステップと
    を含んでなるメモリ装置の駆動方法。
14. 請求項１３に記載のメモリ装置の駆動方法において、
    前記tRCDタイミング前の所定のタイミングは、tRCDタイミング前の一つのクロック周期を基準とする
    ことを特徴とするメモリ装置の駆動方法。
15. 請求項１３に記載のメモリ装置の駆動方法であって、
    さらに、前記アディティブレイテンシが０である場合、リードコマンドまたはライトコマンドに対応する内部動作を前記tRCDタイミングから行なうステップを含んでなる
    ことを特徴とするメモリ装置の駆動方法。
16. アディティブレイテンシを有し、リードコマンドまたはライトコマンドが入力されるメモリ装置の駆動方法であって、
    ロウアクティブコマンドに対応してロウうアクティブ動作を行なうステップと、
    アディティブレイテンシが１以上である場合、リードコマンドまたはライトコマンドに対応する内部コマンド信号を、一般にアクティブコマンド入力から内部コラム動作が行われるまでの時間であるところのtRCDタイミングより前の所定のタイミングに生成するステップと、
    アディティブレイテンシが１以上である場合、コラムアドレスをカウントした内部コラムアドレスを前記tRCDタイミング前の所定のタイミングに生成するステップと、
    前記内部命令語信号に応答して前記内部コラムアドレスをプリデコードするステップと、
    前記プリデコードされた信号をデコードするステップと
    を含んでなる同期式メモリ装置の駆動方法。
17. 請求項１６に記載のメモリ装置の駆動方法において、
    前記tRCDタイミング前の所定のタイミングは、tRCDタイミングの前の一つのクロックを基準とする
    ことを特徴とするメモリ装置の駆動方法。
18. 請求項１６に記載のメモリ装置の駆動方法であって、
    さらに、前記アディティブレイテンシが０である場合、リードコマンドまたはライトコマンドに対応する内部コマンド信号を前記tRCDタイミングに生成するステップを含んでなる
    ことを特徴とするメモリ装置の駆動方法。

Images