CN102881675B - 用于高性能互连的结构和方法 - Google Patents

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Abstract

本发明提供了一种集成电路结构。该集成电路结构包括：衬底，具有形成在其中的IC器件；第一电介质材料层，被设置在衬底上并具有形成在其中的第一沟槽；以及第一合成互连部件，被设置在第一沟槽中并与IC器件电连接。该第一合成互连部件包括：第一阻挡层，被设置在第一沟槽的侧壁上；第一金属层，被设置在第一阻挡层上；以及第一石墨烯层，被设置在金属层上。本发明还提供了一种用于高性能互连的结构和方法。

Description

用于高性能互连的结构和方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种用于高性能互连的结构和方法。
背景技术
在半导体技术中，可以使用各种工艺(包括光刻工艺、离子注入、沉积和蚀刻)在衬底上形成集成电路图案。利用镶嵌工艺来形成多层铜互连，包括垂直互连通孔和水平互连金属线。在镶嵌工艺期间，在电介质材料层中形成沟槽，在沟槽中填充铜或钨，然后应用化学机械抛光(CMP)工艺来去除电介质材料层上的过量金属并对上表面进行平坦化。
随着集成电路(IC)制造前进到先进的技术节点，IC部件尺寸规模缩小到更小的尺寸。例如，沟槽尺寸变得越来越小。因此，这些金属材料的间隙填充能力受限，并且间隙填充质量和可靠性受到挑战。此外，为了获得互连结构的预期性能，间隙填充金属的对应导电性需要更高。因此，互连材料对于进一步改善具有预期性能和可靠性的互连结构来说是瓶颈。于是，需要互连结构的结构及其制造方法来解决上述问题。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种集成电路(IC)结构，包括：衬底，具有形成在其中的IC器件；第一电介质材料层，被设置在所述衬底上并具有形成在其中的第一沟槽；以及第一合成互连部件，被设置在所述第一沟槽中并且与所述IC器件电连接，其中，所述第一合成互连部件包括：第一阻挡层，被设置在所述第一沟槽的侧壁上；第一金属层，被设置在所述第一阻挡层上；以及第一石墨烯层，被设置在所述金属层上。
在该IC结构中，所述第一合成互连部件还包括：第二金属层，被设置在所述第一石墨烯层上；以及第二石墨烯层，被设置在所述第二金属层上。
在该IC结构中，所述第一金属层具有第一厚度；以及所述第二金属层具有小于所述第一厚度的第二厚度。
在该IC结构中，所述衬底包括半导体衬底；所述第一电介质材料层包含氧化硅和低k电介质材料中的至少一种；以及所述第一金属层包含铜和钨中的一种。
在该IC结构中，还包括：蚀刻停止层，被夹置在所述衬底和所述电介质层之间。
在该IC结构中，还包括：第二电介质材料层，被夹置在所述第一电介质材料层和所述衬底之间，具有形成在所述第二电介质材料层中的第二沟槽；以及第二合成互连部件，形成在所述第二沟槽中并与所述第一合成互连部件相接触，其中，所述第二合成互连部件包括：第二阻挡层，被设置在所述第二沟槽的侧壁上；至少一个碳纳米管，被设置在所述第二沟槽中；以及金属材料，被填充在所述第二沟槽中并被所述第二阻挡层围绕，使得所述至少一个碳纳米管嵌入在所述金属材料中。
在该IC结构中，所述第一互连部件是金属线；所述第二合成互连部件是通孔和接触件中的一种；以及所述第一合成互连部件通过所述第二互连部件连接至所述IC器件。
在该IC结构中，所述第二合成互连部件接触所述IC器件的自对准多晶硅化物部件。
在该IC结构中，所述第一阻挡层包含石墨烯。
10.根据权利要求9所述的IC结构，其中
所述第一阻挡层包括所述第一沟槽的侧壁上的氮化钛(TiN)层和所述TiN层上的钌(Ru)层；以及
所述第一石墨烯层被夹置在所述Ru层和所述第一金属层之间。
根据本发明的另一方面，还提供了一种集成电路(IC)结构，包括：半导体衬底，具有形成在其中的IC器件；第一电介质材料层，被设置在所述衬底上并具有形成在其中的沟槽；以及第一合成互连部件，被设置在所述沟槽中并且与所述IC器件电连接，其中，所述第一合成互连部件包括：第一阻挡层，被设置在所述沟槽的侧壁上；至少一个碳纳米管，被设置在所述沟槽中，并且基本上沿着所述沟槽的深度方向定向；以及铜材料，被填充在所述沟槽中并通过所述阻挡层与所述第一电介质材料隔离，使得所述至少一个碳纳米管嵌入在所述铜材料中。
在该IC结构中，还包括：第二电介质材料层，被设置在所述第一电介质材料层上；以及第二合成互连部件，嵌入在所述第二电介质材料层中并与所述第一合成互连部件相接触，其中，所述第二合成互连部件包括：多个金属层，包括接近所述第二电介质材料层的第一金属层；以及多个石墨烯层，每一个所述石墨烯层都被夹置在两个相邻的金属层之间。
在该IC结构中，所述第二合成互连部件还包括：第二阻挡层，被夹置在所述第二电介质材料层和所述第一金属层之间。
根据本发明的又一种方法，提供了一种方法，包括：在衬底上形成第一电介质材料层，所述衬底具有形成在其中的集成电路(IC)器件；蚀刻所述第一电介质材料层以形成与所述IC器件的器件部件对准的第一沟槽；在所述第一沟槽中形成阻挡层；在所述第一沟槽中形成第一金属层，所述第一金属层与所述阻挡层相邻；以及在所述第一沟槽中形成第一石墨烯层，所述第一石墨烯层与所述第一金属层相邻。
在该方法中，还包括：在形成第一电介质材料层之前，在所述衬底上形成第一蚀刻停止层，其中，蚀刻所述第一电介质材料层包括：形成蚀刻掩模层，所述蚀刻掩模层具有限定了所述第一沟槽的区域的开口；执行第一蚀刻步骤以蚀刻所述蚀刻掩模层的开口内的所述第一电介质材料层；以及执行第二蚀刻步骤以蚀刻所述蚀刻掩模层的开口内的所述第一蚀刻停止层。
在该方法中，还包括：在所述第一沟槽内形成第二金属层，所述第二金属层与所述第一石墨烯层相邻并远离所述第一金属层；以及在所述第一沟槽内形成第二石墨烯层，所述第二石墨烯层与所述第二金属层相邻并远离所述第一石墨烯层。
在该方法中，还包括：执行化学机械抛光(CMP)工艺来去除所述第一电介质材料层上的所述阻挡层、所述第一金属层和所述第一石墨烯层。
在该方法中，还包括：在所述第一电介质材料层上形成第二电介质材料层；蚀刻所述第二电介质材料层以形成与所述第一沟槽对准的第二沟槽，使得所述第二沟槽至少部分地落在所述第一沟槽上；在所述第二沟槽中形成另一阻挡层，所述另一阻挡层与所述第二沟槽的侧壁相邻；在所述第二沟槽中形成碳纳米管(CNT)，并且基本上沿着垂直于所述衬底的方向对所述碳纳米管(CNT)进行定向；以及此后在所述第二沟槽中形成铜，使得所述铜填充了所述CNT和所述另一阻挡层之间的间隙。
在该方法中，形成第一金属层包括：通过化学汽相沉积形成铜层；以及形成第一石墨烯层包括：通过CVD形成所述第一石墨烯层。
在该方法中，形成第一金属层和形成第一石墨烯层包括：在相同的CVD工具中形成所述第一金属层和所述第一石墨烯层。
附图说明
当读取附图时，可以从以下详细描述中更好地理解本发明的各个方面。应该强调的是，根据工业的标准实际，各种部件不是按比例绘制。实际上，为了讨论的清楚，可以任意增加或减小各种部件的尺寸。
图1示出了一个或多个实施例中具有根据本发明各个方面而构造的互连结构的半导体结构的截面图。
图2示出了一个或多个实施例中根据本发明各个方面而构造的图1的半导体结构的一个互连部件的截面图。
图3示出了一个或多个实施例中根据本发明各个方面而构造的图1的半导体结构的另一个互连部件的截面图。
图4和图5示出了一个或多个实施例中根据本发明各个方面而构造的各种制造阶段期间的示例性半导体结构的截面图。
图6至图9示出了其他实施例中根据本发明各个方面而构造的各种制造阶段期间的示例性半导体结构的截面图。
具体实施方式
可以理解，以下公开提供了许多不同的用于实现本发明不同特征的实施例或实例。以下描述了部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不用限制本发明。此外，本发明可以在各个实例中重复参考标号和/或字母。这种重复是简化和清除的目的，而不是表示所讨论的各个实施例和/或结构之间的关系。此外，以下描述中第一部件形成在第二部件上或之上可以包括第一和第二部件被形成为直接接触的实施例，并且还可以包括形成附加部件夹置在第一和第二部件之间使得第一和第二部件不直接接触的实施例。
图1示出了一个或多个实施例中具有根据本发明的各个方面构造的互连结构的半导体结构(或集成电路结构)50的截面图。图2示出了根据本发明的各个方面构造的半导体结构50的一个互连部件的截面图。图3示出了根据本发明的各个方面构造的半导体结构50的另一个互连部件的截面图。
参照图1，半导体结构50包括衬底52。衬底52包括硅衬底。可选地，衬底52可以包括诸如锗的其他基本半导体。衬底52还可以包括化合物半导体，诸如碳化硅、砷化镓、砷化铟和磷化铟。衬底52可包括合金半导体，诸如硅锗、碳化硅锗、磷化镓砷和磷化镓铟。在一个实施例中，衬底52包括外延层。例如，衬底可具有在块状半导体上覆盖的外延层。此外，衬底52可包括绝缘体上半导体(SOI)结构。例如，衬底可包括通过诸如注氧隔离(SIMOX)的工艺或其他适当的技术(诸如晶片结合和研磨)而形成的埋入氧化物(BOX)层。衬底52还包括通过诸如离子注入和/或扩散的工艺实现的各种p型掺杂区域和/或n型掺杂区域。这些掺杂区域包括n阱、p阱、轻掺杂区域(LDD)、重掺杂源极和漏极(S/D)和被配置为形成各种集成电路(IC)器件(诸如互补金属氧化物半导体场效应晶体管(CMOSFET)、成像传感器、和/或发光二极管(LED))的各种沟道掺杂轮廓。衬底52还可以包括其他功能部件，诸如形成在衬底中和衬底上的电阻器或电容器。衬底52还包括被设置为分离形成在衬底52中的各种器件的横向隔离部件。在一个实施例中，浅沟槽隔离(STI)部件被用于横向隔离。各种器件还包括设置在S/D、栅极和其他器件部件上的硅化物，其用于在连接至输出和输入信号时减小接触电阻。
半导体结构50还包括被集成以形成互连结构的多个图案化电介质层和图案化导电部件，其中，互连结构被配置为连接各种p型和n型掺杂区域以及其他功能部件(诸如栅电极)，从而形成功能集成电路。在一个实例中，衬底52可以包括互连结构的一部分并统称为衬底52。稍后将进一步描述该互连结构。
在图1中为了说明示出了示例性导电部件54。在一个实施例中，导电部件54是源极、漏极或栅电极。可选地，导电部件54是设置在源极、漏极或栅电极上的硅化物部件。硅化物部件可通过自对准硅化物(自对准多晶硅化物)技术形成。在另一实施例中，导电部件54包括电容器的电极或电阻器的一端。在衬底52是互连结构一部分的又一实施例中，导电部件54包括接触件、金属通孔或金属线。
如上所述，半导体结构50包括互连结构。互连结构包括多层互连(MLI)结构和与MLI结构集成的层间电介质(ILD)，提供了将衬底52中的各种器件连接至输入/输出电源和信号的电路线。互连结构包括各种金属线、接触件和金属通孔。金属线提供了水平电路线。接触件提供了硅衬底和金属线之间的垂直连接，而通孔提供了不同金属层中的金属线之间的垂直连接。
在本实施例中，如图1所示，半导体结构50包括第一互连层56和第二互连层58。第一互连层56包括设置在衬底52上的第一电介质材料层60。第一电介质材料层60包括氧化硅、低电介质常数(低k)材料、其他适当的电介质材料或者它们的组合。低k材料可包括氟化石英玻璃(FSG)、掺杂碳的氧化硅、Black Diamond(加利福尼亚圣克拉拉的AppliedMaterials)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯基、BCB(双苯并环丁烯，bis-benzocyclobutenes)、SiLK(密歇根州米德兰的DowChemical)、聚酰亚胺和/或未来会发展出的低k电介质材料的其他部件。形成第一电介质材料60的工艺可以利用化学汽相沉积(CVD)、旋涂、或其他适当的技术。
蚀刻停止层62可附加设置在衬底52和第一电介质材料层60之间。蚀刻停止层62包括具有大大高于在对第一电介质材料层60进行图案化的蚀刻工艺期间第一电介质材料层60的蚀刻阻抗的蚀刻阻抗的电介质材料。在一个实例中，蚀刻停止层62包括氮化硅、碳化硅或其他适当的材料。
第一导电部件64嵌入在第一电介质材料层60中，并且如果存在蚀刻停止层62则进一步嵌入在蚀刻停止层62。第一导电部件64与导电部件54对准并落在导电部件54。具体地，第一导电部件65与导电部件54相接触，提供了电路径。在一个实施例中，第一导电部件64是两个相邻金属层之间的金属通孔或者是金属层和硅衬底之间的接触件。在另一实施例中，第一导电部件64通过以下处理形成：图案化第一电介质层60以形成第一沟槽；在第一沟槽中填充各种导电材料；以及执行化学机械抛光(CMP)工艺以去除第一电介质材料层60上的各种导电材料。在一个实例中，图案化第一电介质材料层60包括光刻工艺和蚀刻工艺。光刻工艺形成图案化光刻胶层，其具有限定用于第一沟槽的区域的开口。蚀刻工艺可包括两个蚀刻步骤以分别去除图案化光刻胶层的开口内的第一电介质材料层60和蚀刻停止层62。通过蚀刻之后的湿式剥离或等离子体灰化来去除图案化光刻胶层。可选地，硬掩模层可以在形成第一沟槽的工艺中用作蚀刻掩模。
进一步参照作为截面图的图2来描述第一导电部件64。第一导电部件64包括设置在第一沟槽的侧壁上的阻挡层72。阻挡层72有效防止金属扩散到第一电介质材料层60中。在一个实例中，阻挡层72包括氮化钽(TaN)和/或钽(Ta)。在其他实例中，阻挡层72可包括其他适当的材料，诸如氮化钛(TiN)。阻挡层72可通过物理汽相沉积(PVD)或其他适当的技术来形成。在另一实施例中，阻挡层72可以被图案化，使得沉积在第一沟槽的底面上的部分被去除。
第一导电部件64包括设置在第一沟槽中的一个或多个碳纳米管(CNT)。在本实施例中，CNT基本上沿着垂直于衬底52的方向(换句话说，沿着沟槽深度方向)定向。CNT开始从导电部件54生长并结束于第一电介质材料层60的顶面。在一个实例中，CNT被随机形成在导电部件54上。在本实施例中，通过CVD形成CNT。换句话说，通过其他适当的技术来形成CNT，诸如放电、激光切除或高压一氧化碳(HiPco)。在各个实例中，CNT 74包括单壁CNT和/或多壁CNT。在其他实例中，CNT 74可以为半导体型CNT或金属型CNT。
然后，金属材料76被填充到CNT之间的间隙中，使得第一沟槽被填充并且CNT 74嵌入在金属材料76。在一个实施例中，金属材料76包括铜(Cu)。在另一实施例中，金属材料76包括钨(W)。金属材料可包括其他适当的金属。可使用CVD工具(诸如Applied Materials的Centura)通过CVD来沉积金属材料76。
在形成包含铜的金属材料76的CVD工艺的一个实施例中，对应的前体包括Cu-六氟代乙酰丙酮化物(hfac)和三甲基乙烯基硅烷(TMVS)。在CVD工艺期间，根据一个实例，衬底温度的范围在大约100℃和大约550℃之间。在另一实例中，对应CVD室中的压力范围在大约1mTorr和大约1500mTorr之间。载气可包括氢(H2)、氮(N2)、氩(Ar)或它们的组合。
在形成包含铜的金属材料76的CVD工艺的另一实施例中，前体包括铜乙酰丙酮化物(或Cu(acac)2)。在CVD工艺期间，在一个实例中，衬底温度的范围在大约100℃和大约550℃之间。在另一实例中，对应CVD室中的压力范围在大约1mTorr和大约1500mTorr之间。在又一实例中，载气包括H2、Ar或它们的组合。
在形成包含铜的金属材料76的CVD工艺的又一实施例中，前体包括铜二叔戊酰甲烷(或Cu-(dpm)2)。在CVD工艺期间，在一个实例中，衬底温度的范围在大约100℃和大约550℃之间。在另一实例中，对应CVD室中的压力范围在大约1mTorr和大约1500mTorr之间。没有使用载气。
在形成包含铜的金属材料76的CVD工艺的又一实施例中，前体包括Cu-(nona-F)2。在CVD工艺期间，在一个实例中，衬底温度的范围在大约100℃和大约550℃之间。在另一实例中，对应CVD室中的压力范围在大约1mTorr和大约1500mTorr之间。载体可包括H2。
可以可选地实施其他适当的技术(诸如PVD或电子枪(E-gun))来沉积金属材料76。在一个实施例中，PVD被用于沉积包含铜的金属材料76。Applied Materials的PVD工具Endura可用于使用铜目标来沉积铜。以下提供了根据各个实例的沉积铜的PVD工艺的各种参数。溅射功率范围在大约10kW和大约100kW之间。溅射持续时间范围在大约20秒和大约120秒之间。溅射温度范围在室温和大约50℃之间。溅射偏压功率范围在大约0和大约1200W之间。电子磁功率(electron magnet power)范围在0和大约50Amps之间。载气包括氩。PVD室压范围在大约1mTorr和大约100mTorr之间。
在另一实施例中，电子枪被用于沉积铜。以下提供了根据各个实例的沉积铜的电子枪工艺的各个部件参数。钨坩埚被用于保持铜源。电流被施加在坩埚的两个电极之间以将铜源加热到大于约1100℃的温度。工件(例如，半导体结构50)被保持在坩埚的顶部上。因此，铜源被蒸发并沉积在工件上。
在本实施例中，使用相同的CVD工具，通过CVD来形成CNT 74和金属材料76以减小制造循环时间。例如，Applied Materials的CVD工具Centura被用于形成CNT 74和金属材料76。此后，可附加应用CMP工艺来去除第一电介质材料上的金属材料以及去除第一电介质材料层的顶面之上的过量CNT。具体地，通过使得在CNT之间存在足够间隙且金属材料可以被有效填充的工艺来将CNT 74的密度控制到一定水平。由于材料特性，金属材料和CNT的组合增强了间隙填充能力，尤其用于具有高纵横比的沟槽。
返回参照图1，第二互连层58包括设置在第一电介质材料层60上的第二电介质材料层66。第二电介质材料层66包含氧化硅、低电介质常数(低k)材料、其他适当的电介质材料或它们的组合。在本实施例中，在组成和形成方面，第二电介质材料层66类似于第一电介质材料层60。例如。通过化学汽相沉积(CVD)、旋涂或其他适当的技术来形成第二电介质材料层66。
蚀刻停止层68可附加设置在第二电介质材料层66和第一电介质材料层60之间。蚀刻停止层68包括具有大大高于在对第二电介质材料层66进行图案化的蚀刻工艺期间第二电介质材料层66的蚀刻阻抗的蚀刻阻抗的电介质材料。在一个实施例中，在组成和形成方面，蚀刻停止层68类似于蚀刻停止层60。例如，蚀刻停止层68包含氮化硅、碳化硅或其他适当的材料。
第二导电部件70嵌入在第二电介质材料层66中，并且如果存在蚀刻停止层68则该第二导电部件70可以进一步嵌入在蚀刻停止层68中。第二导电部件70与导电部件64对准并落在导电部件64上。具体地，第二导电部件70与第一导电部件64相接触，提供了电路径。在一个实施例中，第二导电部件70是金属线。在另一实施例中，第二导电部件70通过以下处理形成：图案化第二电介质层66以形成第二沟槽；在第二沟槽中填充各种导电材料；以及执行化学机械抛光(CMP)工艺以去除第二电介质材料层66上的各种导电材料。在一个实例中，图案化第二电介质材料层66包括光刻工艺和蚀刻工艺。光刻工艺形成图案化光刻胶层，其具有限定用于第二沟槽的区域的开口。蚀刻工艺可包括两个蚀刻步骤以分别去除图案化光刻胶层的开口内的第二电介质材料层66和蚀刻停止层68。在蚀刻工艺之后去除图案化光刻胶层。
进一步参照作为截面图的图3来描述第二导电部件70。第二导电部件70包括设置在第二沟槽的底面和侧壁上的阻挡层78，阻挡层78用于防止金属扩散到第二电介质材料层66中。在本实施例中，在组成和形成方面，阻挡层78类似于阻挡层72。在一个实例中，阻挡层78包括TaN和/或Ta。在其他实例中，阻挡层78可包含其他适当的材料，诸如TiN。阻挡层78可通过PVD或其他适当的技术来形成。
第二导电部件70包含集成在多层结构中的金属材料80和石墨烯(graphene)82。石墨烯是二维(2D)碳结构。石墨烯是在蜂窝晶格中密集封装的碳原子的一原子厚的平面片(或者类似称为石墨烯片)。
在图3所示的本实施例中，第二导电部件70包括多个金属层(统一标为80)和多个石墨烯层(统一标为82)，它们被配置为使得每个石墨烯层被夹置在两个相邻的金属层之间。在本实施例中，第一金属层80是接触阻挡层78的最外层。在可选实施例中，第一石墨烯层82是接触阻挡层78的最外层。
在一个实施例中，通过CVD形成石墨烯层82。在一个实例中，前体包括甲烷(CH4)和氢(H2)。在CVD工艺期间，气流和衬底温度被设计为使得石墨烯可以有效地铜上生长，具有更好的材料集成度。CVD工艺可包括多个步骤。在本实施例中，CVD工艺包括4个步骤。步骤1仅使用H2气体并通过第一持续时间将衬底加热到目标沉积温度；步骤2使用H2气体并在第二持续时间内将衬底保持为目标沉积温度；步骤3使用H2和CH4用于以目标沉积温度进行石墨烯沉积。以大于1的气流比CH4/H2来保持气体CH4和H2；以及在步骤4中，衬底被冷却。在步骤2中将衬底保持为目标沉积温度以及在步骤3中的沉积期间，CVD沉积室被保持在大约1Torr和大约4Torr之间的压力范围内。目标沉积温度范围在大约400℃和大约1000℃之间。
在一个实施例中，金属层80包含铜、钨或其他适当的材料。在另一实施例中，金属层80通过CVD来形成。可以可选地实施其他适当的技术(诸如PVD或电子枪)来沉积金属层80。可通过上面各个实施例中描述的用于形成金属材料76的一种方法来形成包含铜的金属层80。
多层结构中的金属层80和石墨烯层82填充到通过阻挡层78加衬的第二沟槽中。在本实施例中，使用相同的CVD工具，通过CVD来形成金属层80和石墨烯层82以减小制造循环时间，尤其考虑成倍形成金属层80和石墨烯层82。例如，Applied Materials的CVD工具Centura被用于形成金属层80和石墨烯层82。此后，可以附加应用CMP工艺来去除设置在第二电介质材料层66上的金属层和石墨烯层。
在一个实施例中，每个石墨烯层都包括一个石墨烯片。每个石墨烯层82都包括底部和侧壁部。在另一实施例中，每个金属层80都具有不同于其他金属层80的对应厚度。具体地，当越来越接近第二沟槽的中心时，金属层80越薄。在形成第二导电部件70的一个过程中，阻挡层78被首先沉积在第二沟槽中，然后第一金属层80被沉积在阻挡层78上，之后第一石墨烯层82被沉积在第一金属层上，随后是第二金属、第二石墨烯层等等，直到第二沟槽由此被充分填充。在一个实例中，最后的层是金属层80。由于材料相互作用，因此，金属层80和石墨烯层82的组合增强了间隙填充能力，尤其用于具有高纵横比的沟槽。
在可选实施例中，与阻挡层78相邻的最外层是石墨烯层82。在这种情况下，界面材料层被夹置在石墨烯层和阻挡层之间，用于更好地材料集成。在一个实施例中，界面材料层包括钌(Ru)。
尽管上面统一描述了半导体结构50及其制造方法，但是还可以使用其他实施例或可选实施例。在一个可选实施例中，第一互连层56中的第一导电部件64包括嵌入在包含铜的金属层76中的CNT 74，并且第二互连层58中的第二导电部件70还包括类似于第一导电部件64的结构。具体地，第二导电部件70包括第二沟槽中的CNT，在沟槽深度方向上定向，并且嵌入在铜金属中。在又一实施例中，第一导电部件64是通孔，并且第二导电部件70是金属线。
此外，在该实施例中，可以通过两个单个镶嵌工艺来形成第一和第二导电部件64和70，每一个镶嵌工艺都与形成第一导电部件64的过程相同或类似。可选地，第一和第二导电部件64和70可以通过双镶嵌工艺来形成。在形成的一个实例中，蚀刻停止层62随后被沉积在衬底上，第一电介质材料层60被沉积在蚀刻停止层62上，以及蚀刻停止层68被随后沉积在第一电介质材料层60上且第二电介质材料层66被沉积在蚀刻停止层68上。通过包括光刻工艺和蚀刻的第一图案化过程来形成第二沟槽，此后通过第二图案化过程来形成第一沟槽。或者，通过第一图案化过程形成第一沟槽，此后通过第二图案化过程形成第二沟槽。第一和第二沟槽在这里被统称为沟槽。然后，CNT在沟槽(包括第一和第二沟槽)中连续生长。铜层被填充到沟槽中的CNT之间的间隙中。然后，应用CMP工艺来去除第二电介质材料层66的顶面之上的过量金属和CNT。在蚀刻每个沟槽的过程中，对应下方的蚀刻停止层被用于停止蚀刻，然后另一蚀刻(诸如湿式蚀刻)可用于打开对应的蚀刻停止层。
以下提供了根据本发明的半导体结构和对应方法的实施例。图4和图5示出了一个或多个实施例中根据本发明各个方面构造的各个制造阶段的半导体结构200的截面图。参照图4和图5统一描述半导体结构200及其制造方法。
参照图4，半导体结构200包括类似于衬底52的衬底210。半导体结构200还包括设置在衬底210上的蚀刻停止层212和设置在蚀刻停止层212上的电介质材料层214。在组成和形成方面，蚀刻停止层212和电介质材料层214类似于蚀刻停止层68和第二电介质材料层66。例如，电介质材料层214包含低k电介质材料。
然后，通过包括光刻工艺和蚀刻的过程，电介质材料层214被图案化以形成沟槽216。光刻工艺形成图案化光刻胶层，此后将图案化光刻胶层作为蚀刻掩模来实施蚀刻。通过湿式剥离或等离子体灰化来去除图案化光刻胶层。示例性光刻工艺可包括光刻胶涂覆、软烘焙、掩模对准、曝光图案、曝光后烘焙、显影光刻胶和硬烘焙的处理步骤。还可以通过其他适当的方法来实施或代替光刻工艺，诸如无掩模光刻、电子束写入、离子束写入和分子压印。在一个实例中，在向电介质材料层214应用蚀刻之后，实施第二蚀刻步骤来去除沟槽216内的蚀刻停止层212。因此，在蚀刻停止层212和电介质材料层214中均限定了沟槽216。
在另一可选实施例中，硬掩模被用于形成沟槽216。例如，硬掩模层被沉积在电介质材料层214上并被图案化以具有限定沟槽216的区域的开口。然后，在图案化电介质材料层214的蚀刻工艺期间，硬掩模层被用作蚀刻掩模。
参照图5，阻挡层218被设置在沟槽216的底面和侧壁上，以有效地防止金属扩散到电介质材料层214中。在本实施例中，在组成和形成方面，阻挡层218类似于阻挡层72。在一个实例中，阻挡层218包括TaN、Ta或它们的组合。在其他实例中，阻挡层218可包括其他适当的材料，诸如TiN。可通过PVD、CVD或其他适当的方法来形成阻挡层218。可选地，通过干式蚀刻或包括光刻和蚀刻的图案化工艺来选择性地去除沟槽216底面上的阻挡层218。
然后，复合金属部件220形成在沟槽216中，并通过阻挡层218与电介质材料层214隔离。复合金属部件220包括集成在多层结构中的金属材料和石墨烯。在组成、形成和结构方面，复合金属部件220类似于图3的第二导电部件70中的多个金属层和多个石墨烯层的集成结构。复合金属部件220包括多个金属层80和多个石墨烯层82，它们被配置为使得如图3所示每个石墨烯层都夹置在两个相邻的金属层之间。具体地，在本实施例中，复合金属部件220的最外层是一个金属层80。
在一个实施例中，金属层80包括铜(Cu)或钨(W)。在另一实施例中，每个石墨烯层82都包括一原子厚的石墨烯片。在一个实施例中，通过CVD形成石墨烯层。在另一实施例中，还通过CVD形成金属层80。其他适当的技术(诸如物理汽相沉积(PVD)和/或电镀)可以可选地用于形成金属层80。其他适当的技术(诸如放电)可用于形成石墨烯层82。
在本实施例中，使用相同的CVD工具，通过CVD来形成金属层80和石墨烯层82以减小制造循环时间。例如，Applied Materials的CVD工具Centura被用于分别形成石墨烯层82和金属层80。此后，可以附加应用CMP工艺来去除设置在电介质材料层214上的金属层和石墨烯层。
图6至图9示出了其他实施例中根据本发明的各个方面构造的各个制造阶段的半导体结构250的截面图。半导体结构250类似于图1的半导体结构50。以下统一描述半导体结构250及其制造方法。
参照图6，半导体结构250包括类似于图1的衬底52的衬底52。半导体结构250还包括类似于图1的导电部件54的导电部件54。半导体结构250包括设置在衬底52上的互连层56。互连层56包括设置在衬底52上的蚀刻停止层62和设置在蚀刻停止层62上的第一电介质材料层60。在组成、结构和形成方面，蚀刻停止层60和第一电介质材料层60分别类似于图1的蚀刻停止层62和第一电介质材料层60。
然后，通过包括光刻工艺和蚀刻的过程，第一电介质材料层60被图案化以形成沟槽252。在一个实例中，实施两个蚀刻步骤来分别去除沟槽252内的第一电介质材料层60和蚀刻停止层62。在可选实施例中，硬掩模被用于形成沟槽252。沟槽252与导电部件54对准并露出导电部件54的至少一部分。
阻挡层254被设置在沟槽252的侧壁上以有效地防止金属扩散到第一电介质材料层60中。在本实施例中，在组成和形成方面，阻挡层类似于阻挡层72。在一个实例中，阻挡层包含TiN，或者可选地包括其他适当的材料，诸如TaN。可通过PVD、CVD或其他适当的技术形成阻挡层254。在一个实施例中，通过干式蚀刻或者包括光刻和蚀刻的图案化工艺来选择性地去除设置在沟槽252底面上的阻挡层254。
参照图7，第一复合金属部件256被形成在沟槽252中并通过阻挡层254与第一电介质材料层60隔离。在组成、形成和结构方面，第一复合金属部件256和阻挡层254类似于图2中的第一导电部件64。第一复合金属部件256包括嵌有一个或多个CNT 74的金属层76。通过首先在第一沟槽252中生长CNT并填充CNT之间的间隙来形成第一复合金属部件256。可以进一步实施CMP工艺来去除过量的金属材料和CNT。
参照图8，半导体结构250还包括设置在第一互连层56上的第二互连层58。第二互连层58包括设置在第一互连层56上的蚀刻停止层68和设置在蚀刻停止层68上的第二电介质材料层66。
然后，通过包括光刻工艺和蚀刻的过程，电介质材料层66被图案化以形成第二沟槽258。在一个实例中，蚀刻停止于蚀刻停止层68，然后实施第二蚀刻步骤来去除沟槽258内的蚀刻停止层68。硬掩模可以可选地用于形成沟槽258。
参照图9，阻挡层260被设置在沟槽258的侧壁上。在本实施例中，在组成和形成方面，阻挡层260类似于图1的阻挡层72。在一个实例中，阻挡层260包含TaN、Ta或它们的组合。可通过PVD、CVD或其他适当的技术来形成阻挡层260。可选地，通过干式蚀刻或者包括光刻和蚀刻的图案化工艺来选择性地去除设置在沟槽258底面上的阻挡层260。
第二复合金属部件262包括多个金属层和多个石墨烯层，它们被配置为使得如图3所示每个石墨烯层都被夹置在两个相邻的金属层之间。具体地，在本实施例中，复合金属部件262的最外层是一个金属层80。在组成、形成和结构方面，第二复合金属部件262和阻挡层260类似于图3的第二导电部件70。
在半导体结构和对应方面的一个或多个实施例中具有各种优点。在一个实例中，CNT和石墨烯是良好的导电材料，增强了半导体结构总体的导电性和可靠性。
因此，本发明提供了一种集成电路(IC)结构。该IC结构包括：衬底，具有形成在其中的IC器件；第一电介质材料层，被设置在衬底上并具有形成在其中的第一沟槽；以及第一合成互连部件，被设置在第一沟槽中并且与IC器件电连接。第一合成互连部件包括：第一阻挡层，被设置在第一沟槽的侧壁上；第一金属层，被设置在第一阻挡层上；以及第一石墨烯层，被设置在金属层上。
在一个实施例中，第一合成互连部件还包括：第二金属层，被设置在第一石墨烯层上；以及第二石墨烯层，被设置在第二金属层上。第一金属层具有第一厚度，第二金属层具有第二厚度。第二厚度可以小于第一厚度。在一个实施例中，衬底包括半导体衬底；第一电介质材料层包含硅氧化物和低k电介质材料中的至少一种；以及第一金属层包括铜或钨中的一种。在另一实施例中，该IC结构还包括夹置在衬底和电介质层之间的蚀刻停止层。该IC结构可进一步包括：第二电介质材料层，被夹置在第一电介质材料层和衬底之间，具有形成在第二电介质材料层中的第二沟槽；以及第二合成互连部件，形成在第二沟槽中并与第一合成互连部件相接触。第二合成互连部件包括：第二阻挡层，被设置在第二沟槽的侧壁上；至少一个碳纳米管，设置在第二沟槽中；以及金属材料，被填充在第二沟槽中并被第二阻挡层围绕，使得该至少一个碳纳米管嵌入在金属材料中。在另一实施例中，第一互连部件是金属线；第二合成互连部件是通孔和接触件中的一种；以及第一合成互连部件通过第二互连部件连接至IC器件。第二合成互连部件可接触IC器件的自对准多晶硅化物部件。第一阻挡层可包括石墨烯。在另一实施例中，第一阻挡层包括第一沟槽的侧壁上的氮化钛(TiN)层和TiN层上的钌(Ru)层；并且，第一石墨烯层被夹置在Ru层和第一金属层之间。
本发明还提供了IC结构的另一实施例。该IC结构包括：衬底，具有形成在其中的IC器件；第一电介质材料层，被设置在衬底上并具有形成在其中的沟槽；以及第一合成互连部件，被设置在沟槽中并且与IC器件电连接。该第一合成互连部件包括：第一阻挡层，被设置在沟槽的侧壁上；至少一个碳纳米管，被设置在沟槽中，并且基本上沿着沟槽的深度方向定向；以及铜金属，被填充在第一沟槽中并通过阻挡层与第一电介质材料隔离，使得该至少一个碳纳米管嵌入在铜材料中。
在一个实施例中，该IC结构还包括：第二电介质材料层，被设置在第一电介质材料层上；以及第二合成互连部件，嵌入在第二电介质材料层中并与第一合成互连部件相接触，其中，第二合成互连部件包括：多个金属层，包括接近第二电介质材料层的第一金属层；以及多个石墨烯层，每一个石墨烯层都被夹置在两个相邻的金属层之间。在另一实施例中，第二合成互连部件还包括被夹置在第二电介质材料层和第一金属层之间的第二阻挡层。在又一实施例中，该IC结构还包括：第一蚀刻停止层，被夹置在第一和第二电介质材料层之间；以及第二蚀刻停止层，被夹置在第一电介质材料层和半导体衬底之间。多个金属层中的每一个都可以包含铜和钨中的至少一种。
本发明还提供了方法的一个实施例。该方法包括：在衬底上形成第一电介质材料层，衬底具有形成在其中的集成电路(IC)器件；蚀刻第一电介质材料层以形成与IC器件的器件部件对准的第一沟槽；在第一沟槽中形成阻挡层；在第一沟槽中形成第一金属层，该第一金属层与阻挡层相邻；以及在第一沟槽中形成第一石墨烯层，该第一石墨烯层与第一金属层相邻。
在一个实施例中，该方法还包括：在形成第一电介质材料层之前在衬底上形成第一蚀刻停止层。在又一实施例中，蚀刻第一电介质材料层包括：形成蚀刻掩模层，蚀刻掩模层具有限定第一沟槽的区域的开口；执行第一蚀刻步骤以蚀刻蚀刻掩模的开口内的第一电介质材料层；以及执行第二蚀刻步骤以蚀刻蚀刻掩模层的开口内的第一蚀刻停止层。在另一实施例中，该方法还包括：在第一沟槽内形成第二金属层，该第二金属层与第一石墨烯层相邻并远离第一金属层；以及在第一沟槽内形成第二石墨烯层，该第二石墨烯层与第二金属层相邻并远离第一石墨烯层。在又一实施例中，该方法还包括：执行化学机械抛光(CMP)工艺来去除述第一电介质材料层上的阻挡层、第一金属层和第一石墨烯层。在又一实施例中，该方法还包括：在所述第一电介质材料层上形成第二电介质材料层；蚀刻第二电介质材料层以形成与第一沟槽对准的第二沟槽，使得第二沟槽至少部分地落在第一沟槽上；在第二沟槽中形成另一阻挡层并与第二沟槽的侧壁相邻；在第二沟槽中形成碳纳米管(CNT)，并且基本上沿着垂直于衬底的方向对该碳纳米管(CNT)进行定向；以及此后在第二沟槽中形成铜，使得铜被填充CNT和另一阻挡层之间的间隙。在又一实施例中，形成第一金属层包括通过化学汽相沉积形成铜层；以及形成第一石墨烯层包括通过CVD形成第一石墨烯层。形成第一金属层和形成第一石墨烯层包括在相同的CVD工具中形成第一金属层和所述第一石墨烯层。
上面概述了若干实施例的部件，使得本领域的技术人员可以更好地理解详细描述。本领域的技术人员应该理解，他们可以容易地将本发明作为设计或修改用于执行与本文所引入的实施例相同的目的和/或实现相同优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效不背离本发明的精神和范围，并且他们可以在不背离本发明的精神和范围的情况下进行各种改变、替换和修改。

Claims (17)

1.一种集成电路结构，包括：
衬底，具有形成在其中的集成电路器件；
第一电介质材料层，被设置在所述衬底上并具有形成在其中的第一沟槽；以及
第一合成互连部件，被设置在所述第一沟槽中并且与所述集成电路器件电连接，其中，所述第一合成互连部件包括：
第一阻挡层，被设置在所述第一沟槽的侧壁上；
第一金属层，被设置在所述第一阻挡层上；以及
第一石墨烯层，被设置在所述金属层上，
第二电介质材料层，被夹置在所述第一电介质材料层和所述衬底之间，具有形成在所述第二电介质材料层中的第二沟槽；以及
第二合成互连部件，形成在所述第二沟槽中并与所述第一合成互连部件相接触，其中，所述第二合成互连部件包括：
第二阻挡层，被设置在所述第二沟槽的侧壁上；
至少一个碳纳米管，被设置在所述第二沟槽中；以及
金属材料，被填充在所述第二沟槽中并被所述第二阻挡层围绕，使得所述至少一个碳纳米管嵌入在所述金属材料中，
所述至少一个碳纳米管为两个以上时具有相同的长度且全部在彼此平齐的相应的端部处接触所述第一合成互连部件。
2.根据权利要求1所述的集成电路结构，其中，所述第一合成互连部件还包括：
第二金属层，被设置在所述第一石墨烯层上；以及
第二石墨烯层，被设置在所述第二金属层上。
3.根据权利要求2所述的集成电路结构，其中
所述第一金属层具有第一厚度；以及
所述第二金属层具有小于所述第一厚度的第二厚度。
4.根据权利要求1所述的集成电路结构，其中
所述衬底包括半导体衬底；
所述第一电介质材料层包含氧化硅和低k电介质材料中的至少一种；以及
所述第一金属层包含铜和钨中的一种。
5.根据权利要求1所述的集成电路结构，还包括：蚀刻停止层，被夹置在所述衬底和所述第一电介质材料层之间。
6.根据权利要求1所述的集成电路结构，其中，
所述第一合成互连部件是金属线；
所述第二合成互连部件是通孔和接触件中的一种；以及
所述第一合成互连部件通过所述第二合成互连部件连接至所述集成电路器件。
7.根据权利要求6所述的集成电路结构，其中，所述第二合成互连部件接触所述集成电路器件的自对准多晶硅化物部件。
8.根据权利要求1所述的集成电路结构，其中，所述第一阻挡层包含石墨烯。
9.根据权利要求8所述的集成电路结构，其中
所述第一阻挡层包括所述第一沟槽的侧壁上的氮化钛层和所述氮化钛层上的钌层；以及
所述第一石墨烯层被夹置在所述钌层和所述第一金属层之间。
10.一种集成电路结构，包括：
半导体衬底，具有形成在其中的集成电路器件；
第一电介质材料层，被设置在所述半导体衬底上并具有形成在其中的沟槽；以及
第一合成互连部件，被设置在所述沟槽中并且与所述集成电路器件电连接，其中，所述第一合成互连部件包括：
第一阻挡层，被设置在所述沟槽的侧壁上；
至少一个碳纳米管，被设置在所述沟槽中，并且沿着所述沟槽的深度方向定向；以及
铜材料，被填充在所述沟槽中并通过所述阻挡层与所述第一电介质材料隔离，使得所述至少一个碳纳米管嵌入在所述铜材料中，
第二电介质材料层，被设置在所述第一电介质材料层上；以及
第二合成互连部件，嵌入在所述第二电介质材料层中并与所述第一合成互连部件相接触，其中，所述第二合成互连部件包括：
多个金属层，包括接近所述第二电介质材料层的第一金属层；以及
多个石墨烯层，每一个所述石墨烯层都被夹置在两个相邻的金属层之间，
其中，所述至少一个碳纳米管为两个以上时具有相同的长度且全部在彼此平齐的相应的端部处接触所述第二合成互连部件。
11.根据权利要求10所述的集成电路结构，其中，所述第二合成互连部件还包括：第二阻挡层，被夹置在所述第二电介质材料层和所述第一金属层之间。
12.一种集成电路结构制造方法，包括：
在衬底上形成第一电介质材料层，所述衬底具有形成在其中的集成电路器件；
蚀刻所述第一电介质材料层以形成与所述集成电路器件的器件部件对准的第一沟槽；
在所述第一沟槽中形成阻挡层；
在所述第一沟槽中形成第一金属层，所述第一金属层与所述阻挡层相邻；以及
在所述第一沟槽中形成第一石墨烯层，所述第一石墨烯层与所述第一金属层相邻，
在所述第一电介质材料层上形成第二电介质材料层；
蚀刻所述第二电介质材料层以形成与所述第一沟槽对准的第二沟槽，使得所述第二沟槽至少部分地落在所述第一沟槽上；
在所述第二沟槽中形成另一阻挡层，所述另一阻挡层与所述第二沟槽的侧壁相邻；
在所述第二沟槽中形成碳纳米管，并且沿着垂直于所述衬底的方向对所述碳纳米管进行定向；以及
此后在所述第二沟槽中形成铜，使得所述铜填充了所述碳纳米管和所述另一阻挡层之间的间隙，
其中，所述碳纳米管具有相同的长度且具有彼此平齐的相应的端部。
13.根据权利要求12所述的集成电路结构制造方法，还包括：在形成第一电介质材料层之前，在所述衬底上形成第一蚀刻停止层，其中，蚀刻所述第一电介质材料层包括：
形成蚀刻掩模层，所述蚀刻掩模层具有限定了所述第一沟槽的区域的开口；
执行第一蚀刻步骤以蚀刻所述蚀刻掩模层的开口内的所述第一电介质材料层；以及
执行第二蚀刻步骤以蚀刻所述蚀刻掩模层的开口内的所述第一蚀刻停止层。
14.根据权利要求12所述的集成电路结构制造方法，还包括：
在所述第一沟槽内形成第二金属层，所述第二金属层与所述第一石墨烯层相邻并远离所述第一金属层；以及
在所述第一沟槽内形成第二石墨烯层，所述第二石墨烯层与所述第二金属层相邻并远离所述第一石墨烯层。
15.根据权利要求12所述的集成电路结构制造方法，还包括：执行化学机械抛光(CMP)工艺来去除所述第一电介质材料层上的所述阻挡层、所述第一金属层和所述第一石墨烯层。
16.根据权利要求12所述的集成电路结构制造方法，其中，
形成第一金属层包括：通过化学汽相沉积形成铜层；以及
形成第一石墨烯层包括：通过CVD形成所述第一石墨烯层。
17.根据权利要求16所述的集成电路结构制造方法，其中，形成第一金属层和形成第一石墨烯层包括：在相同的CVD工具中形成所述第一金属层和所述第一石墨烯层。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946903B2 (en) 2010-07-09 2015-02-03 Micron Technology, Inc. Electrically conductive laminate structure containing graphene region
US8716863B2 (en) 2011-07-13 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for high performance interconnect
US8624396B2 (en) * 2012-06-14 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for low contact resistance carbon nanotube interconnect
JP6061610B2 (ja) * 2012-10-18 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9202743B2 (en) 2012-12-17 2015-12-01 International Business Machines Corporation Graphene and metal interconnects
US9293412B2 (en) 2012-12-17 2016-03-22 International Business Machines Corporation Graphene and metal interconnects with reduced contact resistance
US9356151B2 (en) * 2013-02-01 2016-05-31 William Marsh Rice University Fabrication of graphene nanoribbons and nanowires using a meniscus as an etch mask
US9006095B2 (en) 2013-02-19 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8900989B2 (en) * 2013-03-06 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating an air gap using a damascene process and structure of same
US9209136B2 (en) 2013-04-01 2015-12-08 Intel Corporation Hybrid carbon-metal interconnect structures
US9431346B2 (en) * 2013-04-30 2016-08-30 GlobalFoundries, Inc. Graphene-metal E-fuse
US9257391B2 (en) * 2013-04-30 2016-02-09 GlobalFoundries, Inc. Hybrid graphene-metal interconnect structures
US9577023B2 (en) * 2013-06-04 2017-02-21 Globalfoundries Inc. Metal wires of a stacked inductor
KR102311676B1 (ko) 2014-01-21 2021-10-12 삼성전자주식회사 접착층을 포함하는 전극 연결 구조체 및 이를 포함하는 전자 소자
US9318439B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
US10727122B2 (en) * 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
US9640430B2 (en) 2015-09-17 2017-05-02 Nxp Usa, Inc. Semiconductor device with graphene encapsulated metal and method therefor
US9613856B1 (en) 2015-09-18 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
US9659813B1 (en) * 2016-02-05 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection and manufacturing method thereof
US10074607B2 (en) 2016-02-05 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with graphene layer
US10854505B2 (en) * 2016-03-24 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Removing polymer through treatment
US10269706B2 (en) * 2016-07-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9875966B1 (en) * 2016-08-01 2018-01-23 International Business Machines Corporation Method and structure of forming low resistance interconnects
US10008416B2 (en) 2016-11-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Forming a protective layer to prevent formation of leakage paths
WO2018118081A1 (en) * 2016-12-23 2018-06-28 Intel Corporation Graphitic liners for integrated circuit devices
WO2018118082A1 (en) * 2016-12-23 2018-06-28 Intel Corporation Graphitic liners for integrated circuit devices
US10181521B2 (en) 2017-02-21 2019-01-15 Texas Instruments Incorporated Graphene heterolayers for electronic applications
US9793214B1 (en) * 2017-02-21 2017-10-17 Texas Instruments Incorporated Heterostructure interconnects for high frequency applications
US9947660B1 (en) 2017-04-18 2018-04-17 International Business Machines Corporation Two dimension material fin sidewall
US11094626B2 (en) 2018-09-24 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures in semiconductor fabrication
US10978342B2 (en) * 2019-01-30 2021-04-13 International Business Machines Corporation Interconnect with self-forming wrap-all-around barrier layer
CN112928018B (zh) * 2020-02-17 2024-03-15 长江存储科技有限责任公司 混合晶圆键合方法及其结构
US11424187B2 (en) * 2020-08-04 2022-08-23 Nanya Technology Corporation Semiconductor device with porous insulating layers and method for fabricating the same
CN112151503B (zh) * 2020-08-17 2022-10-25 复旦大学 一种石墨烯/铜复合互连结构及其制造方法
KR20220034498A (ko) 2020-09-11 2022-03-18 삼성전자주식회사 반도체 장치
US20220130572A1 (en) * 2020-10-23 2022-04-28 Advanced Technology Applications Group, Inc. Composite conductive materials and methods
TWI749845B (zh) * 2020-11-03 2021-12-11 南亞科技股份有限公司 積體電路導線結構及其製造方法
US11640940B2 (en) * 2021-05-07 2023-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming interconnection structure including conductive graphene layers
CN113394165A (zh) * 2021-05-21 2021-09-14 上海朕芯微电子科技有限公司 一种半导体器件及其制备方法
US20230066891A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having verticle conductive graphene and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1420530A (zh) * 2001-11-21 2003-05-28 联华电子股份有限公司 一种氧掺杂硅碳化合物蚀刻停止层
CN1783476A (zh) * 2004-12-03 2006-06-07 台湾积体电路制造股份有限公司 集成电路的内连线结构
CN1926680A (zh) * 2004-02-26 2007-03-07 国际商业机器公司 利用碳纳米管复合互连通路的集成电路芯片

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383917B1 (en) * 1999-10-21 2002-05-07 Intel Corporation Method for making integrated circuits
US6706637B2 (en) * 2002-05-09 2004-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene aperture formation method absent intermediate etch stop layer
WO2004051726A1 (ja) * 2002-11-29 2004-06-17 Nec Corporation 半導体装置およびその製造方法
US7564136B2 (en) * 2006-02-24 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integration scheme for Cu/low-k interconnects
JP5181512B2 (ja) * 2007-03-30 2013-04-10 富士通セミコンダクター株式会社 電子デバイスの製造方法
US8467224B2 (en) * 2008-04-11 2013-06-18 Sandisk 3D Llc Damascene integration methods for graphitic films in three-dimensional memories and memories formed therefrom
US8076717B2 (en) * 2009-05-20 2011-12-13 Micron Technology, Inc. Vertically-oriented semiconductor selection device for cross-point array memory
JP5395542B2 (ja) * 2009-07-13 2014-01-22 株式会社東芝 半導体装置
US8426309B2 (en) * 2009-09-10 2013-04-23 Lockheed Martin Corporation Graphene nanoelectric device fabrication
US8445320B2 (en) * 2010-05-20 2013-05-21 International Business Machines Corporation Graphene channel-based devices and methods for fabrication thereof
US8946903B2 (en) * 2010-07-09 2015-02-03 Micron Technology, Inc. Electrically conductive laminate structure containing graphene region
JP5468496B2 (ja) * 2010-08-25 2014-04-09 株式会社東芝 半導体基板の製造方法
US8716863B2 (en) 2011-07-13 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for high performance interconnect

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1420530A (zh) * 2001-11-21 2003-05-28 联华电子股份有限公司 一种氧掺杂硅碳化合物蚀刻停止层
CN1926680A (zh) * 2004-02-26 2007-03-07 国际商业机器公司 利用碳纳米管复合互连通路的集成电路芯片
CN1783476A (zh) * 2004-12-03 2006-06-07 台湾积体电路制造股份有限公司 集成电路的内连线结构

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TW201304059A (zh) 2013-01-16
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US20140235051A1 (en) 2014-08-21

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