JPH023955A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH023955A JPH023955A JP15420388A JP15420388A JPH023955A JP H023955 A JPH023955 A JP H023955A JP 15420388 A JP15420388 A JP 15420388A JP 15420388 A JP15420388 A JP 15420388A JP H023955 A JPH023955 A JP H023955A
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000004020 conductor Substances 0.000 claims abstract description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 239000013078 crystal Substances 0.000 abstract description 14
- 230000010354 integration Effects 0.000 abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000004904 shortening Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- OWNRRUFOJXFKCU-UHFFFAOYSA-N Bromadiolone Chemical compound C=1C=C(C=2C=CC(Br)=CC=2)C=CC=1C(O)CC(C=1C(OC2=CC=CC=C2C=1O)=O)C1=CC=CC=C1 OWNRRUFOJXFKCU-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置、特に高集積化、超高速化を実現す
るための積層構造を有する半導体集積回路装置に関し、 本発明は配線領域の縮小、論理ゲート間配線の短縮によ
り高集積化と超高速化を同時に実現し得る半導体集積回
路装置を提供することを目的とし、信号処理系と前記信
号処理系に電源電圧、基準バイアス電圧を供給する電源
系とを備えた半導体集積回路装置において、絶縁層（２
０）を介して、その一方の面に電源系のＮＪ（１０）を
、他方に面に信号処理系の層（３０）を積層して積層構
造とし、前記電源系の層（１０）と前記信号処理系の層
（３０）との間に前記絶縁層（２０）を貫通ずる導電体
（２）を配設し、この導電体（２）を通して前記電源系
のＲ１（１０）から前記信号処理系の層（３０）へ電源
電圧、基準バイアス電圧の供給を行なうように構成する
。
るための積層構造を有する半導体集積回路装置に関し、 本発明は配線領域の縮小、論理ゲート間配線の短縮によ
り高集積化と超高速化を同時に実現し得る半導体集積回
路装置を提供することを目的とし、信号処理系と前記信
号処理系に電源電圧、基準バイアス電圧を供給する電源
系とを備えた半導体集積回路装置において、絶縁層（２
０）を介して、その一方の面に電源系のＮＪ（１０）を
、他方に面に信号処理系の層（３０）を積層して積層構
造とし、前記電源系の層（１０）と前記信号処理系の層
（３０）との間に前記絶縁層（２０）を貫通ずる導電体
（２）を配設し、この導電体（２）を通して前記電源系
のＲ１（１０）から前記信号処理系の層（３０）へ電源
電圧、基準バイアス電圧の供給を行なうように構成する
。
本発明は、半導体集積回路装置、特に高集積化、超高速
化を表現するための積層構造を有する半導体集積回路装
置に関する。
化を表現するための積層構造を有する半導体集積回路装
置に関する。
半導体集積回路装置において、高集積化、超高速化を実
現する」二で配線短縮による遅延時間の低減及び論理ゲ
ートの縮小の要請は大きいものとなっている。
現する」二で配線短縮による遅延時間の低減及び論理ゲ
ートの縮小の要請は大きいものとなっている。
従来、半導体集積回路装置の高集積化、高速化は配線の
多層化、素子の微細化、素子の配置工夫による論理ゲー
トの縮小等によりなされてきた。
多層化、素子の微細化、素子の配置工夫による論理ゲー
トの縮小等によりなされてきた。
特に素子の配置では、論理ゲート敷き詰めによるグー１
−間配線の短縮等の工夫がなされている。
−間配線の短縮等の工夫がなされている。
第１１図は従来のＥＣＬ回路の回路図であり、第１２図
は従来のＥＣＬ回路の素子配置例である。図において、
電源系は１−ランジスタボ、１’Ｉ’ ２．Ｔ ３
，１’ ４と拡散抵抗Ｒ、Ｒ２ｒ ｒ
ｒ Ｉｎ２．Ｒ［から
なり、電源電圧Ｖ。Ｃ１”ＥＥおよび基準バイアス電圧
Ｖ。ｓ、■、。ｆを信号処理系（−点鎖線により囲まれ
ている部分）に供給する。この基準バイアス電圧ＶＣ３
” ｒｅｆはコモンリファレンズ電圧ＶＲｏＨにより大
きさを制御されている。信号処理系はトランジスタ’Ｉ
’ 、１ 、 Ｔ、、２ 。
は従来のＥＣＬ回路の素子配置例である。図において、
電源系は１−ランジスタボ、１’Ｉ’ ２．Ｔ ３
，１’ ４と拡散抵抗Ｒ、Ｒ２ｒ ｒ
ｒ Ｉｎ２．Ｒ［から
なり、電源電圧Ｖ。Ｃ１”ＥＥおよび基準バイアス電圧
Ｖ。ｓ、■、。ｆを信号処理系（−点鎖線により囲まれ
ている部分）に供給する。この基準バイアス電圧ＶＣ３
” ｒｅｆはコモンリファレンズ電圧ＶＲｏＨにより大
きさを制御されている。信号処理系はトランジスタ’Ｉ
’ 、１ 、 Ｔ、、２ 。
「Ｉ
Ｔ 、３．Ｔ 、４．Ｔ ５と拡散抵抗Ｒ，Ｒｏ
かｒｌ Ｎ ｒ
Ｃらなり、３つの入力端子と１つの
ＮＯＲ出力端子をもつ３人力１出力ゲートを構成する。
かｒｌ Ｎ ｒ
Ｃらなり、３つの入力端子と１つの
ＮＯＲ出力端子をもつ３人力１出力ゲートを構成する。
しかし、半導体集積回路装置において、素子領域は縮小
されてきたものの、電源系の電源配線、基準バイアス発
生回路が複雑であり、また配線領域の確保のため、集積
度を上げようとするとチ・ンプ面積、配線長が増大し、
このため遅延時間の割合が増加し、さらに配線多層化お
よび配線領域の制約か生じて、回路設計も複雑になると
いう問題がある。
されてきたものの、電源系の電源配線、基準バイアス発
生回路が複雑であり、また配線領域の確保のため、集積
度を上げようとするとチ・ンプ面積、配線長が増大し、
このため遅延時間の割合が増加し、さらに配線多層化お
よび配線領域の制約か生じて、回路設計も複雑になると
いう問題がある。
そこで、本発明は配線領域の縮小、論理ゲート間配線の
短縮により高集積化と超高速化を同時に実現し得る半導
体集積回路装置を提供することを目的とする。
短縮により高集積化と超高速化を同時に実現し得る半導
体集積回路装置を提供することを目的とする。
本発明は、信号処理系と前記信号処理系に電源電圧、基
準バイアス電圧を供給する電源系とを備えた半導体集積
回路装置において、絶縁層（２０）を介して、その一方
の面に電源系の層（１０）を、他方に面に信号処理系の
層（３０）を積層して積層構造とし、前記電源系の層（
１０）と前記信号処理系の層（３０）との間に前記絶縁
層（２０）を貫通する導電体（２）を配設し、この導電
体（２）を通して前記電源系の層（１０）から前記信号
処理系の層（３０）へ電源電圧、基準バイアス電圧の供
給を行なうように構成した。
準バイアス電圧を供給する電源系とを備えた半導体集積
回路装置において、絶縁層（２０）を介して、その一方
の面に電源系の層（１０）を、他方に面に信号処理系の
層（３０）を積層して積層構造とし、前記電源系の層（
１０）と前記信号処理系の層（３０）との間に前記絶縁
層（２０）を貫通する導電体（２）を配設し、この導電
体（２）を通して前記電源系の層（１０）から前記信号
処理系の層（３０）へ電源電圧、基準バイアス電圧の供
給を行なうように構成した。
半導体、集積回路装置において、電源系を構成する素子
及び配線を配設した電源系の層と、信号処理系を構成す
る素子及び配線を配設した信号処理系の層とを、絶縁層
を介して積層し、前記電源系の層と前記信号処理系の層
との間に前記絶縁層を貫通ずるように形成した導電体を
通して前記電源系の層から前記信号処理系の層へ電源電
圧、基準バイアス電圧の供給を行なう。
及び配線を配設した電源系の層と、信号処理系を構成す
る素子及び配線を配設した信号処理系の層とを、絶縁層
を介して積層し、前記電源系の層と前記信号処理系の層
との間に前記絶縁層を貫通ずるように形成した導電体を
通して前記電源系の層から前記信号処理系の層へ電源電
圧、基準バイアス電圧の供給を行なう。
電源系の層と信号処理系の層を上述のように積層構造と
したことにより、信号処理系の層には基準バイアス発生
回路がなくなり、また電源配線、基準バイアス回路から
の配線もなくなり、論理ゲート入出力配線のみとなるの
で、論理ゲートを貫通孔以外の位置に敷き詰めることに
より、論理ゲートサイズの縮小、配線領域の縮小、論理
ゲート間配線の短縮か可能となり、半導体集積回路装置
の超高速化、高集積化、設計自由度の向上が可能となる
。
したことにより、信号処理系の層には基準バイアス発生
回路がなくなり、また電源配線、基準バイアス回路から
の配線もなくなり、論理ゲート入出力配線のみとなるの
で、論理ゲートを貫通孔以外の位置に敷き詰めることに
より、論理ゲートサイズの縮小、配線領域の縮小、論理
ゲート間配線の短縮か可能となり、半導体集積回路装置
の超高速化、高集積化、設計自由度の向上が可能となる
。
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の半導体集積回路装置の原理説明図であ
る。第１図において、半導体集積回路装置１は絶縁層２
０を介して電源系の層１０と信号処理系の層３０を積層
したｌＰＪ遣を有しており、絶縁層２０には、電源系の
層１０から信号処理系の層３０へ電源電圧、基準バイア
ス電圧を供給するために用いる貫通孔２１が絶縁層２０
を貫通するように形成され、この貫通孔２１内に導電＃
２が配設されている。
る。第１図において、半導体集積回路装置１は絶縁層２
０を介して電源系の層１０と信号処理系の層３０を積層
したｌＰＪ遣を有しており、絶縁層２０には、電源系の
層１０から信号処理系の層３０へ電源電圧、基準バイア
ス電圧を供給するために用いる貫通孔２１が絶縁層２０
を貫通するように形成され、この貫通孔２１内に導電＃
２が配設されている。
第２図はＥＣ１回路の電源系の層１０における回路例で
ある。第２図において電源系の回路（実線で示されてい
る部分）は電源電圧（ＶＣＣ” ＥＥ）供給回路、基準
バイアス電圧（ＶｏＳ、Ｖｒ８ｆ）発生回路および定電
流Ｉ。、供給回路である。ここで基準バイアス電圧（Ｖ
ｃｓ、ｖｒ１３ｆ）はコモンリファレンス電圧Ｖ に
よって大きさが制御される。
ある。第２図において電源系の回路（実線で示されてい
る部分）は電源電圧（ＶＣＣ” ＥＥ）供給回路、基準
バイアス電圧（ＶｏＳ、Ｖｒ８ｆ）発生回路および定電
流Ｉ。、供給回路である。ここで基準バイアス電圧（Ｖ
ｃｓ、ｖｒ１３ｆ）はコモンリファレンス電圧Ｖ に
よって大きさが制御される。
Ｃ１４
この電源系の層１０の回路と信号処理系の層３０におけ
る信号処理系の回路（鎖線で示されている部分）とは、
絶縁層２０の貫通孔２１内に配設された導電体２ａ、２
ｂ ２ｃ、２ｄを通して接続される。また、第３図は
第２図に示されているＥＣ１回路の電源系の素子配置例
である。第３図において、トランジスタＴ １．”Ｉ
” ２．Ｔ、３゜ｒ 「 Ｔ ４と拡散抵抗Ｒ，Ｒ２，Ｒ１は図示例のように配置
され、導電体２ａ、２ｂ、２ｃ、２ｄは図示の箇所に位
置するように電源系の層１０と１３号処理系の層３０と
の間に配設される。
る信号処理系の回路（鎖線で示されている部分）とは、
絶縁層２０の貫通孔２１内に配設された導電体２ａ、２
ｂ ２ｃ、２ｄを通して接続される。また、第３図は
第２図に示されているＥＣ１回路の電源系の素子配置例
である。第３図において、トランジスタＴ １．”Ｉ
” ２．Ｔ、３゜ｒ 「 Ｔ ４と拡散抵抗Ｒ，Ｒ２，Ｒ１は図示例のように配置
され、導電体２ａ、２ｂ、２ｃ、２ｄは図示の箇所に位
置するように電源系の層１０と１３号処理系の層３０と
の間に配設される。
第４図はＥＣｌ−回路の信号処理系の層３０における回
路例であり、信号処理系の回路は実線で示されている部
分であり、第２図に示されている電源系の回路を鎖線で
示している。すなわち、第４図は第２図に対応した回路
図であり、導電体２ａ２ｂ、２ｃ、２ｄによって信号処
理系の回路と電源系の回路とか接続されている。また、
第５図は第４図に示されているＥ ＣＬ回路の信号処理
系の素子配置例である。第５図において、トランジスタ
’Ｔ’ 、１．１’ 、２． Ｔ 、３． Ｔ
５．拡散抵抗ｒｌ ｒｌ ｒ
ｌ ｒＲ、Ｒは図示例のように配置され、
導電体Ｃ ２ａ、２ｂ、２ｃ、２ｄが絶縁層２０の図示の位置に形
成されることにより、第３図に示された電源系の素子と
、第５図に示された信号処理系の素子とか、ＶＩ層栴造
を構成しつつＥ ＣＬ回路を形成する。
路例であり、信号処理系の回路は実線で示されている部
分であり、第２図に示されている電源系の回路を鎖線で
示している。すなわち、第４図は第２図に対応した回路
図であり、導電体２ａ２ｂ、２ｃ、２ｄによって信号処
理系の回路と電源系の回路とか接続されている。また、
第５図は第４図に示されているＥ ＣＬ回路の信号処理
系の素子配置例である。第５図において、トランジスタ
’Ｔ’ 、１．１’ 、２． Ｔ 、３． Ｔ
５．拡散抵抗ｒｌ ｒｌ ｒ
ｌ ｒＲ、Ｒは図示例のように配置され、
導電体Ｃ ２ａ、２ｂ、２ｃ、２ｄが絶縁層２０の図示の位置に形
成されることにより、第３図に示された電源系の素子と
、第５図に示された信号処理系の素子とか、ＶＩ層栴造
を構成しつつＥ ＣＬ回路を形成する。
第６図は第３図および第５図の素子配置により積層構造
を形成したチップの導電体２ａを通り図の上下方向にお
ける縦断面である。第６図において、電源系の層１０は
シリコン単結晶基板１１に形成されたｉ−ランジスタＴ
、１、拡散抵抗Ｒ１゜Ｒ２、絶縁層１２，１４、導電層
１３．１５を有し、信号処理系のＮＪ３０はシリコン単
結晶成長層３１に形成されたトランジスタＴ 、１．
Ｔｒ１２、ｒｌ 拡散抵抗Ｒ、絶縁層３２．３４．３６、導電層３３．３
５．３７を有しており、電源系の層１０と信号処理系の
層３０との間に絶縁層２０が存在することにより積層構
造が形成されている。そして、絶縁層２０およびシリコ
ン単結晶成長Ｍ３１には貫通孔２１か形成され、この貫
通孔に電源系の層１０の導電層と、信号処理系の層２０
の導電層とを接続するように導電体２ａ、２ｂ、２ｃ２
ｄ ＜２ｂ、２ｃ、２ｄは図の断面には現われない）が
形成されている。
を形成したチップの導電体２ａを通り図の上下方向にお
ける縦断面である。第６図において、電源系の層１０は
シリコン単結晶基板１１に形成されたｉ−ランジスタＴ
、１、拡散抵抗Ｒ１゜Ｒ２、絶縁層１２，１４、導電層
１３．１５を有し、信号処理系のＮＪ３０はシリコン単
結晶成長層３１に形成されたトランジスタＴ 、１．
Ｔｒ１２、ｒｌ 拡散抵抗Ｒ、絶縁層３２．３４．３６、導電層３３．３
５．３７を有しており、電源系の層１０と信号処理系の
層３０との間に絶縁層２０が存在することにより積層構
造が形成されている。そして、絶縁層２０およびシリコ
ン単結晶成長Ｍ３１には貫通孔２１か形成され、この貫
通孔に電源系の層１０の導電層と、信号処理系の層２０
の導電層とを接続するように導電体２ａ、２ｂ、２ｃ２
ｄ ＜２ｂ、２ｃ、２ｄは図の断面には現われない）が
形成されている。
次に、第７図乃至第９図により、本発明の半導体集積回
路装置にお（）る貫通孔２１および導電体２の形成例に
ついて説明する。
路装置にお（）る貫通孔２１および導電体２の形成例に
ついて説明する。
先ず、第７図に示されているように電源系の素子が形成
された電源系の層１０の上に絶縁層２０を形成し、さら
にその上にエピタキシャル成長等によってシリコン単結
晶成長層３１を形成する。
された電源系の層１０の上に絶縁層２０を形成し、さら
にその上にエピタキシャル成長等によってシリコン単結
晶成長層３１を形成する。
次に、第８図に示されるように、トランジスタ領域３８
の周囲に溝３を形成し、この涌３内に多結晶シリコン４
ａを充填する、いわゆるトランジスタの消堀り分離を行
なう時に、同時にシリコン単結晶成長層３１側から絶縁
層２０を貫通して電源系の層１０に達するように貫通孔
２１を形成し、この貫通孔２１内に多結晶シリコン４
ｂを充填し、この多結晶シリコン４ｂにイオン５を打ち
込んで導電性を持たせることにより導電体２を形成する
。
の周囲に溝３を形成し、この涌３内に多結晶シリコン４
ａを充填する、いわゆるトランジスタの消堀り分離を行
なう時に、同時にシリコン単結晶成長層３１側から絶縁
層２０を貫通して電源系の層１０に達するように貫通孔
２１を形成し、この貫通孔２１内に多結晶シリコン４
ｂを充填し、この多結晶シリコン４ｂにイオン５を打ち
込んで導電性を持たせることにより導電体２を形成する
。
また、貫通孔２１および導電体２の他の形成例として、
第９図に示されるように、先ずシリコン単結晶成長層３
１に１−ランジスタＴ 、１ 、 ’Ｉ” 、２、
ｒｌ ｒ 拡散抵抗Ｒを形成後、各素子と導電層３３との接続を行
なうためのコンタクトホールを絶縁層３２により形成す
る０次に、シリコン単結晶成長層３１側から絶縁Ｒ２０
を貫通して電源系の層１０に達するように異方性エツチ
ング等により貫通孔２１を形成し、この貫通孔２１内に
導電体２を埋め込むことにより、電源系の層１０と信号
処理系の層３０とを導通する方法がある。この場合、貫
通孔２１内の導電体２とシリコン単結晶成長層３１とを
直接接触させないために、貫通孔２１内に露出している
シリコン単結晶成長層３１の表面を酸化して絶縁層３９
を形成する必要がある。
第９図に示されるように、先ずシリコン単結晶成長層３
１に１−ランジスタＴ 、１ 、 ’Ｉ” 、２、
ｒｌ ｒ 拡散抵抗Ｒを形成後、各素子と導電層３３との接続を行
なうためのコンタクトホールを絶縁層３２により形成す
る０次に、シリコン単結晶成長層３１側から絶縁Ｒ２０
を貫通して電源系の層１０に達するように異方性エツチ
ング等により貫通孔２１を形成し、この貫通孔２１内に
導電体２を埋め込むことにより、電源系の層１０と信号
処理系の層３０とを導通する方法がある。この場合、貫
通孔２１内の導電体２とシリコン単結晶成長層３１とを
直接接触させないために、貫通孔２１内に露出している
シリコン単結晶成長層３１の表面を酸化して絶縁層３９
を形成する必要がある。
上述したように導電体２を通して積層構造を形成してい
る電源系の層１０から信号処理系の層３０へ電源電圧、
基準バイアス電圧を供給するので、第１０図に示される
ように信号処理系の層３０に信号処理系の素子を従来の
ＥＣＬ回路よりも密に敷き詰めることが可能となる。第
１０図において、４ゲ一ト分のＥＣＬ回路が形成され、
各回路はそれぞれ導電体２ａ、２ｂ、２ｃ、２ｄを通し
て電源系の層１０の電源系の回路と接続されている。
る電源系の層１０から信号処理系の層３０へ電源電圧、
基準バイアス電圧を供給するので、第１０図に示される
ように信号処理系の層３０に信号処理系の素子を従来の
ＥＣＬ回路よりも密に敷き詰めることが可能となる。第
１０図において、４ゲ一ト分のＥＣＬ回路が形成され、
各回路はそれぞれ導電体２ａ、２ｂ、２ｃ、２ｄを通し
て電源系の層１０の電源系の回路と接続されている。
本発明によれば、電源系の層と信号処理系の層を絶縁層
を介して積層し、電源系の層から絶縁層を貫通ずるよう
に配設された導電体を通して電源電圧、基準バイアス電
圧を信号処理系の層に供給するので、信号処理系の層に
は基準バイアス発生回路を形成する必要かなく、また電
源配線、基準バイアス回路からの配線もなくなり論理ゲ
ート入出力配線のみになり、したがって論理ゲートを導
電体配設位置以外の位置に敷き詰めた場合、論理ゲート
サイズの縮小、配線領域の縮小、論理ゲート間配線の短
縮が可能となり、半導体集積回路装置における超高速化
、高集積化が同時に可能となり、設計自由度の向上も図
れる。
を介して積層し、電源系の層から絶縁層を貫通ずるよう
に配設された導電体を通して電源電圧、基準バイアス電
圧を信号処理系の層に供給するので、信号処理系の層に
は基準バイアス発生回路を形成する必要かなく、また電
源配線、基準バイアス回路からの配線もなくなり論理ゲ
ート入出力配線のみになり、したがって論理ゲートを導
電体配設位置以外の位置に敷き詰めた場合、論理ゲート
サイズの縮小、配線領域の縮小、論理ゲート間配線の短
縮が可能となり、半導体集積回路装置における超高速化
、高集積化が同時に可能となり、設計自由度の向上も図
れる。
第１図は本発明の原理説明図、
第２図はＥＣＬ回路の電源系を構成する部分の図、
第３図はＥＣＬ回路の電源系の素子配置例を示す図、
第４図はＥＣＬ回路の信号処理系を構成する部分の図、
第５図はＥＣＬ回路の信号処理系の素子配置例を示す図
、 第６図は第３図、第５図の素子配置で積層構造を形成し
たときの半導体装置の断面図、第７図は電源系の層、絶
縁層および信号処理系の１−のシリコン単結晶成長層の
形成を示す図、第８図は導電体および貫通孔の形成例を
示す図、第９図は導電体および貫通孔の池の形成例を示
す図、 第１０図はＥＣＬ回路の信号処理系の素子配置例を示す
図、 第１１図は従来の半導体集積回路装置のＥＣＬ回路図、 第１２図は従来の半導体集積回路装置のＥＣＬ回路の素
子配置例を示す図である。 １・・・半導体集積回路装置、 ２・・・導電体、 ３・・・溝、 ４ａ ４ｂ・・・多結晶シリコン、 ５・・・イオン、 １０・・・電源系の層、 １１・・・シリコン単結晶基板、 １２．１４・・・絶縁層、 １３１５・・・導電層、 ２０・・・絶縁層、 ２１・・・貫通孔、 ３０・・・信号処理系の層、 ３１・・・シリコン単結晶成長層、 ３２．３４．３６．３９・・・絶縁層、３３．３５．３
７・・・導電層、 ３８・・・トランジスタ領域、 Ｔ １．Ｔ ２．Ｔ ３．Ｔ ４．Ｔ、５゜ｒ
ｒ ｒ 「Ｔ 、
１． Ｔ 、２． Ｔ 、３． ’ｒ”、、４・・
・トランジスタ、ｒｌ ｒｌ
ｒｌＲ、Ｒ、Ｒ、ＲＥ、Ｒｃ・・・拡散抵抗。 本命 明 Ｏ原理説明区 手 図 Ｅｃｔ−ｒｓｕ−ｎｒｔｔ号処１里果乞神Ｉ戻する部分
塾 ４ 図 ＥＣＬ ［１ｉＩｉｔ／）ｊシ号！！４理４ミＯ素玉［
配置イダリ若５１ ＥＣＬ口ｌ／）宅ぷ飲禾を構成する節分第 ２ 図 ＥＣＬ回給０電源呆Ｏ素千配置イ列 慕 ３ 図 を溝光の肩Ｏ形へ、絶８し層Ｏ形成、信号処理釆Ｏ肩０
シリコン！＃饅晶成子層ｉ／）μ八を示す同第 ７ 図 １！電ｎ−ｈ・よメ貫遁孔Ｏ形成イ列を示を８甚 ６
図 ＥＣＬ目蒔（４ゲート介）／Ｍ言号丸理果Ｏり子配置律
Ｉ第 図
、 第６図は第３図、第５図の素子配置で積層構造を形成し
たときの半導体装置の断面図、第７図は電源系の層、絶
縁層および信号処理系の１−のシリコン単結晶成長層の
形成を示す図、第８図は導電体および貫通孔の形成例を
示す図、第９図は導電体および貫通孔の池の形成例を示
す図、 第１０図はＥＣＬ回路の信号処理系の素子配置例を示す
図、 第１１図は従来の半導体集積回路装置のＥＣＬ回路図、 第１２図は従来の半導体集積回路装置のＥＣＬ回路の素
子配置例を示す図である。 １・・・半導体集積回路装置、 ２・・・導電体、 ３・・・溝、 ４ａ ４ｂ・・・多結晶シリコン、 ５・・・イオン、 １０・・・電源系の層、 １１・・・シリコン単結晶基板、 １２．１４・・・絶縁層、 １３１５・・・導電層、 ２０・・・絶縁層、 ２１・・・貫通孔、 ３０・・・信号処理系の層、 ３１・・・シリコン単結晶成長層、 ３２．３４．３６．３９・・・絶縁層、３３．３５．３
７・・・導電層、 ３８・・・トランジスタ領域、 Ｔ １．Ｔ ２．Ｔ ３．Ｔ ４．Ｔ、５゜ｒ
ｒ ｒ 「Ｔ 、
１． Ｔ 、２． Ｔ 、３． ’ｒ”、、４・・
・トランジスタ、ｒｌ ｒｌ
ｒｌＲ、Ｒ、Ｒ、ＲＥ、Ｒｃ・・・拡散抵抗。 本命 明 Ｏ原理説明区 手 図 Ｅｃｔ−ｒｓｕ−ｎｒｔｔ号処１里果乞神Ｉ戻する部分
塾 ４ 図 ＥＣＬ ［１ｉＩｉｔ／）ｊシ号！！４理４ミＯ素玉［
配置イダリ若５１ ＥＣＬ口ｌ／）宅ぷ飲禾を構成する節分第 ２ 図 ＥＣＬ回給０電源呆Ｏ素千配置イ列 慕 ３ 図 を溝光の肩Ｏ形へ、絶８し層Ｏ形成、信号処理釆Ｏ肩０
シリコン！＃饅晶成子層ｉ／）μ八を示す同第 ７ 図 １！電ｎ−ｈ・よメ貫遁孔Ｏ形成イ列を示を８甚 ６
図 ＥＣＬ目蒔（４ゲート介）／Ｍ言号丸理果Ｏり子配置律
Ｉ第 図
Claims (1)
- 【特許請求の範囲】 信号処理系と前記信号処理系に電源電圧、基準バイアス
電圧を供給する電源系とを備えた半導体集積回路装置に
おいて、 絶縁層（２０）を介して、その一方の面に電源系の層（
１０）を、他方に面に信号処理系の層（３０）を積層し
て積層構造とし、前記電源系の層（１０）と前記信号処
理系の層（３０）との間に前記絶縁層（２０）を貫通す
る導電体（２）を配設し、この導電体（２）を通して前
記電源系の層（１０）から前記信号処理系の層（３０）
へ電源電圧、基準バイアス電圧の供給を行なうように構
成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15420388A JPH023955A (ja) | 1988-06-22 | 1988-06-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15420388A JPH023955A (ja) | 1988-06-22 | 1988-06-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023955A true JPH023955A (ja) | 1990-01-09 |
Family
ID=15579097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15420388A Pending JPH023955A (ja) | 1988-06-22 | 1988-06-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023955A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604382A (en) * | 1993-11-25 | 1997-02-18 | Nec Corporation | Semiconductor device with pillar-shaped contact layer |
| JP2008160141A (ja) * | 2003-12-05 | 2008-07-10 | Taiwan Semiconductor Manufacturing Co Ltd | 集積回路デバイスとその製造方法 |
| US8764292B2 (en) | 2008-11-20 | 2014-07-01 | Performance Seed | Article for holding product and methods |
-
1988
- 1988-06-22 JP JP15420388A patent/JPH023955A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604382A (en) * | 1993-11-25 | 1997-02-18 | Nec Corporation | Semiconductor device with pillar-shaped contact layer |
| JP2008160141A (ja) * | 2003-12-05 | 2008-07-10 | Taiwan Semiconductor Manufacturing Co Ltd | 集積回路デバイスとその製造方法 |
| US8764292B2 (en) | 2008-11-20 | 2014-07-01 | Performance Seed | Article for holding product and methods |
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