JP2005167901A - レベル変換回路 - Google Patents
レベル変換回路 Download PDFInfo
- Publication number
- JP2005167901A JP2005167901A JP2003407280A JP2003407280A JP2005167901A JP 2005167901 A JP2005167901 A JP 2005167901A JP 2003407280 A JP2003407280 A JP 2003407280A JP 2003407280 A JP2003407280 A JP 2003407280A JP 2005167901 A JP2005167901 A JP 2005167901A
- Authority
- JP
- Japan
- Prior art keywords
- level conversion
- voltage
- conversion circuit
- circuit
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】外部より供給される直流電圧を電源として該直流電圧よりも低い第1の電圧を生成する電流供給型の第1の内部電源回路と、同じく前記直流電圧を電源として該直流電圧よりも低く第1の電圧よりも高い第2の電圧を生成する電流吸引型の第2の内部電源回路と、入力信号を所定の電圧だけレベルシフトする入力信号レベル変換回路と、前記入力信号を入力信号として第1の電圧と接地電位との間で動作する第1の制御回路と、入力信号レベル変換回路の出力信号を入力信号として前記直流電圧と第2の電圧との間で動作する第2の制御回路と、前記直流電圧と接地電位との間で動作し第1の制御回路の出力信号と第2の制御回路の出力信号とを入力信号として動作する出力段回路とを備える。
【選択図】図1
Description
また、請求項2に記載の発明は、請求項1に記載のレベル変換回路において、前記第1の制御回路及び前記第2の制御回路をCMOSインバータ回路としたことを特徴とする。
このような構成とすれば、請求項1に記載の発明と同様の効果を奏する。
このような構成としても、請求項1に記載の発明と同様の効果を奏する。
このような構成とすれば、請求項1に記載の発明と同様の効果を奏する。
このような構成とすれば、請求項1に記載の発明と同様の効果を奏する外、出力に大振幅の電圧信号を必要とする場合の入力信号のレベルシフトが容易となる。
このような構成とすれば、請求項1に記載の発明と同様の効果を奏する外、各回路間を電気的に完全分離できるため回路の集積化が容易となる。
このような構成とすれば、請求項1に記載の発明と同様の効果を奏する外、各トランジスタを他の回路部分から電気的に完全分離できるため回路の集積化が容易となる。
電源として、基準電位線9との間に直流電圧Vppが外部より供給される。直流電圧Vppの電源は高電圧側電源でその電圧は例えば+24Vである。直流電圧Vppは、その供給線(以下、Vpp電源線8という。)により第1の制御回路5を除く他の5個の回路ブロックに供給される。直流電圧Vppの電源の電位基準側である基準電位線9は接地されているものとし、以下の説明では接地線9という。接地線9は、第2の制御回路6を除く他の5個の回路ブロックに接続されている。
入力信号Vinは例えば0−5Vの低電圧振幅の信号であり、これに対して出力信号Vout は例えば0−24Vの大振幅の電圧信号となるので、入出力間で電圧のレベル変換が行なわれることになる。
(第1の実施形態)
図2に、レベル変換回路1の第1の実施形態の回路図を示す。外部より供給される直流電圧Vppはプラス側がVpp電源線8により、マイナス側が接地された接地線9により各回路に供給される。直流電圧Vppは例えば+24Vである。
このような電源電圧の下で、入力信号Vinの入力端子12がL論理レベルの0Vにされたとする。第1の制御回路5のトランジスタN1はOFF、トランジスタP1はONとなり、出力段回路7のトランジスタN3のゲートに第1の電圧V1である+5Vが加わってトランジスタN3はONする。
この結果、出力段回路7のトランジスタN3はON、トランジスタP3はOFF状態となって出力電圧Vout は0Vとなる。
このようにして本実施形態のレベル変換回路1によれば、入力信号Vinの0−5Vの電圧変化が出力信号Vout には0−24Vの電圧変化に拡大変換されて現れる。即ち、電圧のレベル変換が行なわれる。
図3に、レベル変換回路の第2の実施形態の回路図を示す。図3に示すレベル変換回路1aは、第1の実施形態の図2の出力段回路7中の第1のPMOSトランジスタP3を、第1のNPNトランジスタQ5、第2のPMOSトランジスタP4、抵抗R8で構成される回路に置き換える変更を加えた構成の回路である。NPNトランジスタQ5はプルアップトランジスタとして機能し、そのコレクタはVpp電源線8に、エミッタは出力端子13に接続される。PMOSトランジスタP4のソースはVpp電源線8に、ドレインはトランジスタQ5のベースに接続され、ゲートには第2の制御回路6の出力信号が印加される。抵抗R9は、トランジスタQ5のベースと出力端子13の間に接続される。
図4に、レベル変換回路の第3の実施形態の回路図を示す。図4に示すレベル変換回路1bは、第2の実施形態の図3の出力段回路7a中の第2のPMOSトランジスタP4を、第3のPMOSトランジスタP5と第4のPMOSトランジスタP6に置き換える変更を加えた回路である。トランジスタP4、P5は直列に接続され、トランジスタP5のソースはVpp電源線8に、トランジスタP6のドレインはトランジスタQ5のベースに接続される。トランジスタP5、P6のゲートは相互に接続され、その相互接続点に第2の制御回路6の出力信号が印加される。
本実施形態の場合、PMOSトランジスタP5、P6の耐圧は、図3のPMOSトランジスタP4の耐圧の1/2程度で済み、低耐圧のトランジスタを採用できる利点がある。また、抵抗R9を流れる電流も出力端子13から流出して有効に利用されるため、動作速度が速くなる利点がある。
図5に、レベル変換回路の第4の実施形態の回路図を示す。図5に示すレベル変換回路1cは、第3の実施形態の図4の出力段回路7b中の第1のNMOSトランジスタN3を第2のNMOSトランジスタN4と第3のNMOSトランジスタN5に置き換える変更を加えた回路である。トランジスタN4、N5は直列に接続され、トランジスタN4のドレインは出力端子13に、トランジスタN5のソースは接地線9に接続される。トランジスタN4、N5のゲートは相互に接続され、その相互接続点に第1の制御回路5の出力信号が印加される。
従って、本実施形態のレベル変換回路1cの入力信号Vinと出力信号Vout との関係は第3の実施形態の場合と同様となり、例えば入力信号Vinの0−5Vの電圧変化が出力信号Vout には0−24Vの電圧変化に拡大変換されて現れる。即ち、電圧のレベル変換が行なわれる。
図6に、レベル変換回路の第5の実施形態の回路図を示す。図6に示すレベル変換回路1dは、第3の実施形態の図4の第1の制御回路5、第2の制御回路6のCMOSインバータ回路に同じ回路を従属接続で追加すると共に、第1のNMOSトランジスタN3を第2のNPNトランジスタQ6に、ツェナーダイオードZD3を抵抗R10に置き換える変更を加えた回路である。
このような回路構成としたことにより、第1の制御回路5a及び第2の制御回路6aの出力信号の論理レベルは、第2の実施形態の図3の第1の制御回路5、第2の制御回路6のそれとは反対の論理レベルとなる。
また、入力信号レベル変換回路4aは、トランジスタQ3、Q4と抵抗R8とがカレントミラー回路を使用した定電流源14を構成していてトランジスタQ4のコレクタからは定電流が抵抗R10に供給される。従って、抵抗R10の両端の電圧は一定となっており、第2の制御回路6aには入信号Vinの電圧を抵抗R10の両端の電圧だけレベルシフトした電圧が入力される。この入力信号レベル変換回路4aによれば、定電流の値と抵抗R10の抵抗値を調整することで、レベルシフトする電圧を任意に調整することができる。
このように本実施形態のレベル変換回路1dによれば、例えば入力信号Vinの0−5Vの電圧変化が出力信号Vout には24−0Vの電圧変化に拡大変換されて現れる。即ち、電圧レベルを変換させると同時に入力信号の論理を反転させることができる。
図7は、例として第1の制御回路5、第2の制御回路6を構成するCMOSインバータ回路をそのようなシリコンの島状領域内に設けたICチップの断面構造を模式的に表わしたものである。SOI基板は、支持基板の上に絶縁層を設け、その上にシリコン層を形成した基板をいう。図7では、支持基板としてシリコン支持基板20を使用し、その上に絶縁層としてシリコン酸化膜21を形成し、更にその上にn型シリコン層22を形成してSOI基板としている。このようなSOI基板は、ウェハの貼り合わせ、酸素イオンをシリコン基板内に打ち込んで内部に絶縁層を形成するSIMOX(Separation by Implanted Oxygen)と呼ばれる方法で作られる。
なお、これまでに説明したレベル変換回路を集積化する場合には、図1のブロック図における6個の回路ブロックの内、入力信号レベル変換回路4、第1の制御回路5、第2の制御回路6、出力段回路7の4個の回路ブロックからなるレベル変換回路のみを1チップに集積化し、残る第1の内部電源回路2、第2の内部電源回路3はそのチップ外に、即ち、外部電源として製作してもよい。このような構成の仕方は、レベル変換回路を多数必要とする場合に、第1の内部電源回路2、第2の内部電源回路3の電源容量を大きくして製作して、それを多数のレベル変換回路に対して共用できる利点がある。
Claims (14)
- 低電圧振幅の論理入力信号を高電圧振幅の論理出力信号に変換するレベル変換回路であって、
基準電位線の電位を基準に外部より供給される直流電圧を電源として該直流電圧より低い第1の電圧を前記基準電位線との間に生成して電流供給する電流供給型の第1の内部電源回路と、
同じく前記外部より供給される直流電圧を電源として該直流電圧よりも低く、前記第1の電圧よりも高い第2の電圧を前記基準電位線との間に生成し、その出力端子に流入する電流を吸引して前記基準電位線に流す電流吸引型の第2の内部電源回路と、
前記基準電位線の電位を基準として入力される入力信号を所定の電圧だけ前記外部より供給される直流電圧側にレベルシフトして出力する入力信号レベル変換回路と、
該入力信号レベル変換回路の出力信号を入力信号として前記第1の電圧の供給線と前記基準電位線との間で動作する第1の制御回路と、
前記入力信号レベル変換回路の出力信号を入力信号として前記外部より供給される直流電圧の供給線と前記第2の電圧の供給線との間で動作する第2の制御回路と、
前記外部より供給される直流電圧の供給線と前記基準電位線との間で動作し、前記第1の制御回路の出力信号と前記第2の制御回路の出力信号とを入力信号として動作する出力段回路とを備えることを特徴とするレベル変換回路。 - 請求項1に記載のレベル変換回路において、前記第1の制御回路及び前記第2の制御回路をCMOSインバータ回路としたことを特徴とするレベル変換回路。
- 請求項1に記載のレベル変換回路において、前記第1の制御回路及び前記第2の制御回路をCMOS非反転バッファ回路としたことを特徴とするレベル変換回路。
- 請求項1ないし3の何れかに記載のレベル変換回路において、前記出力段回路は、前記外部より供給される直流電圧の供給線と前記基準電位線との間にプルアップトランジスタとして機能する第1のPMOSトランジスタとプルダウントランジスタとして機能する第1のNMOSトランジスタとを直列に接続して両トランジスタの相互接続点を出力端子とし、第1のPMOSトランジスタのゲートに前記第2の制御回路の出力信号を、第1のNMOSトランジスタのゲートに前記第2の制御回路の出力信号を入力した回路としたことを特徴とするレベル変換回路。
- 請求項4に記載のレベル変換回路において、前記第1のPMOSトランジスタに代えて第1のNPNトランジスタを接続すると共に、該第1のNPNトランジスタのベースと前記出力端子との間には抵抗を、コレクタとベース間には第2のPMOSトランジスタを接続して該第2のPMOSトランジスタのゲートに前記第2の制御回路の出力信号を入力したことを特徴とするレベル変換回路。
- 請求項5に記載のレベル変換回路において、前記第2のPMOSトランジスタに代えて、第3のPMOSトランジスタと第4のPMOSトランジスタとを直列に接続し、その両トランジスタのゲートを相互接続して該相互接続点に前記第2の制御回路の出力信号を入力するようにしたことを特徴とするレベル変換回路。
- 請求項6に記載のレベル変換回路において、前記第1のNMOSトランジスタに代えて、第2のNMOSトランジスタと第3のNMOSトランジスタとを直列に接続し、その両トランジスタのゲートを相互接続して該相互接続点に前記第1の制御回路の出力信号を入力するようにしたことを特徴とするレベル変換回路。
- 請求項5または6に記載のレベル変換回路において、前記第1のNMOSトランジスタに代えて、第2のNPNトランジスタを接続してそのベースに前記第1の制御回路の出力信号を入力するようにしたことを特徴とするレベル変換回路。
- 請求項1ないし8の何れかに記載のレベル変換回路において、前記入力信号レベル変換回路は、前記外部より供給される直流電圧の供給線と該入力信号レベル変換回路の入力端子間に、定電流源とツェナーダイオードとを該ツェナーダイオードを入力端子側にして直列接続した回路としたことを特徴とするレベル変換回路。
- 請求項1ないし8の何れかに記載のレベル変換回路において、前記入力信号レベル変換回路は、前記外部より供給される直流電圧の供給線と該入力信号レベル変換回路の入力端子間に、定電流源と抵抗とを該抵抗を入力端子側にして直列接続した回路としたことを特徴とするレベル変換回路。
- 請求項1ないし10の何れかに記載のレベル変換回路において、前記入力信号レベル変換回路と、前記第1の制御回路と、前記第2の制御回路と、前記出力段回路とからなるレベル変換回路を集積化して形成し、前記第1の内部電源回路と前記第2の内部電源回路は外部電源として形成して、該集積化したレベル変換回路に電源供給するようにしたことを特徴とするレベル変換回路。
- 前記レベル変換回路はSOI基板上に形成し、前記第1の制御回路及び第2の制御回路を各々が絶縁分離用トレンチによって囲まれた島状領域内に形成したことを特徴とする請求項1ないし11の何れかに記載のレベル変換回路。
- 前記レベル変換回路はSOI基板上に形成し、前記第1の内部電源回路、第2の内部電源回路、入力信号レベル変換回路、第1の制御回路、第2の制御回路、出力段回路を、各々が絶縁分離用トレンチによって囲まれた島状領域内に形成したことを特徴とする請求項1ないし10の何れかに記載のレベル変換回路。
- 前記レベル変換回路はSOI基板上に形成し、該レベル変換回路を構成する各トランジスタを各々が絶縁分離用トレンチよって囲まれた島状領域内に形成したことを特徴とする請求項1ないし10の何れかに記載のレベル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003407280A JP4148119B2 (ja) | 2003-12-05 | 2003-12-05 | レベル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003407280A JP4148119B2 (ja) | 2003-12-05 | 2003-12-05 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005167901A true JP2005167901A (ja) | 2005-06-23 |
JP4148119B2 JP4148119B2 (ja) | 2008-09-10 |
Family
ID=34729378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003407280A Expired - Fee Related JP4148119B2 (ja) | 2003-12-05 | 2003-12-05 | レベル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4148119B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007201595A (ja) * | 2006-01-24 | 2007-08-09 | Fuji Electric Device Technology Co Ltd | ドライブ装置 |
JP2007209054A (ja) * | 2006-01-31 | 2007-08-16 | Sharp Corp | スイッチングレギュレータ及びその制御回路 |
JP2009272415A (ja) * | 2008-05-07 | 2009-11-19 | Toshiba Corp | 半導体装置 |
KR101147565B1 (ko) * | 2011-06-28 | 2012-05-21 | 강삼열 | 차량용 혼합가스 발생 장치 |
JP2017055453A (ja) * | 2016-12-09 | 2017-03-16 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
WO2017098909A1 (ja) * | 2015-12-08 | 2017-06-15 | 株式会社ソシオネクスト | 出力回路 |
JP2020088546A (ja) * | 2018-11-22 | 2020-06-04 | 三菱電機株式会社 | ハイサイド駆動回路 |
-
2003
- 2003-12-05 JP JP2003407280A patent/JP4148119B2/ja not_active Expired - Fee Related
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007201595A (ja) * | 2006-01-24 | 2007-08-09 | Fuji Electric Device Technology Co Ltd | ドライブ装置 |
JP2007209054A (ja) * | 2006-01-31 | 2007-08-16 | Sharp Corp | スイッチングレギュレータ及びその制御回路 |
JP2009272415A (ja) * | 2008-05-07 | 2009-11-19 | Toshiba Corp | 半導体装置 |
KR101147565B1 (ko) * | 2011-06-28 | 2012-05-21 | 강삼열 | 차량용 혼합가스 발생 장치 |
WO2017098909A1 (ja) * | 2015-12-08 | 2017-06-15 | 株式会社ソシオネクスト | 出力回路 |
CN108292916A (zh) * | 2015-12-08 | 2018-07-17 | 株式会社索思未来 | 输出电路 |
JPWO2017098909A1 (ja) * | 2015-12-08 | 2018-09-27 | 株式会社ソシオネクスト | 出力回路 |
US10355685B2 (en) | 2015-12-08 | 2019-07-16 | Socionext Inc. | Output circuit |
CN108292916B (zh) * | 2015-12-08 | 2021-06-04 | 株式会社索思未来 | 输出电路 |
JP2017055453A (ja) * | 2016-12-09 | 2017-03-16 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
JP2020088546A (ja) * | 2018-11-22 | 2020-06-04 | 三菱電機株式会社 | ハイサイド駆動回路 |
Also Published As
Publication number | Publication date |
---|---|
JP4148119B2 (ja) | 2008-09-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7411267B2 (en) | Semiconductor integrated circuit device | |
KR20060051266A (ko) | 신호의 전압 진폭을 변환하는 레벨 변환 회로 | |
US7088167B2 (en) | Level conversion for use in semiconductor device | |
EP0774838B1 (en) | CMOS interface for coupling a low voltage integrated circuit with devices powered at a higher supply voltage | |
US5635859A (en) | Level converting circuit | |
JPWO2014038115A1 (ja) | 半導体集積回路 | |
JP4609884B2 (ja) | 半導体集積回路装置 | |
US8928513B1 (en) | Current steering digital-to-analog converter (DAC) switch driver | |
JPH0436606B2 (ja) | ||
JP4148119B2 (ja) | レベル変換回路 | |
EP0068883A2 (en) | A level converter circuit | |
JP4021395B2 (ja) | レベルシフト回路及びそのレベルシフト回路を有する半導体集積回路 | |
US7358790B2 (en) | High performance level shift circuit with low input voltage | |
KR0138949B1 (ko) | 씨모스 회로와 바이폴라 회로가 혼재되어 있는 반도체 디바이스 | |
JPH066205A (ja) | 低電力、雑音排除ttl・cmos入力バッファ | |
US6982597B2 (en) | Differential input circuit | |
EP0326996A2 (en) | Semiconductor integrated circuit including an effective signal level conversion circuit | |
JPH0758615A (ja) | 半導体集積回路 | |
JPH06326593A (ja) | 半導体集積回路装置 | |
JPH0646360A (ja) | エレクトロルミネッセンス表示パネル駆動回路 | |
JP5205803B2 (ja) | 半導体装置 | |
JPH11317652A (ja) | 出力回路 | |
JP2608422B2 (ja) | 半導体集積回路装置 | |
JPH1127133A (ja) | 半導体集積回路 | |
JP2753247B2 (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080226 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080326 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080603 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080616 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4148119 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |