JP2005167141A

JP2005167141A - Method of manufacturing printed wiring board and multilayer printed wiring board

Info

Publication number: JP2005167141A
Application number: JP2003407527A
Authority: JP
Inventors: Yutaka Iwata; 豊岩田; Ayumi Suzuki; 歩鈴木; Satoru Katada; 覚片田; Kenji Shinoda; 健司篠田
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2003-12-05
Filing date: 2003-12-05
Publication date: 2005-06-23

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a multilayer printed wiring board that is free of warpage. <P>SOLUTION: While stress is generated on a worksheet 30 when hardening a solder resist constituent 70γ, strength around the worksheet 30 is increased by copper that constitutes a frame state conductor pattern 149 comprising slits 159S. Simultaneously, the formed slits 159S reduce the difference of the area of the copper positioned at the points corresponding to a gap between the inside of the product and the outside of the product, thereby reducing the stress that generates warpage to make it more resistant to the warpage. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、プリント配線板、多層プリント配線板の製造方法に関し、特に、ワークシートから多数のプリント配線板、多層プリント配線板を製造する製造方法、多数個取り用の多層プリント配線板に関するものである。 The present invention relates to a printed wiring board and a method for manufacturing a multilayer printed wiring board, and more particularly to a manufacturing method for manufacturing a large number of printed wiring boards, a multilayer printed wiring board from a worksheet, and a multilayer printed wiring board for multi-cavity production. is there.

プリント配線板製造を製造する際に、ワークシートによる多面取りが行われている。このワークシートは、一般に３４０mm×５１０mm、或いは、５１０mm×５１０mmの形状で、このワークシート上に多数のプリント配線板用の導電パターンを形成した後、ダイシング等で個々のプリント配線板に分割している。 When manufacturing printed wiring board manufacture, multi-chamfering with a worksheet is performed. This worksheet is generally 340 mm x 510 mm or 510 mm x 510 mm in shape, and after forming a large number of conductive patterns for printed wiring boards on this worksheet, it is divided into individual printed wiring boards by dicing or the like. Yes.

近年、エレクトロニクスの進歩に伴い、プリント配線板に高密度化が求められ、配線回路の多層化された多層プリント配線板が用いられるようになっている。この多層プリント配線板の製造は、ワークシートの上に導体回路と樹脂絶縁層とを交互にビルトアップすることにより行われている。 In recent years, with the advancement of electronics, higher density is required for printed wiring boards, and multilayer printed wiring boards having multilayered wiring circuits are being used. This multilayer printed wiring board is manufactured by alternately building up a conductor circuit and a resin insulating layer on a worksheet.

図２０（Ａ）は、ワークシート２３０上に回路パターン群２３４を形成した状態を示している。ここでは、ワークシート２３０には、９個の分の多層プリント配線板に用いられるコア基板２１０が含まれている。このワークシート２３０は、樹脂板の両面に銅箔を積層した両面銅張り積層板として購入され、以下述べる工程を経て多層プリント配線板が製造される。上述したコア基板２１０の形成は、まず、ワークシート２３０に複数のスルーホール用貫通孔を穿設し、スルーホール貫通孔に表裏を導通するためのめっきを施し、スルーホールを形成する。スルーホール内にガラスフィラー等を分散させたエポキシ樹脂等を充填する。その後、両面銅張り積層板の不要部分をエッチングにより除去し、即ち、サブトラクティブ法により、図２０（Ａ）に示すような複数の配線パターン群２３４と枠状導体パターン２３５を形成する。枠状導体パターン２３５は、特許文献１中に開示されているように、この上に形成される樹脂絶縁層の膜厚を均一にしてバイアホールの開口を確実にし、更に、ワークシート２３０の強度を保つためである。 FIG. 20A shows a state where the circuit pattern group 234 is formed on the worksheet 230. Here, the worksheet 230 includes a core substrate 210 used for nine multilayer printed wiring boards. This worksheet 230 is purchased as a double-sided copper-clad laminate in which copper foil is laminated on both sides of a resin plate, and a multilayer printed wiring board is manufactured through the steps described below. The core substrate 210 described above is formed by first forming a plurality of through-hole through holes in the worksheet 230 and plating the through-hole through holes for conduction between the front and back surfaces to form through-holes. An epoxy resin or the like in which a glass filler or the like is dispersed is filled in the through hole. Thereafter, unnecessary portions of the double-sided copper-clad laminate are removed by etching, that is, a plurality of wiring pattern groups 234 and a frame-like conductor pattern 235 as shown in FIG. 20A are formed by a subtractive method. As disclosed in Patent Document 1, the frame-like conductor pattern 235 makes the thickness of the resin insulating layer formed thereon uniform to ensure the opening of the via hole, and further improves the strength of the worksheet 230. Is to keep.

このように作製されたコア基板２１０となるワークシート２３０の配線パターン群２３４上に、セミアディティブ法、或いは、フルアディティブ法で、樹脂絶縁層と導体回路層を交互にビルドアップする。ワークシート２３０上にビルドアップした導体回路層２５８を図２０（Ｂ）に示す。図２０（Ａ）と同様に、ビルドアップの導体回路層２５８の外周に枠状導体パターン２５９を形成する。導体回路層２５８の上にソルダーレジスト層を形成して、Ｃ４パッドにはんだを供給して多層プリント配線板とする。
そして、多層プリント配線板の製品間、即ち、図２０（Ｂ）中に示す鎖線に沿ってダイシング等で切断して、９個のパッケージ基板を形成する。
特開平９−１３５０７７号公報 Resin insulation layers and conductor circuit layers are alternately built up on the wiring pattern group 234 of the worksheet 230 to be the core substrate 210 manufactured in this way by a semi-additive method or a full additive method. The conductive circuit layer 258 built up on the worksheet 230 is shown in FIG. Similarly to FIG. 20A, a frame-like conductor pattern 259 is formed on the outer periphery of the build-up conductor circuit layer 258. A solder resist layer is formed on the conductor circuit layer 258, and solder is supplied to the C4 pad to form a multilayer printed wiring board.
Then, nine package substrates are formed by cutting between products of the multilayer printed wiring board, that is, along a chain line shown in FIG. 20B by dicing or the like.
Japanese Patent Laid-Open No. 9-135077

しかしながら、ワークシートの強度を高めるために枠状導体パターン２３５、２５９を形成しても、層間樹脂絶縁層、ソルダーレジスト層となる樹脂を塗布し、樹脂を硬化させた際にワークシートに反りが発生し、ワークシートを切断して成る多層プリント配線板（パッケージ基板）がＩＣ等の電子部品の実装信頼性が低くなる程度に反ってしまう問題が生じた。 However, even if the frame-like conductor patterns 235 and 259 are formed in order to increase the strength of the worksheet, the work sheet is warped when the resin that becomes the interlayer resin insulation layer and the solder resist layer is applied and the resin is cured. There arises a problem that the multilayer printed wiring board (package substrate) formed by cutting the worksheet is warped to the extent that the mounting reliability of the electronic component such as an IC is lowered.

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、反りの無い多層プリント配線板を製造し得る製造方法を提供することにある。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a manufacturing method capable of manufacturing a multilayer printed wiring board without warping.

発明者らは、上記目的を達成するため、鋭意研究を行なったところ、反り発生の原因が、製品内と製品外の銅面積差が、不均一であることであることに至った。詳しく説明すると、図２０（Ａ）及び図２０（Ｂ）より、ワークシート２３０内の各製品２１０、２１０間には、銅（導体パターン２３４、２５８）が全く存在しない。これは、個片加工する際、銅が無いほうが切断し易いためである。それに対して、製品２１０の外側には、いずれの場所も枠状導体パターン２３５、２５９として銅が存在している。製品が存在する列、例えば、製品Ａ１、Ａ２、Ａ３の銅面積の合計と製品Ａ１、Ａ２、Ａ３を延長した製品外の枠状銅パターン２３５、２５９の銅面積Ｂ１とＢ２の合計の比率（製品Ａ１、Ａ２、Ａ３の銅面積の合計／枠状銅パターンの銅面積Ｂ１とＢ２の合計）は、製品のファイン度により異なるが、決して０になることはない。これに対して、製品内の製品Ａ１と製品Ａ４間の銅面積（Ｇ）／製品間を製品外に延長した枠状銅パターンの面積（Ｂ３）は、必ず、０である。このように、枠状導体パターン２３５（２５９）内の銅面積と枠状銅パターン２３５（２５９）の銅面積比率は、製品間において突然０となる。このため、製品間のみ他の部分と比較して、樹脂硬化の際に生じる応力が大きく異なることとなり、ワークシート２３０は、製品間を起点として反ってしまう。 The inventors have conducted extensive research to achieve the above object, and as a result, the cause of warpage is that the difference in copper area between the inside and outside of the product is uneven. More specifically, as shown in FIGS. 20A and 20B, there is no copper (conductor patterns 234 and 258) between the products 210 and 210 in the worksheet 230. This is because, when individual pieces are processed, cutting without copper is easier. On the other hand, copper is present outside the product 210 as the frame-like conductor patterns 235 and 259 everywhere. For example, the ratio of the total copper area of products A1, A2 and A3 to the total copper area B1 and B2 of the frame-shaped copper patterns 235 and 259 outside the product obtained by extending the products A1, A2 and A3. The total of the copper areas of the products A1, A2, and A3 / the total of the copper areas B1 and B2 of the frame-like copper pattern) varies depending on the fineness of the product, but never becomes zero. On the other hand, the copper area (G) between the products A1 and A4 in the product / the area (B3) of the frame-like copper pattern in which the space between the products extends outside the product is always zero. Thus, the copper area ratio of the copper area in the frame-shaped conductor pattern 235 (259) and the frame-shaped copper pattern 235 (259) suddenly becomes 0 between products. For this reason, compared with other parts only between products, the stress which arises at the time of resin hardening will differ greatly, and the worksheet 230 will warp from between products.

多層プリント配線板の反りを解決するため、発明者は、複数のスルーホールを有するコア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的接続を行なわれる多層プリント配線板において、導体層の少なくとも一層に、製品（個片のプリント基板を構成する回路パターン群）とは導通しない不連続な枠状導体パターンを設けることに到達した。製品外の枠状導体パターンにスリットを設けて不連続とする位置は、製品間を延長した位置が好ましい。それは、製品内と製品外で、製品間に相当する位置の銅面積差が減少し、反りを発生させる応力が小さくなるからである。製品とは導通しない枠状導体パターンにスリットを設けて不連続とする箇所は、製品間を製品外に延長した位置であって、一箇所以上あれば良く、さらに、好適には、相対しない枠状導体パターンの二箇所以上を不連続とすることが好ましい。最適は、全箇所を不連続とすることである。
スリットの幅は、製品間幅×０．１≦不連続とする幅≦製品間幅×５が好ましい。０．１未満であると、反り防止の効果がない。逆に、５を越えると、基板の強度が低下し、反りが発生するからである。 In order to solve the warpage of the multilayer printed wiring board, the inventor has proposed that a multilayer insulating layer and a conductor layer are formed on a core substrate having a plurality of through holes and electrically connected via via holes. In the printed wiring board, at least one layer of the conductor layer has been provided with a discontinuous frame-like conductor pattern that is not electrically connected to a product (a circuit pattern group constituting a piece of printed circuit board). The position where the slit is provided in the frame-shaped conductor pattern outside the product to make it discontinuous is preferably a position extending between the products. This is because the difference in copper area at the position corresponding to the product between the product and the product is reduced, and the stress that causes warping is reduced. The location where the slits are provided in the frame-shaped conductor pattern that is not electrically connected to the product to make it discontinuous is the location where the space between the products is extended outside the product, and there should be at least one location. It is preferable that two or more portions of the conductor pattern are discontinuous. The optimal is to make all locations discontinuous.
The width of the slit is preferably: product width × 0.1 ≦ discontinuous width ≦ product width × 5. If it is less than 0.1, there is no effect of preventing warpage. On the other hand, if it exceeds 5, the strength of the substrate decreases and warpage occurs.

先ず、本発明の第１実施例に係る多層プリント配線板１０の構成について、図１〜図８を参照して説明する。図８は、該多層プリント配線板１０の断面図である。多層プリント配線板１０では、コア基板３０の表面に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。表面の導体回路３４と裏面の導体回路３４とはスルーホール３６を介して接続されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、アース用のプレーン層として形成されている。更に、該導体層３４Ｐ、３４Ｅの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。 First, the configuration of the multilayer printed wiring board 10 according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 8 is a cross-sectional view of the multilayer printed wiring board 10. In the multilayer printed wiring board 10, the conductor circuit 34 and the conductor layer 34P are formed on the surface of the core substrate 30, and the conductor circuit 34 and the conductor layer 34E are formed on the back surface. The conductor circuit 34 on the front surface and the conductor circuit 34 on the back surface are connected through a through hole 36. The upper conductor layer 34P is formed as a power source plane layer, and the lower conductor layer 34E is formed as a ground plane layer. Furthermore, an interlayer resin insulation layer 50 in which via holes 60 and conductor circuits 58 are formed and an interlayer resin insulation layer 150 in which via holes 160 and conductor circuits 158 are formed are disposed on the conductor layers 34P and 34E. ing. A solder resist layer 70 is formed on the via hole 160 and the conductor circuit 158, and bumps 76 U and 76 D are formed on the via hole 160 and the conductor circuit 158 through the opening 71 of the solder resist layer 70. ing.

引き続き、図８を参照して上述した多層プリント配線板１０の製造方法について図１〜図７を参照して説明する。
（実施例１）
Ａ．層間絶縁材用フィルムの作製
（1）ビスフェノールＡ型エポキシ樹脂（油化シェル製、商品名：Ｅ−１００１）４０重量部と、フェノールノボラック型エポキシ樹脂（油化シェル製、商品名：Ｅ−１５４）６０重量部と、イミダゾール型硬化剤（四国化成製、商品名：２ＰＨＺ）５重量部とブチルセロソルブアセテート７５重量部とを三本ローラーで攪拌、混合してフィルム前駆体を調整した。 Next, a method for manufacturing the multilayer printed wiring board 10 described above with reference to FIG. 8 will be described with reference to FIGS.
(Example 1)
A. Production of Film for Interlayer Insulating Material (1) 40 parts by weight of bisphenol A type epoxy resin (product name: E-1001) and phenol novolac type epoxy resin (product name: E-154) ) 60 parts by weight, 5 parts by weight of an imidazole type curing agent (trade name: 2PHZ, manufactured by Shikoku Chemicals) and 75 parts by weight of butyl cellosolve acetate were stirred and mixed with a three roller to prepare a film precursor.

(2) このフィルム前駆体をローラーコーター（サーマトロニクス貿易製）を使用して、ポリメチルペンテン（ＴＰＸ）（三井石油化学工業製、商品名：オピュランＸ−８８，軟化点１８０℃）製の５０μｍ厚のフィルム上に塗布し、その後、80℃で２時間、120 ℃で５時間、150 ℃で２時間、乾燥硬化させて厚さ４0μｍの層間絶縁層用樹脂フィルム層を形成した。 (2) Using this film precursor, a roller coater (manufactured by Thermatronics Trading Co., Ltd.), 50 μm made of polymethylpentene (TPX) (manufactured by Mitsui Petrochemical Industry, trade name: Opyran X-88, softening point 180 ° C.) It was applied onto a thick film, and then dried and cured at 80 ° C. for 2 hours, 120 ° C. for 5 hours, and 150 ° C. for 2 hours to form a resin film layer for an interlayer insulating layer having a thickness of 40 μm.

Ｂ．スルホール充填用樹脂組成物の調製
ビスフェノールＦ型エポキシモノマー（油化シェル社製、分子量：３１０、ＹＬ９８３Ｕ）１００重量部、表面にシランカップリング剤がコーティングされた平均粒径が１．６μｍで、最大粒子の直径が１５μｍ以下のＳｉＯ2 球状粒子（アドテック社製、ＣＲＳ１１０１−ＣＥ）７２重量部およびレベリング剤（サンノプコ社製ペレノールＳ４）１．５重量部を容器にとり、攪拌混合することにより、その粘度が２３±１℃で３０〜６０Ｐａ・ｓの樹脂充填材を調製した。なお、硬化剤として、イミダゾール硬化剤（四国化成社製、２Ｅ４ＭＺ−ＣＮ）６．５重量部を用いた。 B. Preparation of resin composition for filling through-hole 100 parts by weight of bisphenol F type epoxy monomer (manufactured by Yuka Shell Co., Ltd., molecular weight: 310, YL983U), the average particle size coated with a silane coupling agent on the surface is 1.6 μm, maximum By taking 72 parts by weight of SiO2 spherical particles (Adtech, CRS 1101-CE) having a particle diameter of 15 μm or less and 1.5 parts by weight of a leveling agent (Senopco Co., Perenol S4) in a container, the viscosity is obtained by stirring and mixing. Prepared a resin filler of 30 to 60 Pa · s at 23 ± 1 ° C. As the curing agent, 6.5 parts by weight of an imidazole curing agent (manufactured by Shikoku Kasei Co., Ltd., 2E4MZ-CN) was used.

Ｃ．多層プリント配線板の製造
（１）厚さ０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板３０Ａの両面に１２μｍの銅箔３２がラミネートされている銅張積層板（５１０mm×５１０mmのワークシート）３０を出発材料とした（図１（Ａ））。 C. Manufacture of multilayer printed wiring board (1) Copper-clad laminate (12 μm copper foil 32 laminated on both sides of insulating substrate 30A made of glass epoxy resin or BT (bismaleimide triazine) resin having a thickness of 0.8 mm ( A 510 mm × 510 mm worksheet) 30 was used as a starting material (FIG. 1A).

（２）まず、この銅張積層板をドリル削孔し、無電解めっき、電気めっきを施し、不要部分をエッチングにより除去し、即ち、サブトラクティブ法により、基板３０の両面に、図１（Ｂ）に示すような複数の配線パターン３４、製品とは導通しない連続した枠状導体パターン３５、スルーホール３６、上面に導体層３４Ｐ、下面に導体層３４Ｅを形成した。このワークシート３０の平面図を図９に示す。第１実施形態では、５１０mm×５１０mmのワークシートを用い、４０mm×４０mmの多層プリント配線板（パッケージ基板）１０が縦横１０−１０で１００個同時に製造できるが、図示の便宜上、図９中には、縦横３−３で、９個のみ示してある。図９中のＡ−Ａ断面が、図１（Ｂ）に対応している。製品（１のパッケージ基板を構成する回路パターン群）Ａ３と製品Ａ４との図中の横間隔Ｃ、製品Ａ３と製品Ａ５との図中の縦間隔Ｃは８mm空けられ、枠状導体パターン３５の幅Ｗは１０mmに設定されている。 (2) First, this copper-clad laminate is drilled, electroless-plated, electroplated, and unnecessary portions are removed by etching. That is, the subtractive method is used to form both sides of the substrate 30 with FIG. ), A continuous frame-shaped conductor pattern 35 that is not electrically connected to the product, a through hole 36, a conductor layer 34P on the upper surface, and a conductor layer 34E on the lower surface. A plan view of the worksheet 30 is shown in FIG. In the first embodiment, by using a 510 mm × 510 mm worksheet, 40 40 mm × 40 mm multilayer printed wiring boards (package substrates) 10 can be manufactured 10 × 10-10 vertically and horizontally, but for convenience of illustration, FIG. , Vertical and horizontal 3-3, only 9 are shown. The AA cross section in FIG. 9 corresponds to FIG. The product (a circuit pattern group constituting the package substrate 1) A3 and the product A4 has a horizontal interval C in the figure, and the product A3 and the product A5 have a vertical interval C in the figure of 8 mm. The width W is set to 10 mm.

（３）複数の配線パターン３４と製品とは導通しない連続した枠状導体パターン３５とスルーホール３６を形成した基板３０をＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、配線パターン３４と製品とは導通しない連続した枠状導体パターン３５とスルーホール３６の表面に粗化面３４αを形成した（図１（Ｃ））。 (3) A substrate 30 formed with a continuous frame-like conductor pattern 35 and a through-hole 36, which is not electrically connected to a plurality of wiring patterns 34, is made of NaOH (10 g / l), NaClO2 (40 g / l), Na3 PO4 (6 g / The wiring pattern 34 is subjected to blackening treatment using an aqueous solution containing l) as a blackening bath (oxidation bath) and reduction treatment using an aqueous solution containing NaOH (10 g / l) and NaBH4 (6 g / l) as a reducing bath. A roughened surface 34α was formed on the surface of the continuous frame-like conductor pattern 35 and the through hole 36 that are not electrically connected to the product (FIG. 1C).

（４）次に、上記Bで作成したスルホール充填用樹脂組成物４０γを導体回路３４、３４間とスルーホール３６内に、スキージを用いて充填した後、１００℃、２０分の条件で乾燥を行った（図１（Ｄ））。その基板表面を、導体回路３４表面およびスルーホール３６のランド表面が露出するまで研磨して平坦化し、１００℃で１時間、１５０℃で１時間の加熱処理を行うことにより、スルーホール充填用樹脂組成物４０γを硬化させて樹脂充填材層４０を形成した（図１（Ｅ））。 (4) Next, the through hole filling resin composition 40γ prepared in B is filled between the conductor circuits 34 and 34 and the through hole 36 using a squeegee, and then dried at 100 ° C. for 20 minutes. (Figure 1 (D)). The surface of the substrate is polished and flattened until the surface of the conductor circuit 34 and the land surface of the through hole 36 are exposed, and heat treatment is performed at 100 ° C. for 1 hour and 150 ° C. for 1 hour, thereby filling through hole filling resin. The composition 40γ was cured to form a resin filler layer 40 (FIG. 1E).

（５）上記基板を水洗、酸性脱脂した後、ソフトエッチングし、次いで、エッチング液を基板の両面にスプレイで吹きつけて、導体回路３４、導体層３４Ｐ、３４Ｅの表面とスルーホール３６のランド表面と内壁とをエッチングすることにより、導体回路の全表面に粗化面３６竈を形成した（図２（Ａ））。エッチング液としては、イミダゾール銅（ＩＩ）錯体１０重量部、グリコール酸７．３重量部、塩化カリウム５重量部からなるエッチング液（メック社製、メックエッチボンド）を使用した。 (5) After washing the substrate with water and acid degreasing, soft etching is performed, and then an etching solution is sprayed on both surfaces of the substrate to spray the surfaces of the conductor circuit 34, the conductor layers 34P and 34E, and the land surface of the through hole 36. And the inner wall were etched to form a roughened surface 36 面 on the entire surface of the conductor circuit (FIG. 2A). As an etching solution, an etching solution (MEC Etch Bond, manufactured by MEC) consisting of 10 parts by weight of imidazole copper (II) complex, 7.3 parts by weight of glycolic acid, and 5 parts by weight of potassium chloride was used.

（６）次に、上記Ａで作製した層間絶縁材用樹脂フィルム５０γを、温度５０〜１５０℃まで昇温しながら、０．５ＭＰａで真空圧着ラミネートして貼り付けた（図２（Ｂ））。 (6) Next, the interlayer insulating resin film 50γ produced in A was laminated by vacuum pressure bonding at 0.5 MPa while the temperature was raised to 50 to 150 ° C. (FIG. 2B). .

（７）次に、層間絶縁材用樹脂フィルム５０γに、三菱社製のＣＯ２レーザ装置にて、下記のレーザ条件で、８０ｕｍ径のバイアホール用開口５０ａを形成した（図２（Ｃ））。
「レーザ条件」
マスク径：φ１．４ｍｍ
パルス幅：１５ｕｓ
パルスエネルギー：２．０ｍｊ／パルス
ショット数：５ショット (7) Next, a via hole opening 50a having a diameter of 80 μm was formed in the interlayer insulating resin film 50γ using a CO2 laser device manufactured by Mitsubishi Corporation under the following laser conditions (FIG. 2C).
"Laser conditions"
Mask diameter: φ1.4mm
Pulse width: 15us
Pulse energy: 2.0 mj / number of pulse shots: 5 shots

（８）次に、１５０℃で３時間熱処理を行ない、層間絶縁材用樹脂フィルム５０γを完全硬化させ層間樹脂絶縁層５０を形成した（図２（Ｄ））。層間絶縁材用樹脂フィルム５０γを硬化させる際に、ワークシート３０に応力が発生するが、枠状導体パターン３５を構成する銅によりワークシート３０の周囲の強度が高められて、反りが発生し難い。 (8) Next, heat treatment was performed at 150 ° C. for 3 hours, and the interlayer insulating resin film 50γ was completely cured to form the interlayer resin insulating layer 50 (FIG. 2D). When the interlayer insulating resin film 50γ is cured, stress is generated on the worksheet 30. However, the strength of the periphery of the worksheet 30 is increased by the copper constituting the frame-shaped conductor pattern 35, and warpage hardly occurs. .

（９）その基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、バイアホール用開口の内壁を含む層間樹脂絶縁層５０の表面に粗化面５０αを形成した（図２（Ｅ））。粗化面は０．１〜５μｍの間で形成した。 (9) The substrate was immersed in an 80 ° C. solution containing 60 g / l of permanganic acid for 10 minutes to form a roughened surface 50α on the surface of the interlayer resin insulating layer 50 including the inner wall of the via hole opening ( FIG. 2 (E)). The roughened surface was formed between 0.1 and 5 μm.

（１０）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。 (10) Next, the substrate after the above treatment was immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and washed with water. Further, by applying a palladium catalyst to the surface of the substrate subjected to the roughening treatment (roughening depth 3 μm), catalyst nuclei were attached to the surface of the interlayer resin insulating layer and the inner wall surface of the via hole opening.

（１１）次に、以下の組成の無電解銅めっき水溶液中に、基板を浸漬し、層間絶縁層５０の表面、および、バイアホール用開口５０ａの壁面に厚さ０．６〜３．０μｍの無電解銅めっき膜５２を形成した（図３（Ａ））。
〔無電解めっき水溶液〕
硫酸銅０．８００ｍｏｌ／ｌ
ＥＤＴＡ０．０３０ｍｏｌ／ｌ
ＨＣＨＯ０．０５０ｍｏｌ／ｌ
ＮａＯＨ０．１００ｍｏｌ／ｌ
α、α′−ビピリジル１００ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ）０．１０ｇ／ｌ
〔無電解めっき条件〕
３４℃の液温度で４０分 (11) Next, the substrate is immersed in an electroless copper plating aqueous solution having the following composition, and a thickness of 0.6 to 3.0 μm is formed on the surface of the interlayer insulating layer 50 and the wall surface of the via hole opening 50a. An electroless copper plating film 52 was formed (FIG. 3A).
[Electroless plating aqueous solution]
Copper sulfate 0.800 mol / l
EDTA 0.030 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 100 mg / l
Polyethylene glycol (PEG) 0.10 g / l
[Electroless plating conditions]
40 minutes at a liquid temperature of 34 ° C

（１２）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト５４を設けた（図３（Ｂ））。図１０を参照して後述する製品外の枠状導体パターン５９が連続となるようにめっきレジストを形成した。めっきレジスト５４の厚みは、１０〜３０μｍの間を用いた。 (12) A plating resist 54 is provided by pasting a commercially available photosensitive dry film on the substrate on which the electroless copper plating film 52 is formed, placing a mask, and performing development (FIG. 3B). . A plating resist was formed so that a frame-like conductor pattern 59 outside the product, which will be described later with reference to FIG. The thickness of the plating resist 54 was between 10 and 30 μm.

（１３）ついで、めっきレジスト非形成部に、以下の条件で、厚さ２５μｍの電解銅めっき膜５６を形成した（図３（Ｃ））。
〔電解めっき液〕
硫酸２．２４ｍｏｌ／ｌ硫酸銅０．２６ｍｏｌ／ｌ添加剤１９．５ｍｌ／ｌ（アトテックジャパン社製、カパラシドＧＬ）
〔電解めっき条件〕
電流密度１Ａ／ｄｍ2時間６５分温度２２±２ ℃ (13) Next, an electrolytic copper plating film 56 having a thickness of 25 μm was formed on the plating resist non-forming portion under the following conditions (FIG. 3C).
[Electrolytic plating solution]
Sulfuric acid 2.24 mol / l copper sulfate 0.26 mol / l additive 19.5 ml / l (manufactured by Atotech Japan KK, Kaparaside GL)
[Electrolytic plating conditions]
Current density 1 A / dm2 hour 65 minutes Temperature 22 ± 2 ℃

（１４）さらに、めっきレジストを５％程度のＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、複数の配線パターン５８及びバイアホール６０、製品外の製品とは導通しない連続した枠状導体パターン５９とした（図３（Ｄ））。このワークシート３０の平面図を図１０に示す。図１０中のＢ−Ｂ断面が、図３（Ｄ）に対応している。製品（１のパッケージ基板を構成する回路パターン群）Ａ３と製品Ａ４との図中の横間隔Ｃ、製品Ａ３と製品Ａ５との図中の縦間隔Ｃは８mm空けられ、枠状導体パターン５９の幅Ｗは１０mmに設定されている。 (14) Further, after removing and removing the plating resist with about 5% KOH, the electroless plating film under the plating resist is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide to remove a plurality of wirings. The pattern 58, the via hole 60, and a continuous frame-shaped conductor pattern 59 that does not conduct with the product outside the product were formed (FIG. 3D). A plan view of the worksheet 30 is shown in FIG. A BB cross section in FIG. 10 corresponds to FIG. The product (a circuit pattern group constituting the package substrate 1) A3 and the product A4 has a horizontal interval C in the figure, and the product A3 and the product A5 have a vertical interval C in the figure of 8 mm. The width W is set to 10 mm.

（１５）ついで、配線パターン５８及びバイアホール６０の表面、製品外の製品とは導通しない連続した枠状導体パターン５９をＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、導体回路の表面に粗化面５８ａを形成した（図３（Ｅ））。 (15) Next, a continuous frame-like conductor pattern 59 that is not electrically connected to the surface of the wiring pattern 58 and the via hole 60 and the product outside the product is formed by NaOH (10 g / l), NaClO2 (40 g / l), Na3 PO4 (6 g / a blackening treatment using an aqueous solution containing l) as a blackening bath (oxidation bath) and a reduction treatment using an aqueous solution containing NaOH (10 g / l) and NaBH4 (6 g / l) as a reducing bath. A roughened surface 58a was formed on the surface (FIG. 3E).

（１６）次に、上記Ａで作製した層間絶縁材用樹脂フィルム１５０γを、温度５０〜１５０℃まで昇温しながら、０．５ＭＰａで真空圧着ラミネートして貼り付けた（図４（Ａ））。 (16) Next, the interlayer insulating resin film 150γ produced in A was laminated by vacuum pressure bonding at 0.5 MPa while the temperature was raised to 50 to 150 ° C. (FIG. 4A). .

（１７）次に、層間絶縁材用樹脂フィルム１５０γに、三菱社製のＣＯ２レーザ装置にて、下記のレーザ条件で、８０ｕｍ径のバイアホール１５０ａを形成した（図４（Ｂ））。
「レーザ条件」
マスク径：φ１．４ｍｍ
パルス幅：１５ｕｓ
パルスエネルギー：２．０ｍｊ／パルス
ショット数：５ショット (17) Next, an 80-um diameter via hole 150a was formed in the interlayer insulating resin film 150γ using a CO2 laser device manufactured by Mitsubishi Corporation under the following laser conditions (FIG. 4B).
"Laser conditions"
Mask diameter: φ1.4mm
Pulse width: 15us
Pulse energy: 2.0 mj / number of pulse shots: 5 shots

（１８）次に、１５０℃で３時間熱処理を行ない、層間絶縁材用樹脂フィルム１５０γを完全硬化させ層間絶縁層１５０を得た（図４（Ｃ））。層間絶縁材用樹脂フィルム１５０γを硬化させる際に、ワークシート３０に応力が発生するが、枠状導体パターン５９を構成する銅によりワークシート３０の周囲の強度が高められて、反りが発生し難い。 (18) Next, heat treatment was performed at 150 ° C. for 3 hours to completely cure the resin film for interlayer insulating material 150γ, thereby obtaining the interlayer insulating layer 150 (FIG. 4C). When the interlayer insulating resin film 150γ is cured, stress is generated on the worksheet 30. However, the strength of the periphery of the worksheet 30 is increased by the copper constituting the frame-shaped conductor pattern 59, and warpage is unlikely to occur. .

（１９）その基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、バイアホール用開口５２の内壁を含む層間樹脂絶縁層１５０の表面に粗化面１５０αを形成した（図４（Ｄ））。粗化面１５０αは０．１〜５μｍの間で形成した。 (19) The substrate was immersed in an 80 ° C. solution containing 60 g / l permanganic acid for 10 minutes to form a roughened surface 150α on the surface of the interlayer resin insulating layer 150 including the inner wall of the via hole opening 52. (FIG. 4D). The roughened surface 150α was formed between 0.1 and 5 μm.

（２０）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。 (20) Next, the substrate after the above treatment was immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and washed with water. Further, by applying a palladium catalyst to the surface of the substrate subjected to the roughening treatment (roughening depth 3 μm), catalyst nuclei were attached to the surface of the interlayer resin insulating layer and the inner wall surface of the via hole opening.

（２１）次に、以下の組成の無電解銅めっき水溶液中に、基板を浸漬し、層間絶縁層１５０の表面に厚さ０．６〜３．０μｍの無電解銅めっき膜１５２を形成した（図４（Ｅ））。
〔無電解めっき水溶液〕
硫酸銅０．８００ｍｏｌ／ｌ
ＥＤＴＡ０．０３０ｍｏｌ／ｌ
ＨＣＨＯ０．０５０ｍｏｌ／ｌ
ＮａＯＨ０．１００ｍｏｌ／ｌ
α、α′−ビピリジル１００ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ）０．１０ｇ／ｌ
〔無電解めっき条件〕
３４℃の液温度で４０分 (21) Next, the substrate was immersed in an electroless copper plating aqueous solution having the following composition to form an electroless copper plating film 152 having a thickness of 0.6 to 3.0 μm on the surface of the interlayer insulating layer 150 ( FIG. 4 (E)).
[Electroless plating aqueous solution]
Copper sulfate 0.800 mol / l
EDTA 0.030 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 100 mg / l
Polyethylene glycol (PEG) 0.10 g / l
[Electroless plating conditions]
40 minutes at a liquid temperature of 34 ° C

（２２）無電解銅めっき膜１５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト１５４を設けた（図５（Ａ））。図１１を参照して後述するように製品外の枠状導体パターンは、一箇所、不連続となるようめっきレジストを残した。その位置は、製品内の製品間を製品外に延長した位置以外で、製品間の幅と同じ幅Ｃで不連続となるようめっきレジストを残した。めっきレジストの厚みは、１０〜３０μｍの間を用いた。 (22) A plating resist 154 is provided by pasting a commercially available photosensitive dry film on the substrate on which the electroless copper plating film 152 is formed, placing a mask, and developing the substrate (FIG. 5A). . As will be described later with reference to FIG. 11, the plating resist was left so that the frame-like conductor pattern outside the product was discontinuous at one place. The plating resist was left so as to be discontinuous at the same width C as the width between the products except for the position where the space between the products in the product was extended outside the product. The thickness of the plating resist was between 10 and 30 μm.

（２３）ついで、めっきレジスト非形成部に、以下の条件で、厚さ２５μｍの電解銅めっき膜１５６を形成した（図５（Ｂ））。
〔電解めっき液〕
硫酸２．２４ｍｏｌ／ｌ硫酸銅０．２６ｍｏｌ／ｌ添加剤１９．５ｍｌ／ｌ（アトテックジャパン社製、カパラシドＧＬ）
〔電解めっき条件〕
電流密度１Ａ／ｄｍ2時間６５分温度２２±２ ℃ (23) Next, an electrolytic copper plating film 156 having a thickness of 25 μm was formed on the plating resist non-forming portion under the following conditions (FIG. 5B).
[Electrolytic plating solution]
Sulfuric acid 2.24 mol / l copper sulfate 0.26 mol / l additive 19.5 ml / l (manufactured by Atotech Japan KK, Kaparaside GL)
[Electrolytic plating conditions]
Current density 1 A / dm2 hour 65 minutes Temperature 22 ± 2 ℃

（２４）さらに、めっきレジストを５％程度のＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、複数の配線パターン群１５８及びバイアホール１６０、製品外の製品とは導通しない不連続な枠状導体パターン１５９とした（図５（Ｃ））。このワークシート３０の平面図を図１１に示す。図１１中のＤ−Ｄ断面が、図５（Ｃ）に対応している。製品（１のパッケージ基板を構成する回路パターン群）Ａ３と製品Ａ４との図中の横間隔Ｃ、製品Ａ３と製品Ａ５との図中の縦間隔Ｃは８mm空けられ、枠状導体パターン１５９の幅Ｗは１０mmに設定されている。ここで、最外層の枠状導体パターン１５９は、スリット１５９Ｓを設けることで不連続になっている。スリット１５９Ｓの位置は、製品１０と製品１０との間を製品外に延長した位置から外れており、その数は１で、その幅は、製品間の間隔と同じ幅Ｃとした。 (24) Further, after removing and removing the plating resist with about 5% KOH, the electroless plating film under the plating resist is dissolved and removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide. A discontinuous frame-like conductor pattern 159 that is not electrically connected to the pattern group 158, the via hole 160, and a product outside the product was formed (FIG. 5C). A plan view of the worksheet 30 is shown in FIG. A DD cross section in FIG. 11 corresponds to FIG. The product (a circuit pattern group constituting the package substrate 1) A3 and the product A4 has a horizontal interval C in the figure, and the product A3 and the product A5 have a vertical interval C in the figure of 8 mm. The width W is set to 10 mm. Here, the outermost frame conductor pattern 159 is discontinuous by providing the slits 159S. The positions of the slits 159S are deviated from the positions extending between the products 10 outside the products, the number thereof is 1, and the width is the same width C as the interval between the products.

（２５）ついで、配線パターン群１５８及びバイアホール１６０の表面、製品外の製品とは導通しない不連続な枠状導体パターン１５９をＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、表面に粗化面１５８αを形成した（図５（Ｄ））。 (25) Next, a discontinuous frame-like conductor pattern 159 that is not electrically connected to the surface of the wiring pattern group 158 and the via hole 160 and the product outside the product is formed by NaOH (10 g / l), NaClO2 (40 g / l), Na3 PO4 ( A blackening treatment using an aqueous solution containing 6 g / l) as a blackening bath (oxidation bath) and a reduction treatment using an aqueous solution containing NaOH (10 g / l) and NaBH4 (6 g / l) as a reducing bath A roughened surface 158α was formed on the substrate (FIG. 5D).

（２６）前記（２５）で得た基板の両面に、市販のソルダーレジスト組成物７０γを20μｍの厚さで塗布した（図６（Ａ））。次いで、70℃で20分間、70℃で30分間の乾燥処理を行った後、クロム層によってソルダーレジスト開口部の円パターン（マスクパターン）が描画された厚さ５mmのソーダライムガラス基板を、クロム層が形成された側をソルダーレジスト層に密着させて載置し、1000mJ／cm2 の紫外線で露光し、DMTG現像処理した。そしてさらに、80℃で１時間、 100℃で１時間、 120℃で１時間、 150℃で３時間の条件で加熱処理し、はんだパッドの上面、バイアホールとそのランド部分に開口（開口径１８０ｕｍ）７１を設けたソルダーレジスト層７０のパターン（厚み20μｍ）を形成した（図６（Ｂ））。ソルダーレジスト組成物７０γを硬化させる際に、ワークシート３０に応力が発生するが、スリット１５９Ｓを備える枠状導体パターン１４９を構成する銅によりワークシート３０の周囲の強度が高められる。これと同時に、スリット１５９Ｓを設けることで、製品内と製品外で、銅面積差が減少し、反りを発生させる応力が小さくなり、反りが発生し難い。 (26) A commercially available solder resist composition 70γ was applied to the thickness of 20 μm on both surfaces of the substrate obtained in (25) (FIG. 6A). Next, after drying at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, a 5 mm thick soda lime glass substrate on which a circular pattern (mask pattern) of the solder resist opening was drawn by the chromium layer was applied to the chrome. The side on which the layer was formed was placed in close contact with the solder resist layer, exposed to 1000 mJ / cm @ 2 of ultraviolet light, and DMTG developed. Further, heat treatment was performed at 80 ° C. for 1 hour, 100 ° C. for 1 hour, 120 ° C. for 1 hour, and 150 ° C. for 3 hours, and the top surface of the solder pad, via holes and land portions thereof were opened (opening diameter 180 μm). The pattern (thickness 20 μm) of the solder resist layer 70 provided with 71 was formed (FIG. 6B). When the solder resist composition 70γ is cured, stress is generated in the worksheet 30. However, the strength of the periphery of the worksheet 30 is increased by copper constituting the frame-shaped conductor pattern 149 including the slits 159S. At the same time, by providing the slit 159S, the difference in copper area between the inside and outside of the product is reduced, the stress that causes warpage is reduced, and warpage is unlikely to occur.

（２７）次に、ソルダーレジスト層７０を形成した基板を、塩化ニッケル30ｇ／ｌ、次亜リン酸ナトリウム10ｇ／ｌ、クエン酸ナトリウム10ｇ／ｌからなるｐＨ＝５の無電解ニッケルめっき液に20分間浸漬して、開口部に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板を、シアン化金カリウム２ｇ／ｌ、塩化アンモニウム75ｇ／ｌ、クエン酸ナトリウム50ｇ／ｌ、次亜リン酸ナトリウム10ｇ／ｌからなる無電解金めっき液に93℃の条件で23秒間浸漬して、ニッケルめっき層７２上に厚さ0.03μｍの金めっき層７４を形成した（図６（Ｃ））。 (27) Next, the substrate on which the solder resist layer 70 has been formed is applied to an electroless nickel plating solution having a pH of 5 consisting of 30 g / l of nickel chloride, 10 g / l of sodium hypophosphite, and 10 g / l of sodium citrate. The nickel plating layer 72 having a thickness of 5 μm was formed in the opening by dipping for 5 minutes. Further, the substrate was placed in an electroless gold plating solution consisting of 2 g / l potassium gold cyanide, 75 g / l ammonium chloride, 50 g / l sodium citrate, and 10 g / l sodium hypophosphite at 93 ° C. for 23 seconds. It was immersed to form a gold plating layer 74 having a thickness of 0.03 μm on the nickel plating layer 72 (FIG. 6C).

（２８）そして、ソルダーレジスト層７０の開口部７１に、はんだペーストを印刷して 200℃でリフローすることによりはんだバンプ（はんだ体）７６Ｕ、７６Ｄを形成し、はんだバンプを有するプリント配線板を製造した（図７）。図７に示すワークシート３０の平面図を図１２に示す。図１２中のＥ−Ｅ断面が、図７に対応している。このワークシート３０の図中鎖線で示す位置をダイシングすることで、９個の多層プリント配線板（パッケージ基板）を得る。ダイシング後の多層プリント配線板１０を図８に示す。 (28) Then, solder paste is printed on the opening 71 of the solder resist layer 70 and reflowed at 200 ° C. to form solder bumps (solder bodies) 76U and 76D, and a printed wiring board having solder bumps is manufactured. (FIG. 7). A plan view of the worksheet 30 shown in FIG. 7 is shown in FIG. The EE cross section in FIG. 12 corresponds to FIG. Nine multilayer printed wiring boards (package substrates) are obtained by dicing the positions indicated by chain lines in the drawing of the worksheet 30. The multilayer printed wiring board 10 after dicing is shown in FIG.

（実施例２）
Ａ．層間絶縁材用フィルムの作製
（1）ビスフェノールＡ型エポキシ樹脂（油化シェル製、商品名：Ｅ−１００１）４０重量部と、フェノールノボラック型エポキシ樹脂（油化シェル製、商品名：Ｅ−１５４）６０重量部と、イミダゾール型硬化剤（四国化成製、商品名：２ＰＨＺ）５重量部とブチルセロソルブアセテート７５重量部とを三本ローラーで攪拌、混合してフィルム前駆体を調整した。 (Example 2)
A. Production of Film for Interlayer Insulating Material (1) 40 parts by weight of bisphenol A type epoxy resin (product name: E-1001) and phenol novolac type epoxy resin (product name: E-154) ) 60 parts by weight, 5 parts by weight of an imidazole type curing agent (trade name: 2PHZ, manufactured by Shikoku Chemicals) and 75 parts by weight of butyl cellosolve acetate were stirred and mixed with a three roller to prepare a film precursor.

Ｃ．多層プリント配線板の製造
（１）厚さ０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板３０Ａの両面に１２μｍの銅箔３２がラミネートされている銅張積層板（５１０mm×５１０mmのワークシート）３６を出発材料とした（図１（Ａ））。 C. Manufacture of multilayer printed wiring board (1) Copper-clad laminate (12 μm copper foil 32 laminated on both sides of insulating substrate 30A made of glass epoxy resin or BT (bismaleimide triazine) resin having a thickness of 0.8 mm ( A 510 mm × 510 mm worksheet) 36 was used as a starting material (FIG. 1A).

（２）まず、この銅張積層板をドリル削孔し、無電解めっき、電気めっきを施し、不要部分をエッチングにより除去し、即ち、サブトラクティブ法により、基板３０の両面に、図１（Ｂ）に示すような複数の配線パターン３４、製品とは導通しない連続した枠状導体パターン３５、スルーホール３６、上面に導体層３４Ｐ、下面に導体層３４Ｅを形成した。このワークシート３０の平面図を図９に示す。第２実施形態では、５１０mm×５１０mmのワークシートを用い、４０mm×４０mmの多層プリント配線板（パッケージ基板）１０が縦横１０−１０で１００個同時に製造できるが、図示の便宜上、図９中には、縦横３−３で、９個のみ示してある。図９中のＡ−Ａ断面が、図１（Ｂ）に対応している。製品（１のパッケージ基板を構成する回路パターン群）Ａ３と製品Ａ４との図中の横間隔Ｃ、製品Ａ３と製品Ａ５との図中の縦間隔Ｃは８mm空けられ、枠状導体パターン３５の幅Ｗは１０mmに設定されている。 (2) First, this copper-clad laminate is drilled, electroless-plated and electroplated, and unnecessary portions are removed by etching, that is, on both surfaces of the substrate 30 by a subtractive method. ), A continuous frame-shaped conductor pattern 35 that is not electrically connected to the product, a through hole 36, a conductor layer 34P on the upper surface, and a conductor layer 34E on the lower surface. A plan view of the worksheet 30 is shown in FIG. In the second embodiment, a multilayer printed wiring board (package substrate) 10 of 40 mm × 40 mm can be manufactured 10 × 10-10 vertically and horizontally using a 510 mm × 510 mm worksheet, but for convenience of illustration, FIG. , Vertical and horizontal 3-3, only 9 are shown. The AA cross section in FIG. 9 corresponds to FIG. The product (a circuit pattern group constituting the package substrate 1) A3 and the product A4 has a horizontal interval C in the figure, and the product A3 and the product A5 have a vertical interval C in the figure of 8 mm. The width W is set to 10 mm.

（４）次に、上記Bで作成したスルホール充填用樹脂組成物４０を導体回路３４、３４間とスルーホール２６内に、スキージを用いて充填した後、１００℃、２０分の条件で乾燥を行った（図１（Ｄ））。その基板表面を、導体回路３４表面およびスルーホール３６のランド表面が露出するまで研磨して平坦化し、１００℃で１時間、１５０℃で１時間の加熱処理を行うことにより、スルーホール充填用樹脂組成物を硬化させて樹脂充填材層４０を形成した（図１（Ｅ））。 (4) Next, the resin composition 40 for filling a through hole prepared in B is filled between the conductor circuits 34 and 34 and into the through hole 26 using a squeegee, and then dried at 100 ° C. for 20 minutes. (Figure 1 (D)). The surface of the substrate is polished and flattened until the surface of the conductor circuit 34 and the land surface of the through hole 36 are exposed, and heat treatment is performed at 100 ° C. for 1 hour and 150 ° C. for 1 hour, thereby filling through hole filling resin. The composition was cured to form a resin filler layer 40 (FIG. 1E).

（５）次に、上記Ａで作製した層間絶縁材用樹脂フィルム５０γを、温度５０〜１５０℃まで昇温しながら、０．５ＭＰａで真空圧着ラミネートして貼り付けた（図２（Ｂ））。 (5) Next, the interlayer insulating resin film 50γ prepared in A was laminated by vacuum pressure bonding at 0.5 MPa while being heated to a temperature of 50 to 150 ° C. (FIG. 2B). .

（６）次に、三菱社製のＣＯ２レーザ装置にて、下記のレーザ条件で、８０ｕｍ径のバイアホール用開口５２を形成した（図２（Ｃ））。
「レーザ条件」
マスク径：φ１．４ｍｍ
パルス幅：１５ｕｓ
パルスエネルギー：２．０ｍｊ／パルス
ショット数：５ショット (6) Next, an 80 um diameter via hole opening 52 was formed under the following laser conditions using a CO2 laser device manufactured by Mitsubishi Corporation (FIG. 2C).
"Laser conditions"
Mask diameter: φ1.4mm
Pulse width: 15us
Pulse energy: 2.0 mj / number of pulse shots: 5 shots

（７）次に、１５０℃で３時間熱処理を行ない、層間絶縁材用樹脂フィルム５０γを完全硬化させて層間樹脂絶縁層５０を得た（図２（Ｄ））。層間絶縁材用樹脂フィルム５０γを硬化させる際に、ワークシート３０に応力が発生するが、枠状導体パターン３５を構成する銅によりワークシート３０の周囲の強度が高められて、反りが発生し難い。
（８）その基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、バイアホール用開口の内壁を含む層間樹脂絶縁層５０の表面に粗化面５０αを形成した（図２（Ｅ））。粗化面５０αは０．１〜５μｍの間で形成した。 (7) Next, heat treatment was performed at 150 ° C. for 3 hours to completely cure the interlayer insulating resin film 50γ to obtain an interlayer resin insulating layer 50 (FIG. 2D). When the interlayer insulating resin film 50γ is cured, stress is generated on the worksheet 30. However, the strength of the periphery of the worksheet 30 is increased by the copper constituting the frame-shaped conductor pattern 35, and warpage hardly occurs. .
(8) The substrate was immersed in an 80 ° C. solution containing 60 g / l permanganic acid for 10 minutes to form a roughened surface 50α on the surface of the interlayer resin insulating layer 50 including the inner wall of the via hole opening ( FIG. 2 (E)). The roughened surface 50α was formed between 0.1 and 5 μm.

（９）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。 (9) Next, the substrate after the above treatment was immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and washed with water. Further, by applying a palladium catalyst to the surface of the substrate subjected to the roughening treatment (roughening depth 3 μm), catalyst nuclei were attached to the surface of the interlayer resin insulating layer and the inner wall surface of the via hole opening.

（１０）次に、以下の組成の無電解銅めっき水溶液中に、基板を浸漬し、層間絶縁層５０の表面（バイアホール５２と溝５３の内壁面とを含む）、および、バイアホール用開口５２の壁面に厚さ０．６〜３．０μｍの無電解銅めっき膜５２を形成した（図３（Ａ））。
〔無電解めっき水溶液〕
硫酸銅０．８００ｍｏｌ／ｌ
ＥＤＴＡ０．０３０ｍｏｌ／ｌ
ＨＣＨＯ０．０５０ｍｏｌ／ｌ
ＮａＯＨ０．１００ｍｏｌ／ｌ
α、α′−ビピリジル１００ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ）０．１０ｇ／ｌ
〔無電解めっき条件〕
３４℃の液温度で４０分 (10) Next, the substrate is immersed in an electroless copper plating aqueous solution having the following composition, the surface of the interlayer insulating layer 50 (including the via hole 52 and the inner wall surface of the groove 53), and the opening for the via hole. An electroless copper plating film 52 having a thickness of 0.6 to 3.0 μm was formed on the wall surface 52 (FIG. 3A).
[Electroless plating aqueous solution]
Copper sulfate 0.800 mol / l
EDTA 0.030 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 100 mg / l
Polyethylene glycol (PEG) 0.10 g / l
[Electroless plating conditions]
40 minutes at a liquid temperature of 34 ° C

（１１）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト５４を設けた（図３（Ｂ））。図１０を参照して後述するように製品外の枠状導体パターンは、連続となるようめっきレジストを形成した。めっきレジストの厚みは、１０〜３０μｍの間を用いた。 (11) A commercially available photosensitive dry film is attached to the substrate on which the electroless copper plating film 52 is formed, a mask is placed, and development processing is performed to provide a plating resist 54 (FIG. 3B). . As described later with reference to FIG. 10, a plating resist was formed so that the frame-like conductor pattern outside the product was continuous. The thickness of the plating resist was between 10 and 30 μm.

（１２）ついで、めっきレジスト非形成部に、以下の条件で、厚さ２５μｍの電解銅めっき膜５６を形成した（図３（Ｃ））。
〔電解めっき液〕
硫酸２．２４ｍｏｌ／ｌ硫酸銅０．２６ｍｏｌ／ｌ添加剤１９．５ｍｌ／ｌ（アトテックジャパン社製、カパラシドＧＬ）
〔電解めっき条件〕
電流密度１Ａ／ｄｍ2時間６５分温度２２±２ ℃ (12) Next, an electrolytic copper plating film 56 having a thickness of 25 μm was formed on the plating resist non-forming portion under the following conditions (FIG. 3C).
[Electrolytic plating solution]
Sulfuric acid 2.24 mol / l copper sulfate 0.26 mol / l additive 19.5 ml / l (manufactured by Atotech Japan KK, Kaparaside GL)
[Electrolytic plating conditions]
Current density 1 A / dm2 hour 65 minutes Temperature 22 ± 2 ℃

（１３）さらに、めっきレジストを５％程度のＫＯＨで剥離除去した後、そのめっきレジスト５４下の無電解めっき膜５２を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、複数の配線パターン５８及びバイアホール６０、製品外の製品とは導通しない連続した枠状導体パターン５９とした（図３（Ｄ））。このワークシート３０の平面図を図１０に示す。図１０中のＢ−Ｂ断面が、図３（Ｄ）に対応している。製品（１のパッケージ基板を構成する回路パターン群）Ａ３と製品Ａ４との図中の横間隔Ｃ、製品Ａ３と製品Ａ５との図中の縦間隔Ｃは８mm空けられ、枠状導体パターン５９の幅Ｗは１０mmに設定されている。 (13) Further, after removing the plating resist with about 5% KOH, the electroless plating film 52 under the plating resist 54 is removed by dissolution by etching with a mixed solution of sulfuric acid and hydrogen peroxide. The wiring pattern 58, the via hole 60, and a continuous frame-shaped conductor pattern 59 that is not electrically connected to a product outside the product were formed (FIG. 3D). A plan view of the worksheet 30 is shown in FIG. A BB cross section in FIG. 10 corresponds to FIG. The product (a circuit pattern group constituting the package substrate 1) A3 and the product A4 has a horizontal interval C in the figure, and the product A3 and the product A5 have a vertical interval C in the figure of 8 mm. The width W is set to 10 mm.

（１４）ついで、配線パターン５８及びバイアホール６０の表面、製品外の製品とは導通しない連続した枠状導体パターン５９をＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、表面に粗化面５８αを形成した（図３（Ｅ））。 (14) Next, a continuous frame-like conductor pattern 59 that is not electrically connected to the surface of the wiring pattern 58 and the via hole 60 and the product outside the product is made of NaOH (10 g / l), NaClO2 (40 g / l), Na3 PO4 (6 g / l) A blackening treatment using an aqueous solution containing l) as a blackening bath (oxidation bath) and a reduction treatment using an aqueous solution containing NaOH (10 g / l) and NaBH4 (6 g / l) as a reducing bath. The surface 58α was formed (FIG. 3E).

（１５）次に、上記Ａで作製した層間絶縁材用樹脂フィルム１５０γを、温度５０〜１５０℃まで昇温しながら、０．５ＭＰａで真空圧着ラミネートして貼り付けた（図４（Ａ））。 (15) Next, the interlayer insulating resin film 150γ produced in A was laminated by vacuum pressure bonding at 0.5 MPa while raising the temperature to 50 to 150 ° C. (FIG. 4A). .

（１６）次に、層間絶縁材用樹脂フィルム１５０γに、三菱社製のＣＯ２レーザ装置にて、下記のレーザ条件で、８０ｕｍ径のバイアホール用開口１５０ａを形成した（図４（Ｂ））。
「レーザ条件」
マスク径：φ１．４ｍｍ
パルス幅：１５ｕｓ
パルスエネルギー：２．０ｍｊ／パルス
ショット数：５ショット (16) Next, an 80 um diameter via hole opening 150a was formed in the interlayer insulating resin film 150γ using a CO2 laser device manufactured by Mitsubishi Corporation under the following laser conditions (FIG. 4B).
"Laser conditions"
Mask diameter: φ1.4mm
Pulse width: 15us
Pulse energy: 2.0 mj / number of pulse shots: 5 shots

（１７）次に、１５０℃で３時間熱処理を行ない層間絶縁材用樹脂フィルム１５０γを完全硬化させ層間樹脂絶縁層１５０を得た（図４（Ｃ））。層間絶縁材用樹脂フィルム１５０γを硬化させる際に、ワークシート３０に応力が発生するが、枠状導体パターン５９を構成する銅によりワークシート３０の周囲の強度が高められて、反りが発生し難い。 (17) Next, a heat treatment was performed at 150 ° C. for 3 hours to completely cure the interlayer insulating resin film 150γ to obtain an interlayer resin insulating layer 150 (FIG. 4C). When the interlayer insulating resin film 150γ is cured, stress is generated on the worksheet 30. However, the strength of the periphery of the worksheet 30 is increased by the copper constituting the frame-shaped conductor pattern 59, and warpage is unlikely to occur. .

（１８）その基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、バイアホール用開口の内壁を含む層間樹脂絶縁層１５０の表面に粗化面１５０αを形成した（図４（Ｄ））。粗化面１５０αは０．１〜５μｍの間で形成した。 (18) The substrate was immersed in an 80 ° C. solution containing 60 g / l permanganic acid for 10 minutes to form a roughened surface 150α on the surface of the interlayer resin insulating layer 150 including the inner wall of the via hole opening ( FIG. 4 (D)). The roughened surface 150α was formed between 0.1 and 5 μm.

（１９）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。 (19) Next, the substrate after the above treatment was immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and washed with water. Further, by applying a palladium catalyst to the surface of the substrate subjected to the roughening treatment (roughening depth 3 μm), catalyst nuclei were attached to the surface of the interlayer resin insulating layer and the inner wall surface of the via hole opening.

（２０）次に、以下の組成の無電解銅めっき水溶液中に、基板を浸漬し、層間絶縁層１５０γの表面バイアホール用開口１５２の壁面に厚さ０．６〜３．０μｍの無電解銅めっき膜１５２を形成した（図４（Ｅ））。
〔無電解めっき水溶液〕
硫酸銅０．８００ｍｏｌ／ｌ
ＥＤＴＡ０．０３０ｍｏｌ／ｌ
ＨＣＨＯ０．０５０ｍｏｌ／ｌ
ＮａＯＨ０．１００ｍｏｌ／ｌ
α、α′−ビピリジル１００ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ）０．１０ｇ／ｌ
〔無電解めっき条件〕
３４℃の液温度で４０分 (20) Next, the substrate is immersed in an electroless copper plating aqueous solution having the following composition, and the electroless copper having a thickness of 0.6 to 3.0 μm is formed on the wall surface of the surface via hole opening 152 of the interlayer insulating layer 150γ. A plating film 152 was formed (FIG. 4E).
[Electroless plating aqueous solution]
Copper sulfate 0.800 mol / l
EDTA 0.030 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 100 mg / l
Polyethylene glycol (PEG) 0.10 g / l
[Electroless plating conditions]
40 minutes at a liquid temperature of 34 ° C

（２１）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト１５４を設けた（図５（Ａ））。図１３を参照して後述すように製品外の枠状導体パターンは、製品内の製品間を製品外に延長した部分は、全て、製品間の幅と同じ幅で不連続となるようめっきレジストを残した。めっきレジストの厚みは、１０〜３０μｍの間を用いた。 (21) A commercially available photosensitive dry film is attached to the substrate on which the electroless copper plating film 52 is formed, a mask is placed, and development processing is performed to provide a plating resist 154 (FIG. 5A). . As will be described later with reference to FIG. 13, the frame-shaped conductor pattern outside the product is plated resist so that all the parts in the product extending outside the product are discontinuous with the same width as that between the products. Left. The thickness of the plating resist was between 10 and 30 μm.

（２２）ついで、めっきレジスト非形成部に、以下の条件で、厚さ２５μｍの電解銅めっき膜１５６を形成した（図５（Ｂ））。
〔電解めっき液〕
硫酸２．２４ｍｏｌ／ｌ硫酸銅０．２６ｍｏｌ／ｌ添加剤１９．５ｍｌ／ｌ（アトテックジャパン社製、カパラシドＧＬ）
〔電解めっき条件〕
電流密度１Ａ／ｄｍ2時間６５分温度２２±２ ℃ (22) Next, an electrolytic copper plating film 156 having a thickness of 25 μm was formed on the plating resist non-forming portion under the following conditions (FIG. 5B).
[Electrolytic plating solution]
Sulfuric acid 2.24 mol / l copper sulfate 0.26 mol / l additive 19.5 ml / l (manufactured by Atotech Japan KK, Kaparaside GL)
[Electrolytic plating conditions]
Current density 1 A / dm2 hour 65 minutes Temperature 22 ± 2 ℃

（２３）さらに、めっきレジストを５％程度のＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、複数の配線パターン群１５８及びバイアホール１６０、製品外の製品とは導通しない不連続な枠状導体パターン１５９とした（図５（Ｃ））。このワークシート３０の平面図を図１３に示す。図１３中のＤ−Ｄ断面が、図５（Ｃ）に対応している。製品（１のパッケージ基板を構成する回路パターン群）Ａ３と製品Ａ４との図中の横間隔Ｃ、製品Ａ３と製品Ａ５との図中の縦間隔Ｃは８mm空けられ、枠状導体パターン１５９の幅Ｗは１０mmに設定されている。ここで、最外層の枠状導体パターン１５９は、スリット１５９Ｓを設けることで不連続になっている。スリット１５９Ｓの位置は、製品１０、１０間を製品外に延長した位置で、その数は、製品間全て、その幅は、製品間と同じ幅Ｃとした。 (23) Further, after removing and removing the plating resist with about 5% KOH, the electroless plating film under the plating resist is dissolved and removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide. A discontinuous frame-like conductor pattern 159 that is not electrically connected to the pattern group 158, the via hole 160, and a product outside the product was formed (FIG. 5C). A plan view of the worksheet 30 is shown in FIG. A DD cross section in FIG. 13 corresponds to FIG. The product (a circuit pattern group constituting the package substrate 1) A3 and the product A4 has a horizontal interval C in the figure, and the product A3 and the product A5 have a vertical interval C in the figure of 8 mm. The width W is set to 10 mm. Here, the outermost frame conductor pattern 159 is discontinuous by providing the slits 159S. The position of the slit 159S was a position where the space between the products 10 and 10 was extended to the outside of the product.

（２４）ついで、配線パターン群１５８及びバイアホール１６０の表面、製品外の製品とは導通しない不連続な枠状導体パターン１５９をＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、表面に粗化面１５８αを形成した（図５（Ｄ））。 (24) Next, a discontinuous frame-like conductor pattern 159 that is not electrically connected to the surface of the wiring pattern group 158 and the via hole 160 and the product outside the product is formed by NaOH (10 g / l), NaClO2 (40 g / l), Na3 PO4 ( A blackening treatment using an aqueous solution containing 6 g / l) as a blackening bath (oxidation bath) and a reduction treatment using an aqueous solution containing NaOH (10 g / l) and NaBH4 (6 g / l) as a reducing bath A roughened surface 158α was formed on the substrate (FIG. 5D).

（２５）前記（２４）で得た基板の両面に、市販のソルダーレジスト組成物７０γを20μｍの厚さで塗布した（図６（Ａ））。次いで、70℃で20分間、70℃で30分間の乾燥処理を行った後、クロム層によってソルダーレジスト開口部の円パターン（マスクパターン）が描画された厚さ５mmのソーダライムガラス基板を、クロム層が形成された側をソルダーレジスト層に密着させて載置し、1000mJ／cm2 の紫外線で露光し、DMTG現像処理した。そしてさらに、80℃で１時間、 100℃で１時間、 120℃で１時間、 150℃で３時間の条件で加熱処理し、はんだパッドの上面、バイアホールとそのランド部分に開口（開口径１８０ｕｍ）７１を設け、ソルダーレジスト層７０のパターン（厚み20μｍ）を形成した（図６（Ｂ））。ソルダーレジスト組成物７０γを硬化させる際に、ワークシート３０に応力が発生するが、スリット１５９Ｓを備える枠状導体パターン１４９を構成する銅によりワークシート３０の周囲の強度が高められる。これと同時に、スリット１５９Ｓを設けることで、製品内と製品外で、製品間に相当する位置の銅面積差が減少し、反りを発生させる応力が小さくなり、反りが発生し難い。 (25) A commercially available solder resist composition 70γ was applied to both sides of the substrate obtained in (24) above to a thickness of 20 μm (FIG. 6A). Next, after drying at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, a 5 mm thick soda lime glass substrate on which a circular pattern (mask pattern) of the solder resist opening was drawn by the chromium layer was applied to the chrome. The side on which the layer was formed was placed in close contact with the solder resist layer, exposed to 1000 mJ / cm @ 2 of ultraviolet light, and DMTG developed. Further, heat treatment was performed at 80 ° C. for 1 hour, 100 ° C. for 1 hour, 120 ° C. for 1 hour, and 150 ° C. for 3 hours, and the top surface of the solder pad, via holes and land portions thereof were opened (opening diameter 180 μm). ) 71 and a pattern (thickness 20 μm) of the solder resist layer 70 was formed (FIG. 6B). When the solder resist composition 70γ is cured, stress is generated in the worksheet 30. However, the strength of the periphery of the worksheet 30 is increased by copper constituting the frame-shaped conductor pattern 149 including the slits 159S. At the same time, by providing the slit 159S, the difference in the copper area at the position corresponding to the product between the inside and outside of the product is reduced, the stress causing the warp is reduced, and the warp is less likely to occur.

（２６）次に、ソルダーレジスト層７０を形成した基板を、塩化ニッケル30ｇ／ｌ、次亜リン酸ナトリウム10ｇ／ｌ、クエン酸ナトリウム10ｇ／ｌからなるｐＨ＝５の無電解ニッケルめっき液に20分間浸漬して、開口部に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板を、シアン化金カリウム２ｇ／ｌ、塩化アンモニウム75ｇ／ｌ、クエン酸ナトリウム50ｇ／ｌ、次亜リン酸ナトリウム10ｇ／ｌからなる無電解金めっき液に93℃の条件で23秒間浸漬して、ニッケルめっき層15上に厚さ0.03μｍの金めっき層７４を形成した（図６（Ｃ））。 (26) Next, the substrate on which the solder resist layer 70 has been formed is applied to an electroless nickel plating solution having a pH of 5 consisting of 30 g / l nickel chloride, 10 g / l sodium hypophosphite, and 10 g / l sodium citrate. The nickel plating layer 72 having a thickness of 5 μm was formed in the opening by dipping for 5 minutes. Further, the substrate was placed in an electroless gold plating solution consisting of 2 g / l potassium gold cyanide, 75 g / l ammonium chloride, 50 g / l sodium citrate, and 10 g / l sodium hypophosphite at 93 ° C. for 23 seconds. A gold plating layer 74 having a thickness of 0.03 μm was formed on the nickel plating layer 15 by dipping (FIG. 6C).

（２７）そして、ソルダーレジスト層７０の開口部に、はんだペーストを印刷して 200℃でリフローすることによりはんだバンプ（はんだ体）７６Ｕ、７６Ｄを形成し、はんだバンプを有するプリント配線板を製造した（図７）。図７に示すワークシート３０の平面図を図１２に示す。図１２中のＥ−Ｅ断面が、図７に対応している。このワークシート３０の図中鎖線で示す位置をダイシングすることで、９個の多層プリント配線板（パッケージ基板）を得る。ダイシング後の多層プリント配線板１０を図８に示す。 (27) Then, solder bumps (solder bodies) 76U and 76D were formed by printing solder paste in the openings of the solder resist layer 70 and reflowing at 200 ° C., and printed wiring boards having solder bumps were manufactured. (FIG. 7). A plan view of the worksheet 30 shown in FIG. 7 is shown in FIG. The EE cross section in FIG. 12 corresponds to FIG. Nine multilayer printed wiring boards (package substrates) are obtained by dicing the positions indicated by chain lines in the drawing of the worksheet 30. The multilayer printed wiring board 10 after dicing is shown in FIG.

（実施例３）
実施例２中（Ｃ．多層プリント配線板の製造）の（２）及び（２１）を以下に変更した以外は同方法で多層プリント配線板を作製した。
（変更点）
図１３を参照して上述した第２実施例の枠状導体パターン１５９と同様になるよう、めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した位置は、全て、製品間の幅と同じ幅で不連続となるよう残した。
これにより、全ての導体層、即ち、図１４に示すようにワークシート３０上の枠状導体パターン３５にスリット３５Ｓを設け、また、図１５に示すように層間樹脂絶縁層５０上の枠状導体パターン５９にスリット５９Ｓを設け、図１３を参照して上述した第２実施例の枠状導体パターン１５９と同様にスリット１５９Ｓを設けた。スリットにより不連続とした位置は、製品間を製品外に延長した全ての位置で、その幅は、製品間と同幅Ｃである。 (Example 3)
A multilayer printed wiring board was produced in the same manner as in Example 2 except that (2) and (21) in (C. Production of multilayer printed wiring board) were changed as follows.
(change point)
In order to be the same as the frame-like conductor pattern 159 of the second embodiment described above with reference to FIG. 13, the plating resist has a position where the frame-like conductor pattern outside the product extends between the products inside the product outside the product. All were left discontinuous with the same width between products.
Thereby, slits 35S are provided in all the conductor layers, that is, the frame-like conductor pattern 35 on the worksheet 30 as shown in FIG. 14, and the frame-like conductor on the interlayer resin insulating layer 50 as shown in FIG. A slit 59S is provided in the pattern 59, and a slit 159S is provided in the same manner as the frame-like conductor pattern 159 of the second embodiment described above with reference to FIG. The positions discontinuous by the slits are all positions extending between the products outside the products, and the width is the same width C as that between the products.

（実施例４）
実施例２中（Ｃ．多層プリント配線板の製造）の（２１）を以下に変更した以外は同方法で多層プリント配線板を作製した。
（変更点）
めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した位置は、全て、製品間の幅Ｃ×０．１の幅で不連続となるよう残した。
これにより、最外層の導体層にて、製品外の製品とは導通しない枠状導体パターンは、実施例２と同じで、不連続となった。不連続となった位置は、実施例２と同じで製品間を製品外に延長した全ての位置である。その幅は、実施例２とは異なり、製品間Ｃ×０．１である。 Example 4
A multilayer printed wiring board was produced by the same method except that (21) in Example 2 (C. Production of multilayer printed wiring board) was changed to the following.
(change point)
In the plating resist, all the positions where the frame-shaped conductor pattern outside the product extended between the products inside the product outside the product were left discontinuous with a width C × 0.1 between the products.
Thereby, the frame-like conductor pattern which does not conduct | electrically_connect with the product outside a product in the outermost conductor layer became the same as Example 2, and became discontinuous. The discontinuous positions are the same as those in the second embodiment, and are all positions extending between the products outside the products. Unlike the second embodiment, the width is C × 0.1 between products.

（実施例５）
実施例２中（Ｃ．多層プリント配線板の製造）の（２１）を以下に変更した以外は同方法で多層プリント配線板を作製した。
（変更点）
めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した部分は、全て、製品間の幅Ｃ×５の幅で不連続となるよう残した。
これにより、最外層の導体層にて、製品外の製品とは導通しない枠状導体パターンは、実施例２と同じで、不連続となった。不連続となった位置は、実施例２と同じで製品間を製品外に延長した全ての位置である。その幅は、実施例２とは異なり、製品間×５である。 (Example 5)
A multilayer printed wiring board was produced by the same method except that (21) in Example 2 (C. Production of multilayer printed wiring board) was changed to the following.
(change point)
In the plating resist, the portion of the frame-shaped conductor pattern outside the product extending outside the product between the products inside the product was left discontinuous with a width of C × 5 between the products.
Thereby, the frame-like conductor pattern which does not conduct | electrically_connect with the product outside a product in the outermost conductor layer became the same as Example 2, and became discontinuous. The discontinuous positions are the same as those in the second embodiment, and are all positions extending between the products outside the products. Unlike the second embodiment, the width is between products × 5.

（実施例６）
実施例２中（Ｃ．多層プリント配線板の製造）の（２１）を以下に変更した以外は同方法で多層プリント配線板を作製した。
（変更点）
めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した位置は、一箇所だけ、製品間の幅で不連続となるようめっきレジストを残した。
これにより、最外層の導体層にて、製品外の製品とは導通しない枠状導体パターンは、実施例２と同じで、不連続となった。スリット１５９Ｓを設け不連続とした位置は、実施例２とは異なり、図１６に示すように製品間を製品外に延長した一箇所のみである。その幅は、実施例２と同じで、製品間の幅Ｃである。 (Example 6)
A multilayer printed wiring board was produced by the same method except that (21) in Example 2 (C. Production of multilayer printed wiring board) was changed to the following.
(change point)
The plating resist was left so that the frame-like conductor pattern outside the product was discontinuous in the width between the products at the position where the frame-like conductor pattern outside the product extended outside the product.
Thereby, the frame-like conductor pattern which does not conduct | electrically_connect with the product outside a product in the outermost conductor layer became the same as Example 2, and became discontinuous. Unlike the second embodiment, the position where the slit 159S is discontinuous is only one place where the space between the products is extended outside the product as shown in FIG. The width is the same as that of Example 2 and is the width C between products.

（実施例７）
実施例２中（Ｃ．多層プリント配線板の製造）の（２１）を以下に変更した以外は同方法で多層プリント配線板を作製した。
（変更点）
めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した位置は、対向する二箇所だけ、製品間の幅で不連続となるようめっきレジストを残した。
これにより、最外層の導体層にて、製品外の製品とは導通しない枠状導体パターンは、実施例２と同じで、不連続となった。不連続となった位置は、実施例２とは異なり、図１７に示すように製品間を製品外に延長した対向する二箇所のみである。その幅は、実施例２と同じで、製品間の幅Ｃである。 (Example 7)
A multilayer printed wiring board was produced by the same method except that (21) in Example 2 (C. Production of multilayer printed wiring board) was changed to the following.
(change point)
The plating resist was left so that the frame-shaped conductor pattern outside the product was discontinuous in the width between the products at the two positions where the frame-like conductor pattern outside the product extended outside the product.
Thereby, the frame-like conductor pattern which does not conduct | electrically_connect with the product outside a product in the outermost conductor layer became the same as Example 2, and became discontinuous. Unlike the second embodiment, the discontinuous positions are only two opposing positions extending between the products outside the products as shown in FIG. The width is the same as that of Example 2 and is the width C between products.

（実施例８）
実施例２中（Ｃ．多層プリント配線板の製造）の（２１）を以下に変更した以外は同方法で多層プリント配線板を作製した。
（変更点）
めっきレジストは、製品外の枠状導体パターンが、製品内の製品間を製品外に延長した位置は、Ｘ−Ｙ方向の対向する４箇所、製品間の幅で不連続となるようめっきレジストを残した。
これにより、最外層の導体層にて、製品外の製品とは導通しない枠状導体パターンは、実施例２と同じで、不連続となった。不連続となった位置は、実施例２とは異なり、図１８に示すように製品間を製品外に延長したＸ−Ｙ方向の対向する４箇所である。その幅は、実施例２と同じで、製品間の幅である。 (Example 8)
A multilayer printed wiring board was produced by the same method except that (21) in Example 2 (C. Production of multilayer printed wiring board) was changed to the following.
(change point)
The plating resist should be placed so that the frame-shaped conductor pattern outside the product extends discontinuously between the products inside the product at four locations in the XY direction, and the width between the products is discontinuous. left.
Thereby, the frame-like conductor pattern which does not conduct | electrically_connect with the product outside a product in the outermost conductor layer became the same as Example 2, and became discontinuous. Unlike the second embodiment, the discontinuous positions are four opposing positions in the XY direction extending between the products outside the products as shown in FIG. The width is the same as that in Example 2 and is the width between products.

（比較例）
実施例２中（Ｃ．多層プリント配線板の製造）の（２１）を以下に変更した以外は同方法で多層プリント配線板を作製した。
（変更点）
めっきレジストは、製品外の枠状導体パターンが、連続となるようめっきレジストを残した。これにより、全導体層にて、製品外の製品とは導通しない枠状導体パターンは、連続となった。 (Comparative example)
A multilayer printed wiring board was produced by the same method except that (21) in Example 2 (C. Production of multilayer printed wiring board) was changed to the following.
(change point)
The plating resist was left so that the frame-shaped conductor pattern outside the product was continuous. Thereby, in all the conductor layers, the frame-shaped conductor pattern which does not conduct | electrically_connect with the product outside a product became continuous.

実施例１〜実施例８及び比較例の個片加工後の中央部と４角の５製品を抜き取り、Ｃ４バンプの平坦度をＷＹＫＯＳＰ３２００（Ｖｅｅｃｏ社製）で測定した結果を図１９中の図表に表す。
また、ヒートサイクル（−５５℃⇔１２５℃）を１０００サイクル加えた後の不良率を示す。不良率は１０００サイクル後の抵抗変化率が±１０％を越えたものである。
本結果から、枠状導体パターンにスリットを設けることで、ＩＣチップと多層プリント配線板との接続信頼性に影響するバンプの平坦度が向上することが分かる。 FIG. 19 shows the results obtained by extracting the center part and the four square products after processing the individual pieces of Examples 1 to 8 and the comparative example, and measuring the flatness of the C4 bumps with WYKO SP3200 (manufactured by Veeco). Expressed in
Moreover, the defect rate after 1000 cycles of heat cycles (-55 ° C. to 125 ° C.) is shown. The defect rate is the rate at which the resistance change after 1000 cycles exceeds ± 10%.
From this result, it can be seen that providing the slits in the frame-shaped conductor pattern improves the flatness of the bumps that affect the connection reliability between the IC chip and the multilayer printed wiring board.

本発明の第１実施例の多層プリント配線板を製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example of this invention. 第１実施例の多層プリント配線板を製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第１実施例の多層プリント配線板を製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第１実施例の多層プリント配線板を製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第１実施例の多層プリント配線板を製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第１実施例の多層プリント配線板を製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第１実施例の多層プリント配線板を製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the multilayer printed wiring board of 1st Example. 第１実施例に係る多層プリント配線板の断面図である。It is sectional drawing of the multilayer printed wiring board which concerns on 1st Example. ワークシートの平面図であり、図９中のＡ−Ａ断面が、図１（Ｂ）に対応する。It is a top view of a worksheet, and the AA cross section in FIG. 9 corresponds to FIG. ワークシート上に層間樹脂絶縁層を形成した平面図であり、図１０中のＢ−Ｂ断面が図３（Ｄ）に対応する。It is the top view which formed the interlayer resin insulation layer on the worksheet, and the BB cross section in FIG. 10 respond | corresponds to FIG.3 (D). ワークシート上に層間樹脂絶縁層を形成した平面図であり、図１１中のＤ−Ｄ断面が図５（Ｃ）に対応する。It is the top view which formed the interlayer resin insulation layer on the worksheet, and DD section in FIG. 11 respond | corresponds to FIG.5 (C). ワークシートを用いて多層プリント配線板を形成した平面図であり、図１２中のＥ−Ｅ断面が図７に対応する。It is the top view which formed the multilayer printed wiring board using the worksheet, and the EE cross section in FIG. 12 corresponds to FIG. 実施例２に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図１３中のＤ−Ｄ断面が図５（Ｃ）に対応する。It is the top view which formed the interlayer resin insulation layer on the worksheet which concerns on Example 2, and DD cross section in FIG. 13 respond | corresponds to FIG.5 (C). 実施例３に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図１４中のＢ−Ｂ断面が図３（Ｄ）に対応する。It is the top view which formed the interlayer resin insulation layer on the worksheet which concerns on Example 3, and the BB cross section in FIG. 14 respond | corresponds to FIG.3 (D). 実施例３に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図１５中のＤ−Ｄ断面が図５（Ｃ）に対応する。It is the top view which formed the interlayer resin insulation layer on the worksheet which concerns on Example 3, and DD cross section in FIG. 15 respond | corresponds to FIG.5 (C). 実施例６に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図１６中のＤ−Ｄ断面が図５（Ｃ）に対応する。It is the top view which formed the interlayer resin insulation layer on the worksheet which concerns on Example 6, and the DD cross section in FIG. 16 respond | corresponds to FIG.5 (C). 実施例７に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図１７中のＤ−Ｄ断面が図５（Ｃ）に対応する。It is the top view which formed the interlayer resin insulation layer on the worksheet which concerns on Example 7, and DD cross section in FIG. 17 respond | corresponds to FIG.5 (C). 実施例８に係るワークシート上に層間樹脂絶縁層を形成した平面図であり、図１８中のＤ−Ｄ断面が図５（Ｃ）に対応する。It is the top view which formed the interlayer resin insulation layer on the worksheet which concerns on Example 8, and DD cross section in FIG. 18 corresponds to FIG.5 (C). 実施例１〜実施例８と比較例との平坦度を測定した結果を表した図表である。It is the graph showing the result of having measured the flatness of Example 1- Example 8 and a comparative example. 図２０（Ａ）は、従来技術に掛かるワークシート上に回路パターン群を形成した状態を示す平面図であり、図２０（Ｂ）は層間樹脂絶縁層上に回路パターン群を形成した状態を示す平面図である。20A is a plan view showing a state in which circuit pattern groups are formed on a worksheet according to the prior art, and FIG. 20B shows a state in which circuit pattern groups are formed on an interlayer resin insulation layer. It is a top view.

符号の説明Explanation of symbols

３０ワークシート、コア基板
３２銅箔
３４導体回路
３４Ｐ導体層
３４Ｅ導体層
３５枠状導体パターン
３５Ｓスリット
３６スルーホール
４０樹脂充填層
５０層間樹脂絶縁層（樹脂層）
５８導体回路
５９枠状導体パターン
５９Ｓスリット
６０バイアホール
７０ソルダーレジスト層（上層の樹脂層）
７１開口
７６Ｕ、７６Ｄ半田バンプ
１５０層間樹脂絶縁層（樹脂層、上層の樹脂層）
１５９枠状導体パターン
１５９Ｓスリット 30 Worksheet, Core substrate 32 Copper foil 34 Conductor circuit 34P Conductor layer 34E Conductor layer 35 Frame-like conductor pattern 35S Slit 36 Through hole 40 Resin filling layer 50 Interlayer resin insulation layer (resin layer)
58 conductor circuit 59 frame-like conductor pattern 59S slit 60 via hole 70 solder resist layer (upper resin layer)
71 Openings 76U, 76D Solder bump 150 Interlayer resin insulation layer (resin layer, upper resin layer)
159 Frame-shaped conductor pattern 159S Slit

Claims

略矩形状のワークシートに複数個のプリント基板を構成する回路パターン群を設け、該複数個のプリント基板を構成する回路パターン群の外周に、当該回路パターン群とは導通しない枠状導体パターンであって、スリットを備える枠状導体パターンを設けるステップと：
前記ワークシートに樹脂層を塗布するステップと：
上記ステップにて塗布された樹脂層を硬化させるステップと、を有することを特徴とするプリント配線板の製造方法。 A circuit pattern group that constitutes a plurality of printed circuit boards is provided on a substantially rectangular worksheet, and a frame-like conductor pattern that is not electrically connected to the circuit pattern group is provided on the outer periphery of the circuit pattern group that constitutes the plurality of printed circuit boards. Providing a frame-like conductor pattern with slits:
Applying a resin layer to the worksheet;
Curing the resin layer applied in the above step. A method for manufacturing a printed wiring board, comprising:

略矩形状のワークシートに複数個の多層プリント配線板を構成する回路パターン群を設け、該複数個の多層プリント配線板を構成する回路パターン群の外周に、当該回路パターン群とは導通しない枠状導体パターンを設けるステップと：
前記ワークシートに樹脂層を塗布するステップと：
上記ステップにて塗布された樹脂層を硬化させるステップと、
硬化された樹脂層の上に、前記複数個の多層プリント配線板を構成する回路パターン群を設け、該複数個の多層プリント配線板を構成する回路パターン群の外周に、当該回路パターン群とは導通しない枠状導体パターンを設けるステップと：
前記樹脂層と前記回路パターン群と前記枠状導体パターンとに上層の樹脂層を塗布するステップと：
上記ステップにて塗布された上層の樹脂層を硬化させるステップとを有する多層プリント配線板の製造方法において、
前記ワークシート上の枠状導体パターン又は前記硬化された樹脂層上の枠状導体パターンの少なくとも一方にスリットを設けることを特徴とする多層プリント配線板の製造方法。 A circuit pattern group constituting a plurality of multilayer printed wiring boards is provided on a substantially rectangular worksheet, and a frame that does not conduct to the circuit pattern group on the outer periphery of the circuit pattern group constituting the plurality of multilayer printed wiring boards Providing a conductive pattern with:
Applying a resin layer to the worksheet;
Curing the resin layer applied in the above steps;
A circuit pattern group constituting the plurality of multilayer printed wiring boards is provided on the cured resin layer, and the circuit pattern group is formed on the outer periphery of the circuit pattern group constituting the plurality of multilayer printed wiring boards. Providing a non-conductive frame-like conductor pattern;
Applying an upper resin layer to the resin layer, the circuit pattern group, and the frame-like conductor pattern;
In the method for producing a multilayer printed wiring board, comprising the step of curing the upper resin layer applied in the above step,
A method for producing a multilayer printed wiring board, comprising providing a slit in at least one of the frame-like conductor pattern on the worksheet or the frame-like conductor pattern on the cured resin layer.

前記枠状導体パターンのスリットは、多層プリント配線板を構成する回路パターン群と回路パターン群との間を延長した位置に設けたことを特徴とする請求項２に記載の多層プリント配線板の製造方法。 3. The multilayer printed wiring board according to claim 2, wherein the slit of the frame-shaped conductor pattern is provided at a position extending between the circuit pattern group constituting the multilayer printed wiring board and the circuit pattern group. Method.

前記枠状導体パターンのスリットは、少なくとも一箇所以上設けることを特徴とする請求項２又は請求項３に記載の多層プリント配線板の製造方法。 The method for manufacturing a multilayer printed wiring board according to claim 2 or 3, wherein at least one slit of the frame-like conductor pattern is provided.

前記枠状導体パターンのスリットの幅は、多層プリント配線板を構成する回路パターン群と回路パターン群との間の幅の０．１倍以上であり、５倍以下であることを特徴とする請求項２〜請求項４のいずれかに記載の多層プリント配線板の製造方法。 The width of the slit of the frame-like conductor pattern is not less than 0.1 times and not more than 5 times the width between the circuit pattern group constituting the multilayer printed wiring board. The manufacturing method of the multilayer printed wiring board in any one of Claims 2-4.

略矩形状のワークシートに複数個の個片多層プリント配線板を構成する回路パターン群を設け、該複数個の個片多層プリント配線板を構成する回路パターン群の外周に、当該回路パターン群とは導通しない枠状導体パターンを設け:
前記ワークシート上に樹脂層を設け:
該樹脂層の上に前記複数個の個片多層プリント配線板を構成する回路パターン群を設け、該複数個の個片多層プリント配線板を構成する回路パターン群の外周に、当該回路パターン群とは導通しない枠状導体パターンを設けてなる個片多層プリント配線板の多数個取り用の多層プリント配線板であって、
前記ワークシート上の枠状導体パターン又は前記樹脂層上の枠状導体パターンの少なくとも一方にスリットを設けたことを特徴とする多層プリント配線板。 A circuit pattern group constituting a plurality of individual multilayer printed wiring boards is provided on a substantially rectangular worksheet, and the circuit pattern group is arranged on the outer periphery of the circuit pattern group constituting the plurality of individual multilayer printed wiring boards. Is provided with a frame-shaped conductor pattern that does not conduct:
A resin layer is provided on the worksheet:
A circuit pattern group constituting the plurality of individual multilayer printed wiring boards is provided on the resin layer, and the circuit pattern group is arranged on the outer periphery of the circuit pattern group constituting the plurality of individual multilayer printed wiring boards. Is a multilayer printed wiring board for taking a large number of individual multilayer printed wiring boards provided with a frame-like conductor pattern that is not conductive,
A multilayer printed wiring board, wherein a slit is provided in at least one of the frame-shaped conductor pattern on the worksheet or the frame-shaped conductor pattern on the resin layer.

前記枠状導体パターンのスリットは、個片多層プリント配線板を構成する回路パターン群と回路パターン群との間を延長した位置に設けたことを特徴とする請求項６に記載の多層プリント配線板。 7. The multilayer printed wiring board according to claim 6, wherein the slit of the frame-like conductor pattern is provided at a position extending between the circuit pattern group constituting the individual multilayer printed wiring board and the circuit pattern group. .

前記枠状導体パターンのスリットは、少なくとも一箇所以上設けることを特徴とする請求項６又は請求項７に記載の多層プリント配線板。 The multilayer printed wiring board according to claim 6 or 7, wherein at least one slit of the frame-like conductor pattern is provided.

前記枠状導体パターンのスリットの幅は、個片多層プリント配線板を構成する回路パターン群と回路パターン群との間の幅の０．１倍以上であり、５倍以下であることを特徴とする請求項６〜請求項８のいずれかに記載の多層プリント配線板。

The width of the slit of the frame-like conductor pattern is not less than 0.1 times and not more than 5 times the width between the circuit pattern group constituting the individual multilayer printed wiring board. The multilayer printed wiring board according to any one of claims 6 to 8.