JP2005159963A - 高周波遅延回路、及び試験装置 - Google Patents

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Abstract

【課題】所望の遅延量だけ遅延した高周波信号を容易に生成することができる高周波遅延回路を提供する。
【解決手段】 所望の遅延量だけ遅延させた高周波信号を出力する高周波遅延回路であって、高周波信号より周波数の低い基準信号を受け取り、基準信号を所望の遅延量だけ予め遅延させた遅延基準信号を出力する可変遅延回路と、遅延基準信号の周波数を逓倍した高周波信号を生成し、生成した高周波信号を、遅延基準信号の位相に応じたタイミングで出力する逓倍器とを備える高周波遅延回路を提供する。
【選択図】図２

Description

本発明は、高周波の信号を所望の位相に遅延させる高周波遅延回路に関する。特に本発明は、電子デバイスを試験する試験装置に用いる高周波遅延回路に関する。
従来、電子デバイスを試験する試験装置は、電子デバイスを試験する試験パターンを生成するパターン発生器、試験パターンを成形する波形整形器、及び波形整形器が成形した試験パターンを出力するタイミングを発生するタイミング発生器を備えている。例えば、タイミング発生器は、基準クロックに基づいて、所定の周波数で所定の位相のクロックを生成し、波形整形器は、タイミング発生器が生成したクロックに応じて、試験パターンを成形して出力する。
このとき、タイミング発生器は、電子デバイスに与えるべき試験パターンの周波数と同一の周波数のクロックを生成する必要がある。これに対し、昨今の電子デバイスの高速化に伴い、与えるべき試験パターンについても高周波のものを用いる必要がある。このため、タイミング発生器においても、より高周波のクロックを所望の位相に制御して出力する必要がある。
従来、タイミング発生器として、例えばＰＬＬ（Phase Lock Loop）により所望の周波数のクロックを生成し、生成した高周波クロックを、所望の位相に遅延させて出力するものがある。
関連する特許文献等は、現在認識していないため、その記載を省略する。
前述したように、従来のタイミング発生器は、高周波のクロックを生成し、生成した高周波クロックを遅延回路により遅延させている。しかし、高周波クロックを遅延させることは困難である。例えば、クロックのエッジのなまりを利用して遅延させるような場合、クロックの立ち上がり時間等が短くなると、それぞれのエッジで十分な遅延を生じさせることができず、低周波クロックに比べて遅延を生じさせることが難しい。
上記課題を解決するために、本発明の第１の形態においては、所望の遅延量だけ遅延させた高周波信号を出力する高周波遅延回路であって、高周波信号より周波数の低い基準信号を受け取り、基準信号を所望の遅延量だけ予め遅延させた遅延基準信号を出力する可変遅延回路と、遅延基準信号の周波数を逓倍した高周波信号を生成し、生成した高周波信号を、遅延基準信号の位相に応じたタイミングで出力する逓倍器とを備える高周波遅延回路を提供する。
逓倍器は、遅延基準信号と、比較信号との位相差に応じた制御電圧を出力する位相比較器と、制御電圧に応じた周波数の高周波信号を生成する電圧制御発振器と、電圧制御発振器が生成する高周波信号を分周し、遅延基準信号と略同一の周波数の信号を生成し、比較信号として位相比較器に入力する分周器とを有してよい。
逓倍器は、遅延基準信号と、遅延基準信号を遅延基準信号のパルス幅より短い時間遅延させた信号との論理和を、パルス幅拡張信号として出力するパルス幅拡張回路と、パルス幅拡張信号と、パルス幅拡張信号の反転信号を遅延させた信号との論理積を、高周波信号として出力する逓倍回路とを有してよい。
逓倍器は、生成するべき高周波信号の周期の２分の１の遅延量がそれぞれ設定され、遅延基準信号を順次遅延させて出力する可変遅延器がカスケード接続された、第１可変遅延器群と、複数の可変遅延器の偶数番目の可変遅延器が出力する信号の反転信号と、複数の可変遅延器の奇数番目の可変遅延器が出力する信号との論理積を生成する複数の論理積回路と、複数の論理積回路が出力する信号の論理和を、高周波信号として出力する論理和回路とを有してよい。
逓倍器は、可変遅延器と略同一の遅延量がそれぞれ設定され、高周波信号を順次前記高周波信号の２分の１周期遅延させて出力する可変遅延器がカスケード接続された、第２可変遅延器群と、第２可変遅延器群のそれぞれの可変遅延器が出力する信号の波形を加算し、高周波信号のそれぞれのエッジのタイミングを、第１可変遅延器群及び第２可変遅延器群における複数の可変遅延器における遅延量の平均値に基づいて定める波形加算器とを更に有してよい。
逓倍器は、第１可変遅延器群の可変遅延器のうち、いずれか一の可変遅延器に入力される遅延基準信号と、一の可変遅延器が出力する遅延基準信号との排他論理和を出力する排他論理和回路と、排他論理和回路が出力する信号のデューティー比を検出し、検出したデューティー比が略５０％となる遅延量に、それぞれの可変遅延器における遅延量を制御するデューティー比較器とを更に有してよい。
高周波遅延回路は、遅延基準信号の２倍の周波数の高周波信号を出力するものであって、逓倍器は、遅延基準信号を、遅延基準信号の周期の４分の１遅延させて出力する第１可変遅延器と、第１可変遅延器が出力した信号を、遅延基準信号の周期の４分の１遅延させて出力する第２可変遅延器と、第２可変遅延回路が出力した信号を、遅延基準信号の周期の４分の１遅延させて出力する第３可変遅延器と、遅延基準信号の反転信号と、第１可変遅延器が出力する信号との論理積を出力する第１論理積回路と、第２可変遅延器が出力する信号の反転信号と、第３可変遅延器が出力する信号との論理積を出力する第２論理積回路と、第１論理積回路が出力する信号と、第２論理積回路が出力する信号との論理和を、高周波信号として出力する論理和回路とを有してよい。
逓倍器は、論理和回路が出力した高周波信号を、遅延基準信号の周期の４分の１遅延させて出力する第４可変遅延器と、第４可変遅延器が出力した信号を、遅延基準信号の周期の４分の１遅延させて出力する第５可変遅延器と、第５可変遅延器が出力した信号を、遅延基準信号の周期の４分の１遅延させて出力する第６可変遅延器と、論理和回路、第４可変遅延器、第５可変遅延器、及び第６可変遅延器が出力する信号の波形を加算し、高周波信号のジッタを低減した信号を出力する波形加算器とを更に有してよい。
逓倍器は、第１可変遅延器、第２可変遅延器、又は第３可変遅延器のいずれかに入力される遅延基準信号と、当該可変遅延器が出力する遅延基準信号との排他論理和を出力する排他論理和回路と、排他論理和回路が出力する信号のデューティー比を検出し、検出したデューティー比が略５０％となる遅延量に、第１可変遅延器、第２可変遅延器、及び第３可変遅延器の遅延量を設定するデューティー比較器とを更に有してよい。
本発明の第２の形態においては、所望の遅延量だけ遅延させた高周波信号を出力する高周波遅延回路であって、高周波信号より周波数の低い基準信号を受け取り、基準信号と、比較信号との位相差に応じた制御電圧を出力する位相比較器と、位相比較器が出力した制御電圧に、所望の遅延量に応じた遅延電圧を重畳した重畳電圧を出力する電圧重畳部と、重畳電圧に応じた周波数の高周波信号を生成する電圧制御発振器と、電圧制御発振器が生成する高周波信号を分周し、基準信号と略同一の周波数の信号を生成し、比較信号として位相比較器に入力する分周器とを備える高周波遅延回路を提供する。
本発明の第３の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、与えられる基準クロックに基づいて、基準クロックより周波数の高く、所望の遅延量だけ遅延された高周波クロックを生成する高周波遅延回路と、高周波クロックに応じて試験パターンを成形し、電子デバイスに供給する波形成形部とを備え、高周波遅延回路は、基準クロックを受け取り、基準クロックを所望の遅延量だけ予め遅延させた遅延クロックを出力する可変遅延回路と、遅延クロックの周波数を逓倍した高周波クロックを生成し、生成した高周波クロックを、遅延クロックの位相に応じたタイミングで出力する逓倍器とを有する試験装置を提供する。
高周波遅延回路は、試験パターンを供給するべき電子デバイスの複数のピンに応じて複数設けられ、試験装置は、基準クロックのジッタを低減し、複数の高周波遅延回路に供給するジッタ低減回路を更に備えてよい。
本発明の第３の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、与えられる基準クロックに基づいて、基準クロックより周波数の高く、所望の位相を有する高周波クロックを生成する高周波遅延回路と、高周波クロックに応じて試験パターンを成形し、電子デバイスに供給する波形成形部とを備え、高周波遅延回路は、高周波信号より周波数の低い基準信号を受け取り、基準信号と、比較信号との位相差に応じた制御電圧を出力する位相比較器と、位相比較器が出力した制御電圧に、所望の遅延量に応じた遅延電圧を重畳した重畳電圧を出力する電圧重畳部と、重畳電圧に応じた周波数の高周波信号を生成する電圧制御発振器と、電圧制御発振器が生成する高周波信号を分周し、基準信号と略同一の周波数の信号を生成し、比較信号として位相比較器に入力する分周器とを有する試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明によれば、所望の遅延量だけ遅延した高周波信号を容易に生成することができる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、例えば半導体素子等の電子デバイス２００を試験する装置である。本例において試験装置１００は、基準クロック発生器１０、複数の可変遅延回路（１２−１〜１２−２、以下１２と総称する）、複数のジッタ低減回路（１４−１〜１４−２、以下１４と総称する）、比較器１６、パターン発生器１８、複数の高周波遅延回路（３０−１〜３０−４、以下３０と総称する）、複数の論理積回路（２０−１〜２０−４、以下２０と総称する）、複数のセットリセットラッチ（２２−１〜２２−３、以下２２と総称する）、複数のドライバ（２６−１〜２６−２、以下２６と総称する）、及び複数のコンパレータ（２４−１〜２４−２、以下２４と総称する）を備える。
基準クロック発生器１０は、例えば水晶発振器であって、所定の周波数の基準クロックを生成する。ここで、基準クロックは本発明に係る基準信号の一例である。また、基準クロック発生器１０は、基準クロックを複数の可変遅延回路１２に分配する。複数の可変遅延回路１２は、例えば電子デバイス２００の複数ピン毎に設けられており、分配された基準クロックを、それぞれ所定の遅延量で遅延させる。
それぞれのジッタ低減回路１４は、可変遅延回路１２に対応して設けられ、対応する可変遅延回路１２が遅延させた基準クロックを受け取り、基準クロックのジッタを低減して複数の高周波遅延回路３０に供給する。例えばジッタ低減回路１４はＰＬＬであって、受け取った基準クロックに基づいて、基準クロックと略同一の周波数のクロックを生成して出力する。
複数の高周波遅延回路３０は、例えば試験パターンを供給するべき電子デバイス２００のピンに応じて設けられ、与えられる基準クロックに基づいて、基準クロックより周波数の高く、所望の位相を有する高周波クロックを生成する。ここで、高周波クロックは、本発明に係る高周波信号の一例である。本例において、高周波遅延回路３０は、電子デバイス２００のピンに対して２つずつ設けられ、一の高周波遅延回路３０は、試験パターンの立ち上がりエッジのタイミングを定める高周波クロックを生成し、他の高周波遅延回路３０は、試験パターンの立ち下がりエッジのタイミングを定める高周波クロックを生成する。
パターン発生器１８は、電子デバイス２００を試験するための試験パターンを生成し、複数の論理積回路２０に供給する。また、論理積回路２０及びセットリセットラッチ２２は、与えられる試験パターンを成形する波形成形部として機能する。それぞれの論理積回路２０は、高周波遅延回路３０に対応して設けられ、与えられる試験パターンを高周波クロックで打ち抜いたパターンを出力する。セットリセットラッチ２２は、電子デバイス２００のピン毎に設けられ、対応する２つの論理積回路２０が出力するパターンに基づいて試験信号を生成し、ドライバ２４を介して電子デバイス２００のピンに供給する。
また、比較器１６は、電子デバイス２００が出力する出力信号をコンパレータ２６を介して受け取り、パターン発生器１８が出力する期待値信号と、当該出力信号とを比較することにより、電子デバイス２００の良否を判定する。
本例における試験装置１００によれば、複数の高周波遅延回路３０に分配する基準クロックのジッタを低減できるため、それぞれの高周波遅延回路３０が出力する高周波クロックのスキューを低減することができる。
図２は、高周波遅延回路３０の構成の一例を示す図である。高周波遅延回路３０は、可変遅延回路３２及び逓倍器４０を有する。可変遅延回路３２は、高周波信号より周波数の低い基準クロックを、ジッタ低減回路１４から受け取り、基準クロックを遅延させた遅延クロックを出力する。ここで、遅延クロックは、本発明に係る遅延基準信号の一例である。
本例において、可変遅延回路３２は、複数のバッファ（３４−１〜３４−３、以下３４と総称する）、複数の抵抗（３６−１〜３６−３、以下３６と総称する）、及び複数の可変容量コンデンサ（３８−１〜３８−３、以下３８と総称する）を有する。複数のバッファ３４は、それぞれ抵抗３６を介して縦続接続され、基準クロックを順次伝送する。また、それぞれの可変容量コンデンサ３８は、抵抗３６及びバッファ３４と対応して設けられ、抵抗３６及びバッファ３４の接続点と、接地電位との間に設けられる。このとき、それぞれの可変容量コンデンサ３８の容量成分により、伝送される基準クロックに遅延が生じる。本例においては、それぞれの可変容量コンデンサ３８の容量を、基準クロックを遅延させるべき遅延量を示す遅延データに基づいて制御することにより、可変遅延回路３２における基準クロックの遅延量を制御する。
また、逓倍器４０は、可変遅延回路３２が出力する遅延クロックの周波数を逓倍した高周波クロックを生成し、生成した高周波クロックを、遅延クロックの位相に応じたタイミングで出力する。本例において、逓倍器４０はＰＬＬであって、位相比較器４２、電圧制御発振器４６、及び分周器４８を有する。
位相比較器４２は、可変遅延回路３２から遅延クロックを受け取り、遅延クロックと、分周器から与えられる比較信号との位相差に応じた制御電圧を出力する。また、電圧制御発振器４６は、位相比較器４２が出力する制御電圧に応じた周波数の高周波クロックを生成して出力する。また、分周器４８は、電圧制御発振器４６が出力する高周波クロックを分周し、遅延クロックと略同一の周波数の信号を生成し、比較信号として位相比較器４２に入力する。このような制御により、遅延クロックの位相に応じた位相を有する高周波クロックを生成することができる。
本例における高周波遅延回路３０によれば、位相又は遅延量を制御したい高周波クロックに比べ、周波数の低い基準クロックの位相又は遅延量を制御することにより、高周波クロックの位相又は遅延量を制御することができる。このため、容易に高周波クロックの位相又は遅延量を制御することができる。
図３は、可変遅延回路３２の構成の他の例を示す図である。本例における可変遅延回路３２は、バッファ５０、バッファ５４、バッファ５６、抵抗５２、排他論理和回路５８、積分回路６０、及び誤差増幅器６２を有する。
バッファ５０、抵抗５２、及びコンデンサ５９は、図２において説明した回路と同様に、遅延回路を構成する。バッファ５０及び抵抗５２は直列に接続され、基準クロックを伝送する。そして、コンデンサ５９は、一端が抵抗５２に接続され、他端がバッファ５４に接続される。抵抗５２を伝送する基準クロックは、コンデンサ５９の容量に応じて遅延され、遅延クロックとして排他論理和回路５８に入力される。また、遅延クロックは、バッファ５６を介して逓倍器４０に出力される。
排他論理和回路５８、ジッタ低減回路１４から受け取る基準クロックと、抵抗５２を介して受け取る遅延クロックとの排他論理和を出力する。積分回路６０は、排他論理和回路５８が出力する信号を積分し、当該信号のレベルを平均した電圧を出力する。
誤差増幅器６２は、積分回路６０が出力する電圧と、遅延データに基づく電圧とを比較し、比較結果をバッファ５４を介してコンデンサ５９の他端に供給する。例えば、誤差増幅器６２は、積分回路６０が出力する電圧が、遅延データに基づく電圧より大きい場合に、１を出力する。
つまり、積分回路６０が出力する電圧は、遅延クロックの遅延量に応じて定まる。また、当該電圧と遅延データに基づく電圧との比較結果により、コンデンサ５９に充電される容量を制御することができ、遅延クロックの遅延量を制御することができる。すなわち、遅延データを制御することにより、遅延クロックの遅延量を制御することができる。
図２及び図３において説明したように、本例における高周波遅延回路３０においては、様々な形態の可変遅延回路３２を用いることができる。つまり、本例における高周波遅延回路３０は、低周波のクロックを遅延させることで、高周波のクロックを遅延させることができるため、低周波のクロックを遅延できる可変遅延回路３２であれば、用いることができる。このため、本例における高周波遅延回路３０によれば、回路設計の自由度を高くすることができる。
図４は、逓倍器４０の構成の他の例を示す図である。本例において逓倍器４０は、バッファ６４、可変遅延回路６６、論理和回路６８、論理積回路７０、及び可変遅延回路７０を有する。本例における逓倍器４０の動作を、タイミングチャートを用いて説明する。
図５は、図４に示した逓倍器４０の動作を説明するためのタイミングチャートである。まず、逓倍器４０には、可変遅延回路３２から図５に示すような遅延クロックａが入力される。バッファ６４は、遅延クロックａを受け取り、反転させて出力する。そして、可変遅延回路６４は、バッファ６４が反転させた遅延クロックを、遅延時間Ｔｄ１だけ遅延させた遅延クロックｂを出力する。このとき、遅延時間Ｔｄ１は、遅延クロックａのパルス幅より短いことが好ましい。
そして、論理和回路６８は、遅延クロックａと遅延クロックｂとの論理和を出力する。つまり論理和回路６８は、遅延クロックａのデューティー比を変化させ、パルス幅を拡張したパルス幅拡張信号ｃを出力するパルス幅拡張回路として機能する。
そして、論理積回路７０は、パルス幅拡張信号ｃと、パルス幅拡張信号の反転信号を可変遅延回路７２が遅延させた信号との論理積の反転信号を、高周波信号として出力する逓倍回路として機能する。例えば、図５に示すように、論理積回路７０が出力する信号ｄは、パルス幅拡張信号ｃの反転信号となり、立ち下がりエッジが出力される。そして可変遅延回路７２は、信号ｄを遅延量Ｔｄ３だけ遅延させた信号ｅを出力する。信号ｅの立ち下がりに応じて、信号ｃと信号ｅとの論理積はL論理となるため、信号ｄはH論理となる。信号ｄがH論理となるタイミングは、信号ｅの立ち下がりのタイミングより、論理積回路７０における遅延量Ｔｄ２だけ遅延する。そして、信号ｄがH論理となったタイミングから遅延量Ｔｄ３だけ遅れて、信号ｅがH論理となる。
このような動作の繰り返しにより、論理積回路７０及び可変遅延回路７２は、遅延クロックの周波数を逓倍した高周波クロックを生成する。遅延クロックの周波数をｎ逓倍した高周波クロックを生成したい場合、論理積回路７０及び可変遅延回路７２における遅延量の和Ｔｄ２＋Ｔｄ３を、遅延クロックの周期のｎ分の１とすればよい。本例においては、論理積回路７０の遅延量はほぼ固定されるため、可変遅延回路７２の遅延量を制御することにより、所望の周波数を有する高周波クロックを生成することができる。
図６は、逓倍器４０の更なる他の例を示す。本例における逓倍器４０は、デューティー整形回路７４、及び複数の２逓倍回路を有する。デューティー整形回路７４は、可変遅延回路３２が出力する遅延クロックを受け取り、遅延クロックのデューティー比を５０％に調整する。
それぞれの２逓倍回路７６は、受け取った信号の周波数を２逓倍した信号を生成する回路である。所望の数の２逓倍回路７６をカスケード接続することにより、所望の周波数の高周波クロックを生成することができる。
それぞれの２逓倍回路７６は、可変遅延回路８０、排他的論理和回路７８、抵抗８４、抵抗８６、コンデンサ８８、コンデンサ９０、及び誤差増幅器８２を有する。可変遅延回路８０は、遅延クロックを受け取り、遅延クロックの周期の４分の１だけ遅延させて出力する。排他的論理和回路７８は、遅延クロックと、可変遅延回路８０によって遅延された遅延クロックとの排他的論理和、及び排他的論理和の反転信号を出力する。遅延クロックと、可変遅延回路８０によって遅延された遅延クロックとの排他的論理和は、遅延クロックの周波数を２逓倍した信号であるが、本例における２逓倍回路は、周波数が逓倍された信号のデューティー比を検出し、検出したデューティー比が５０％となるように、可変遅延回路８０における遅延量を調整する。
排他的論理和回路７８が出力する非反転信号は、抵抗８６及びコンデンサ９０からなる積分回路に入力される。また、排他的論理和回路７８が出力する反転信号は、抵抗８４及びコンデンサ８８からなる積分回路に入力される。このとき、抵抗８６と抵抗８４、並びにコンデンサ９０とコンデンサ８８の特性はそれぞれ同一であることが好ましい。
ここで、誤差増幅器８２は、排他的論理和回路７８が出力する信号のデューティー比が５０％となるように、可変遅延回路８０における遅延量を調整する。排他的論理和回路７８が出力する信号のデューティー比が５０％である場合、それぞれの積分回路が出力する信号レベルは同一であるため、誤差増幅器８２は可変遅延回路８０の遅延量を調整しない。しかし、排他的論理和回路７８が出力する信号のデューティー比が５０％でない場合、誤差増幅器８２は、それぞれの積分回路が出力する信号レベルの差分に応じた電圧を出力し、可変遅延回路８０の遅延量を調整する。
本例における逓倍器４０によれば、デューティー比が５０％に精度よく調整された高周波クロックを生成することができる。
図７は、逓倍器４０の構成の更なる他の例を示す図である。図７（ａ）は、逓倍器４０の構成例を示す。図７（ａ）に示す逓倍器４０は、複数の可変遅延器（９４−１〜９４−３、以下９４と総称する）からなる第１可変遅延器群、複数のバッファ（９６、１０２）、複数の論理積回路（９８、１０４）、及び論理和回路１０６を有する。
第１可変遅延器群の複数の可変遅延器９４はカスケード接続される。またその接続数は、逓倍器４０が遅延クロックの周波数のｎ逓倍の周波数を有する高周波クロックを生成する場合、２ｎ−１個の可変遅延器９４が接続される。また、それぞれの可変遅延器９４の遅延量は、生成するべき高周波クロックの周期の２分の１の遅延量がそれぞれ設定され、遅延クロックを順次遅延させて出力する。本例において、それぞれの可変遅延器９４は、生成するべき高周波クロックのそれぞれのエッジのタイミングを制御する。
本例においては、逓倍器４０は、遅延クロックの２倍の周波数の高周波クロックを出力するものであり、第１可変遅延器群は、遅延クロックを遅延クロックの周期の４分の１遅延させて出力する第１可変遅延器９４−１と、第１可変遅延器９４−１が出力した信号を、遅延クロックの周期の４分の１遅延させて出力する第２可変遅延器９４−２と、第２可変遅延回路９４−２が出力した信号を、遅延クロックの周期の４分の１遅延させて出力する第３可変遅延器９４−３により構成される。
複数のバッファ（９８、１０４）は、第１可変遅延器群の偶数番目の可変遅延器９４が出力する信号を反転して出力する。また、複数のバッファ（９８、１０４）は、第１可変遅延器群の奇数番目に入力される信号を反転して出力してもよい。本例においては、バッファ９４は、可変遅延器９４−１に入力される遅延クロックを反転して出力し、バッファ１０２は、可変遅延器９４−３に入力される遅延クロックを反転して出力する。
複数の論理積回路（９８、１０４）は、複数の可変遅延器９４の偶数番目の可変遅延器９４が出力する信号の反転信号と、複数の可変遅延器９４の奇数番目の可変遅延器９４が出力する信号との論理積を生成する。また、複数の論理積回路（９８、１０４）は、複数の可変遅延器９４の奇数番目の可変遅延器９４に入力される信号の反転信号と、複数の可変遅延器９４の偶数番目の可変遅延器９４に入力される信号との論理積を生成してもよい。本例においては、論理積回路９８（第１論理積回路）は、可変遅延器９４−１（第１可変遅延器）に入力される遅延クロックの反転信号と、可変遅延器９４−１が出力する信号との論理積を出力し、論理積回路１０４（第２論理積回路）は、可変遅延器９４−２（第２可変遅延器）が出力する信号の反転信号と、可変遅延器９４−３（第３可変遅延器）が出力する信号との論理積を出力する。
つまり、論理積回路９８及び論理積回路１０４は、遅延クロックと周波数が同一で、パルス幅が略半分となる信号を、それぞれ遅延クロックの半周期ずれて出力する。論理和回路１０６において、複数の論理積回路（９８、１０４）が出力する信号の論理和を生成することにより、周波数が２逓倍された高周波クロックを生成することができる。
図７（ｂ）は、逓倍器４０の異なる構成例を示す図である。図７（ｂ）に示す逓倍器４０は、図７（ａ）に示した逓倍器４０の構成に加え、複数の可変遅延器（１０８−１〜１０８−３、以下１０８と総称する）から構成される第２可変遅延器群、及び波形加算器１１０を有する。
複数の可変遅延器１０８は、カスケード接続されており、それぞれ可変遅延器９４と略同一の遅延量がそれぞれ設定され、論理和回路１０６が生成した高周波クロックを順次遅延させて出力する。可変遅延器１０８の接続数は、可変遅延器９４の接続数と同一である。
波形加算器１１０は、第２可変遅延器群のそれぞれの可変遅延器１０８が出力する信号の波形を加算する。本例においては、波形加算器１１０は、論理和回路１０６及び偶数番目の可変遅延器１０８が出力する高周波クロックの反転信号の波形と、奇数番目の可変遅延器１０８が出力する高周波クロックの波形とを全て加算し、高周波クロックとして出力する。これにより、高周波クロックのそれぞれのエッジのタイミングを、第１可変遅延器群及び第２可変遅延器群における複数の可変遅延器（９４、１０８）における遅延量の平均値に基づいて定めることができる。すなわち、それぞれの可変遅延器（９４、１０８）における遅延量のバラツキによって生じる、高周波クロックのジッタを低減することができる。
本例においては、可変遅延器１０８−１（第４可変遅延器）は、論理和回路１０６が出力した高周波クロックを、遅延クロックの周期の４分の１遅延させて出力する。また、可変遅延器１０８−２（第５可変遅延器）は、可変遅延器１０８−１が出力した高周波クロックを、遅延クロックの周期の４分の１遅延させて出力し、可変遅延器１０８−３（第６可変遅延器）は、可変遅延器１０８−２が出力した信号を、遅延クロックの周期の４分の１遅延させて出力する。そして、波形加算器１１０は、論理和回路１０６及び可変遅延器１０８−２が出力する高周波クロックの反転信号と、可変遅延器１０８−１及び可変遅延器１０８−３が出力する高周波クロックの波形を加算し、高周波クロックのジッタを低減した信号を出力する。
図７（ｃ）は、逓倍器４０の異なる構成例を示す図である。図７（ｃ）における逓倍器４０は、図７（ａ）に示した逓倍器４０の構成に加え、排他論理和回路１２４、抵抗１２６、抵抗１１２、コンデンサ１１４、コンデンサ１１６、及び誤差増幅器１１８を更に有する。
排他論理和回路１２４は、第１可変遅延器群の可変遅延器９４のうち、いずれか一の可変遅延器９４に入力される遅延クロックと、当該一の可変遅延器９４に接続され、当該一の可変遅延器９４より下流の他の可変遅延器９４が出力する遅延クロックとの排他論理和を出力する。本例においては、排他論理和回路１２４は、可変遅延器９４−１に入力される遅延クロックと、可変遅延器９４−２が出力する遅延クロックとの排他論理和を出力する。可変遅延器９４は、生成するべき高周波クロックの２分の１周期の遅延量にそれぞれ設定され、遅延クロックを順次遅延させる。このため、排他的論理和回路１２４は、いずれかの可変遅延器９４に入力される信号と、当該可変遅延器９４が出力する信号との排他的論理和を生成することにより、生成するべき高周波クロックと略同一の周波数を有する信号を生成する。
また、排他的論理和回路１２４は、生成した信号の反転信号を更に出力する。抵抗１２６とコンデンサ１１４、及び抵抗１１２とコンデンサ１１６は、それぞれ積分回路を構成し、図６において説明した抵抗８４、抵抗８６、コンデンサ８８、及びコンデンサ９０と同一の動作を行う。すなわち、排他的論理和回路１２４が出力する非反転信号及び反転信号のデューティー比に応じたレベルの電圧を、それぞれ誤差増幅器１１８に供給する。誤差増幅器１１８は、図６において説明した誤差増幅器８２と同様に、排他的論理和回路１２４が出力する信号のデューティー比が５０％となる遅延量に、全ての可変遅延回路９４の遅延量を設定する。
それぞれの可変遅延回路９４の特性を同一に生成することにより、いずれかの可変遅延回路９４に入出力される信号に基づいて、それぞれの可変遅延器９４の遅延量を制御して、デューティー比が５０％である高周波クロックを精度よく生成することができる。
図８は、高周波遅延回路３０の構成の他の例を示す図である。本例における高周波遅延回路３０は、図２において説明したＰＬＬの構成を用いて、所望の遅延量だけ遅延させた高周波クロックを生成する。本例における高周波遅延回路３０は、位相比較器４２、電圧重畳部１２０、ディジタルアナログコンバータ１２２、電圧制御発振器４６、及び分周器４８を有する。位相比較器４２、電圧制御発振器４６、及び分周器４８は、図２において説明した位相比較器４２、電圧制御発振器４６、及び分周器４８と略同一の機能を有する。
位相比較器４２は、高周波クロックより周波数の低い基準クロックを、ジッタ低減回路１４から受け取り、基準クロックと、分周器４８から受け取る比較信号との位相差に応じた制御電圧を出力する。
ディジタルアナログコンバータ１２２は、高周波クロックを遅延させるべき所望の遅延量に応じた電圧値を示す遅延データがディジタルデータとして与えられ、当該遅延データをアナログ電圧に変換した遅延電圧を電圧重畳部１２０に供給する。電圧重畳部１２０は、位相比較器４２が出力した制御電圧に、遅延電圧を重畳した重畳電圧を出力する。
電圧制御発振器４６は、重畳電圧に応じた周波数の高周波クロックを生成して出力する。つまり、電圧制御発振器４６に与えられる制御電圧に、所望の遅延データに応じた遅延電圧が重畳されているため、電圧制御発振器４６は、遅延電圧が重畳されない場合に生成する高周波クロックに対して、所望の遅延量だけ遅延した高周波クロックを生成することができる。
また、分周器４８は、電圧制御発振器４６が生成した高周波クロックを分周し、基準クロックと略同一の周波数の信号を生成し、比較信号として位相比較器４２に入力する。このような構成により、所望の遅延量だけ遅延させた高周波クロックを容易に生成することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 高周波遅延回路３０の構成の一例を示す図である。 可変遅延回路３２の構成の他の例を示す図である。 逓倍器４０の構成の他の例を示す図である。 図４に示した逓倍器４０の動作を説明するためのタイミングチャートを示す図である。 逓倍器４０の更なる他の例を示す。 逓倍器４０の構成の更なる他の例を示す図である。図７（ａ）は、逓倍器４０の構成例を示し、図７（ｂ）は、逓倍器４０の異なる構成例を示し、逓倍器４０の異なる構成例を示し、図７（ｃ）は、逓倍器４０の異なる構成例を示す。 高周波遅延回路３０の構成の他の例を示す図である。
符号の説明
１０・・・基準クロック発生器、１２・・・可変遅延回路、１４・・・ジッタ低減回路、１６・・・比較器、１８・・・パターン発生器、２０・・・論理積回路、２２・・・セットリセットラッチ、２４・・・ドライバ、２６・・・コンパレータ、３０・・・高周波遅延回路、３２・・・可変遅延回路、３４・・・バッファ、３６・・・抵抗、３８・・・可変容量コンデンサ、４０・・・逓倍器、４２・・・位相比較器、４６・・・電圧制御発振器、４８・・・分周器、５０・・・バッファ、５２・・・抵抗、５６・・・バッファ、５８・・・排他的論理和回路、６０・・・積分回路、６２・・・誤差増幅器、６４・・・バッファ、６６・・・可変遅延回路、６８・・・論理和回路、７０・・・論理積回路、７２・・・可変遅延回路、７４・・・デューティー整形回路、７６・・・２逓倍回路、７８・・・排他的論理和回路、８０・・・可変遅延回路、８２・・・誤差増幅器、８４・・・抵抗、８６・・・抵抗、８８・・・コンデンサ、９０・・・コンデンサ、９４・・・可変遅延器、９６・・・バッファ、９８・・・論理積回路、１００・・・試験装置、１０２・・・バッファ、１０４・・・論理積回路、１０６・・・論理和回路、１０８・・・可変遅延器、１１０・・・波形加算器、１１２・・・抵抗、１１４・・・コンデンサ、１１６・・・コンデンサ、１１８・・・誤差増幅器、１２０・・・電圧重畳部、１２２・・・ディジタルアナログコンバータ、１２４・・・排他的論理和回路、１２６・・・抵抗、２００・・・電子デバイス

Claims (13)

  1. 所望の遅延量だけ遅延させた高周波信号を出力する高周波遅延回路であって、
    前記高周波信号より周波数の低い基準信号を受け取り、前記基準信号を前記所望の遅延量だけ予め遅延させた遅延基準信号を出力する可変遅延回路と、
    前記遅延基準信号の周波数を逓倍した前記高周波信号を生成し、生成した前記高周波信号を、前記遅延基準信号の位相に応じたタイミングで出力する逓倍器と
    を備える高周波遅延回路。
  2. 前記逓倍器は、
    前記遅延基準信号と、比較信号との位相差に応じた制御電圧を出力する位相比較器と、
    前記制御電圧に応じた周波数の前記高周波信号を生成する電圧制御発振器と、
    前記電圧制御発振器が生成する前記高周波信号を分周し、前記遅延基準信号と略同一の周波数の信号を生成し、前記比較信号として前記位相比較器に入力する分周器と
    を有する請求項１に記載の高周波遅延回路。
  3. 前記逓倍器は、
    前記遅延基準信号と、前記遅延基準信号を前記遅延基準信号のパルス幅より短い時間遅延させた信号との論理和を、パルス幅拡張信号として出力するパルス幅拡張回路と、
    前記パルス幅拡張信号と、前記パルス幅拡張信号の反転信号を遅延させた信号との論理積を、前記高周波信号として出力する逓倍回路と
    を有する請求項１に記載の高周波遅延回路。
  4. 前記逓倍器は、
    生成するべき前記高周波信号の周期の２分の１の遅延量がそれぞれ設定され、前記遅延基準信号を順次遅延させて出力する可変遅延器がカスケード接続された、第１可変遅延器群と、
    前記複数の可変遅延器の偶数番目の前記可変遅延器が出力する信号の反転信号と、前記複数の可変遅延器の奇数番目の前記可変遅延器が出力する信号との論理積を生成する複数の論理積回路と、
    前記複数の論理積回路が出力する信号の論理和を、前記高周波信号として出力する論理和回路と
    を有する請求項１に記載の高周波遅延回路。
  5. 前記逓倍器は、
    前記可変遅延器と略同一の遅延量がそれぞれ設定され、前記高周波信号を順次前記高周波信号の２分の１周期遅延させて出力する可変遅延器がカスケード接続された、第２可変遅延器群と、
    前記第２可変遅延器群のそれぞれの前記可変遅延器が出力する信号の波形を加算し、前記高周波信号のそれぞれのエッジのタイミングを、前記第１可変遅延器群及び前記第２可変遅延器群における複数の可変遅延器における遅延量の平均値に基づいて定める波形加算器と
    を更に有する請求項４に記載の高周波遅延回路。
  6. 前記逓倍器は、
    前記第１可変遅延器群の前記可変遅延器のうち、いずれか一の前記可変遅延器に入力される前記遅延基準信号と、前記一の可変遅延器が出力する前記遅延基準信号との排他論理和を出力する排他論理和回路と、
    前記排他論理和回路が出力する信号のデューティー比を検出し、検出した前記デューティー比が略５０％となる遅延量に、それぞれの前記可変遅延器における遅延量を制御するデューティー比較器と
    を更に有する請求項４に記載の高周波遅延回路。
  7. 前記高周波遅延回路は、前記遅延基準信号の２倍の周波数の前記高周波信号を出力するものであって、
    前記逓倍器は、
    前記遅延基準信号を、前記遅延基準信号の周期の４分の１遅延させて出力する第１可変遅延器と、
    前記第１可変遅延器が出力した信号を、前記遅延基準信号の周期の４分の１遅延させて出力する第２可変遅延器と、
    前記第２可変遅延回路が出力した信号を、前記遅延基準信号の周期の４分の１遅延させて出力する第３可変遅延器と、
    前記遅延基準信号の反転信号と、前記第１可変遅延器が出力する信号との論理積を出力する第１論理積回路と、
    前記第２可変遅延器が出力する信号の反転信号と、前記第３可変遅延器が出力する信号との論理積を出力する第２論理積回路と、
    前記第１論理積回路が出力する信号と、前記第２論理積回路が出力する信号との論理和を、前記高周波信号として出力する論理和回路と
    を有する請求項１に記載の高周波遅延回路。
  8. 前記逓倍器は、
    前記論理和回路が出力した前記高周波信号を、前記遅延基準信号の周期の４分の１遅延させて出力する第４可変遅延器と、
    前記第４可変遅延器が出力した信号を、前記遅延基準信号の周期の４分の１遅延させて出力する第５可変遅延器と、
    前記第５可変遅延器が出力した信号を、前記遅延基準信号の周期の４分の１遅延させて出力する第６可変遅延器と、
    前記論理和回路、前記第４可変遅延器、前記第５可変遅延器、及び前記第６可変遅延器が出力する信号の波形を加算し、前記高周波信号のジッタを低減した信号を出力する波形加算器と
    を更に有する請求項５に記載の高周波遅延回路。
  9. 前記逓倍器は、
    前記第１可変遅延器、前記第２可変遅延器、又は前記第３可変遅延器のいずれかに入力される前記遅延基準信号と、当該可変遅延器が出力する前記遅延基準信号との排他論理和を出力する排他論理和回路と、
    前記排他論理和回路が出力する信号のデューティー比を検出し、検出した前記デューティー比が略５０％となる遅延量に、前記第１可変遅延器、前記第２可変遅延器、及び前記第３可変遅延器の遅延量を設定するデューティー比較器と
    を更に有する請求項７に記載の高周波遅延回路。
  10. 所望の遅延量だけ遅延させた高周波信号を出力する高周波遅延回路であって、
    前記高周波信号より周波数の低い基準信号を受け取り、前記基準信号と、比較信号との位相差に応じた制御電圧を出力する位相比較器と、
    前記位相比較器が出力した前記制御電圧に、前記所望の遅延量に応じた遅延電圧を重畳した重畳電圧を出力する電圧重畳部と、
    前記重畳電圧に応じた周波数の前記高周波信号を生成する電圧制御発振器と、
    前記電圧制御発振器が生成する前記高周波信号を分周し、前記基準信号と略同一の周波数の信号を生成し、前記比較信号として前記位相比較器に入力する分周器と
    を備える高周波遅延回路。
  11. 電子デバイスを試験する試験装置であって、
    前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
    与えられる基準クロックに基づいて、前記基準クロックより周波数の高く、所望の遅延量だけ遅延された高周波クロックを生成する高周波遅延回路と、
    前記高周波クロックに応じて前記試験パターンを成形し、前記電子デバイスに供給する波形成形部と
    を備え、
    前記高周波遅延回路は、
    前記基準クロックを受け取り、前記基準クロックを前記所望の遅延量だけ予め遅延させた遅延クロックを出力する可変遅延回路と、
    前記遅延クロックの周波数を逓倍した前記高周波クロックを生成し、生成した前記高周波クロックを、前記遅延クロックの位相に応じたタイミングで出力する逓倍器と
    を有する試験装置。
  12. 前記高周波遅延回路は、前記試験パターンを供給するべき前記電子デバイスの複数のピンに応じて複数設けられ、
    前記試験装置は、前記基準クロックのジッタを低減し、前記複数の高周波遅延回路に供給するジッタ低減回路を更に備える請求項１１に記載の試験装置。
  13. 電子デバイスを試験する試験装置であって、
    前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
    与えられる基準クロックに基づいて、前記基準クロックより周波数の高く、所望の位相を有する高周波クロックを生成する高周波遅延回路と、
    前記高周波クロックに応じて前記試験パターンを成形し、前記電子デバイスに供給する波形成形部と
    を備え、
    前記高周波遅延回路は、
    前記高周波信号より周波数の低い基準信号を受け取り、前記基準信号と、比較信号との位相差に応じた制御電圧を出力する位相比較器と、
    前記位相比較器が出力した前記制御電圧に、前記所望の遅延量に応じた遅延電圧を重畳した重畳電圧を出力する電圧重畳部と、
    前記重畳電圧に応じた周波数の前記高周波信号を生成する電圧制御発振器と、
    前記電圧制御発振器が生成する前記高周波信号を分周し、前記基準信号と略同一の周波数の信号を生成し、前記比較信号として前記位相比較器に入力する分周器と
    を有する試験装置。
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