JP2005130332A - 差動増幅器 - Google Patents

Abstract

【課題】２つの入力電圧に対して最大４個の多値電圧レベルを出力することができ、広い電圧範囲で各出力レベルが高精度に出力できる差動増幅器の提供。
【解決手段】第１及び第２の入力端子Ｔ１、Ｔ２と出力端子３と、Ｔ１，Ｔ２に接続された差動段と、入力端が差動段の出力端４に接続され、出力端が端子３に接続された増幅段６と、を有し、差動段は、入力対の一方がＴ１に接続され他方が端子３に接続された差動対１０１、１０２と、入力対の一方がＴ１に接続され他方がＴ２に接続された差動対１０３、１０４と、差動対１０１、１０２に電流を供給する第１の電流源１２６と、１０３、１０４に電流を供給する第２の電流源１２７と、前記第１及び第２の差動対の出力対に接続されている負荷回路１１１、１１２と、を有し、差動対１０１、１０２の出力対の一方と差動対１０３、１０４の出力対の一方が共通接続され、共通接続点が前記差動段の出力端４をなしている。
【選択図】 図１

Description

本発明は、差動増幅器に関し、特に、液晶表示装置のデータドライバ等に適用して好適な差動増幅器及びそれを用いた表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置は高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図２９を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図２９には、液晶表示部内の１画素に接続される主要な構成が、等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６６を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。

スイッチング機能を持つＴＦＴ９６３を走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像信号に対応した階調電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６６との間の電位差により液晶の透過率が変化し、該電位差を液晶容量９６５で一定期間保持し、画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。

１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧が供給される。

なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧で駆動することが必要とされる。このため、データドライバ９８０のバッファ部は、高精度電圧出力可能な差動増幅器が用いられている。

また、近時、液晶表示装置において、高画質化（多色化）が進み、少なくとも２６万色（ＲＧＢ各６ビット映像データ）、さらには２６８０万色（ＲＧＢ各８ビット映像データ）以上の需要が高まっている。

このため、多ビット映像データに対応した階調電圧を出力するデータドライバは、極めて高精度な電圧出力が要求されるばかりか、映像データを処理する回路部の素子数が増加し、データドライバＬＳＩのチップ面積が増加しコスト高を招く要因となってきている。この問題について、以下に詳しく説明する。

図３０は、図２９のデータドライバ９８０の構成を示した図であり、データドライバ９８０の要部をブロックにて示したものである。図３０を参照すると、データドライバ９８０は、ラッチアドレスセレクタ９８１と、ラッチ９８２と、階調電圧発生回路９８３と、複数のデコーダ９８４と、複数のバッファ回路９８５と、を備えている。

ラッチアドレスセレクタ９８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ９８２は、ラッチアドレスセレクタ９８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、各デコーダ９８４に対して、ラッチしたデータを出力する。階調電圧発生回路９８３は、映像データに対応した階調数の階調電圧を生成する。デコーダ９８４は、入力されたデータに対応した階調電圧を１つ選択して出力する。バッファ回路９８５は、デコーダ９８４から出力された階調電圧を入力し、電流増幅して出力電圧Ｖｏｕｔとして出力する。

例えば６ビット映像データが入力される場合、階調数は６４であり、階調電圧発生回路９８３は、６４レベルの階調電圧を生成する。デコーダ９８４は、６４レベルの階調電圧から１個の階調電圧を選択する回路を備える。

一方、８ビット映像データが入力される場合、階調数は２５６となり、階調電圧発生回路９８３は、２５６レベルの階調電圧を生成し、デコーダ９８４は、２５６レベルの階調電圧から１個の階調電圧を選択する回路を備える。

このように多ビット化すると階調電圧発生回路９８３やデコーダ９８４の回路規模が増大する。例えば６ビットから８ビットに増加した場合、回路規模は４倍以上となる。したがって多ビット化によりデータドライバＬＳＩのチップ面積が増加してコスト高となる。

これに対して、多ビット化してもデータドライバＬＳＩのチップ面積の増加を最小限に抑える構成が、後記特許文献１や後記特許文献２に提案されている。図３１は、後記特許文献１に提案されている構成の一例（後記特許文献１の第１６図に対応する）である。

図３１を参照すると、このデータドライバは、図３０に示したデータドライバとは、階調電圧発生回路９８６、デコーダ９８７、及びバッファ回路９８８の構成が異なっている。図３１のデータドライバにおいて、階調電圧発生回路９８６は、２階調おきに階調電圧を生成し、デコーダ９８７の階調電源線数を、図３１のデコーダ９８４の約１／２に減らしている。デコーダ９８７は、映像データに応じて、２つの階調電圧を選択し、バッファ回路９８８に出力する。バッファ回路９８８は、入力された２つの階調電圧、及び２つの階調電圧の中間の階調電圧を電流増幅して出力することができる。

後記特許文献１、２の提案は、２つの階調電圧を入力し２つの階調電圧の一方とその中間電圧を出力するバッファ回路９８８を具備することで、デコーダ９８７の階調電源線数を半分に削減し、デコーダ９８７の回路規模を削減し、省面積化すなわち低コスト化の実現を目指すものである。したがって、多ビット化においても、データドライバＬＳＩのチップ面積の増加を多少抑えることができる。

なお、バッファ回路９８８に好適な差動増幅器として、後記特許文献１の第５（Ｂ）図や、後記特許文献２の第１５図に示す構成が提案されている。後記特許文献１の第５（Ｂ）図に示す構成では、差動対の出力が、ダイオード接続されたカレントミラーの入力端となっており、差動増幅器として機能しない構成であると思料されるが、後記特許文献１に関連する後記特許公報２の第１５図から、後記特許文献１、２に提案されている差動増幅器の代表的な特徴は、例えば図３２に示すように、差動段９１０を備えた差動増幅器であるものと推量される（本発明者の検討結果による）。

図３２には、２入力の差動増幅器の構成が示されており、差動段９１０の特徴は、第１差動対をなすトランジスタ９０１、９０２のそれぞれと並列に、第２差動対をなすトランジスタ９０３、９０４が接続されており、各差動対は、共通の電流源９０７で駆動される。トランジスタ９０１、９０３のゲートにはそれぞれ階調電圧Ｖｐ１、Ｖｐ２が入力され、トランジスタ９０２、９０４のゲートは共通接続されて差動増幅器の出力Ｖｎ１を帰還入力されている。また、第１及び第２の差動対の出力対はカレントミラー（９０５、９０６）の入力端及び出力端にそれぞれ接続され、第１及び第２の差動対の共通の出力信号に応じた増幅動作を行うものである。

このような構成の差動増幅器は、
・電圧Ｖｐ１、Ｖｐ２が同一入力電圧のときに、出力電圧Ｖｎ１は入力電圧と等しく、
・電圧Ｖｐ１、Ｖｐ２が異なるときに、出力電圧Ｖｎ２は電圧Ｖｐ１、Ｖｐ２の中間電圧となる。

なお、後記特許文献３には、ストリングＤＡＣ（デジタルアナログ変換器）とインタポレーションＤＡＣを備え、インタポレーションＤＡＣが複数の差動対を備え、複数の差動対の入力対の一方は、それぞれスイッチを介してストリングＤＡＣの出力に接続され、複数の差動対の入力対の他方は出力端子に共通接続され、複数の差動対の出力対の一方及び他方はそれぞれ共通接続されて負荷素子対に接続されるとともに、増幅段の差動入力対に接続され、増幅段の出力が出力端子に接続されている構成が開示されている。

特開２００１−３４２３４公報（第５図、第２０図、第２１図） 特開２００１−３４３９４８公報（第１５図） 米国特許第６２４６３５１明細書（第１図）

ところで、図３２に示した差動増幅器は、２つの入力電圧の中間の電圧を出力する場合、２つの入力値の電圧差が大きいと、中間の電圧にならず、２つの入力電圧の一方の電圧値寄りにずれる、という課題（第１の課題）がある、ことが指摘されている（上記特許文献１の第１３頁、段落［０１１３］の記載参照）。

また、液晶表示装置において、データドライバの出力電圧特性は、図３３（前記特許文献１の第２０（ｂ）図に対応）に示すとおりであり、階調データの中間部分では階調間の電位差が小さいが、階調データの低い側と高い側では階調間の電位差が大きい。

よって、図３２の差動増幅器を液晶表示装置のデータドライバの出力バッファ回路に用いる場合には、階調データの中間部分に対してしか適用することができない、という課題（第２の課題）がある。

このため、前記特許文献１には、液晶表示装置のデータドライバとして、図３４（前記特許文献１の第２１図に対応）に示すような構成が開示されている。

図３４に示すデータドライバは、図３１に示したデータドライバとは、階調電圧発生回路の構成が相違している。図３４に示す構成では、階調電圧発生回路において、低い側と高い側の階調データに対応する階調電圧では、１階調ごとに、階調電圧（Ｖ０、Ｖ１、Ｖ２…、Ｖｋ、及び、Ｖｎ、Ｖ（ｎ＋１）…、Ｖ（ｍ−１））を生成し、中間の階調データに対応する階調電圧では、２階調ごとに、階調電圧（Ｖｋ、Ｖ（ｋ＋２）、Ｖ（ｋ＋４）、…、Ｖｎ）を生成している。

したがって、図３２に示した差動増幅器を、図３１に示した、液晶表示装置のデータドライバの出力バッファ回路９８８に用いる場合、データ線数を削減できる割合が低下する。このため、デコーダ９８７の回路規模の削減や、データドライバＬＳＩの面積削減の効果が小さくなる、という課題（第３の課題）がある。

本願発明者は、前記特許文献１等に開示されている、図３２の差動増幅器の特性について調べ、図３２の差動増幅器の課題について検討したので、以下に説明する。

図３５は、図３２の差動増幅器によって入力電圧Ｖｐ１、Ｖｐ２の中間電圧Ｖｎ１を出力するときの作用を説明するための図である。以下、図３５を参照して説明する。

図３２の差動増幅器の２つの差動対（９０１、９０２）、（９０３、９０４）の各トランジスタはそれぞれ同一サイズとし、トランジスタ９０１、９０２、９０３、９０４に流れる電流をそれぞれＩａ、Ｉｂ、Ｉｃ、Ｉｄとする。図３５には、入力電圧Ｖｐ１、Ｖｐ２が、Ｖｐ１＜Ｖｐ２である場合の例が示されている。図３５は、ドレイン・ソース間電流Ｉｄｓ（縦軸）と、電源ＶＳＳに対する電圧Ｖ（横軸）との関係を示す図であり、トランジスタ９０１〜９０４の特性曲線（Ｉｄｓ−Ｖｇ特性）を示している。このような図を用いると、この増幅器の作用が比較的理解しやすい。

２つの差動対は、ソースが共通接続されトランジスタサイズも同一であるため、２つの差動対の各トランジスタは、図３５に示す共通の特性曲線上に、動作点を有する。

そして、カレントミラー（９０５、９０６）の入力端及び出力端に流れる電流は互いに等しいことから、２つの差動対の各トランジスタに流れる電流は、次式（１）の関係が成り立つ。

Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ …（１）

またトランジスタ９０２、９０４は、ゲート、ソース、ドレインがそれぞれ共通であるため、次式（２）が成り立つ。

Ｉｂ＝Ｉｄ …（２）

上記２つの関係式から、Ｉｂ、Ｉｄは、ＩａとＩｃを２等分する大きさで、それに対応する電圧がＶｎ１となる。

トランジスタの特性曲線は２次曲線であるため、図３５からわかるように、電圧Ｖｐ１、Ｖｐ２の電圧差が小さいときに、特性曲線は直線近似できるので、電圧Ｖｎ１はＶｐ１、Ｖｐ２の２等分する電圧（中間電圧）となる。

しかし、電圧Ｖｐ１、Ｖｐ２の電圧差が大きくなるにつれて、Ｖｎ１は高電位側の電圧Ｖｐ２寄りにシフトする。

これを具体的に確認するため、図３２の差動増幅器によるシミュレーション結果（シミュレーションは本発明者が行った）を、図３６に示す。図３６は、入力電圧Ｖｐ１を一定とし、Ｖｐ２をＶｐ１に対して±０．５Ｖの範囲で変化させたときの出力電圧Ｖｎ１の出力特性である。図中において破線は電圧Ｖｐ１、Ｖｐ２を２等分する出力期待値である。

図３６より、Ｖｐ１に対するＶｐ２が±０．１Ｖの範囲で、電圧Ｖｎ１は比較的出力期待値に近いが、±０．５Ｖの範囲では電圧Ｖｎ１は出力期待値から大きくずれ、２つの入力電圧Ｖｐ１、Ｖｐ２のうち、電位の高い側にシフトしている。

したがって、図３２に示した差動増幅器において、２つの入力電圧の中間の電圧を出力できるのは、２つの入力電圧の電位差が非常に小さい場合に限られる、という課題があることがわかる。

次に、図３１に示したデコーダ９８７について詳しく解析してみる。図３１に示したデータドライバの階調電圧発生回路９８６は、２階調おきに階調電圧を生成し、デコーダ９８７の階調電源線数を、図３０に示したデコーダ９８４の階調電源線数の約１／２に減らしている。しかしながら、デコーダを構成するトランジスタ数は大幅には減らないため、省面積効果が低い、という課題もあることがわかった（本発明者の検討結果による）。この課題について、４ビットデータ入力のデコーダ９８７の場合について、図３７、図３８を参照して説明する。

図３７は、図３１のデコーダ９８７及びバッファ回路９８８の入出力対応関係を示す図である。図３７では、１７個の出力レベルに対して、２階調おきに９個の階調電圧Ａ〜Ｉを設け、デコーダ９８７で選択する２つの階調電圧の組み合わせを（Ｖｐ１、Ｖｐ２）の列に示す。

例えば１番目のレベルは、入力電圧（階調電圧）Ａをバッファ回路９８８から出力するので、デコーダ９８７はバッファ回路９８８に入力する２つの電圧（Ｖｐ１、Ｖｐ２）として（Ａ、Ａ）を選択する。

また２番目のレベルは、１番目及び３番目のレベルの入力電圧（階調電圧）Ａ及びＢの中間電圧をバッファ回路９８８から出力するので、デコーダ９８７は、バッファ回路９８８に入力する２つの電圧（Ｖｐ１、Ｖｐ２）として（Ａ、Ｂ）を選択する。

同様にして、１７個のレベルに対応する（Ｖｐ１、Ｖｐ２）の組み合わせが決まる。

そして図３７では、４ビットデータ（Ｄ３、Ｄ２、Ｄ１、Ｄ０）に対して１〜１６レベルまでを対応付けている。

このように、前記特許文献１に開示されている、２つの階調電圧を選択入力し同２つの階調電圧の一方とその中間電圧を出力する方法では、出力レベル数プラス１個のレベル数が必要であり、入力電圧（階調電圧）数は出力レベル数の２分の１プラス１個が必要である。

図３８は、図３７の（Ｖｐ１、Ｖｐ２）の組み合わせを選択するデコーダ９８７のｎチャネルトランジスタによる構成の具体例を示す図である。４ビットデータ信号（Ｄ３、Ｄ２、Ｄ１、Ｄ０）及びその反転信号（Ｄ３Ｂ、Ｄ２Ｂ、Ｄ１Ｂ、Ｄ０Ｂ）により、９個の入力電圧（階調電圧）Ａ〜Ｉから選択した階調電圧を、出力線（Ｖｐ１、Ｖｐ２）に出力する。なお、ｐチャネルトランジスタ構成のデコーダは、各ビットのデータ信号とその反転信号を入れ替えた構成により容易に実現できる。

図３８に示すデコーダの例では、ビット線（Ｄ１、Ｄ１Ｂ）を追加して、上位３ビット（Ｄ３、Ｄ２、Ｄ１）と下位２ビット（Ｄ１、Ｄ０）に分けた構成を示している。また上位ビット（Ｄ３、Ｄ２、Ｄ１）の構成は、トーナメント型としてトランジスタ数が最小となる構成とした。図３８のデコーダは、上位３ビット（Ｄ３、Ｄ２、Ｄ１）で２つの階調電圧を選択し、下位２ビット（Ｄ１、Ｄ０）で出力線（Ｖｐ１、Ｖｐ２）にそれぞれ出力する階調電圧を選択する構成である。このときの図３８の４ビットデコーダは、入力電圧（階調電圧）数９個、ビット線数１０、トランジスタ数３０個（トランジスタ４０１〜４３０）で構成される。なお、上位２ビット（Ｄ３、Ｄ２）、下位２ビット（Ｄ１、Ｄ０）に分けて構成することもできる。例えば、図示しないが、上位２ビット（Ｄ３、Ｄ２）で３つの階調電圧を選択し、下位２ビット（Ｄ１、Ｄ０）で３つの階調電圧の中から、出力線（Ｖｐ１、Ｖｐ２）にそれぞれ出力する階調電圧を選択する構成となる。この場合、階調電源数が追加されることになる。

図３８のデコーダ９８７と比較するために、図３０のデコーダ９８４の構成（ｎチャネルトランジスタ構成）を、図３９に示す。

図３９に示す構成は、トランジスタ数が最小となるトーナメント型構成であり、入力電圧（階調電圧）数１６個、ビット線数８、トランジスタ数３０個（トランジスタ５０１〜５３０）で構成される。

図３８と図３９にそれぞれ示したデコーダの構成を比較すると、図３８に示す構成では、入力電圧（階調電圧）数は約１／２に減っているものの、トランジスタ数は同じである。これは、ビット数やデコーダの構成により多少異なるが、前記特許文献１に開示されている図３１のデコーダ９８７は、概して、デコーダを構成するトランジスタ数が、あまり大幅には減らず、省面積効果が低い、という課題がある。

上記課題に対して、出力バッファ回路９８８に用いる差動増幅器は、２つの入力電圧に対して３つ以上の多値電圧レベルを出力することができ、広い電圧範囲で各出力レベルが高精度に出力できることが望ましい。

したがって、本発明が解決しようとする課題は、２つの入力電圧に対して最大４個の多値電圧レベルを出力することができ、広い電圧範囲で各出力レベルが高精度に出力できる差動増幅器を提供することにある。

本発明が解決しようとする他の課題は、入力電圧（階調電源）数を大幅に削減するとともに、トランジスタ数を縮減するデータドライバを提供することにある。

また本発明が解決しようとする他の課題は、省面積で低コストのデータドライバとデータドライバを含む表示装置を提供することにある。

上記課題の少なくとも１つを解決するための手段を提供する本発明の１つのアスペクトに係る差動増幅器は、少なくとも一の差動対を備え、前記一の差動対の入力対の一方が入力端子に接続され、他方が出力端子に帰還接続されてなる差動増幅器において、前記入力端子とは別の入力端子が設けられ、出力対が前記差動対の出力対と共通接続され、入力対の一方が前記入力端子に接続され、他方が前記別の入力端子に接続されてなる他の差動対をさらに含む。

より詳しくは、本発明は、第１及び第２の入力端子と、出力端子と、入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続された第１の差動対と、入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続された第２の差動対と、前記第１の差動対に電流を供給する第１の電流源と、前記第２の差動対に電流を供給する第２の電流源と、前記第１及び第２の差動対の出力対に接続されている負荷回路と、を少なくとも有し、少なくとも前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方が共通接続され、前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方の共通接続点に入力端が接続され、前記出力端子に出力端が接続されている増幅段を有する。

本発明において、前記第１の差動対の出力対の他方と前記第２の差動対の出力対の他方が共通接続され、前記負荷回路が、前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方の共通接続点、及び、前記第１の差動対の出力対の他方と前記第２の差動対の出力対の他方の共通接続点に接続され、前記第１及び第２の差動対の共通負荷をなす負荷素子対を有する。

本発明において、前記負荷回路は、前記第１の差動対の出力対に接続されている第１の負荷素子対と、前記第２の差動対の出力対に接続されている第２の負荷素子対と、を有する。

本発明において、前記第１の入力端子と、第１及び第２の入力電圧との接続を切り替える第１の切替スイッチと、前記第２の入力端子と、前記第１及び第２の入力電圧との接続を切り替える第２の切替スイッチと、を有し、前記第１及び第２の入力端子の一方が前記第１及び第２の入力電圧の一方に接続されているとき、前記第１及び第２の入力端子の他方は、前記第１及び第２の入力電圧の一方又は他方のいずれかに接続される構成としてもよい。

本発明において、前記第１の電流源と、前記第２の電流源の電流を可変に制御する電流制御回路を有する構成としてもよい。

本発明において、前記増幅段は、制御端子が前記差動段の出力端に接続され、第１の電源と前記出力端子間に挿入されたトランジスタを少なくとも有し、前記出力端子と第２の電源間に接続された充電回路又は放電回路を有する構成としてもよい。

本発明において、前記第２の差動対の入力対のうち、前記第１の入力端子に接続されている側の入力とは別の入力を、前記出力端子と前記第２の入力端子のいずれかに切り替える切替スイッチを備えている構成としてもよい。

本発明において、前記切替スイッチは、前記第２の差動対の入力対のうち、前記第１の入力端子に接続されている側の入力とは別の入力を、前記出力端子に所定期間接続したあと、前記第２の入力端子に接続するように切り替える構成としてもよい。

本発明に係る増幅器は、第１及び第２の信号をそれぞれ受ける第１及び第２の入力端子と、出力端子と、を少なくとも有し、前記第１の入力端子に入力される前記第１の信号のレベルと、前記第２の入力端子に入力される前記第２の信号のレベルを、予め定められた所定の外挿比で外分してなるレベルの出力信号を、前記出力端子から出力する、構成とされている。この増幅器において、前記第１の入力端子の第１の信号の方が前記第２の入力端子の第２の信号よりも低い場合、出力端子から、前記第１の信号と出力信号のレベル差と、前記第２の信号と前記第１の信号のレベル差との比が所定値となるような出力信号を出力し、前記第１の入力端子の第１の信号の方が前記第２の入力端子の第２の信号よりも高い場合、前記出力端子から、出力信号と前記第１の信号のレベル差と、前記第１の信号と前記第２の信号のレベル差との比が所定の値となるような出力信号を出力する。

本発明の他のアスペクトに係る表示装置のデータドライバは、複数の電圧レベルを生成する階調電圧発生回路と、入力データに基づいて前記複数の電圧レベルの中から選択された少なくとも２つの電圧を出力するデコーダと、前記デコーダから出力された２つの電圧を入力し、前記入力データに対応した電圧を出力端子より出力するバッファ回路と、を備え、前記バッファ回路は、上記本発明に係る差動増幅器で構成されている。

本発明のさらに他のアスペクトに係る表示装置は、一の方向に互いに平行に延在された複数本のデータ線と、前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、複数のデータ線と複数の走査線の交差部にマトリクス状に配置された複数の画素電極と、を備え、前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、を備え、前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバとして、本発明に係る表示装置用の前記データドライバを有する。

本発明に係るデータドライバにおいて、前記階調電圧発生回路は、４×ｓ個（ただし、ｓは所定の正整数）の階調電圧に対して、（４×ｋ−２）番目と（４×ｋ−１）番目（ただし、ｋは１からｓまでの整数）の２×ｓ個の階調電圧を出力する構成としてもよい。

本発明に係るデータドライバにおいて、前記デコーダが、ｎビットの入力データ信号（ただし、ｎは２以上の正整数）のうち上位（ｎ−２）ビットの入力データ信号により、前記階調電圧発生回路から出力される２×ｓ個の階調電圧の中から、（４×ｊ−２）番目と（４×ｊ−１）番目（ただし、ｊは１からｓまでの整数の１つ）の２つの階調電圧を選択する第１の選択部と、前記入力データ信号の下位２ビットにより、前記第１の選択部で選択された前記２つ階調電圧から、前記バッファ回路の第１及び第２の端子に入力する電圧を選択する第２の選択部と、を備えた構成としてもよい。

本発明によれば、２つの入力電圧を受けて、２つの入力電圧及びその外挿電圧の計４つのレベルを出力可能な差動増幅器において、４つの電圧レベルを広い電圧範囲で高精度に出力することができるという効果を奏する。

本発明によれば、前記差動増幅器の２つの入力端子に選択的に入力する２つの入力電圧を出力するデコーダは、入力電圧（階調電源）数を大幅に削減できるとともに、トランジスタ数も大幅に削減でき、省面積化を実現できるという効果を奏する。

本発明によれば、上記差動増幅器及びデコーダを用いることにより、省面積で低コストのデータドライバＬＳＩを可能にし、またはデータドライバを含む表示装置の低コスト化や狭額縁化も可能にする、という効果を奏する。

本発明を実施するための最良の形態について説明する。本発明の一実施形態は、第１の差動対（１０１、１０２）を備え、該第１の差動対（１０１、１０２）の入力対の一方（非反転入力側）が第１の入力端子（Ｔ１）に接続され、他方（反転入力側）が出力端子（３）に帰還接続されてなる差動増幅器において、出力対が該差動対（１０１、１０２）の出力対と共通接続され、入力対の一方が第１の入力端子（Ｔ１）に接続され、他方が、第１の入力端子（Ｔ１）とは別の第２の入力端子（Ｔ２）に接続されている第２の差動対（１０３、１０４）を含む。

本実施形態において、第１の差動対（１０１、１０２）に電流を供給する第１の電流源（１２６）と、第２の差動対（１０３、１０４）に電流を供給する第２の電流源（１２７）と、前記第１及び第２の差動対の出力対に接続されている負荷回路（１１１、１１２）を有し、第１の差動対（１０１、１０２）の出力対の一方と第２の差動対（１０３、１０４）の出力対の一方とが共通接続され、該共通接続点は、前記差動段の出力端（４）をなしている。

本実施形態において、第１の差動対（１０１、１０２）の出力対の他方と第２の差動対（１０３、１０４）の出力対の他方が共通接続され、負荷回路（１１１、１１２）が、第１の差動対の出力対の一方と第２の差動対の出力対の一方の共通接続点と、前記第１の差動対の出力対の他方と前記第２の差動対の出力対の他方の共通接続点とに接続され、前記第１及び第２の差動対の共通負荷をなす構成とされる。

本実施形態において、前記負荷回路が、第１の差動対（１０１、１０２）の出力対に接続されている第１の負荷回路（１１３、１１４）と、第２の差動対（１０３、１０４）の出力対に接続されている第２の負荷回路（１１５、１１６）と、を有する。

本実施形態において、第１の入力端子（Ｔ１）と、第１及び第２の入力電圧（Ｖｉ１、Ｖｉ２）との接続を切り替える第１の切替スイッチ（１５１、１５４）と、第２の入力端子（Ｔ２）と、第１及び第２の入力電圧（Ｖｉ１、Ｖｉ２）との接続を切り替える第２の切替スイッチ（１５２、１５５）と、を有し、第１及び第２の入力端子（Ｔ１、Ｔ２）の一方が前記第１及び第２の入力電圧の一方に接続されているとき、前記第１及び第２の入力端子（Ｔ１、Ｔ２）の他方は、第１及び第２の入力電圧の一方又は他方のいずれかに接続される。

本実施形態において、電流制御回路（７）を有し、第１の電流源（１２６）を構成するトランジスタと、第２の電流源（１２７）を構成するトランジスタのバイアス電圧がそれぞれ可変に設定される。

本実施形態において、前記増幅段（６）が、制御端子が差動段の出力端（４）に接続され、第１の電源（ＶＤＤ）と前記出力端子（３）間に挿入されたトランジスタ（１０９）と、出力端子（３）と第２の電源（ＶＳＳ）間に接続された電流源（１１０）を有する。

本実施形態において、第１及び第２の入力端子（Ｔ１、Ｔ２）と、出力端子（３）と、第１及び第２の入力端子に接続された第１の差動段と、第１及び第２の入力端子に接続された第２の差動段と、入力端が前記第１の差動段の出力端に接続され、出力端が前記出力端子に接続された第１の増幅段（６）と、入力端が前記第２の差動段の出力端に接続され、出力端が前記出力端子に接続された第２の増幅段（１６）と、を有する。本実施形態において、第１の差動段は、入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続された、第１導電型の第１の差動対（１０１、１０２）と、入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続された第１導電型の第２の差動対（１０３、１０４）と、第１の差動対（１０１、１０２）に電流を供給する第１の電流源（１２６）と、第２の差動対（１０３、１０４）に電流を供給する第２の電流源（１２７）と、前記第１及び第２の差動対の出力対に接続されている第１の負荷回路（５）と、を有し、前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方が共通接続され共通接続点が前記第１の差動段の出力端（４）をなす。第２の差動段は、入力対の一方が第１の入力端子（Ｔ１）に接続され他方が出力端子（３）に接続された、第２導電型の第３の差動対（２０１、２０２）と、入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続された第２導電型の第４の差動対（２０３、２０４）と、前記第３の差動対に電流を供給する第３の電流源（２２６）と、前記第４の差動対に電流を供給する第４の電流源（２２７）と、前記第３及び第４の差動対の出力対に接続されている第２の負荷回路（１５）と、を有し、前記第３の差動対の出力対の一方と前記第４の差動対の出力対の一方が共通接続され共通接続点が前記第２の差動段の出力端（１４）をなしている。

本実施形態において、前記第２の差動対の入力対のうち、前記第１の入力端子に接続されている一方とは別の他方を、前記出力端子と前記第２の入力端子のいずれかに切り替える切替スイッチを備えた構成としてもよい。

本実施形態において、前記第２の差動対の入力対の他方を、前記出力端子に所定期間接続したあと、前記第２の入力端子に接続するように切り替える。

本実施形態の差動増幅器において、第１及び第２の信号をそれぞれ受ける第１及び第２の入力端子（Ｔ１、Ｔ２）と、出力端子（３）と、を有し、第１の入力端子（Ｔ１）に入力される第１の信号電圧Ｖ（Ｔ１）と、第２の入力端子（Ｔ２）に入力される第２の信号電圧Ｖ（Ｔ２）と、を予め定められた所定の外挿比で外分してなる電圧の出力信号を出力端子（３）から出力する。
この差動増幅器において、第１の入力端子の第１の信号電圧Ｖ（Ｔ１）の方が第２の入力端子の第２の信号電圧Ｖ（Ｔ２）よりも低い場合（すなわちＶ（Ｔ１）＜Ｖ（Ｔ２））、出力端子（３）から、第１の信号電圧Ｖ（Ｔ１）と出力信号の電圧Ｖｏｕｔの電位差（Ｖ（Ｔ１）−Ｖｏｕｔ）と、第２の信号電圧Ｖ（Ｔ２）と出力信号の電圧Ｖｏｕｔの電位差（Ｖ（Ｔ２）−Ｖｏｕｔ）との比が所定値となるような出力電圧を出力し、第１の入力端子の第１の信号電圧Ｖ（Ｔ１）の方が第２の入力端子の第２の信号電圧Ｖ（Ｔ２）よりも高い場合（すなわちＶ（Ｔ１）＞Ｖ（Ｔ２））、出力端子（３）から、出力電圧Ｖｏｕｔと第１の信号電圧Ｖ（Ｔ１）の電位差（Ｖｏｕｔ−Ｖ（Ｔ１））と、出力電圧Ｖｏｕｔと第２の信号電圧Ｖ（Ｔ２）の電位差（Ｖｏｕｔ−Ｖ（Ｔ２））との比が所定値となるような出力電圧を出力する。

本実施形態の差動増幅器において、外挿比を１対２とした場合、第１及び第２の入力端子（Ｔ１、Ｔ２）の信号電圧が、それぞれ第２、第３のレベルのとき、第２、第３のレベルを１対２で外挿した第１のレベルの電圧を出力し、前記第１及び第２の入力端子の信号電圧がともに第２のレベルのとき、前記第２のレベルの電圧を出力し、前記第１及び第２の入力端子の信号電圧がともに第３のレベルのとき、前記第３のレベルの電圧を出力し、前記第１及び第２の入力端子の信号電圧が、それぞれ第３、第２のレベルのとき、第３、第２のレベルを１対２で外挿した第４のレベルの電圧を出力する。本実施形態の差動増幅器において、上記第１乃至第４のレベルの各レベルの差電圧は等間隔とされる。

本発明に係る差動増幅器において、差動対は２つに限定されるものでない。例えば第１乃至第｛２×（ｍ−１）｝（ただし、ｍは２以上の所定の正整数）の入力端子と、１つの出力端子と、第１乃至第ｍの差動対（１０１、１０３；１０３、１０４；１０５、１０６）と、を備え、前記第１の差動対の入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続され、前記第２の差動対の入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続され、前記第ｉ（ただし、ｉは２以上ｍ以下の整数）の差動対の入力対は、第｛２×（ｉ−１）−１｝と第｛２×（ｉ−１）｝の入力端子にそれぞれ接続される。例えばｉ＝３の場合、第３の差動対の入力対は、第３の入力端子（Ｔ３）と第４の入力端子（Ｔ４）に接続される。差動増幅器は、第１乃至第ｍの差動対に電流を供給する第１乃至第ｍの電流源（１２６、１２７、１２８）と、前記第１乃至第ｍの差動対の出力対の一方の共通接続点と、前記第１乃至第ｍの差動対の出力対の他方の共通接続点とに接続されている負荷回路（５）と、を有し、前記第１乃至第ｍの差動対の出力対の一方の共通接続点に入力端が接続され、前記出力端子に出力端が接続されている増幅段（６）を有する構成としてもよい。増幅段（６）は、前記第１乃至第ｍの差動対の出力対の一方の共通接続点と、前記第１乃至第ｍの差動対の出力対の他方の共通接続点に入力対が接続され、前記出力端子に出力端が接続されている差動型の増幅段（６）であってもよい。

なお、上記のように、差動対を３つ以上で構成した場合、第１及び第２の差動対に対して設定された外挿比は、前記第ｉの差動対の入力対に入力される電圧に応じて変調される。

上記した実施形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の一実施例の構成を示す図である。本実施例の差動増幅器は、入力端子Ｔ１、Ｔ２に入力される電圧の外挿電圧を出力することのできる差動増幅器である。図１の差動増幅器は、ソースが共通接続され、第１の電流源１２６で駆動されるｎチャネルトランジスタ１０１、１０２よりなる第１の差動対と、ソースが共通接続され、第２の電流源１２７で駆動されるｎチャネルトランジスタ１０３、１０４よりなる第２の差動対を有している。第１の差動対の構成する一方のトランジスタ１０１のゲート（第１の差動対の入力対の非反転入力側）は、入力端子Ｔ１に接続され、他方のトランジスタ１０２のゲート（第１の差動対の入力対の反転入力側）は、出力端子３に接続されている。また、第２の差動対を構成する一方のトランジスタ１０３のゲートは、入力端子Ｔ１に接続され、他方のトランジスタ１０４のゲートは入力端子Ｔ２に接続されている。

本実施例では、第１及び第２の差動対の出力対同士は共通接続されている。すなわち、第１の差動対を構成するトランジスタ１０１のドレインと第２の差動対を構成するトランジスタ１０３のドレイン同士が共通接続され、第１の差動対を構成するトランジスタ１０２のドレインと第２の差動対を構成する１０４のドレイン同士が共通接続され、各共通接続点は、ｐチャネルトランジスタ１１１、１１２よりなるカレントミラー回路５の出力端（ｐチャネルトランジスタ１１２のドレイン）と入力端（ｐチャネルトランジスタ１１１のドレイン）とにそれぞれ接続される。なお、以下では、例えばトランジスタ１０１、１０２よりなる差動対は、差動対（１０１、１０２）とも表記され、トランジスタ１１１、１１２よりなるカレントミラー回路は、カレントミラー回路（１１１、１１２）とも表記される。

増幅段６は、カレントミラー回路５の出力端４（トランジスタ１１２のドレイン）と出力端子３との間に接続され、カレントミラー回路５の出力信号を受けて増幅作用を生じる。図１に示す構成は、出力端子３が、第１の差動対（１０１、１０２）に帰還接続された差動増幅器である。なお、カレントミラー回路５は、任意の構成であってよく、例えばカスコード型２段縦積みの構成などでもよい。

増幅段６は、カレントミラー回路５の出力信号を受けて増幅作用を生じ、その出力を出力端子３に与える任意の構成でよい。なお、カレントミラー回路５の出力端４（トランジスタ１１２のドレイン）と増幅段６との間に定常的な電流は流れないものとする。

図１の差動増幅器は、入力端子（Ｔ１、Ｔ２）に、２つの入力電圧が選択的に入力されるとき、２つの入力電圧と等しい電圧及び２つの入力電圧を外挿する電圧の計４個の電圧を出力することができる。

図２は、その入出力レベル対応図である。図２において、２つの入力電圧（Ａ、Ｂ）に対して、Ｖｏ１〜Ｖｏ４の４つの電圧レベルを出力することができる。

入力端子（Ｔ１、Ｔ２）に入力される電圧をそれぞれＶ（Ｔ１）、Ｖ（Ｔ２）とすると、Ｖ（Ｔ１）、Ｖ（Ｔ２）が異なる場合（（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ａ、Ｂ）または（Ｂ、Ａ））、図１の差動増幅器の出力は入力電圧（Ａ、Ｂ）の外挿電圧（Ｖｏ１またはＶｏ４）となる。

Ｖ（Ｔ１）、Ｖ（Ｔ２）が等しい場合（（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ａ、Ａ）または（Ｂ、Ｂ））、図１の差動増幅器の出力電圧Ｖｏｕｔは、入力電圧と等しい電圧（Ｖｏ２またはＶｏ３）となる。

次に図１の差動増幅器の作用について図３、図４を参照して説明する。なお、図３、図４の作用の説明にあたり、図１において、トランジスタ１０１〜１０４を同一サイズ（同一特性）とし、２つの電流源１２６、１２７に流す電流Ｉ１、Ｉ２も等しく設定されているものとする。

図３、図４は、それぞれ、Ｖ（Ｔ１）＜Ｖ（Ｔ２）、Ｖ（Ｔ１）＞Ｖ（Ｔ２）の場合の作用を説明する図である。図３、図４では、ドレイン・ソース間電流Ｉｄｓと電圧Ｖ（ＶＳＳに対する電圧）との関係図（Ｖ−Ｉ特性）において、トランジスタ１０１、１０２の特性曲線１とトランジスタ１０３、１０４の特性曲線２を示している。それぞれのトランジスタの動作点は、それぞれの特性曲線上に存在する。なお、２つの差動対のそれぞれのソース電位が個別に変化することにより、２つの特性曲線は、単に横軸方向にずれているだけである。このような図を用いると、回路の作用原理が理解しやすい。

トランジスタ１０１、１０２、１０３、１０４のそれぞれの動作点ａ、ｂ、ｃ、ｄに対応する電流をそれぞれＩａ、Ｉｂ、Ｉｃ、Ｉｄとすると、上記各トランジスタに流れる電流はＩａ、Ｉｂ、Ｉｃ、Ｉｄで表される。図１の構成における各トランジスタの電流の関係は、２つの差動対に関して、次式（３）、（４）が成り立つ。

Ｉａ＋Ｉｂ＝Ｉ１ …（３）
Ｉｃ＋Ｉｄ＝Ｉ２ …（４）

負荷回路５のカレントミラーの入出力対に流れる電流が等しいことより、次式（５）の関係が成り立つ。

Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ …（５）

なお、負荷回路５を構成するカレントミラー回路の出力端（トランジスタ１１２のドレイン）は、増幅段６に電圧信号のみを与え、増幅段６との間に定常的な電流は流れないものとする。

また電流源１０６、１０７の電流Ｉ１、Ｉ２を、
Ｉ１＝Ｉ２ …（６）
と設定する。

上記関係式を解くと、次式（７）が得られる。

Ｉａ＝Ｉｄ、Ｉｂ＝Ｉｃ …（７）

このとき、図３では、図１の差動増幅器の出力電圧Ｖｏｕｔは電圧Ｖ（Ｔ１）とＶ（Ｔ２）を１対２に低電位側へ外分する電圧となり、図４では、出力電圧Ｖｏｕｔは電圧Ｖ（Ｔ１）とＶ（Ｔ２）を高電位側へ１対２に外分する電圧となる。

なお、外分比の定義は、絶対値｜Ｖｏｕｔ−Ｖ（Ｔ１）｜と、絶対値｜Ｖｏｕｔ−Ｖ（Ｔ２）｜の比率とする。上記外分比（外挿比）の理由は、以下によって説明される。

トランジスタ１０１、１０３の動作点ａ、ｃは、図３及び図４の横軸Ｖに対して、Ｖ＝Ｖ（Ｔ１）
が共通である。したがって、トランジスタ１０１〜１０４の特性曲線上の４つの動作点を結ぶ図形は平行四辺形となる。そして、平行四辺形の辺ａｄと辺ｂｃは等しいので、出力電圧Ｖｏｕｔは、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に対する外挿（外分）電圧となり、出力電圧Ｖｏｕｔ と電圧Ｖ（Ｔ２）の中間電圧が電圧Ｖ（Ｔ１）となる。

Ｖ（Ｔ１）＝（Ｖｏｕｔ＋Ｖ（Ｔ２））／２ …（８）

すなわち、図３、図４において、出力電圧Ｖｏｕｔは次式（９）で規定される外挿（外分）電圧となる。

Ｖｏｕｔ＝Ｖ（Ｔ１）＋｛Ｖ（Ｔ１）−Ｖ（Ｔ２）｝ …（９）

なお、このような外挿（外分）作用は、式（３）〜（６）の条件において、２つの差動対の各トランジスタ（１０１、１０２、１０３、１０４）が相対的に同一サイズ（同一特性）であれば、そのサイズの絶対値に関係なく、成立する。

一方、入力端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧差も、所定の範囲内においては電圧差に関係なく成立する。しかし、この電圧差の範囲には上限がある。以下、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧差の可能範囲について説明する。

図３、図４から明らかなように、Ｖ（Ｔ１）とＶ（Ｔ２）が異なる電圧のとき、２つの差動対のそれぞれのペアトランジスタ（１０１、１０２）、（１０３、１０４）間に流れる電流は異なっている。Ｖ（Ｔ１）とＶ（Ｔ２）の電圧差が増加すれば、同じペア（差動対）間に流れる電流差も増加する。しかし、第１の差動対（１０１、１０２）、第２の差動対（１０３、１０４）について同一ペア間の合計電流は、それぞれ定電流Ｉ１、Ｉ２で規定されているため、Ｖ（Ｔ１）とＶ（Ｔ２）の電圧差が更に拡大すると、差動対のペアトランジスタの一方（図３では動作点ｂ、ｃのトランジスタ１０２、１０３、図４では動作点ａ、ｄのトランジスタ１０１、１０４）には電流が流れないオフ状態となる。

このため、上記で説明した各動作点における電流の関係式が成り立たなくなり、図１の差動増幅器は、正確な外挿電圧を出力することができなくなる。このように、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧差の範囲には上限があり、その範囲はトランジスタ１０１、１０２、１０３、１０４の特性曲線や電流Ｉ１、Ｉ２の設定に依存する。

次に、Ｖ（Ｔ１）＝Ｖ（Ｔ２）の場合について説明する。Ｖ（Ｔ１）＝Ｖ（Ｔ２）のとき、図１の差動増幅器において、差動対（１０３、１０４）の入力対に入力される電圧は等しく、差動対（１０１、１０２）の入力対に入力される電圧はＶ（Ｔ１）とＶｏｕｔである。このため、差動対（１０１、１０２）の作用により、Ｖｏｕｔ＝Ｖ（Ｔ１）となって安定状態となる。したがって、Ｖ（Ｔ１）＝Ｖ（Ｔ２）のとき、図１の差動増幅器の出力電圧Ｖｏｕｔは、入力電圧Ｖ（Ｔ１）と等しくなる。

以上のように、図１の差動増幅器は、図２に示したように、２つの入力電圧を端子Ｔ１、Ｔ２に選択的に入力することにより、２つの入力電圧及びその電圧を外挿（外分）する電圧の計４つの電圧レベルを出力することができる。

そして図１において、トランジスタ１０１〜１０４を同一サイズとし、２つの電流源に流す電流Ｉ１、Ｉ２も等しく設定した場合には、外挿（外分）出力電圧は、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧となる。

図３、図４に示す例では、図１の差動増幅器の外挿（外分）出力電圧は、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧となる場合の例を説明したが、外分比を変えることも可能である。図５及び図６に、外分比を変える場合の設定とその作用を示す。

図５は、差動対（１０１、１０２）と差動対（１０３、１０４）のトランジスタサイズ（トランジスタ特性）を異なるように設定した場合の具体例である。これ以外の条件は、図３に示した例と同一である。

図５は、差動対（１０３、１０４）のトランジスタのＷ／Ｌ比（チャネル長Ｌに対するチャネル幅Ｗの比）を差動対（１０１、１０２）のＷ／Ｌ比よりも小さく設定したときのＶ（Ｔ１）＜Ｖ（Ｔ２）の場合の作用を示している。

図５において、各トランジスタの電流の関係は図３と同様の関係が成立しているが、差動対（１０１、１０２）の特性曲線１と差動対（１０３、１０４）の特性曲線２の傾きが異なっている。

このため、図１の差動増幅器の外挿（外分）出力電圧の外分比は図３の場合とは異なり、図５では出力電圧ＶｏｕｔのＶ（Ｔ１）、Ｖ（Ｔ２）に対する低電位側への外分比は約１対３となっている。同様に、Ｖ（Ｔ１）＞Ｖ（Ｔ２）の場合も、出力電圧ＶｏｕｔのＶ（Ｔ１）、Ｖ（Ｔ２）に対する高電位側への外分比は約１対３となる。

また、差動対（１０１、１０２）のＷ／Ｌ比を差動対（１０３、１０４）のＷ／Ｌ比よりも小さくした場合には、図５の特性曲線１と特性曲線２が入れ替わり、出力電圧ＶｏｕｔのＶ（Ｔ１）、Ｖ（Ｔ２）に対する外分比を、約２対３とすることもできる。

以上のように、差動対（１０１、１０２）と差動対（１０３、１０４）のトランジスタサイズ（トランジスタ特性）を異なるように設定することで、出力電圧ＶｏｕｔのＶ（Ｔ１）、Ｖ（Ｔ２）に対する外分比を任意の比率に設定することも可能である。

図６は、図１の電流源１２６、１２７に流れる電流Ｉ１、Ｉ２を異なるように設定した場合の具体例である。図６は、差動対（１０１、１０２）に流す電流Ｉ１を差動対（１０３、１０４）に流す電流Ｉ２の約２倍に設定したときのＶ（Ｔ１）＜Ｖ（Ｔ２）の場合の作用を示している。その他の条件は、図３に示した例と同一である。

図６において、各トランジスタ１０１、１０２、１０３、１０４に流れる電流（ドレイン・ソース間電流）Ｉａ、Ｉｂ、Ｉｃ、Ｉｄの関係は、
Ｉａ＋Ｉｂ＝Ｉ１ …（１０）
Ｉｃ＋Ｉｄ＝Ｉ２ …（１１）
Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ …（１２）
Ｉ１＝Ｉ２×２ …（１３）
である。

上記式（１０）〜（１３）を解くと、Ｉａ、Ｉｂは以下の式（１４）、（１５）で与えられる。

Ｉａ＝（Ｉｃ＋３×Ｉｄ）／２ …（１４）
Ｉｂ＝（３×Ｉｃ＋Ｉｄ）／２ …（１５）

Ｉ１とＩ２が異なる場合には、図３乃至図５のように単純な関係式にはならないが、図１の差動増幅器の出力安定状態は、図６に示すような状態のときとなる。

図６より、出力電圧ＶｏｕｔのＶ（Ｔ１）、Ｖ（Ｔ２）に対する低電位側への外分比は約１対３となっている。

同様にして、Ｖ（Ｔ１）＞Ｖ（Ｔ２）の場合も、出力電圧ＶｏｕｔのＶ（Ｔ１）、Ｖ（Ｔ２）に対する高電位側への外分比は約１対３となる。なお、図６に示す例では、電流Ｉ１、Ｉ２の絶対値が変化すると、外分比も変化する。

以上のように、電流Ｉ１、Ｉ２を最適に設定することで、出力電圧ＶｏｕｔのＶ（Ｔ１）、Ｖ（Ｔ２）に対する外分比を任意の比率に設定することも可能である。

図７は、本発明の第２の実施例の構成を示す図である。図７において、図１と同一又は同等の要素には、同一の参照符号が付されている。図７を参照すると、本実施例は、図１の構成にさらに、入力制御回路８を備えたものである。その他の構成は、図１の構成と同様とされる。すなわち、図７を参照すると、本実施例は、図１の差動増幅器に、２つの入力電圧（Ｖｉ１、Ｖｉ２）の入力端子Ｔ１、Ｔ２への入力制御（選択）を行う入力制御回路８を備えた構成とされる。入力制御回路８は、電圧Ｖｉ１が与えられた端子と、端子Ｔ１及び端子Ｔ２との間にそれぞれ接続されたスイッチ１５１、１５２と、電圧Ｖｉ２が与えられた端子と、端子Ｔ１及び端子Ｔ２との間にそれぞれ接続されたスイッチ１５４、１５５で構成されている。

入力制御回路８におけるスイッチ１５１、１５２、１５４、１５５のオン・オフを制御することで、２つの入力電圧（Ｖｉ１、Ｖｉ２）を端子Ｔ１、Ｔ２に適切に入力制御することができる。

図８は、本発明の第３の実施例の構成を示す図である。図８において、図１と同一又は同等の要素には、同一の参照符号が付されている。図８を参照すると、２つの差動対（１０１、１０２）、（１０３、１０４）にそれぞれ流す電流Ｉ１、Ｉ２の電流制御を行う電流制御回路７の具体例が示されている。図８において、電流制御回路７は、トランジスタで構成された電流源１２６、１２７を備え、それぞれのゲートにバイアス電圧ＶＢ１１、ＶＢ１２が与えられている。バイアス電圧ＶＢ１１、ＶＢ１２は固定電圧でもよく、必要に応じてバイアスレベルを変化させ、電流Ｉ１、Ｉ２の電流値を変化させることもできる。

図９は、本発明の第４の実施例の構成を示す図であり、図１の差動増幅器のカレントミラー回路５の変更例の一例を示す図である。図９において、図１と同一又は同等の要素には、同一の参照符号が付されている。図１の第１の実施例において、負荷回路５をなすカレントミラー回路は、一対のカレントミラー回路（１１１、１１２）に２つの差動対（１０１、１０２）（１０３、１０４）の出力対が共通接続された構成とされている。これに対し、図９に示したように、本実施例では、カレントミラー回路５は、差動対（１０１、１０２）、（１０３、１０４）の出力対に対して個別にカレントミラー回路（１１３、１１４）（１１５、１１６）を接続した構成とされている。ただし、２つのカレントミラー回路（１１３、１１４）、（１１５、１１６）の出力端（トランジスタ１１４、１１６のそれぞれのドレイン）は共通接続し、その出力信号を増幅段６に入力する。

図９に示した差動増幅器について、トランジスタ１０１〜１０４にそれぞれ流れる電流Ｉａ、Ｉｂ、Ｉｃ、Ｉｄの関係を導くと、差動対（１０１、１０２）に関して、次式（１６）が成り立つ。

Ｉａ＋Ｉｂ＝Ｉ１ …（１６）

差動対（１０３、１０４）に関して、次式（１７）が成り立つ。

Ｉｃ＋Ｉｄ＝Ｉ２ …（１７）

また２つのカレントミラー回路（１１３、１１４）、（１１５、１１６）に関しては、トランジスタ１１４、１１６のドレインが共通接続されているため、次式（１８）が成り立つ。

Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ …（１８）

したがって、図９に示した差動増幅器においても、図１に示した差動増幅器と同様の電流関係式が導出される。すなわち、図９に示した差動増幅器は、図１の差動増幅器と構成上は異なるが、その作用及び効果は、基本的に図１に示した実施例（第１、第２の差動対に対して負荷回路が共通に設けられる）と同様とされる。この変形例では、各差動対に対して、個別に負荷回路を設けることで、二つの差動対の特性の調整・設定等に、有効とされる。

なお、本発明の実施例を示す各図面において、負荷回路を構成するカレントミラー回路５としては、最も単純なカレントミラー回路が示されているが、例えばカスコード型カレントミラー回路を複数段縦積みにした構成など任意の構成で構わない。

図１から図９には、ｎチャネル型の２つの差動対（１０１、１０２）、（１０３、１０４）を備えた差動増幅器について説明したが、ｐチャネル型の２つの差動対を備えた差動増幅器についても同様の作用及び効果が得られることは勿論である。

また、広出力レンジを実現するため、ｎチャネル型差動対及びｐチャネル型差動対を共に備えた差動増幅器も一般によく知られており、そのような差動増幅器に対しても本発明を適用することができる。

図１０は、本発明の第５の実施例の構成を示す図である。この実施例では、ｐチャネル、ｎチャネルの両極性それぞれが２つの差動対を備え、動作可能な範囲を拡大する差動増幅器の具体例を提示している。図１０を参照すると、図１０の差動増幅器は、低電位側電源ＶＳＳに接続された電流源１２６で駆動されるｎチャネル型差動対（１０１、１０２）と、同じく低電位側電源ＶＳＳに接続された電流源１２７で駆動されるｎチャネル型差動対（１０３、１０４）と、２つのｎチャネル型差動対の出力対と高電位側電源ＶＤＤとの間に接続され、２つのｎチャネル型差動対のそれぞれの出力対に対して共通の能動負荷をなすカレントミラー回路５（ｐチャネルトランジスタ１１１、１１２）と、カレントミラー回路５の出力信号を入力し出力端子３に電圧を出力する増幅回路６を備える。また、２つのｎチャネル型差動対それぞれに流す電流Ｉ１、Ｉ２を制御する電流源１２６、１２７は電流制御回路７で行う。また、高電位側電源ＶＤＤに接続された電流源２２６で駆動されるｐチャネル型差動対（２０１、２０２）と、同じく高電位側電源ＶＤＤに接続された電流源２２７で駆動されるｐチャネル型差動対（２０３、２０４）と、２つのｐチャネル型差動対の出力対と低電位側電源ＶＳＳとの間に接続され、２つのｐチャネル型差動対のそれぞれの出力対に対して共通の能動負荷をなすカレントミラー回路１５（ｎチャネルトランジスタ２１１、２１２）と、カレントミラー回路１５の出力信号を入力し出力端子３に電圧を出力する増幅回路１６を備える。また２つのｐチャネル型差動対それぞれに流す電流Ｉ１１、Ｉ１２を制御する電流源２２６、２２７は電流制御回路１７で行う。また各差動対の入力対（ゲート端子）は、トランジスタ１０１、１０３、２０１、２０３のゲートが入力端子Ｔ１に共通接続され、トランジスタ１０４、２０４のゲートが入力端子Ｔ２に共通接続され、トランジスタ１０２、２０２のゲートが出力端子３に共通接続される。増幅回路６は、例えばｎチャネル型差動対（１０１、１０２）の出力端（４）をゲートに入力としソースが電源ＶＤＤに接続されドレインが出力端子３に接続されたｐチャネルトランジスタ（不図示）などの充電用素子と、出力端子３と電源ＶＳＳ間に接続された定電流源（不図示）等の放電用素子を備えた構成としてもよい。同様に、増幅回路１６は、ｐチャネル型差動対（２０１、２０２）の出力（１４）をゲートに入力しソースが電源ＶＳＳに接続され、ドレインが出力端子３に接続されたｎチャネルトランジスタ（不図示）等の放電用素子と、出力端子３と電源ＤＤ間に接続された定電流源（不図示）等の充電用素子を備えた構成としてもよい。

図１０に示す本実施例の差動増幅器においても、２つの入力電圧を端子Ｔ１、Ｔ２に選択的に入力することにより、２つの入力電圧及びその電圧を外挿（外分）する電圧の計４つの電圧レベルを出力することができる。

以上、本発明に係る差動増幅器の構成の実施例を説明したが、本発明に係る差動増幅器は、以下のようにして実現してもよい。
（Ａ）本発明に係る差動増幅器は、差動対の入力対の一方が入力端子に接続され、他方が出力端子に帰還接続されているボルテージフォロワ差動増幅器に対して、出力対が前記一の差動対の出力対と共通接続され、入力対の一方が前記入力端子に接続され、他方が、前記入力端子とは別の入力端子に接続されている他の差動対をさらに備える構成としてもよい。例えば、図１の差動増幅器において、差動対（１０１、１０２）、電流源１２６、カレントミラー回路（１１１、１１２）、及び、増幅段６からなる回路が、入力端子Ｔ１の電圧を出力端子３に出力するボルテージフォロワ差動増幅器を構成し、これに、出力対が、差動対（１０１、１０２）の出力対と共通接続され、入力対が入力端子Ｔ１と入力端子Ｔ２に接続された差動対（１０３、１０４）と、電流源１２７とを備えることで、本発明に係る差動増幅器が実施される。また、この発明は、互いに異なる極性の差動対を有する差動増幅器に対しても、容易に適用できる。例えば図１０に示した差動増幅器の場合、ｎチャネル型差動対（１０１、１０２）と、ｐチャネル型差動対（２０１、２０２）とを有するボルテージフォロワ差動増幅器に、出力対が、差動対（１０１、１０２）の出力対と差動対（２０１、２０２）の出力対とにそれぞれ共通接続され、それぞれの入力対が入力端子Ｔ１と入力端子Ｔ２に接続されたｎチャネル型差動対（１０３、１０４）と、ｐチャネル型差動対（２０３、２０４）、及び、電流源１２７と、電流源２２７をさらに備えることで、本発明に係る差動増幅器が実施される。
（Ｂ）また、本発明に係る差動増幅器は、差動入力対を有する第１の差動段と増幅段とを備え、前記差動入力対の一方が入力端子に接続され、他方が出力端子に帰還接続され、前記第１の差動段の出力端と前記出力端子間に前記増幅段が接続されているボルテージフォロワ差動増幅器に対して、差動入力対の一方が前記入力端子に接続され、他方が、前記入力端子とは別の入力端子に接続され、出力端が前記第１の差動段の出力端と共通接続されている第２の差動段をさらに備える構成としてもよい。例えば図９の差動増幅器において、差動対（１０１、１０２）、電流源１２６、カレントミラー回路（１１１、１１２）を有する第１の差動段と、前記第１の差動段の出力端４と出力端子３との間に接続されている増幅段６からなる回路が、入力端子Ｔ１の電圧を出力端子３に出力するボルテージフォロワ差動増幅器を構成し、これに、入力対が入力端子Ｔ１と入力端子Ｔ２に接続された差動対（１０３、１０４）と、電流源１２７と、カレントミラー回路（１１５、１１６）を有し、出力端が第１の差動段の出力端４と共通接続されている第２の差動段を備えることにより、本発明に係る差動増幅器が実施される。この発明に係る差動増幅器は、互いに異なる極性の差動対を有する差動増幅器に対しても、同様にして、適用することができる。

次に、本発明の差動増幅器の作用及び効果を実証するシミュレーション結果について図面を参照して説明する。図１１は、シミュレーションに用いた差動増幅器の構成を示す図である。図１１には、図１の一具体例が示されており、増幅段６は、ｐチャネルトランジスタ１０９と電流源１１０で構成されている。その他の構成は、図１に示した構成と同様である。トランジスタ１０９は、高電位側電源ＶＤＤと出力端子３との間に接続され、そのゲートはカレントミラー回路（１１１、１１２）の出力端（トランジスタ１１２のドレイン）と接続される。電流源１１０は低電位側電源ＶＳＳと出力端子３との間に接続される。また図１１には図示していないが、トランジスタ１０９と出力端子３との間に必要に応じて位相補償容量を設ける。なお、図１１においてトランジスタ１０１〜１０４を同一サイズとし、２つの電流源１２６、１２７に流す電流Ｉ１、Ｉ２も等しく設定されているとする。また従来技術との性能を比較するため、図１１の差動増幅器は、図３６の入出力特性をもつ図３２の差動増幅器と、差動対やカレントミラー回路、増幅回路の各トランジスタのサイズや電流源の電流値等をほぼ同じ条件に設定した。

図１２は、図１１の差動増幅器の出力特性のシミュレーション結果を示す図である。図１２では、端子Ｔ１、Ｔ２への入力電圧が（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｉ１、Ｖｉ２)及び（Ｖｉ２、Ｖｉ１）のときのそれぞれの出力電圧Ｖｏｕｔの特性を示し、シミュレーションでは、２つの入力電圧（Ｖｉ１、Ｖｉ２）のうち電圧Ｖｉ１を一定とし、電圧Ｖｉ２をＶｉ１に対して±０．５Ｖの範囲で変化させた。また、トランジスタ１０１〜１０４を同一サイズとし、電流Ｉ１、Ｉ２を等しく設定した場合、出力電圧ＶｏｕｔはＶ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧となるので、この出力期待値を、図１２において点線Ｖａ、Ｖｂで示す。

端子Ｔ１、Ｔ２に電圧Ｖｉ１、Ｖｉ２をそれぞれ印加するとき、式（８）より、
Ｖａ＝Ｖｉ１＋（Ｖｉ１−Ｖｉ２） …（１９）
となり、出力電圧Ｖａは、電圧Ｖｉ１に、電圧Ｖｉ１とＶｉ２の電位差（Ｖｉ１−Ｖｉ２）を加算した電圧となる。
また端子Ｔ１、Ｔ２に電圧Ｖｉ２、Ｖｉ１をそれぞれ印加するとき、
Ｖｂ＝Ｖｉ２−（Ｖｉ１−Ｖｉ２） …（２０）
となり、出力電圧Ｖｂは、電圧Ｖｉ２から、電圧Ｖｉ１とＶｉ２の電位差（Ｖｉ１−Ｖｉ２）を減算した電圧となる。

図１２より、出力電圧Ｖｏｕｔは、外分された２つのＶｏｕｔが、約±０．７５Ｖの範囲（Ｖｉ１とＶｉ２が５±０．２５Ｖの範囲）で出力期待値（Ｖａ、Ｖｂ）とよく一致しており、図１１の差動増幅器が広い電圧範囲において、２つの入力電圧の外分（外挿）電圧を高精度に出力できることが確かめられた。

なお図１２において、２つの入力電圧の外分（外挿）電圧を正確に出力する場合、図３、図４で説明したように、端子Ｔ１、Ｔ２に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧差に上限がある。

図１２では、Ｖ（Ｔ１）、Ｖ（Ｔ２）の入力電圧の差が約０．２５Ｖ（Ｖｉ１とＶｉ２の差が±０．２５Ｖ）（入力電圧５±０．２５Ｖ）を超えたところから急激に出力期待値からずれている。これより、図１２に示すシミュレーションでのＶ（Ｔ１）とＶ（Ｔ２）の電圧差の上限は、約０．２５Ｖである。なお、この上限は、電流Ｉ１（＝Ｉ２）を増加させると上限の範囲も広がる。

また、差動増幅器を構成するトランジスタがチャネル長変調効果を有する場合、すなわちトランジスタのドレイン電流が飽和領域においてドレイン・ソース間電圧依存性がある場合は、電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））の電圧差が正常動作範囲内でも、出力電圧Ｖｏｕｔが出力期待値から多少ずれる場合がある。これは、電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２））の電圧差が大きく広がると、差動対間のドレイン・ソース間電圧の電圧差が大きく異なるため、差動対間のトランジスタ特性（例えば図３、図４の特性曲線）にずれが生じ、それによって、出力電圧Ｖｏｕｔが出力期待値からずれるためである。

図１２に示す例は、２つの入力電圧の電圧差が約±０．２５Ｖの範囲内（それぞれの入力電圧５±０．２５Ｖ）では、出力電圧Ｖｏｕｔが出力期待値と高精度に一致している。この出力特性は、図３２の差動増幅器（従来の構成）に関する図３６の出力特性と比べれば、十分広い電圧範囲において、高精度の出力が可能であることが確かめられた。

図１３、図１４は、図１１の差動増幅器において、入力端子Ｔ１、Ｔ２に異なる入力信号（ＡＣ信号）を入力したときの出力端子の電圧波形を示す図である。

図１３は、図１１の第１の入力端子Ｔ１の入力電圧Ｖ（Ｔ１）として、５Ｖを中心とする振幅０．２Ｖの正弦波を入力し、第２の入力端子Ｔ２の入力電圧Ｖ（Ｔ２）として、５Ｖの定電圧を入力したときの出力波形である。図１１の差動増幅器は、Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧を出力するので、図１３に示すように出力電圧Ｖｏｕｔは、５Ｖを中心とする振幅０．４Ｖの正弦波となる。Ｖｏｕｔ＋Ｖ（Ｔ２）＝２×Ｖ（Ｔ１）

図１４は、図１３に示す例とは、入力を入れ替えた場合の結果を示す図であり、入力端子Ｔ１の入力電圧Ｖ（Ｔ１）として５Ｖの定電圧を入力し、入力端子Ｔ２の入力電圧Ｖ（Ｔ２）として、５Ｖを中心とする振幅０．２Ｖの正弦波を入力したときの出力波形である。このとき、図１４に示すように、出力電圧Ｖｏｕｔは５Ｖを中心とする振幅０．２Ｖの正弦波（Ｖ（Ｔ２）と逆相）となる。

図１３、図１４に示したように、図１１の差動増幅器の入力端子Ｔ１、Ｔ２に一定の周波数の信号と定電圧をそれぞれ入力した場合、出力電圧Ｖｏｕｔとして、入力信号と同相で２倍振幅の出力信号や、入力信号と逆相の出力信号を得ることができる。差動増幅器が正常に動作可能な電圧Ｖ（Ｔ１）とＶ（Ｔ２）の電圧差の範囲内で、入力端子Ｔ１、Ｔ２に各種信号を入力すれば、様々な出力信号を得ることが可能である。

図１５は、図１１の差動増幅器において、入力端子Ｔ１の入力電圧Ｖ（Ｔ１）として、５．２Ｖを中心とする振幅３Ｖの正弦波を入力し、入力端子Ｔ２の入力電圧Ｖ（Ｔ２）として、５．０Ｖを中心とする振幅３Ｖの正弦波を入力したときの出力波形である。図１１の差動増幅器では、電圧Ｖ（Ｔ１）とＶ（Ｔ２）の電圧差の上限が約０．２５Ｖであるため、図１５では、電圧Ｖ（Ｔ１）とＶ（Ｔ２）の電圧差を０．２Ｖ一定となるような２つの入力信号を入力端子Ｔ１、Ｔ２に入力している。電圧Ｖ（Ｔ１）とＶ（Ｔ２）の電圧差の可能範囲を満たす条件では、図１１の差動増幅器のダイナミックレンジは十分広くとることができる。

図１１の差動増幅器の性能は、第１の入力端子Ｔ１の電圧Ｖ（Ｔ１）と、第２の入力端子Ｔ２の電圧Ｖ（Ｔ２）が等しい関係、Ｖ（Ｔ１）＝Ｖ（Ｔ２）としたボルテージフォロワ構成の場合の性能を基準性能としてよく、Ｖ（Ｔ１）とＶ（Ｔ２）とが異なる場合でも、電圧Ｖ（Ｔ１）とＶ（Ｔ２）の電圧差の可能範囲内であれば、その電圧差分のマージンはあるものの、基準性能にほぼ近いダイナミックレンジをとることができる。

次に、図１１の差動増幅器のスルーレート（過渡応答特性）について説明する。図１６（Ａ）は、図１１の差動増幅器において、入力端子Ｔ１、Ｔ２に２つの入力電圧を選択入力し、入力電圧と等しい２つの電圧及び２つの外挿電圧の計４つのレベルの出力波形（各電圧レベルの変化の様子）を示す図である。図１６（Ｂ）は、図１６（Ａ）の部分拡大図である。

図１６（Ａ）、図１６（Ｂ）は、入力端子Ｔ１、Ｔ２への入力電圧（破線）が、時間０μｓで２Ｖ付近から８Ｖ付近へ選択状態が切り替った後の４つの電圧レベルの変化の様子（過渡応答特性）を示している。選択切替後の２つの入力電圧（Ａ、Ｂ）は、Ａ＝８．０Ｖ、Ｂ＝８．１Ｖとした。

したがって、この２つの入力電圧（Ａ、Ｂ）の選択入力により、図１１の差動増幅器は、電圧Ｖｏｕｔ＝７．９Ｖ、８．０Ｖ、８．１Ｖ、８．２Ｖの４つの電圧レベルを出力することができる。

図１６（Ｂ）は、図１６（Ａ）の８Ｖ付近の拡大図で、破線で示す立ち上がり波形は、入力信号電圧を示す。

図１６（Ａ）、図１６（Ｂ）より、図１１の差動増幅器は、４つの各レベルを出力する時のスルーレートが異なることがわかった。各レベルのスルーレートは、２つの入力電圧（Ａ、Ｂ）と等しい電圧（Ｖｏｕｔ＝８．０Ｖ、８．１Ｖ）を出力するときのスルーレートは共に等しく、２つの入力電圧（Ａ、Ｂ）よりも低い外挿電圧（Ｖｏｕｔ＝７．９Ｖ）を出力するときは低スルーレートとなり、２つの入力電圧（Ａ、Ｂ）よりも高い外挿電圧（Ｖｏｕｔ＝８．１）を出力するときは高スルーレートとなっている。

このようなスルーレートの差異の原因を解析したところ、差動対（１０３、１０４）の間接的作用に要因があることが分かった。図１１の差動増幅器のスルーレートは、カレントミラー回路５の出力信号電圧を引き下げる作用の強さに依存し、それは２つの差動対（１０１、１０２）、（１０３、１０４）の作用の合成によって生じている。

これについて、２つの差動対（１０１、１０２）、（１０３、１０４）のそれぞれの動作について以下に説明する。なお、以下では、２つの差動対（１０１、１０２）、（１０３、１０４）のそれぞれのドレイン電流を、図１と同様に、Ｉａ、Ｉｂ、Ｉｃ、Ｉｄとし、端子Ｔ１、Ｔ２に入力される電圧を、それぞれＶ（Ｔ１）、Ｖ（Ｔ２）として、説明する。

まず、差動対（１０１、１０２）の動作について説明すると、差動対（１０１、１０２）は、入力対の一方に入力端子Ｔ１、他方に出力端子３が接続されているため、入力電圧の選択状態が２Ｖ付近から８Ｖ付近に切り替わった後、電圧Ｖ（Ｔ１）と出力電圧Ｖｏｕｔの電位差に応じて、トランジスタ１０１に流れる電流Ｉａは増加し、トランジスタ１０２に流れる電流Ｉｂは減少し、カレントミラー回路５の出力信号電圧を引き下げる作用を生じる。したがって、この場合、スルーレートは、電流Ｉａの増分変動量が大きいほど、高くなるものと思料される。

一方、差動対（１０３、１０４）は、入力対の一方に入力端子Ｔ１、他方に入力端子Ｔ２が接続されているため、入力電圧の選択状態が２Ｖ付近から８Ｖ付近に切り替わった直後から、トランジスタ１０３、１０４に流れる電流Ｉｃ、Ｉｄは、それぞれ電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に応じた一定の電流に制御される。このため、差動対（１０３、１０４）は、直接的には、カレントミラー回路５の出力信号電圧の引き下げ作用には、寄与しない。しかしながら、差動対（１０３、１０４）は、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に応じてそれぞれ一定に制御された電流Ｉｃ、Ｉｄの大小により、電流Ｉａの変動量に影響を与える。これは、２つの差動対のそれぞれのトランジスタに流れる電流が、式（７）の関係（Ｉａ＝Ｉｄ、Ｉｃ＝Ｉｂ）を保つように作用するためである。

Ｖ（Ｔ１）＝Ｖ（Ｔ２）では、差動対（１０３、１０４）に流れる電流Ｉｃ、Ｉｄは互いに等しいため、差動対（１０１、１０２）に流れる電流Ｉａ、Ｉｂも、
Ｉａ＝Ｉｂ＝Ｉ１／２
を保つように作用する。このため、電流Ｉａの増分変動量の最大値（Ｉ１−Ｉａ）は、Ｉ１／２となり、電流Ｉａの増分変動量に応じたスルーレートとなる。

一方、Ｖ（Ｔ１）＞Ｖ（Ｔ２）では、差動対（１０３、１０４）に流れる電流Ｉｃ、Ｉｄは、Ｉｃ＞Ｉｄとなり、したがって差動対（１０１、１０２）に流れる電流Ｉａ、Ｉｂは、Ｉａ＜Ｉｂを保つように作用する。このため、電流Ｉａの増分変動量の最大値（Ｉ１−Ｉａ）はＩ１／２より大となり、Ｖ（Ｔ１）＝Ｖ（Ｔ２）のときよりも、高スルーレートとなる。

また、Ｖ（Ｔ１）＜Ｖ（Ｔ２）では、差動対（１０３、１０４）に流れる電流Ｉｃ、Ｉｄは、Ｉｃ＜Ｉｄとなり、したがって差動対（１０１、１０２）に流れる電流Ｉａ、Ｉｂは、Ｉａ＞Ｉｂを保つように作用する。このため、電流Ｉａの増分変動量の最大値（Ｉ１−Ｉａ）はＩ１／２より小となり、Ｖ（Ｔ１）＝Ｖ（Ｔ２）のときよりも、低スルーレートとなる。

このように、入力端子（Ｔ１、Ｔ２）に入力される２つの入力電圧（Ａ、Ｂ）の選択条件によって、トランジスタ１０１の電流Ｉａの増分変動量が異なり、カレントミラー回路５の出力端子電圧を引き下げる作用の強さが変わる。これが、図１３の４つのレベルのスルーレートの差異の要因である。

上記の通り、４つのレベルが互いに十分近いにも関わらず、出力レベルによってスルーレートが大きく異なる場合、不都合が生じる場合もある。

そこで、本発明の別の実施例として、各レベルのスルーレートを一定にする構成を以下に説明する。

図１７は、本発明の第７の実施例の構成を示す図である。図１７において、図１と同等又は同一の要素には、同一の参照符号が付されている。本実施例は、上記したスルーレートの低下を補償する構成を提供するものであり、図１、図１１等に示した前記実施例の差動増幅器のスルーレートを改善した構成である。図１７を参照すると、本実施例の差動増幅器は、差動対（１０３、１０４）のトランジスタ１０４の制御端を、スイッチ１６１、１６２を介して出力端子３及び入力端子Ｔ２にそれぞれ接続したことである。

図１８は、図１７のスイッチ１６１、１６２の１出力期間の制御タイミングを示す図である。スイッチ１６１、１６２は、制御信号Ｓ０及びその反転信号Ｓ０Ｂにより制御され、一方がオンのとき他方がオフとなるように制御される。そして、１出力期間の開始後の期間ｔ１に、スイッチ１６１、１６２をそれぞれオン、オフとし、トランジスタ１０４の制御端を出力端子３に接続する。このとき、２つの差動対（１０１、１０２）、（１０３、１０４）のそれぞれは、入力対の一方が入力端子Ｔ１に接続され、他方が出力端子３に接続される。このため、図１７に示した差動増幅器は、ボルテージフォロワ構成となり、出力電圧Ｖｏｕｔは、入力端子Ｔ１に入力された電圧と等しい電圧にまで一旦駆動される。

そして、期間ｔ１に引き続く期間ｔ２に、スイッチ１６１、１６２をそれぞれオフ、オンとし、トランジスタ１０４の制御端を入力端子Ｔ２に接続する。これにより、出力電圧Ｖｏｕｔは、期間ｔ１に駆動された電圧から、入力端子（Ｔ１、Ｔ２）に入力された電圧に応じた電圧に変化する。

図１９（Ａ）は、図１１のシミュレーション対象の回路に対して、図１７の構成及び図１８のスイッチ制御方法を適用したときの出力電圧波形（過渡解析シミュレーション結果）を示す図であり、図１９（Ｂ）は、図１９（Ａ）の部分拡大図である。

図１９において、入力条件は、図１６と基本的に同一とされている。ただし、スイッチ制御信号Ｓ０は、期間ｔ１でハイレベルとされ、期間ｔ２でローレベルに設定されている。

図１９の波形図から、信号Ｓ０がハイレベルの期間ｔ１では、出力レベルに関係なく一定のスルーレートとなっていることがわかる。

また、２つの差動対（１０１、１０２）、（１０３、１０４）が共にボルテージフォロワとして作用するため、スルーレートも向上している。

そして、信号Ｓ０をローレベルとした期間ｔ２では、出力電圧Ｖｏｕｔは入力端子（Ｔ１、Ｔ２）に入力された電圧に応じた電圧に変化している。

なお、期間ｔ２における出力電圧Ｖｏｕｔの変化は、その変化量（電圧差）が比較的小さい。このため４つの出力レベルのスルーレートはほぼ同程度になる。

また、信号Ｓ０の制御は、一定の時間のタイミングで行うことができる。以上のように、図１７の差動増幅器により、スルーレートの不均一性を解決することができる。なお、図１７に示した、スルーレートの低下を補償する構成（スイッチ１６１、１６２）は、図１、図１１に示した実施例以外の差動増幅器に対しても、同様にして適用することができる。例えば図１０に示した差動増幅器に適用する場合、トランジスタ１０４、２０４の共通接続された制御端（ゲート）を、スイッチ１６１、１６２を介して出力端子３及び入力端子Ｔ２にそれぞれ接続すればよい。

次に、上記各実施例で説明した各差動増幅器を用いたＤＡＣ（デジタル・アナログ・コンバータ）について説明する。

まず、差動増幅器の入力端子Ｔ１、Ｔ２に２つの入力電圧（Ａ、Ｂ）を選択入力し、４つの電圧レベル（Ｖｏ１〜Ｖｏ４）を出力するＤＡＣについて説明する。

図２０は、本発明の第８の実施例のＤＡＣにおいて、２つの入力電圧（Ａ、Ｂ）の入力端子（Ｔ１、Ｔ２）への４通りの入力制御（選択）を２ビットデータ（Ｄ１、Ｄ０）により制御する２ビットデータ入力ＤＡＣの入出力対応を説明する図である。このとき入力電圧Ａ、Ｂは、それぞれ２番目と３番目の電圧レベルに設定される。

図２１は、図２０の制御を実現できる２ビットデコーダ（Ｎｃｈ）の構成の一例を示す図である。図２１は、２つの入力電圧と４個のトランジスタ２０１〜２０４で構成することができ、特段に簡素な構成となる。電圧Ａと端子Ｔ１、Ｔ２間に、ゲートにＤ１Ｂ、Ｄ０が接続されるトランジスタ３０１、３０２を備え、電圧Ｂと端子Ｔ１、Ｔ２間に、ゲートにＤ１、Ｄ０Ｂが接続されるトランジスタ３０３、３０４を備え、（Ｄ１、Ｄ０）＝（０、０）、（０、１）、（１、０）、（１、１）のとき、オンするトランジスタ対は、（３０１、３０４）、（３０１、３０２）、（３０３、３０４）、（３０２、３０３）となり、図２０に示すように、端子Ｔ１、Ｔ２には、（Ａ、Ｂ）、（Ａ、Ａ）、（Ｂ、Ｂ）、（Ｂ、Ａ）が伝達される。なお、各ビット信号（Ｄ１、Ｄ０）及びその反転信号の順序は任意でよい。また、Ｐｃｈデコーダについては省略するが、Ｎｃｈデコーダにおいて、デジタルデータを反転して入力した構成（ＤＸをＤＸＢとし、ＤＸＢをＤＸとする（図２１ではＸ＝０、１））により簡単に実現できる。

図２２は、本発明の第８の実施例のＤＡＣ（図２１のデコーダと図１１の差動増幅器からなる）の出力電圧波形を示す図を示す。図２２には、２ビットデータ（Ｄ１、Ｄ０）を一定期間で順次変化させたときの差動増幅器の出力電圧Ｖｏｕｔの出力波形が示されている。

入力電圧（Ａ、Ｂ）は、Ａ＝５Ｖ、Ｂ＝５．１Ｖとし、０．１Ｖの電圧差で設定した。図２２より、２ビットデータに応じて０．１Ｖ間隔の４つのレベル（４．９Ｖ、５．０Ｖ、５．１Ｖ、５．２Ｖ）を高精度に出力できることが確認できた。

図２３は、本発明の第９の実施例を説明するための図であり、前記実施例の差動増幅器を用いた４ビットデータ入力ＤＡＣの入出力対応図である。図２３では、全１６レベルにおいて、４レベルを１ブロックとして、各ブロック毎に設定された２つの入力電圧が４ビットデータの上位２ビット（Ｄ３、Ｄ２）で選択され、入力端子（Ｔ１、Ｔ２）への２つの入力電圧の選択が下位２ビット（Ｄ１、Ｄ０）で行われる。入力電圧数は８個（Ａ〜Ｈ）である。

図２４は、図２３に示した制御を実現できる４ビットデコーダの構成の一例を示す図である。図２４には、スイッチをｎチャネルトランジスタで構成した例が示されている。図２４に示すように、４ビットデコーダは、８個の入力電圧とＡ〜Ｈと、１６個のトランジスタ３０１〜３１６で構成することができる。なお、図２４において、入力電圧Ａ、Ｃ、Ｅ、Ｇ、Ｂ、Ｄ、Ｆ、Ｈのそれぞれの下の括弧内で示すＶｎ（ｎ＝２、６、１０、１４、３、７、１１、１５）のｎは、図２３のレベル１〜レベル１６の中のレベルｎに対応する入力電圧であることを示している。図２４を参照すると、この４ビットデコーダは、第１の選択部と第２の選択部から構成されている。第１の選択部は、トランジスタ３０２、３０３、３０４、３０６、３０７、３０８、３１０、３１１、３１２、３１４、３１５、３１６よりなり、４つのレベルを１ブロックとして各ブロック毎に設定された入力電圧（Ａ、Ｂ）、（Ｃ、Ｄ）、（Ｅ、Ｆ）、（Ｇ、Ｈ）の中から１つの組を、上位２ビット信号（Ｄ３、Ｄ２）により選択し、節点Ｎ１、Ｎ２に出力する。第２の選択部は、トランジスタ３０１、３０５、３０９、３１３よりなり、下位２ビット信号（Ｄ１、Ｄ０）により、節点Ｎ１、Ｎ２に出力された電圧から、端子Ｔ１、Ｔ２に出力する電圧を選択する。なお、図２４において、第２の選択部は、ビット信号（Ｄ１、Ｄ０）の順序が入れ替わっているが、図２１に示した構成と同様である。図２１の入力電圧Ａ、Ｂが印加される端子を節点Ｎ１、Ｎ２に置き換えればよい。以上のように、図２４に示したデコーダも、きわめて簡潔な構成となる。なお、各ビット信号（Ｄ１、Ｄ０）及びその反転信号の順序は任意でよい。図２４に、４ビットデコーダの構成例を示したが、４ビット以上の多ビットデコーダの場合も、上記と同様にして、第１、第２の選択部から構成される。すなわち、ビットデータに対応した４×ｓ個（ただし、ｓは所定の正整数）の電圧レベルに対して、２×ｓ個の入力電圧が各ブロック毎に、第（４×ｋ−２）レベルと第（４×ｋ−１）レベル（ただし、ｋは１からｓまでの整数）に設定されている場合において、第１の選択部は、下位２ビット信号（Ｄ１、Ｄ０）を除く上位ビット信号により、第（４×ｊ−２）レベルと第（４×ｊ−１）レベル（ただし、ｊは整数１からｓまでの整数の中の１つ）を選択して、節点Ｎ１、Ｎ２に出力し、下位２ビット信号（Ｄ１、Ｄ０）により、節点Ｎ１、Ｎ２に出力された電圧から、端子Ｔ１、Ｔ２に出力する電圧を選択する。ビット信号のビット幅が増加しても、第２の選択部の構成は共通とされ、第１の選択部の素子数が増加する。

図２４に示した本実施例の４ビットデコーダの構成を、図３８及び図３９に示した４ビットデコーダの構成と比較すると、図２４に示した本実施例では、入力電圧数が削減されるだけでなく、デコーダを構成するトランジスタ数も大幅に削減されていることがわかる。図３８に示した構成では、入力電圧数は９、トランジスタ数は３０、図３９に示した構成では、入力電圧数は１６、トランジスタ数は３０とされている。これに対して、本実施例では、入力電圧数８、トランジスタ数１６とされ、図３８や図３９に示した従来の構成と比べて、電圧、素子数の削減効果は顕著である。すなわち、本実施例と、図３８や図３９に示した構成を比べると、明らかに、本実施例の省面積効果が高い。４ビット以上のデータ入力のデコーダについても、同様にして、省面積効果が高いことがいえる。

図２５は、本発明の第１０の実施例の構成を示す図である。本実施例は、従来技術として説明した図３０のデータドライバに対して、本発明を適用したものである。図２５を参照すると、データドライバに本発明の差動増幅器を適用することにより、階調電圧発生回路９１３、デコーダ９１７、バッファ回路９１８は、それぞれの構成が、図３１に示した階調電圧発生回路９８６、デコーダ９８７、バッファ回路９８８と相違している。図２４を参照して説明したように、本実施例のデコーダ９１７の面積は、デコーダ９８７の面積と比べて、大幅に削減される。

また、階調電圧発生回路９１３で生成する階調電圧は、連続する４階調毎（１ブロックは４つの連続階調）の２番目と３番目の階調電圧に設定する。

以上、本発明に係る差動増幅器及びそれを用いたＤＡＣの実施例について説明したが、本発明に係る差動増幅器及びＤＡＣは、シリコン基板上に形成したＬＳＩ回路だけでなく、ガラスやプラスチックなど絶縁性基板上に形成したバックゲートのない薄膜トランジスタに置き換えた構成も可能である。

また、本発明の差動増幅器をバッファ回路に用いたデータドライバは、図２９に示した液晶表示装置のデータドライバ９８０として用いることができる。

本発明による２値入力４値出力の差動増幅器を備えたデータドライバ９８０は、デコーダ面積を小さくすることで低コスト化が可能となり、これを用いた液晶表示装置の低コスト化も実現することができる。

なお、図３０に示した液晶表示装置は、データドライバ９８０を、シリコンＬＳＩとして個別に形成して表示部９６０に接続する構成としてもよく、あるいは、ガラス基板等の絶縁性基板にポリシリコンＴＦＴ（薄膜トランジスタ）等を用いて、回路を形成することにより表示部９６０と一体で形成することも可能である。特にデータドライバと表示部を一体で形成する場合には、データドライバの面積が小さくなることで、狭額縁化（表示部９６０の外周と基板外周との幅の短縮）も可能となる。

その他の方式も含め、このような表示装置のデータドライバのいずれに対しても、本発明に係る差動増幅器を適用することにより、表示装置の低コスト化や額縁化を促進することができる。例えば、液晶表示装置と同様に、データ線に多値レベルの電圧信号を出力して表示を行うアクティブマトリクス駆動方式の有機ＥＬディスプレイなどの表示装置に対しても、本発明に係る差動増幅器を適用できることは勿論である。

本発明に係る差動増幅器において、図１の第１の実施例のように、差動対は２つに限定されるものでない。以下、上記実施例の変形例として、差動対を３個以上備えた構成を説明する。

図２６は、本発明の第１１の実施例の構成を示す図である。図２６には、差動対を３つ以上の構成とした差動増幅器の構成の一例が示されている。図２６に示すように、この実施例の差動増幅器は、第１乃至４の入力端子Ｔ１、Ｔ２、Ｔ３、Ｔ４と、出力端子３と、第１乃至第３の差動対（ｎチャネルトランジスタ対（１０１、１０２）、（１０３、１０４）、（１０５、１０６））を有する。第１の差動対の入力対（１０１、１０２）の一方は第１の入力端子Ｔ１に接続され他方が出力端子３に接続されている。第２の差動対（１０３、１０４）の入力対は、第１の入力端子Ｔ１と第２の入力端子Ｔ２にそれぞれ接続されている。第３の差動対（１０５、１０６）の入力対は、第３の入力端子Ｔ３と第４の入力端子Ｔ４にそれぞれ接続されている。差動増幅器は、第１乃至３の差動対に定電流をそれぞれ供給する第１乃至第３の電流源（１２６、１２７、１２８）と、第１乃至第３の差動対の出力対の一方の共通接続点と他方の共通接続点とに接続されている負荷回路５と、を有し、第１乃至第３の差動対（１０１、１０２）、（１０３、１０４）、（１０５、１０６）の出力対の一方の共通接続点に入力端が接続され、出力端子３に出力端が接続されている増幅段６を有する。第１乃至第４の入力端子Ｔ１〜Ｔ４に供給される電圧は、例えば第１、第２の基準電圧間に接続される抵抗ストリング（不図示）のタップに出力される分圧値を直接各端子に供給してもよく、またボルテージフォロワ回路等を介して各端子に供給してもよい。

負荷回路５は、トランジスタ１１１、１１２よりなるカレントミラー回路で構成され、カレントミラー回路の入出力は、第１乃至第３の差動対の各出力対に対して共通に接続されている。なお、負荷回路５は、図９に一例を示したように、第１乃至第３の差動対に対して個別の負荷をなす第１乃至第３のカレントミラー回路を備えてもよい。この場合、第１乃至第３のカレントミラー回路の出力端は共通接続される。

図２７は、本発明の第１１の実施例の変形例を示す図である。本実施例は、図２６に示した前記実施例と、増幅段６の構成が相違している。図２７を参照すると、本実施例では、第１乃至第３の差動対（１０１、１０２）、（１０３、１０４）、（１０５、１０６）の出力対の一方の共通接続点と、他方の共通接続点とに入力対が接続され、出力端子３に出力端が接続された差動増幅段６’を有する。この実施例の作用効果は、図２６に示した前記実施例と同様である。図１、図７〜図１１、図１７の増幅段６を、図２７の差動増幅段６’の構成で置き換えてもよいことは勿論である。

図２８は、図２６及び図２７に示した３つの差動対を有する差動増幅器の動作を説明するため図である。

Ｖ−Ｉ特性曲線１は、第１の差動対（１０１、１０２）、Ｖ−Ｉ特性曲線２は、第２の差動対（１０３、１０４）の特性である。トランジスタ１０１、１０２、１０３、１０４、１０５、１０６にそれぞれ流れる電流をＩａ、Ｉｂ、Ｉｃ、Ｉｄ、Ｉｅ、Ｉｆとし、定電流源１２６、１２７、１２８の電流値をＩ１、Ｉ２、Ｉ３とすると、次式（２１）〜（２３）が成り立つ。

Ｉａ＋Ｉｂ＝Ｉ１ …（２１）
Ｉｃ＋Ｉｄ＝Ｉ２ …（２２）
Ｉｅ＋Ｉｆ＝Ｉ３ …（２３）

負荷回路５を構成するカレントミラーにより（カレントミラーの入力電流＝出力電流）、次式（２４）が成り立つ。
Ｉａ＋Ｉｃ＋Ｉｅ＝Ｉｂ＋Ｉｄ＋Ｉｆ …（２４）

Ｉ１、Ｉ２を等しくし、ＩｅとＩｆの差電流と、Ｉ３との間に次式（２６）の関係が成り立つものとする。

Ｉ１＝Ｉ２＝Ｉ０ …（２５）
Ｉｅ−Ｉｆ＝Ａ×Ｉ３ …（２６）

式（２１）、（２２）、（２５）より、次式（２７）が導出される。
Ｉａ＋Ｉｃ＝２×Ｉ０−（Ｉｂ＋Ｉｄ） …（２７）

したがって、上式（２４）、（２５）より、次式（２８）が得られる。
Ｉａ＋Ｉｃ＋Ａ×Ｉ３＝Ｉｂ＋Ｉｄ …（２８）

式（２７）、（２８）より、次式（２９）、（３０）が導出される。

Ｉｂ＋Ｉｄ＝（２×Ｉ０＋Ａ×Ｉ３）／２ …（２９）
Ｉａ＋Ｉｃ＝（２×Ｉ０−Ａ×Ｉ３）／２ …（３０）

上式（２９）、（３０）より、更に以下の条件が導出される。

Ｉｂ＋Ｉｄ＝Ｉａ＋Ｉｃ＋Ａ×Ｉ３ …（３１）

したがって、上式（２９）〜（３１）より、ドレイン・ソース間電流と電圧特性は、図２８に示すような状態をとり得る。すなわち図２８において、動作点ａ、ｃは、Ｖ＝Ｖ（Ｔ１）が共通であり、動作点ｂ、ｄは、動作点ａ、ｃの電流Ｉａ、Ｉｃよりも、それぞれ、｛（Ａ×Ｉ３）／２｝だけ高い電流Ｉｂ、Ｉｄとなるような状態をとることが可能である。図２８の動作点ｂ、ｄは、図３の状態から、電流値｛（Ａ×Ｉ３）／２｝だけ変調を受けた状態とみなすことができる。変調量｛（Ａ×Ｉ３）／２｝は、図２７の端子電圧Ｖ（Ｔ３）、Ｖ（Ｔ４）、定電流Ｉ３により、式（２３）、（２６）を満たす係数Ａが決定される。変調量｛（Ａ×Ｉ３）／２｝は、第３、第４の入力端子Ｔ３、Ｔ４の電圧Ｖ（Ｔ３）、Ｖ（Ｔ４）、及びトランジスタのＶ−Ｉ特性にも依存する。

このように、差動対が３対以上の場合には、第３、第４の入力端子Ｔ３、Ｔ４の電圧Ｖ（Ｔ３）、Ｖ（Ｔ４）により、第１、第２の入力端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の外分比を、１対２から変調させることができる。

また、第１、第２の入力端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が変わると、第３、第４の入力端子Ｔ３、Ｔ４の電圧Ｖ（Ｔ３）、Ｖ（Ｔ４）が一定であっても、外分比は変化する（ただし、Ｖ（Ｔ３）＝Ｖ（Ｔ４）を除く）。なお、Ｖ（Ｔ３）＝Ｖ（Ｔ４）の場合、Ｉｅ＝Ｉｆとなり、（Ａ×Ｉ３）＝０となることから、変調量｛（Ａ×Ｉ３）／２｝はゼロとなり、差動対が２個の場合と同様の特性となる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

上記実施例で説明した差動増幅器は、ＭＯＳトランジスタで構成されており、また、液晶表示装置の駆動回路では、例えば多結晶シリコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成してもよい。また、上記実施例では、集積回路に適用した例を示したが、ディスクリート素子構成にも適用できることは勿論である。

本発明の第１の実施例の差動増幅器の構成を示す図である。 本発明の第１の実施例の差動増幅器の外挿動作を説明する図である。 本発明の第１の実施例の差動増幅器の外挿動作を電流電圧特性から説明する図である。 本発明の第１の実施例の差動増幅器の外挿動作を電流電圧特性から説明する図である。 本発明の第１の実施例の差動増幅器の外挿動作を電流電圧特性から説明する図である。 本発明の第１の実施例の差動増幅器の外挿動作を電流電圧特性から説明する図である。 本発明の第２の実施例の差動増幅器の構成を示す図である。 本発明の第３の実施例の差動増幅器の構成を示す図である。 本発明の第４の実施例の差動増幅器の構成を示す図である。 本発明の第５の実施例の差動増幅器の構成を示す図である。 本発明の第６の実施例の差動増幅器の構成（シミュレーション対象回路）を示す図である。 本発明の第６の実施例の差動増幅器の入出力特性（ＤＣ特性）を示す図である。 本発明の第６の実施例の差動増幅器の入出力特性（ＡＣ特性）を示す図である。 本発明の第６の実施例の差動増幅器の入出力特性（ＡＣ特性）を示す図である。 本発明の第６の実施例の差動増幅器の入出力特性（ＡＣ特性）を示す図である。 （Ａ）は本発明の第６の実施例の差動増幅器の入出力の過渡特性を示す図、（Ｂ）は（Ａ）の一部を拡大した図である。 本発明の第７の実施例の差動増幅器の構成を示す図である。 本発明の第７の実施例の差動増幅器におけるスイッチ制御を示す図である。 （Ａ）は本発明の第７の実施例の差動増幅器の入出力の過渡特性を示す図、（Ｂ）は（Ａ）の一部を拡大した図である。 本発明の第８の実施例の２ビットデータ入力ＤＡＣにおける入力データと出力レベルの対応を示す図である。 図２０の制御を行う２ビットデコーダの構成を示す図である。 本発明の第８の実施例のＤＡＣの出力電圧波形を示す図である。 本発明の第９の実施例の４ビットデータ入力ＤＡＣにおける入力データと出力レベルの対応を表形式で示す図である。 図２３の制御を行う２ビットデコーダの構成を示す図である。 本発明の第１０の実施例のデータドライバの構成を示す図である。 本発明の第１１の実施例の差動増幅器の構成を示す図である。 本発明の第１１の実施例の変形例を示す図である。 本発明の第１１の実施例の差動増幅器の外挿動作を電流電圧特性から説明するための図である。 アクティブマトリクス型液晶表示装置の構成を示す図である。 図２９のデータドライバの構成を示す図である。 特許文献１記載のデータドライバの構成を示す図である。 特許文献１記載の差動増幅器の構成（本発明者による推量に基づく）を示す図である。 データドライバの出力電圧特性を示す図である。 特許文献１記載のデータドライバの構成を示す図である。 図３２の差動増幅器の動作を電流電圧特性から説明するための図である。 図３２の差動増幅器の入出力特性（ＤＣ特性）の一例を示す図である。 図３１のデコーダ９８７、バッファ回路９８８の入出力対応を示す図である。 図３１のデコーダ９８７の構成を示す図である。 図３０のデコーダ９８４の構成を示す図である。

符号の説明

１ 入力端子
３ 出力端子
５、１５ カレントミラー
６、１６ 増幅段
７、１７ 電流制御回路
８ 入力制御回路
１０１〜１０４、２１１、２１２ ｎチャネルトランジスタ
１０９、１１１、１１２、１１５、１１６、２０１〜２０４ ｐチャネルトランジスタ
１１０、１２６、１２７ 定電流源
１５１、１５２、１５４、１５５、１６１、１６２ スイッチ
３０１〜３１６、４０１〜４３０、５０１〜５３０ ｎチャネルトランジスタ
９０１〜９０４ ｎチャネルトランジスタ
９０５、９０６、９０８ ｐチャネルトランジスタ
９０７、９０９ 定電流源
９１０ 差動段
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ
９６４ 画素電極
９６６ 対向基板電極
９６５ 液晶容量
９７０ ゲートドライバ
９８０ データドライバ
９８１ ラッチアドレスセレクタ
９８２ ラッチ
９８３、９８６ 階調電圧発生回路
９８４、９８７ デコーダ
９８５、９８８ バッファ回路
Ｔ１、Ｔ２ 入力端子

Claims (37)

1. 第１及び第２の入力端子と、
   出力端子と、
   入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続された第１の差動対と、
   入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続された第２の差動対と、
   前記第１の差動対に電流を供給する第１の電流源と、
   前記第２の差動対に電流を供給する第２の電流源と、
   前記第１及び第２の差動対の出力対に接続されている負荷回路と、
   を少なくとも有し、
   少なくとも前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方とが共通接続され、
   前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方の共通接続点に入力端が接続され、前記出力端子に出力端が接続されている増幅段を有する、ことを特徴とする差動増幅器。
2. 前記第１の差動対の出力対の他方と前記第２の差動対の出力対の他方とが共通接続され、
   前記負荷回路が、前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方の共通接続点、及び、前記第１の差動対の出力対の他方と前記第２の差動対の出力対の他方の共通接続点に接続され、前記第１及び第２の差動対の共通負荷をなす負荷素子対を有する、ことを特徴とする請求項１記載の差動増幅器。
3. 前記負荷回路が、
   前記第１の差動対の出力対に接続されている第１の負荷素子対と、
   前記第２の差動対の出力対に接続されている第２の負荷素子対と、
   を有する、ことを特徴とする請求項１記載の差動増幅器。
4. 第１及び第２の入力電圧をそれぞれ受ける第１及び第２の入力電圧供給端子と、
   前記第１の入力端子と、前記第１及び第２の入力電圧供給端子との接続を切り替える第１の切替スイッチと、
   前記第２の入力端子と、前記第１及び第２の入力電圧供給端子との接続を切り替える第２の切替スイッチと、
   を有し、
   前記第１及び第２の入力端子の一方が前記第１及び第２の入力電圧供給端子の一方に接続されているとき、前記第１及び第２の入力端子の他方は、前記第１及び第２の入力電圧供給端子の一方又は他方のいずれかに接続される、ことを特徴とする請求項１乃至３のいずれか一に記載の差動増幅器。
5. 前記第１の電流源、及び／又は、前記第２の電流源の電流を可変に制御する電流制御回路を有する、ことを特徴とする請求項１記載の差動増幅器。
6. 前記第１の電流源を構成するトランジスタのバイアス電圧、及び／又は、前記第２の電流源を構成するトランジスタのバイアス電圧が、それぞれ可変に設定される、ことを特徴とする請求項１記載の差動増幅器。
7. 前記増幅段が、前記増幅段の前記入力端に制御端子が接続され、第１の電源と前記出力端子間に挿入されたトランジスタを少なくとも有する、ことを特徴とする請求項１記載の差動増幅器。
8. 前記第２の差動対の入力対のうち、前記第１の入力端子に接続されている側の入力とは別の入力の接続先を、前記出力端子と前記第２の入力端子のいずれかに切り替える切替スイッチを備えている、ことを特徴とする請求項１記載の差動増幅器。
9. 前記切替スイッチは、前記第２の差動対の入力対のうち、前記第１の入力端子に接続されている側の入力とは別の入力を、前記出力端子に所定期間接続したあと、前記第２の入力端子に接続するように切り替える、ことを特徴とする請求項８記載の差動増幅器。
10. 前記第１及び第２の差動対は、同一の特性のトランジスタで構成されている、ことを特徴とする請求項１記載の差動増幅器。
11. 前記第１及び第２の差動対は、差動対間で異なる特性のトランジスタで構成されている、ことを特徴とする請求項１記載の差動増幅器。
12. 第１及び第２の入力端子と、
    出力端子と、
    前記第１及び第２の入力端子に接続された第１の差動段と、
    前記第１及び第２の入力端子に接続された第２の差動段と、
    入力端が前記第１の差動段の出力端に接続され、出力端が前記出力端子に接続された第１の増幅段と、
    入力端が前記第２の差動段の出力端に接続され、出力端が前記出力端子に接続された第２の増幅段と、
    を有し、
    前記第１の差動段が、
    入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続された、第１導電型の第１の差動対と、
    入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続された第１導電型の第２の差動対と、
    前記第１の差動対に電流を供給する第１の電流源と、
    前記第２の差動対に電流を供給する第２の電流源と、
    前記第１及び第２の差動対の出力対に接続されている第１の負荷回路と、
    を有し、
    前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方とが共通接続され該共通接続点は前記第１の差動段の出力端をなし、
    前記第２の差動段が、
    入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続された第２導電型の第３の差動対と、
    入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続された第２導電型の第４の差動対と、
    前記第３の差動対に電流を供給する第３の電流源と、
    前記第４の差動対に電流を供給する第４の電流源と、
    前記第３及び第４の差動対の出力対に接続されている第２の負荷回路と、
    を有し、
    前記第３の差動対の出力対の一方と前記第４の差動対の出力対の一方とが共通接続され該共通接続点は前記第２の差動段の出力端をなす、ことを特徴とする差動増幅器。
13. 前記第１の差動対の出力対の他方と前記第２の差動対の出力対の他方とが共通接続され、
    前記第１の負荷回路が、前記第１の差動対の出力対の一方と前記第２の差動対の出力対の一方の共通接続点と、前記第１の差動対の出力対の他方と前記第２の差動対の出力対の他方の共通接続点に接続され、前記第１及び第２の差動対の共通負荷をなす第１の負荷素子対を有し、
    前記第３の差動対の出力対の他方と前記第４の差動対の出力対の他方とが共通接続され、
    前記第２の負荷回路が、前記第３の差動対の出力対の一方と前記第４の差動対の出力対の一方の共通接続点と、前記第３の差動対の出力対の他方と前記第４の差動対の出力対の他方の共通接続点に接続され、前記第３及び第４の差動対の共通負荷をなす第２の負荷素子対を有する、ことを特徴とする請求項１２記載の差動増幅器。
14. 前記第１の負荷回路が、前記第１の差動対の出力対に接続されている第１の負荷素子対と、前記第２の差動対の出力対に接続されている第２の負荷素子対と、
    を有し、
    前記第２の負荷回路が、前記第３の差動対の出力対に接続されている第３の負荷素子対と、前記第４の差動対の出力対に接続されている第４の負荷素子対と、を有する、ことを特徴とする請求項１２記載の差動増幅器。
15. 前記第１の増幅段が、前記第１の増幅段の入力端に制御端子が接続され、第１の電源と前記出力端子間に挿入された第１の出力トランジスタを少なくとも有し、
    前第２の増幅段が、前記第２の増幅段の入力端に制御端子が接続され、第２の電源と前記出力端子間に挿入された第２の出力トランジスタを少なくとも有する、ことを特徴とする請求項１２記載の差動増幅器。
16. 第１及び第２の信号をそれぞれ受ける第１及び第２の入力端子と、
    出力端子と、
    を少なくとも有し、
    前記第１の入力端子に入力される前記第１の信号のレベルと、前記第２の入力端子に入力される前記第２の信号のレベルを、予め定められた所定の外挿比で外分してなるレベルの出力信号を、前記出力端子から出力する、構成とされてなる、ことを特徴とする増幅器。
17. 入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続された第１の差動対と、
    入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続された第２の差動対と、
    前記第１及び第２の差動対に電流をそれぞれ供給する第１及び第２の電流源と、
    前記第１及び第２の差動対の出力対に接続されている負荷回路と、
    を有する差動段と、
    前記差動段の出力を受けて前記出力端子を駆動する増幅段を含む、ことを特徴とする請求項１６記載の増幅器。
18. 前記第１及び第２の入力端子にそれぞれ入力される前記第１及び第２の信号のレベルが互いに等しいとき、前記出力信号として、互いに等しい前記第１及び第２の信号のレベルを前記出力端子から出力する、ことを特徴とする請求項１６記載の増幅器。
19. 前記第１の入力端子に入力される前記第１の信号の方が前記第２の入力端子に入力される前記第２の信号よりも小の場合、前記出力端子から、前記第１の信号と出力信号のレベル差と、前記第２の信号と前記第１の信号のレベル差との比が所定値となるような出力信号を出力し、
    前記第１の入力端子に入力される前記第１の信号の方が前記第２の入力端子に入力される前記第２の信号よりも大の場合、前記出力端子から、出力信号と前記第１の信号のレベル差と、前記第１の信号と前記第２の信号のレベル差との比が所定の値となるような出力信号を出力する、ことを特徴とする請求項１６記載の増幅器。
20. 前記外挿比が１対２とされ、
    前記第１及び第２の入力端子に入力される前記第１及び第２の信号がそれぞれ第２、第３のレベルのとき、前記第２のレベルと前記第３のレベルを１対２で外挿した第１のレベルの出力信号を前記出力端子から出力し、
    前記第１及び第２の入力端子に入力される前記第１及び第２の信号がともに前記第２のレベルのとき、前記第２のレベルの出力信号を前記出力端子から出力し、
    前記第１及び第２の入力端子に入力される前記第１及び第２の信号がともに前記第３のレベルのとき、前記第３のレベルの出力信号を前記出力端子から出力し、
    前記第１及び第２の入力端子に入力される前記第１及び第２の信号がそれぞれ前記第３、第２のレベルのとき、前記第３のレベルと前記第２のレベルを１対２で外挿した第４のレベルの出力信号を前記出力端子から出力する、ことを特徴とする請求項１６記載の増幅器。
21. 入力された選択信号の値に基づき、前記第１及び第２の入力端子に供給する電圧の組み合わせを切り替える選択回路を有する、ことを特徴とする請求項１又は１２に記載の差動増幅器。
22. 入力された選択信号の値に基づき、前記第１及び第２の入力端子に供給する電圧の組み合わせを切り替える選択回路を有する、ことを特徴とする請求項１６記載の増幅器。
23. 第１乃至第｛２×（ｍ−１）｝（ただし、ｍは２以上の所定の正整数）の入力端子と、
    出力端子と、
    第１乃至第ｍの差動対と、
    を備え、
    前記第１の差動対の入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続され、
    前記第２の差動対の入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続され、
    前記第ｉ（ただし、ｉは２以上ｍ以下の整数）の差動対の入力対は、第｛２×（ｉ−１）−１｝と第｛２×（ｉ−１）｝の入力端子にそれぞれ接続され、
    前記第１乃至第ｍの差動対に電流をそれぞれ供給する第１乃至第ｍの電流源と、
    前記第１乃至第ｍの差動対の出力対の一方の共通接続点と、前記第１乃至第ｍの差動対の出力対の他方の共通接続点とに接続されている負荷回路と、
    を有し、
    前記第１乃至第ｍの差動対の出力対の一方が共通接続され、
    前記第１乃至第ｍの差動対の出力対の一方の共通接続点に入力端が接続され、前記出力端子に出力対が接続されている増幅段を有する、ことを特徴とする差動増幅器。
24. 第１乃至第４の入力端子と、
    出力端子と、
    第１乃至第３の差動対と、
    を備え、
    前記第１の差動対の入力対の一方が前記第１の入力端子に接続され他方が前記出力端子に接続され、
    前記第２の差動対の入力対の一方が前記第１の入力端子に接続され他方が前記第２の入力端子に接続され、
    前記第３の差動対の入力対は、前記第３及び第４の入力端子にそれぞれ接続され、
    前記第１乃至第３の差動対に電流をそれぞれ供給する第１乃至第３の電流源と、
    前記第１乃至第３の差動対の出力対の一方の共通接続点と、前記第１乃至第３の差動対の出力対の他方の共通接続点とに接続されている負荷回路と、
    を有し、
    前記第１乃至第３の差動対の出力対の一方が共通接続され、
    前記第１乃至第３の差動対の出力対の一方の共通接続点に入力端が接続され、前記出力端子に出力端が接続されている増幅段を有する、ことを特徴とする差動増幅器。
25. 前記第１乃至第ｍの差動対の出力対の他方が共通接続され、
    前記負荷回路が、前記第１乃至第ｍの差動対の出力対の一方の共通接続点と、前記第１乃至第ｍの差動対の出力対の他方の共通接続点に接続されている負荷素子対を有する、ことを特徴とする請求項２３記載の差動増幅器。
26. 前記負荷回路が、カレントミラー回路よりなる、ことを特徴とする請求項１、１２、２３、２４のいずれか一に記載の差動増幅器。
27. 前記第１の負荷回路及び／又は前記第２の負荷回路が、カレントミラー回路よりなる、ことを特徴とする請求項１２記載の差動増幅器。
28. 少なくとも一の差動対を備え、前記一の差動対の入力対の一方が入力端子に接続され、他方が出力端子に帰還接続されてなる差動増幅器において、
    前記入力端子とは別の入力端子が設けられ、
    出力対が前記一の差動対の出力対と共通接続され、入力対の一方が前記入力端子に接続され、他方が前記別の入力端子に接続されてなる他の差動対をさらに含む、ことを特徴とする差動増幅器。
29. 互いに極性の異なる第１及び第２の差動対を備え、前記第１及び第２の差動対のそれぞれの入力対の一方が一の入力端子に共通接続され、それぞれの入力対の他方が出力端子に共通に帰還接続されてなる差動増幅器において、
    前記一の入力端子とは別の入力端子が設けられ、
    出力対が前記第１の差動対の出力対と共通接続され、入力対の一方が前記入力端子に接続され、他方が前記別の入力端子に接続され、前記第１の差動対と同一の極性の第３の差動対と、
    出力対が前記第２の差動対の出力対と共通接続され、入力対の一方が前記入力端子に接続され、他方が前記別の入力端子に接続され、前記第２の差動対と同一の極性の第４の差動対と、
    を備えている、ことを特徴とする差動増幅器。
30. 前記一の差動対の入力対の非反転入力側が前記入力端子に接続され、反転入力側が前記出力端子に帰還接続されている、ことを特徴とする請求項２８記載の差動増幅器。
31. 前記第１及び第２の差動対の入力対のそれぞれの非反転入力側が前記入力端子に接続され、前記第１及び第２の差動対の入力対のそれぞれの反転入力側が前記出力端子に帰還接続されている、ことを特徴とする請求項２９記載の差動増幅器。
32. 一の差動入力対を有する第１の差動段と、増幅段とを備え、
    前記一の差動入力対の一方が入力端子に接続され、他方が出力端子に帰還接続され、
    前記第１の差動段の出力端と前記出力端子間に前記増幅段が接続されてなる差動増幅器において、
    前記入力端子とは別の入力端子が設けられ、
    差動入力対の一方が前記入力端子に接続され、他方が前記別の入力端子に接続され、出力端子が前記第１の差動段の出力端と共通接続されてなる第２の差動段をさらに備えている、ことを特徴とする差動増幅器。
33. 前記一の差動入力対の非反転入力側が前記入力端子に接続され、反転入力側が前記出力端子に帰還接続されている、ことを特徴とする請求項３２記載の差動増幅器。
34. 複数の電圧レベルを生成する階調電圧発生回路と、
    入力データに基づいて前記複数の電圧レベルの中から選択された少なくとも２つの電圧を出力するデコーダと、
    前記デコーダから出力された２つの電圧を入力し、前記入力データに対応した電圧を出力端子より出力するバッファ回路と、
    を備え、
    前記バッファ回路は、請求項１乃至１５、２３乃至３３のいずれか一に記載の前記差動増幅器、又は、請求項１６乃至２２のいずれか一に記載の前記増幅器よりなる、ことを特徴とする、表示装置用のデータドライバ。
35. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項３４記載の前記表示装置用のデータドライバよりなる、ことを特徴とする表示装置。
36. 前記階調電圧発生回路は、４×ｓ個（ただし、ｓは所定の正整数）の階調電圧に対して、（４×ｋ−２）番目と（４×ｋ−１）番目（ただし、ｋは１からｓまでの整数）の２×ｓ個の階調電圧を出力する、ことを特徴とする請求項３４記載の表示装置用のデータドライバ。
37. 前記デコーダが、ｎビットの入力データ信号（ただし、ｎは２以上の正整数）のうち、上位（ｎ−２）ビットの入力データ信号により、前記階調電圧発生回路から出力される２×ｓ個の階調電圧の中から、（４×ｊ−２）番目と（４×ｊ−１）番目（ただし、ｊは１からｓまでの整数の１つ）の２つの階調電圧を選択する第１の選択部と、
    前記入力データ信号の下位２ビットにより、前記第１の選択部で選択された前記２つ階調電圧から、前記バッファ回路の第１及び第２の端子に入力する電圧を選択する第２の選択部と、
    を備えている、ことを特徴とする請求項３６記載の表示装置用のデータドライバ。

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