JP2005129892A - 撮像装置及びその製造方法、放射線撮像装置、放射線撮像システム - Google Patents

Abstract

【課題】 信号配線、ゲート配線の寄生容量を低下し、放射線撮像装置の感度の向上、ノイズの低下を図る。
【解決手段】 基板上に、入射する電磁波を電気信号に変換する半導体変換素子と、半導体変換素子に接続された薄膜トランジスタとが対となる画素が２次元状に複数個配列されるとともに、基板上に、一方向に配列された複数の画素の薄膜トランジスタのゲート電極が共通接続されるゲート配線と、一方向と異なる方向に配列された複数の画素の薄膜トランジスタのソース電極又はドレイン電極が共通接続される信号配線とを備え、薄膜トランジスタ、ゲート配線２０１、信号配線上には、少なくとも同時に形成された保護層２０６が配置されており、少なくとも半導体変換素子が形成される領域の一部又は全部で、保護層２０６が除去されている。
【選択図】 図２

Description

本発明は、薄膜トランジスタ（ＴＦＴ）及び半導体変換素子を有する撮像装置及びその製造方法、放射線撮像装置、放射線撮像システムに関するものである。

近年、絶縁基板上にＴＦＴを作りこむＴＦＴマトリックスパネルの大判化や駆動速度の高速化が急速に進められている。ＴＦＴ（薄膜トランジスタ）を用いた液晶パネルの製造技術は、Ｘ線等の放射線を電気信号に変換する半導体変換素子を有するエリアセンサー（例えば、放射線撮像装置）へと利用されている。かかる半導体変換素子としては、例えば、表面にＸ線等の放射線から可視光等の光へ波長変換する波長変換層（例えば蛍光体層）を配置し、この光を光電変換するものや、放射線を直接光電変換する半導体変換材料を用いるものなどがある。

このような半導体変換素子と、半導体変換素子からの電気信号を読み出すためのＴＦＴとを２次元状に配置し放射線照射量を読み取る基板では、各画素に照射された放射線もしくは放射線から変換された光の光量をより多く検知することで、感度の高い放射線撮像装置を提供することが可能である。そのためには、ＴＦＴの性能を維持しながら、スペース全体を有効利用し変換素子を配置する必要がある。

このため、従来ではＴＦＴアレーを形成した後、このＴＦＴアレー上に変換素子を積層して、ＴＦＴによる開口率の損失を防ぎ感度を向上する提案がなされている。一例として、特許文献１の明細書には、ＴＦＴの上部に変換素子を配置することが記載されている。本従来例の模式的断面図を図２０に示す。図２０は画素が２つ横に並んだ構成になっている。１つの画素は、左下部のＴＦＴ５と、右下部の容量部６と、その上部に配置された変換素子で構成されている。ＴＦＴ５上を絶縁層９８で覆い不必要な領域は除去しており、その上部に変換素子を配置することで、大きく開口率を向上している。
米国特許第5498880号

しかしながら、感度向上には信号量の増加、即ち、開口率の向上と同時にノイズ量の低減を達成することが求められる。言い換えれば、信号成分が向上しても、ノイズ成分が増加すると、Ｓ／Ｎは上がらず実際の感度向上とはいえない。

図２１は、特許文献１に示された例の平面構成を表した簡易等価回路図である。

電荷収集用の電極３ｎはゲート配線１１や信号配線１３上には配置していない。図２０より絶縁膜９８は電極３ｎの内側に形成されていることから、絶縁膜９８はゲート配線や信号配線上には形成されていないことが分かる。

放射線撮像装置では、信号配線やゲート配線にかかる容量が大きくなると、取り込む画像のノイズが大きくなってしまう。そこで、両配線にかかる寄生容量を小さくすることが重要になる。先述の特許文献１の例では、ゲート配線や信号配線に絶縁層９８を覆っておらず、ノイズ成分に関わる信号配線の寄生容量に対しての対応が考慮されていない。この結果、開口率の向上からなる信号成分の向上は認められるものの、ノイズに対しては考慮されておらず、Ｓ／Ｎとして考えられる感度は十分でないと推定される。

本発明の撮像装置は、基板上に、入射する電磁波を電気信号に変換する半導体変換素子と、前記半導体変換素子に接続された薄膜トランジスタとが対となる画素が２次元状に複数個配列されるとともに、
前記基板上に、一方向に配列された複数の画素の薄膜トランジスタのゲート電極が共通接続されるゲート配線と、該一方向と異なる方向に配列された複数の画素の薄膜トランジスタのソース電極又はドレイン電極が共通接続される信号配線とを備え、
前記薄膜トランジスタ、前記ゲート配線、前記信号配線上には、少なくとも同時に形成された保護層が配置されており、
少なくとも前記半導体変換素子が形成される領域の一部又は全部で、前記保護層の一部又は全部が除去されていることを特徴とする。

本発明の放射線撮像装置は、上記本発明の撮像装置を有し、該撮像装置の前記半導体変換素子は光電変換素子、前記電磁波は放射線であって、該光電変換素子上に放射線を該光電変換素子で光電変換可能な波長領域の光に変換する波長変換層を有することを特徴とする。

また本発明の放射線撮像装置は、上記本発明の撮像装置の前記半導体変換素子が、放射線を直接光電変換する素子であって、前記電磁波は放射線であることを特徴とする。

本発明の撮像装置の製造方法は、基板上に、入射する電磁波を電気信号に変換する半導体変換素子と、前記半導体変換素子に接続された薄膜トランジスタとが対となる画素が２次元状に複数個配列されるとともに、
前記基板上に、一方向に配列された複数の画素の薄膜トランジスタのゲート電極が共通接続されるゲート配線と、該一方向と異なる方向に配列された複数の画素の薄膜トランジスタのソース電極又はドレイン電極が共通接続される信号配線とを備えた撮像装置の製造方法において、
前記基板上に、前記薄膜トランジスタのゲート電極及びゲート配線用の導電層を形成する工程と、
前記導電層をパターニングすることにより、前記薄膜トランジスタのゲート電極及びゲート配線を形成する工程と、
前記基板の上方に、絶縁層、半導体層を形成した後、前記薄膜トランジスタのソース電極、ドレイン電極及び信号配線用の導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記薄膜トランジスタのソース電極、ドレイン電極及び信号配線を形成する工程と、
前記基板の上方に、前記薄膜トランジスタ、ゲート配線、信号配線の上部に配置する保護層を形成する工程と、
前記保護層を、少なくとも前記半導体変換素子が形成される領域の一部又は全部で、前記保護層が除去されるようにパターニングする工程と、
前記保護層の除去領域と前記保護層上の一部、又は前記保護層の除去領域に前記半導体変換素子を形成する工程と、
を備えたことを特徴とする。

また本発明の放射線撮像システムは、本発明の放射線撮像装置と、
前記放射線撮像装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を記録するための記録手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と、
前記放射線を発生させるための放射線源とを具備することを特徴とする。

本発明は、半導体変換素子とＴＦＴが層間絶縁膜を介して電気的に接続された構成において、層間絶縁膜等の保護層でＴＦＴと、信号配線、ゲート配線を覆うことで各配線にかかる寄生容量を低減し、ノイズを低減し、Ｓ／Ｎで考えられる感度を向上させるものである。

また保護層は信号配線、ゲート配線にかかる容量を小さくするために一定の厚み（例えば、２０００Å）以上であることが望ましいが、厚膜では応力によりガラスが反り、製造装置で搬送できなくなる。そこで、前述のように、絶縁層として不必要な領域である半導体変換素子の領域の少なくとも一部を除去することで、保護層の膜厚を厚くすることが可能で、信号配線、ゲート配線にかかる容量を小さくすることが達成できる。特に、保護層の膜厚を非常に厚くすることで、信号配線、ゲート配線直上に半導体変換素子を配置しても半導体変換素子と信号配線、ゲート配線間で形成する容量を小さく抑えることが可能である。

本願において、電磁波は可視光，赤外光等の光から、Ｘ線，α線，β線，γ線等の放射線までの波長領域のものをいうものとする。

本発明によれば、半導体変換素子の開口率を向上しながら、信号配線、ゲート配線の寄生容量を低下し、放射線撮像装置の感度の向上、ノイズの低下を達成することができる。

また、膜の応力緩和により基板の反りを防ぎ、安定した生産を達成することもできる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。以下の実施形態は放射線撮像装置を構成した場合について説明するが、本発明の撮像装置は放射線を電気信号に変換する放射線撮像装置に限定されず、可視光，赤外光等の光を電気信号に変換する撮像装置にも適用することができる。

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。

図１〜図７は、本発明に関わる第１の実施形態の、一画素の平面図と断面図を表したものである。図１は本発明の第１の実施形態に関わる画素の平面図である。図２は図１中のＢ−Ｂ'線に沿った断面図で、応力緩和のために保護層とゲート絶縁層を除去した場合の、ＭＩＳ型半導体変換素子を用いた例である。図３は図１中のＢ−Ｂ'線に沿った断面図で、応力緩和のために保護層のみを除去した場合の、ＭＩＳ型半導体変換素子を用いた例である。図４は図１中のＢ−Ｂ'線に沿った断面図で、応力緩和のために保護層のみを除去した場合の、ＰＩＮ型半導体変換素子を用いた例である。図５は図１中のＣ−Ｃ’線に沿った断面図、図６は図１中のＤ−Ｄ’線に沿った断面図、図７は図１中のＥ−Ｅ’線に沿った断面図である。

図１は、本発明の第１の実施形態に係る放射線撮像装置において、電磁波を電気信号に変換する半導体変換素子と（薄膜トランジスタ）ＴＦＴとが対となる画素の平面構成を示すレイアウト図である。

本実施形態の半導体変換素子は可視光，赤外光等の光、Ｘ線，α線，β線，γ線等の放射線を含む電磁波を電気信号に変換する半導体素子であり、Ｘ線等の放射線を直接変換しない、例えば可視光等の光を電気信号に変換する光電変換素子を用いる場合には、その上部に、放射線を可視光等の光電変換素子で光電変換可能な光に変換する波長変換層としての蛍光体層を配置する。

薄膜トランジスタ（ＴＦＴ）は、ソース電極１０４，ドレイン電極１０３，ゲート電極１０５の３つの電極を備えている。蓄積された電荷を読み取り処理をする信号処理回路部に接続される信号配線１０６は、ＴＦＴのソース電極と接続されている。また、ＴＦＴのＯＮ／ＯＦＦを制御するゲートドライバー回路部と接続されているゲート配線１０１は、ＴＦＴのゲート電極１０５に接続されている。図８に示すように、画素は２次元状に配置され、信号配線１０６は列方向に配列された画素のＴＦＴのソース電極に共通接続され、ゲート配線１０１は行方向に配列された画素のＴＦＴのゲート電極に共通接続される。ゲート配線１０１はゲート電極１０５と同一層で同時にパターン形成される。また、信号配線１０６はＴＦＴのソース電極１０４と同一層で同時にパターン形成される。図１において、１１０は半導体変換素子の下電極（図２の第３の電極層２０７に対応する）、１１１は半導体変換素子の光受光部（図２の第２の高抵抗半導体層２０９に対応する）である。１０７はバイアス配線（図２の第４の電極層２１２に対応する）で、バイアス配線１０７は光電変換素子にバイアス電圧を印加する。１０２はスルーホールである。

光電変換素子としては金属層（下部電極層）、絶縁膜、高抵抗半導体層、オーミックコンタクト層、透明電極層（上部電極層；透明電極層が無い場合にはオーミックコンタクト層が電極層を兼ねる）からなるＭＩＳ型半導体変換素子を用いることができる。この光電変換素子を構成する２つの電極の内、下部電極層はＴＦＴのドレイン電極と、上部電極層は光電変換素子に電圧を印加するバイアス配線と接続されている。光電変換素子は、ｎ型半導体層、高抵抗半導体層、ｐ型半導体層からなるＰＩＮ型半導体変換素子でもよい。図では光電変換素子は、信号配線やゲート配線の上部には配置していないが、保護層の誘電率が低く膜厚が厚い場合など、容量を増加させない場合は信号配線やゲート配線上に配置しても構わない。またＴＦＴについても同様で、ＴＦＴの動作特性に影響が無ければ、ＴＦＴを覆うように配置しても構わない。かかる光電変換素子の上に蛍光体層等の波長変換層、例えばＸ線を可視光に変換するＧｄ₂Ｏ₂Ｓ、ＣｓＩ等の蛍光体層を配置する。

直接変換型の半導体変換素子としては、アモルファスセレンやヨウ化鉛のような放射線を直接光電変換する直接変換素子を用いることができる。このような直接変換素子の場合は上部に蛍光体層を配置する必要はない。

本図はボトムゲート型のＴＦＴなので、ＴＦＴのオーミックコンタクト層と高抵抗半導体層はパターニングされ、ゲート絶縁層のみ残っているため、ゲート配線上と信号配線下にはＴＦＴのゲート絶縁層が全面に残っている。トップゲート型のＴＦＴの場合、ゲート配線と信号配線が逆になる場合がある。

また、ＴＦＴ上部を覆う保護層は、信号配線とゲート配線の上部を全て覆い、かつ、スルーホール部と半導体変換素子の内側を除去している。１０８は保護層のエッチング除去領域を示している。

これにより、ＴＦＴを保護層で覆うだけでなく、信号配線、ゲート配線も覆うことができ、各配線の寄生容量を緩和し、ノイズの少ない放射線撮像装置を提供することができる。

また、不必要な保護層を除去することは、膜応力により基板が反り、製造プロセスにおいて基板の搬送トラブルを起こすことや吸着エラーを起こすことを防止する効果ももっている。

図では、保護層の除去部は全て半導体変換素子の内側であるが、ＴＦＴ、信号配線、ゲート配線を覆い、機能的に問題がなければ半導体変換素子の外側にはみ出しても良い。

図２は、図１におけるＢ−Ｂ’断面図である。左部が半導体変換素子、右部がＴＦＴを示している。

左部の半導体変換素子は、第３の電極層２０７、第３の絶縁層２０８、第２の高抵抗半導体層２０９、オーミックコンタクト層である第２のｎ型半導体層２１０、透明電極層２１１からなるＭＩＳ型半導体変換素子で、可視光等の光を光電変換することが可能である。オーミックコンタクト層２１０の上部には、例えばＩＴＯなどからなる透明電極層（第５の電極層）２１１を配置しているが、オーミックコンタクト層の抵抗が低い場合、オーミックコンタクト層が電極層を兼ねることが可能である。２１１はバイアス配線層である。ここでは、バイアス配線層２１２上をＩＴＯ２１１が覆っているが、ＩＴＯ２１１はバイアス配線層２１２の下に配置してもよい（後述する実施形態でも同様である）。第３の電極層２０７は下部電極層となり、少なくとも一部の第２の絶縁層（保護層）上と、第２の絶縁層（保護層）が除去された領域（半導体変換素子が形成された領域内）上にまたがって配置されている。第３の電極層２０７の端部は第２の絶縁層（保護層）上に配置されている。

半導体変換素子部の膜厚が大きくなり、膜の応力により基板が反ることを防止することを目的とし、半導体変換素子の、第３の電極層２０７下の第２の絶縁層２０６からなる保護層を除去している。このとき、同時に第１の絶縁層２０２からなるＴＦＴのゲート絶縁層も除去することで、更なる応力緩和を行っている。

右部の薄膜トランジスタ（ＴＦＴ）は、ゲート電極となる第１の電極層２０１、ゲート絶縁層となる第１の絶縁層２０２、アモルファスシリコンやポリシリコン等の第１の高抵抗半導体層２０３、オーミックコンタクト層である第１のｎ型半導体層２０４、ソース電極，ドレイン電極となる第２の電極層２０５からなる。

第１の絶縁層２０２と第２の絶縁層２０６は、ＳｉＮｘ膜やＳｉＯＮ膜でも良いが、例えばＳｉＯ₂膜で形成すると、誘電率が少なく信号配線、ゲート配線にかかる寄生容量を小さくすることが可能である。また、第２の絶縁層２０６は厚く堆積することで寄生容量を小さくすることが可能であるため、例えば、２０００Å以上の膜厚が堆積できると良い。

第１の絶縁層２０２と第２の絶縁層２０６をＳｉＯ₂膜で形成した場合、除去を行うエッチングプロセスは、希フッ酸やバッファードフッ酸を使用したウェットエッチングプロセスを使うと良い。この時、例えばスルーホール部は希フッ酸やバッファードフッ酸でエッチング除去されないＭｏやＣｒのような金属層を少なくとも表面に形成しエッチングストッパー層として使用すると良い。また、第１の絶縁層２０２、第２の絶縁層２０６を同時に除去する場合、除去する箇所のガラス表面に、例えばＭｏやＣｒのような金属層、これらの金属層の多層膜、もしくはこれらの金属層を主成分とした合金の、第１の電極層からなるゲート電極と同時に形成した電極層を配置し、希フッ酸やバッファードフッ酸でエッチングする際のエッチングストッパー層として使用すると良い。

図３も同様に、図１におけるＢ−Ｂ’の断面図で図２とは異なる例を示したものである。第２の絶縁層２０６からなる保護層の応力が強く問題となる場合、第２の絶縁層２０６のみをエッチングすることでも解決することができる。この時、例えば第２の絶縁層２０６にＳｉＮｘを使い、第１の絶縁層２０２からなるゲート絶縁層の少なくとも表面に任意の厚みを持ったＳｉＯ₂膜，ＳｉＯＮ膜を用いると、第２の絶縁層２０６を例えばドライエッチングプロセスを用いてエッチングすることで、選択比を大きくすることができ第２の絶縁層２０６のみエッチングすることが可能になる。また、第２の絶縁層２０６を除去する箇所の第１の絶縁層２０２表面に、第２の電極層２０５を形成する際、同時に電極層を形成すると、この金属層がエッチングストッパー層となり良い。この場合、第２の電極層には、例えばＴｉ，Ｔａ，Ｍｏ，Ｃｒ，Ａｌ，ＡｌＮｄ膜のようなドライエッチングプロセスで選択比の取りやすい材料（金属）を使うと良い。また、第２の電極層は、これらの材料層の多層膜、もしくはこれらの材料層を主成分とした合金である。

この場合、図２の構成と比較すると膜の応力は多少大きくなるが、半導体変換素子の段差乗り越え高さが小さくなることにより、簡単に半導体変換素子を作ることが可能になる。

図４も同様に、図１におけるＢ−Ｂ’の断面図で、左部の半導体変換素子は、第２のｎ型半導体層２１５、第２の高抵抗半導体層２１６、ｐ型半導体層２１７を含むＰＩＮ型半導体変換素子の断面図である。

ＰＩＮ型半導体変換素子の場合も同様で、ｐ型半導体層やｎ型半導体層の抵抗が低い場合、電極層を兼ねることが可能である。

図５は、図１のＣ−Ｃ’方向の断面図で、図２の断面図に対応した例を示したものである。半導体変換素子の下部電極は、第１の絶縁層２０２，第２の絶縁層２０６を乗り上げる形で配置されている。ゲート配線は寄生容量を下げることを目的とし、第１の絶縁層２０２，第２の絶縁層２０６，第３の絶縁層２０８，第４の絶縁層２１３で覆われている
。

図６は、図１のＤ−Ｄ’方向の断面図で、図２の断面図に対応した例を示したものである。第３の電極層２０７からなる半導体変換素子の下部電極層は、第１の絶縁層２０２，第２の絶縁層２０６を乗り上げる形で配置されている。これにより、第２の電極層２０５からなる信号配線と、半導体変換素子の下部電極２０７，第２のｎ型半導体層２１０もしくは第５の電極層２１１との間で形成される寄生容量を下げることができる。

図７は、図１のＥ−Ｅ’方向の断面図で、図２の断面図に対応した例を示したもので、第４の電極層２１２からなるバイアス配線が第１の電極層２０１からなるゲート配線と交差する箇所の断面図である。ゲート配線の容量を小さくするために、ゲート配線２０１上に第１、第２、第３の絶縁膜２０２、２０６、２０８を形成している。更にその上に半導体層２０９を形成しているのは、ゲート配線に半導体層の空乏化バイアスを印加したときに、ゲート配線にかかる容量が低減できるよう配置している。第２の電極２０５からなる信号配線は、ゲート配線との間に第１の絶縁層２０２のみ配置しているが、周囲に配置した電極と容量結合しないよう、第２、第３、第４の絶縁層２０６、２０８、２１３で保護する構成をとっている。

図８は、本発明の放射線撮像装置の、基板と周囲に配置した回路を含む簡易的な等価回路図である。センサ基板内の信号配線３１４は上部に配置された信号処理回路３１５に接続されており、ゲート配線３１３は左部に配置されたゲートドライバー回路部３１７と接続されている。また、バイアス配線３１０は、全て一つに束ねられ上部に配置された共通電極バイアス制御回路部３１６により制御している。

ゲートドライバー回路部３１７を制御することで、ゲート配線３１３を通じてゲート電極の電圧を制御しＴＦＴのＯＮ／ＯＦＦをコントロールしている。

また、信号処理回路部３１５では、半導体変換素子で光電変換された電荷を、ゲートドライバー回路部を制御しＴＦＴを動作させ、信号配線を通じて読み取ることで画像化している。

共通電極バイアス制御回路部３１６では、半導体変換素子に印加する電圧を制御し、半導体変換素子内の特に高抵抗半導体層に電圧を与える際、例えば空乏化バイアスや蓄積バイアスを選択することや、与える電圧の強さを変化させ電界強度をコントロールすることができる。特に、ＭＩＳ型半導体変換素子を用いる場合、電荷読み出し後、絶縁膜と高抵抗半導体層の界面に蓄積されたホールもしくはエレクトロンを除去するために電圧を制御する必要があり、この共通電極バイアス回路部３１６で行っている。

信号処理回路部３１５は上下に、ゲートドライバー回路部３１７は左右に、それぞれ２つずつ配置しても構わない。信号処理回路部を上下に配置する場合、信号配線は例えば中央で分割し、上半分の信号は上部の信号処理回路部で、下半分の信号は下部の信号処理回路部で制御しても構わない。ゲートドライバー回路部を左右に配置する場合、ゲート配線を中央で分割しても構わないし、接続したままでも構わない。

（第２の実施形態）
図９は、本発明の第２の実施形態に係る放射線撮像装置において、半導体変換素子とＴＦＴが対となる画素の平面構成を示すレイアウト図である。ＴＦＴを覆う保護層を、信号配線、ゲート配線の上部においても除去せず残している。第１の実施形態における図１と異なる点は、保護層、もしくは保護層及びＴＦＴのゲート絶縁層の除去エリアより大きい領域で、除去の際露出する形のエッチングストッパー層１０９を設けている点である。

図１０は、図９におけるＦ−Ｆ’断面図である。左部が半導体変換素子、右部がＴＦＴを示している。左部の半導体変換素子は第３の電極層２０７、第３の絶縁層２０８、第２の高抵抗半導体層２０９、オーミックコンタクト層である第２のｎ型半導体層２１０からなるＭＩＳ型半導体変換素子で、可視光を光電変換することが可能である。図２と同様に、半導体変換素子の、第３の電極層２０７下の、第２の絶縁層２０６からなる保護層を除去している。このとき、同時に第１の絶縁層２０２からなるＴＦＴのゲート絶縁層も除去することで、更に応力緩和も行うことができる。

第１の絶縁層２０２と第２の絶縁層２０６は、ＳｉＯ₂膜で形成すると、誘電率が少なく信号配線、ゲート配線にかかる寄生容量を小さくすることが可能である。第１の絶縁層と第２の絶縁層をＳｉＯ₂膜で形成した場合、除去を行うエッチングプロセスは、希フッ酸やバッファードフッ酸を使用したウェットエッチングプロセスを使うと良い。

第１の絶縁層２０２と第２の絶縁層２０６を同時に除去する場合、基板であるガラスが露出してもエッチングが更に進行してしまう。この結果、半導体変換素子に極度な段差が生じ、また、基板内でガラスのエッチング分布が大きく発生し、結果、各半導体素子にかかる容量の分布が発生し、画像上のアーチファクトとして見えてくる。そこで、除去する箇所のガラス表面に、例えばＭｏやＣｒのような金属層の、第１の電極層２０１からなるゲート電極と同時に形成した電極層２１５を配置し、希フッ酸やバッファードフッ酸でエッチングする際のエッチングストッパー層を設けると良い。

第２の絶縁層からなる保護層のみを除去する場合、保護層除去領域に第２の電極層からなるソース電極、ドレイン電極と同時に形成した電極層をエッチングストッパー層として配置しておくと良い。

以上の結果、各配線の寄生容量を緩和し、ノイズの少ない放射線撮像装置を提供することができる。また、膜応力により基板が反り、製造プロセスにおいて基板の搬送トラブルを起こすことや吸着エラーを起こすことも防止している。

（第３の実施形態）
図１１は、本発明の第３の実施形態に係る放射線撮像装置において、半導体変換素子とＴＦＴが対となる画素の平面構成を示すレイアウト図である。第１の実施形態における図１と異なる点は、信号配線１０６とゲート配線１０１の上部まで、半導体変換素子を積層する構成になっている点と、第５の絶縁層２１６が設けられている点である。

半導体変換素子を信号配線とゲート配線の上部に積層しているのは、半導体変換素子の開口率を大きくし、半導体変換素子の感度を高くすることができるからである。このとき、半導体変換素子と信号配線もしくはゲート配線の間の保護層の膜厚が薄いと、両者の間で容量が発生してしまう。これにより、センサ感度が上がっても、例えば信号配線容量の増加によりセンサのノイズが増加したり、ゲート配線容量の増加によりゲート配線の時定数を大きくしてしまう。しかし、保護層の膜厚を十分に厚くすると、膜の応力により基板が反り、搬送エラーを起こしてしまう。そこで、信号配線やゲート配線上の保護層の膜厚を十分に厚くすることで、信号配線やゲート配線の上部に半導体変換素子を配置しても半導体変換素子と信号配線、ゲート配線間での容量を小さく抑えることができ、半導体変換素子が配置される領域の一部もしくは全部にあたる保護層を除去することで、応力緩和を行い基板の反りを小さくし、搬送トラブルなどを起こさず基板を作成することが可能となる。

図１２は、図１１におけるＧ−Ｇ’断面図である。左部が半導体変換素子、右部がＴＦＴを示している。左部の半導体変換素子は第３の電極層２０７、第３の絶縁層２０８、第２の高抵抗半導体層２０９、オーミックコンタクト層である第２のｎ型半導体層２１０、第４の電極層２１２からなるＭＩＳ型半導体変換素子で、可視光を光電変換することが可能である。ＴＦＴ部を保護する絶縁膜は、第２の絶縁層２０６と第５の絶縁層２１６からなる２層構造になっている。図２と同様に、半導体変換素子の、第３の電極層２０７下の、第２の絶縁層２０６からなる保護層を除去している。このとき、第５の絶縁層２１６からなる保護層は除去せず残せずエッチング時にストップさせることで、その下に配置された第１の絶縁層２０２やガラス面を不安定にエッチングすることなく、また、絶対段差を不必要に大きくする必要も無くなり、安定した加工と同時に応力緩和を行うことができる。

第５の絶縁層２１６をＳｉＯ₂膜で、第２の絶縁層２０６をＳｉＮｘ膜で形成すると、ドライエッチングにより第２の絶縁層２０６のみエッチングを行い、第５の絶縁層２１６をエッチングせず残すことが可能である。その後、ＴＦＴ部のスルーホールの箇所のみ、例えばＷＥＴエッチングによりエッチング除去することで、半導体変換素子とＴＦＴを接続する穴を加工することができる。これにより、ＴＦＴのゲート絶縁層となる第１の絶縁層２０２には第２の絶縁層と同じＳｉＮｘ膜を使用しても、エッチングすることなく残すことが可能になる。これにより、絶対段差を不必要に大きくする必要も無くなり、安定した加工と同時に応力緩和を行うことができる。

図１３は、図１１におけるＨ−Ｈ’方向の断面図で、図１２に対応した例を示したものである。左部が半導体変換素子、右部が信号配線を示している。左部の半導体変換素子は第３の電極層２０７、第３の絶縁層２０８、第２の高抵抗半導体層２０９、オーミックコンタクト層である第２のｎ型半導体層２１０、第４の電極層２１２からなるＭＩＳ型半導体変換素子で、可視光を光電変換することが可能である。信号配線を保護する絶縁膜は、第２の絶縁層２０６と第５の絶縁層２１６からなる２層構造になっている。図１２と同様に、半導体変換素子の、第３の電極層２０７下の、第２の絶縁層２０６からなる保護層を除去している。このとき、第５の絶縁層からなる保護層は除去せず残せずエッチング時にストップさせることで、その下に配置された第１の絶縁層２０２やガラス面を不安定にエッチングすることなく、また、絶対段差を不必要に大きくする必要も無くなり、安定した加工と同時に応力緩和を行うことができる。

図１４は、図１１におけるＧ−Ｇ’の断面図である。左部が半導体変換素子、右部がＴＦＴを示している。左部の半導体変換素子は第３の電極層２０７、第３の絶縁層２０８、第２の高抵抗半導体層２０９、オーミックコンタクト層である第２のｎ型半導体層２１０、第４の電極層２１２からなるＭＩＳ型半導体変換素子で、可視光を光電変換することが可能である。ＴＦＴ部を保護する絶縁膜は、第２の絶縁層２０６と第５の絶縁層２１６からなる２層構造になっている。図１２と異なる点は、半導体変換素子の、第３の電極層２０７下の、第２，第５の絶縁層２０６，２１６からなる保護層双方を除去している点である。このとき、膜厚の厚い第２の絶縁層２０６に誘電率が低いＳｉＯ₂膜を用いることで、上部に形成する半導体変換素子の下部電極と信号配線との間で発生する寄生容量を小さくし、膜厚の薄い第５の絶縁層２１６にＳｉＮｘ膜を用いることで、ＴＦＴの動作特性はＴＦＴの直上部に配置されているＳｉＮｘ膜での特性を示し、所望の容量設計，ＴＦＴ動作特性を得ることが可能になる。

保護膜双方をエッチング除去することで基板の応力を緩和しており、更に第２，第５の絶縁層の膜厚を上げることが可能になり、寄生容量の低減を達成できる。

図１５は、本発明の第３の実施形態に係る放射線撮像装置において、半導体変換素子とＴＦＴが対となる画素の図１１とは異なる平面構成を示すレイアウト図である。図１１と異なる点は、ゲート配線、信号配線に加え、ＴＦＴの上部にも半導体変換層を積層する構成にしている点である。図１５において、１１０は半導体変換素子の下電極（図１６の第３の電極層２０７に対応する）、１１１は半導体変換素子の光受光部（図１６の第２の高抵抗半導体層２０９に対応する）である。
半導体変換素子をゲート配線、信号配線とＴＦＴの上部に積層しているのは、半導体変換素子の開口率を大きくし、半導体変換素子の感度を高くすることができるからである。このとき、半導体変換素子と、ＴＦＴとの間の保護層の膜厚が薄いと、両者の間で容量が発生してしまう。これにより、半導体変換素子に蓄積された電荷によりＴＦＴにバックチャネル効果が発生し、ＴＦＴのＯＦＦ電流や閾値電圧が不安定になってしまう。しかし、保護層の膜厚を十分に厚くし、半導体変換素子とＴＦＴの間に発生する容量を低減すると、膜の応力により基板が反り、搬送エラーを起こしてしまう。そこで、ＴＦＴ上の保護層の膜厚を十分に厚くしＴＦＴの上部に半導体変換素子を配置しても半導体変換素子とＴＦＴとの間の容量を小さく抑え、かつ、半導体変換素子が配置される領域の一部もしくは全部にあたるＴＦＴ保護層とゲート絶縁層を除去することで、応力緩和を行い基板の反りを小さくし、搬送トラブルなどを起こさず基板を作成することが可能となる。

図１６は、図１５におけるＧ−Ｇ’の断面図である。左部が半導体変換素子、右部がＴＦＴを示している。左部の半導体変換素子は第３の電極層２０７、第３の絶縁層２０８、第２の高抵抗半導体層２０９、オーミックコンタクト層である第２のｎ型半導体層２１０、第４の電極層２１２からなるＭＩＳ型半導体変換素子で、可視光を光電変換することが可能である。図１２と異なるのは、ＴＦＴの上部に半導体変換素子を配置している点である。このとき、膜厚の厚い第２の絶縁層に誘電率が低いＳｉＯ₂膜を用いることで、上部に形成する半導体変換素子の下部電極と信号配線との間で発生する寄生容量を小さくすることができる。保護層双方をエッチング除去することで基板の応力を緩和しており、更に第２の絶縁層の膜厚を上げることが可能になり、寄生容量の低減を達成できる。

図１７は、本発明の第３の実施形態に係る放射線撮像装置において、半導体変換素子とＴＦＴが対となる画素の図１１，図１５とは異なる平面構成を示すレイアウト図である。異なるところは、半導体変換素子下電極と半導体光受光部とが重なる半導体変換素子部全ての領域で、ＴＦＴ保護層とゲート絶縁層を除去し応力緩和を行っている点である。これにより基板の反りを小さくし、搬送トラブルなどを起こさず基板を作成することが可能となる。半導体変換素子部全てを除去しているために、半導体変換素子内で段差をなく、安定した膜カバレッジの半導体変換素子を提供することができる。

以上の結果、各配線の寄生容量を緩和し、ノイズの少ない放射線撮像装置を提供することができる。また、膜応力により基板が反り、製造プロセスにおいて基板の搬送トラブルを起こすことや吸着エラーを起こすことも防止している。

図１７（ａ）、図１７（ｂ）は本発明による放射線（Ｘ線）撮像装置の実装例の模式的構成図及び模式的断面図である。

光電変換素子とＴＦＴはセンサ基板６０１１内に複数個形成され、シフトレジスタＳＲ１と検出用集積回路ＩＣが実装されたフレキシブル回路基板６０１０が接続されている。フレキシブル回路基板６０１０の逆側は回路基板ＰＣＢ１、ＰＣＢ２に接続されている。前記センサ基板６０１１の複数枚が基台６０１２の上に接着され大型の光電変換装置を構成する基台６０１２の下には処理回路６０１８内のメモリ６０１４をＸ線から保護するため鉛板６０１３が実装されている。センサ基板６０１１上にはＸ線を可視光に変換するためのシンチレーター（蛍光体層）６０３０たとえばＣｓＩが、蒸着されている。図１７（ｂ）に示されるように全体をカーボンファイバー製のケース６０２０に収納している。

図１８は本発明によるＸ線検出装置のＸ線診断システムへの応用例を示したものである。

Ｘ線チューブ６０５０で発生したＸ線６０６０は患者あるいは被験者６０６１の胸部６０６２を透過し、シンチレーターを上部に実装した光電変換装置６０４０（シンチレーターを上部に実装した光電変換装置は放射線撮像装置を構成する）に入射する。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応してシンチレーターは発光し、これを光電変換して、電気的情報を得る。この情報はディジタルに変換され信号処理手段となるイメージプロセッサ６０７０により画像処理され制御室の表示手段となるディスプレイ６０８０で観察できる。

また、この情報は電話回線６０９０等の伝送処理手段により遠隔地へ転送でき、別の場所のドクタールームなど表示手段となるディスプレイ６０８１に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師が診断することも可能である。また記録手段となるフィルムプロセッサ６１００により記録媒体となるフィルム６１１０に記録することもできる。

本発明は医療用や非破壊検査用のＸ線等の放射線の検出装置に適用できる。また、可視光等の光を電気信号に変換する撮像装置、特に大面積な光電変換領域を有する撮像装置に適用できる。

本発明の第１の実施形態に関わる画素の平面図である。 図１中のＢ−Ｂ'線に沿った断面図で、応力緩和のために保護層とゲート絶縁層を除去した場合の、ＭＩＳ型半導体変換素子を用いた例である。 図１中のＢ−Ｂ'線に沿った断面図で、応力緩和のために保護層のみを除去した場合の、ＭＩＳ型半導体変換素子を用いた例である。 図１中のＢ−Ｂ'線に沿った断面図で、応力緩和のために保護層のみを除去した場合の、ＰＩＮ型半導体変換素子を用いた例である。 図１中のＣ−Ｃ’線に沿った断面図で、図２の断面図に対応した例を示した図である。 図１中のＤ−Ｄ’線に沿った断面図で、図２の断面図に対応した例を示した図である。 図１中のＥ−Ｅ’線に沿った断面図で、図２の断面図に対応した例を示した図である。 本発明の第１の実施形態に関わる放射線撮像装置の簡易等価回路と周辺回路のイメージ図である。 本発明の第２の実施形態に関わる画素の平面図である。 図９中のＦ−Ｆ'線に沿った断面図である。 本発明の第３の実施形態に関わる画素の平面図である。 図１１中のＧ−Ｇ'線に沿った断面図で、保護層の中でも第２の絶縁層は除去せず残し、応力緩和のために第３の絶縁層を除去した場合の、ＭＩＳ型半導体変換素子を用いた例である。 図１１中のＨ−Ｈ'線に沿った断面図で、保護層の中でも第２の絶縁層は除去せず残し、応力緩和のために第３の絶縁層を除去した場合の、ＭＩＳ型半導体変換素子を用いた例である。 図１１中のＧ−Ｇ'線に沿った断面図で、応力緩和のために第１の絶縁層と、第２，第３の絶縁層からなる保護層全てを除去した場合の、ＭＩＳ型半導体変換素子を用いた例である。 本発明の第３の実施形態に関わる画素の平面図で、図１１とは異なる平面図である。 図１５中のＧ−Ｇ'線に沿った断面図で、応力緩和のために保護層とゲート絶縁層を除去した場合の、ＭＩＳ型半導体変換素子を用いた例である。 本発明の第３の実施形態に関わる画素の平面図で、図１１，図１５とは異なる平面図である。 （ａ）、（ｂ）は本発明によるＸ線撮像装置の実装例の模式的構成図及び模式的断面図である。 本発明によるＸ線検出装置のＸ線診断システムへの応用例を示したものである。 従来例に関わる画素の断面図である。 従来例に関わるマトリックス状に配列された画素の平面構成と簡易等価回路を示した図である。

符号の説明

１０１ ゲート配線
１０２ スルーホール
１０３ ドレイン電極
１０４ ソース電極
１０５ ゲート電極
１０６ 信号配線
１０７ バイアス配線
１０８ エッチング除去領域
１０９ エッチングストッパー層
２０１ 第１の電極層
２０２ 第１の絶縁層
２０３ 第１の高抵抗半導体層
２０４ 第１のｎ型半導体層
２０５ 第２の電極層
２０６ 第２の絶縁層
２０７ 第３の電極層
２０８ 第３の絶縁層
２０９ 第２の高抵抗半導体層
２１０ 第２のｎ型半導体層
２１１ 第５の電極層
２１２ 第４の電極層
２１３ 第４の絶縁層
２１４ 蛍光体層
２１５ 第２のｎ型半導体層
２１６ 第２の高抵抗半導体層
２１７ ｐ型半導体層
３１０ バイアス配線
３１１ 変換素子（放射線−電気信号変換素子）
３１２ 薄膜トランジスタ（ＴＦＴ）
３１３ ゲート配線
３１４ 信号配線
３１５ 信号処理回路部
３１６ 共通電極ドライバー回路部
３１７ ゲートドライバー回路部

Claims (19)

1. 基板上に、入射する電磁波を電気信号に変換する半導体変換素子と、前記半導体変換素子に接続された薄膜トランジスタとが対となる画素が２次元状に複数個配列されるとともに、
   前記基板上に、一方向に配列された複数の画素の薄膜トランジスタのゲート電極が共通接続されるゲート配線と、該一方向と異なる方向に配列された複数の画素の薄膜トランジスタのソース電極又はドレイン電極が共通接続される信号配線とを備え、
   前記薄膜トランジスタ、前記ゲート配線、前記信号配線上には、少なくとも同時に形成された保護層が配置されており、
   少なくとも前記半導体変換素子が形成される領域の一部又は全部で、前記保護層が除去されていることを特徴とする撮像装置。
2. 前記半導体変換素子は、少なくとも下部電極層と上部電極層の２つの電極層を有しており、
   前記ソース電極もしくはドレイン電極の他方が、前記下部電極層と接続されており、
   前記下部電極層は、少なくとも一部の前記保護層上と、前記保護層が除去された領域上にまたがって配置されていることを特徴とする請求項１に記載の撮像装置。
3. 前記保護層下に前記薄膜トランジスタのゲート絶縁層と同時に形成された絶縁層を有し、前記絶縁層は、少なくとも前記半導体変換素子が形成される領域の一部又は全部で、前記保護層と同様に除去されていることを特徴とする請求項１又は２に記載の撮像装置。
4. 前記下部電極層は、パターニング後の端部が全て前記保護層上に配置されていることを特徴とする請求項２に記載の撮像装置。
5. 前記保護層が、ＳｉＯ₂膜、ＳｉＮｘ膜、ＳｉＯＮ膜のいずれかであることを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
6. 前記保護層が、ＳｉＯ₂膜、ＳｉＮｘ膜、ＳｉＯＮ膜のうちの複数種からなる多層構造を有することを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
7. 前記保護層が除去された領域で、前記保護層の下もしくは前記保護層の下に存在する薄膜トランジスタの絶縁層の下に、エッチングストッパー層を設けたことを特徴とする請求項１〜６のいずれか１項に記載の撮像装置。
8. 前記エッチングストッパー層が金属層であることを特徴とする請求項７記載の撮像装置。
9. 前記金属層が、Ｔｉ，Ｔａ，Ｍｏ，Ｃｒ，Ａｌ，ＡｌＮｄ膜、これらの金属層の多層膜、もしくはこれらの金属層を主成分とした合金であることを特徴とする請求項８記載の撮像装置。
10. 前記金属層が、前記薄膜トランジスタのゲート電極もしくはソース電極、ドレイン電極と同じ層であることを特徴とする請求項８又は９に記載の撮像装置。
11. 前記半導体変換素子が、絶縁層、高抵抗半導体層、オーミックコンタクト層と、上下に配置した電極層からなるＭＩＳ型半導体変換素子であることを特徴とする請求項１〜１０のいずれか１項に記載の撮像装置。
12. 前記半導体変換素子の高抵抗半導体層とオーミックコンタクト層が、前記薄膜トランジスタを構成する層とは異なる工程で形成されてなることを特徴とする請求項１１に記載の撮像装置。
13. 前記オーミックコンタクト層が、前記半導体変換素子の電極層の一方を兼ねることを特徴とする請求項１１又は１２に記載の撮像装置。
14. 前記半導体変換素子が、ｎ型半導体層、高抵抗半導体層、ｐ型半導体層と、上下に配置した電極層からなるＰＩＮ型半導体変換素子であることを特徴とする請求項１〜１０のいずれか１項に記載の撮像装置。
15. 前記半導体変換素子のｎ型半導体層、高抵抗半導体層、ｐ型半導体層全てが、前記薄膜トランジスタを構成する層とは異なる工程で形成されてなることを特徴とする請求項１４に記載の撮像装置。
16. 請求項１〜１５のいずれか１項に記載の撮像装置を有し、該撮像装置の前記半導体変換素子は光電変換素子、前記電磁波は放射線であって、該光電変換素子上に放射線を該光電変換素子で光電変換可能な波長領域の光に変換する波長変換層を有することを特徴とする放射線撮像装置。
17. 請求項１〜１５のいずれか１項に記載の撮像装置の前記半導体変換素子が、放射線を直接光電変換する素子であって、前記電磁波は放射線であることを特徴とする放射線撮像装置。
18. 基板上に、入射する電磁波を電気信号に変換する半導体変換素子と、前記半導体変換素子に接続された薄膜トランジスタとが対となる画素が２次元状に複数個配列されるとともに、
    前記基板上に、一方向に配列された複数の画素の薄膜トランジスタのゲート電極が共通接続されるゲート配線と、該一方向と異なる方向に配列された複数の画素の薄膜トランジスタのソース電極又はドレイン電極が共通接続される信号配線とを備えた撮像装置の製造方法において、
    前記基板上に、前記薄膜トランジスタのゲート電極及びゲート配線用の導電層を形成する工程と、
    前記導電層をパターニングすることにより、前記薄膜トランジスタのゲート電極及びゲート配線を形成する工程と、
    前記基板の上方に、絶縁層、半導体層を形成した後、前記薄膜トランジスタのソース電極、ドレイン電極及び信号配線用の導電膜を形成する工程と、
    前記導電膜をパターニングすることにより、前記薄膜トランジスタのソース電極、ドレイン電極及び信号配線を形成する工程と、
    前記基板の上方に、前記薄膜トランジスタ、ゲート配線、信号配線の上部に配置する保護層を形成する工程と、
    前記保護層を、少なくとも前記半導体変換素子が形成される領域の一部又は全部で、前記保護層が除去されるようにパターニングする工程と、
    前記保護層の除去領域と前記保護層上の一部、又は前記保護層の除去領域に前記半導体変換素子を形成する工程と、
    を備えた撮像装置の製造方法。
19. 請求項１６又は１７に記載の放射線撮像装置と、
    前記放射線撮像装置からの信号を処理する信号処理手段と、
    前記信号処理手段からの信号を記録するための記録手段と、
    前記信号処理手段からの信号を表示するための表示手段と、
    前記信号処理手段からの信号を伝送するための伝送処理手段と、
    前記放射線を発生させるための放射線源とを具備することを特徴とする放射線撮像システム。