JP2899122B2 - 絶縁ゲートトランジスタ及び半導体集積回路 - Google Patents
絶縁ゲートトランジスタ及び半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲートトランジス
タ及びそれを備えた半導体集積回路に関する。
タ及びそれを備えた半導体集積回路に関する。
【０００２】
【従来の技術】従来のＭＯＳ型トランジスタの一つと
に、エンハンスメント型のＭＯＳ型トランジスタ（Ｔ
ｒ）が知られている。
に、エンハンスメント型のＭＯＳ型トランジスタ（Ｔ
ｒ）が知られている。
【０００３】
【発明が解決しようとしている課題】従来のＳｉ基板を
用いたＭＯＳトランジスタを含む集積回路において、唯
一欠点とされているのは、ソース・ドレインにあるＰｎ
接合の寄性容量を有することが、本質的な欠点である。
これを軽減するためにＳＯＩ（Ｓｉｌｉｍ ｏｎＩｎ
ｓｕｌａｔｏｒ）型ＭＯＳトランジスタが発明された。
しかしながらＳＯＩは絶縁物の上に作成することが技術
的に極めて困難であり、その実用化が進んでいない。
用いたＭＯＳトランジスタを含む集積回路において、唯
一欠点とされているのは、ソース・ドレインにあるＰｎ
接合の寄性容量を有することが、本質的な欠点である。
これを軽減するためにＳＯＩ（Ｓｉｌｉｍ ｏｎＩｎ
ｓｕｌａｔｏｒ）型ＭＯＳトランジスタが発明された。
しかしながらＳＯＩは絶縁物の上に作成することが技術
的に極めて困難であり、その実用化が進んでいない。
【０００４】
【課題を解決するための手段及び作用】本発明の絶縁ゲ
ートトランジスタは、少なくとも高不純物濃度を有する
第１導電型のソース領域及びドレイン領域、前記第１導
電型と反対の第２導電型のチャネル領域、少なくとも前
記チャネル領域を覆い、すくなくとも前記ソース領域及
びドレイン領域の間に設けられた絶縁層、及び前記絶縁
層に隣接して設けられたゲート電極を有する絶縁ゲート
型トランジスタにおいて、前記ソース領域及び前記ドレ
イン領域に少なくとも隣接する低不純物濃度を有する第
１導電型の第１領域、前記第１領域に隣接し前記ソース
領域及び前記ドレイン領域と反対側に設けられた第２導
電型の第２領域、前記チャネル領域と前記第１領域との
間であって、前記ソース領域と前記ドレイン領域の間に
設けられた高不純物濃度で第２導電型の第３領域、を有
し、且つ、前記第１及び第２領域の間の接合によって作
られた空乏領域が前記ソース領域及び前記ドレイン領域
に到達していることを特徴とし、また、本発明の半導体
集積回路は該絶縁ゲートトランジスタを有することを特
徴とする。本発明においては、Ｓｉ基板を用い、量産対
応にも耐える構造でありかつ寄性容量を減少し得る構造
のデバイスを提供する。
ートトランジスタは、少なくとも高不純物濃度を有する
第１導電型のソース領域及びドレイン領域、前記第１導
電型と反対の第２導電型のチャネル領域、少なくとも前
記チャネル領域を覆い、すくなくとも前記ソース領域及
びドレイン領域の間に設けられた絶縁層、及び前記絶縁
層に隣接して設けられたゲート電極を有する絶縁ゲート
型トランジスタにおいて、前記ソース領域及び前記ドレ
イン領域に少なくとも隣接する低不純物濃度を有する第
１導電型の第１領域、前記第１領域に隣接し前記ソース
領域及び前記ドレイン領域と反対側に設けられた第２導
電型の第２領域、前記チャネル領域と前記第１領域との
間であって、前記ソース領域と前記ドレイン領域の間に
設けられた高不純物濃度で第２導電型の第３領域、を有
し、且つ、前記第１及び第２領域の間の接合によって作
られた空乏領域が前記ソース領域及び前記ドレイン領域
に到達していることを特徴とし、また、本発明の半導体
集積回路は該絶縁ゲートトランジスタを有することを特
徴とする。本発明においては、Ｓｉ基板を用い、量産対
応にも耐える構造でありかつ寄性容量を減少し得る構造
のデバイスを提供する。
【０００５】Ｓｉ基板上のＭＯＳトランジスタのソース
・ドレイン領域の下に厚い空乏層領域を有する如くし、
寄性容量を激減させる。
・ドレイン領域の下に厚い空乏層領域を有する如くし、
寄性容量を激減させる。
【０００６】又、キャリアの走行領域の電界を低下さ
せ、移動度を増加するデバイスも提供する。
せ、移動度を増加するデバイスも提供する。
【０００７】
【実施例】図１は本発明の特徴を最もよく表わすＭＯＳ
トランジスタの断面図を示している。
トランジスタの断面図を示している。
【０００８】領域１はＰ型領域であり、１０15〜１０19
ｃｍ-3までよい。
ｃｍ-3までよい。
【０００９】領域２はｎ-であり、１０17ｃｍ-3より低
くして、容易に空乏層を広げられるようにする。
くして、容易に空乏層を広げられるようにする。
【００１０】領域４が本質的なチャネル領域であり、Ｐ
型で領域２の不純物密度より高くして、領域２からの空
乏層の延びはおさえるようにする。反転領域はこのＰ領
域中で生じる様に濃度厚みは設計すべきである。
型で領域２の不純物密度より高くして、領域２からの空
乏層の延びはおさえるようにする。反転領域はこのＰ領
域中で生じる様に濃度厚みは設計すべきである。
【００１１】領域５はゲート膜となる絶縁膜である。
【００１２】領域６は、ゲート電極であり、Ｐ+あるい
はｎ+ポリシリコン、シリサイドポリサイド、高融点金
属及び複合膜等が使用できる。
はｎ+ポリシリコン、シリサイドポリサイド、高融点金
属及び複合膜等が使用できる。
【００１３】領域７はＭＯＳトランジスタのソースある
いはドレインとなる１０18〜１０21ｃｍ-3近傍のｎ+領
域である。
いはドレインとなる１０18〜１０21ｃｍ-3近傍のｎ+領
域である。
【００１４】領域２００は配線、層間等分離する絶縁
膜、領域１０６はソース・ドレインにオーミック電極、
配線等となるＡＬ、ＡＬ−Ｓｉ、Ｃｕ、ポリＳｉ、シリ
サイド等の材料によって形成している。
膜、領域１０６はソース・ドレインにオーミック電極、
配線等となるＡＬ、ＡＬ−Ｓｉ、Ｃｕ、ポリＳｉ、シリ
サイド等の材料によって形成している。
【００１５】図２、図１Ａ−Ａ′における電位分布を示
す。
す。
【００１６】反転層は領域４の絶縁膜２２Ｃの界面付近
に生成される。本発明で最も重要なことは、領域１と領
域２の接合から領域２の方に延びている空乏層が、ソー
ス及びドレインとなる領７に達していることである。こ
れにより、ソース・ドレインの寄性容量を減少させるこ
とができる（図中２１はキャリアである）。
に生成される。本発明で最も重要なことは、領域１と領
域２の接合から領域２の方に延びている空乏層が、ソー
ス及びドレインとなる領７に達していることである。こ
れにより、ソース・ドレインの寄性容量を減少させるこ
とができる（図中２１はキャリアである）。
【００１７】Ｐｎ接合のｎ領域（領域２）に延びる空乏
層厚みは
層厚みは
【００１８】
【外１】 で表わせる。Ｖｂｉ：拡散電位、Ｎａ＜Ｎｄ：Ｐｎ型不
純物濃度、εS：誘電率、ｑ：電荷、Ｖｒ：印加電圧 図３はＮａ＞＞Ｎｄとした場合にＮｄと空乏層厚みの関
係を示す。
純物濃度、εS：誘電率、ｑ：電荷、Ｖｒ：印加電圧 図３はＮａ＞＞Ｎｄとした場合にＮｄと空乏層厚みの関
係を示す。
【００１９】零バイアスは破線で示してある。他は印加
電圧を加えた全電圧により、その時の空乏層厚みを示
す。
電圧を加えた全電圧により、その時の空乏層厚みを示
す。
【００２０】印加電圧により異なるが例えば１０15ｃｍ
-3を例とすると零バイアスであれば領域７と領域１の間
の領域２の厚みは１μｍ以下とする。全電圧５Ｖならば
２．５μｍ以下とするように決めればよい。すなわち、
領域２のＷｎの厚みは
-3を例とすると零バイアスであれば領域７と領域１の間
の領域２の厚みは１μｍ以下とする。全電圧５Ｖならば
２．５μｍ以下とするように決めればよい。すなわち、
領域２のＷｎの厚みは
【００２１】
【外２】 とすれば、ソース及びドレイン下部は空乏層でおおわれ
るため、寄性容量が激減する。１０14、１０13ｃｍ-3等
低温度にして３〜１０μｍにするほど容量低下の効果は
大となる。
るため、寄性容量が激減する。１０14、１０13ｃｍ-3等
低温度にして３〜１０μｍにするほど容量低下の効果は
大となる。
【００２２】領域４の不純物濃度と厚みはＭＯＳトラン
ジスタの特性に大きな影響をおよぼす。
ジスタの特性に大きな影響をおよぼす。
【００２３】領域４のＰ型不純物濃度をＮa3とすると反
転層の最大空乏層幅Ｗｍは
転層の最大空乏層幅Ｗｍは
【００２４】
【外３】 で表わされる。ｎｉ：真性キャリア密度、Ｋ：ボルツマ
ン定数、Ｔ：絶対温度、図４にＮA3とＷｍを示す。
ン定数、Ｔ：絶対温度、図４にＮA3とＷｍを示す。
【００２５】領域３の厚みが（３）式で示されるＷｍよ
り厚い場合は、しきい値電圧はＮA3でほぼ決めることが
できる。しかしこれより薄い場合はしきい値電圧は下が
る。又ゲート下の容量も、界面からの空乏層がつながる
場合は容量は減少する。
り厚い場合は、しきい値電圧はＮA3でほぼ決めることが
できる。しかしこれより薄い場合はしきい値電圧は下が
る。又ゲート下の容量も、界面からの空乏層がつながる
場合は容量は減少する。
【００２６】従って、しきい値電圧以下のＳ値
【００２７】
【外４】 も下がり、小さい値となる。
【００２８】領域４の深さは図１の構造では少なくとも
領域７より浅く作成する必要はある。しかし本質的なこ
とは領域７の下にＰがなければよい。
領域７より浅く作成する必要はある。しかし本質的なこ
とは領域７の下にＰがなければよい。
【００２９】図１の製造工程 （１）Ｐ型基板１（１０15〜１０19ｃｍ-3）あるいはＰ
型領域を拡散法等により作成した後、エピタキシャル法
により厚み２〜１０μｍ程度、不純物密度、１０ 15ｃｍ
-3以下でｎ領域を作成。 （２）素子分離領域５０を選択酸化法等を使って作成。 （３）ゲート酸化膜あるいは、絶縁層５を作成。 （４）表面にイオン注入法によってＢ+を５ＫｅＶ〜１
００ＫｅＶ程度の加速電圧でＩＥ１１〜ＩＥ１４ｃｍ-2
程度のドーズ量で注入し、熱処理を行なって領域４を作
成。 （５）ゲート電極６をＰ+ポリシリコンを堆積後パター
ニングにより領域６を作成。 （６）ゲート電極６をマスクに、セルファラインで、リ
ンあるいはヒ素等のｎ型不純物をイオン注入後、熱処理
により領域７を作成。 （７）層間分離、配線分離用の絶縁膜２００を堆積後ア
ニールしてからコンタクト穴をあける。 （８）金属電極をスパッタ法等により堆積後、パターニ
ングして電極１００を作成。
型領域を拡散法等により作成した後、エピタキシャル法
により厚み２〜１０μｍ程度、不純物密度、１０ 15ｃｍ
-3以下でｎ領域を作成。 （２）素子分離領域５０を選択酸化法等を使って作成。 （３）ゲート酸化膜あるいは、絶縁層５を作成。 （４）表面にイオン注入法によってＢ+を５ＫｅＶ〜１
００ＫｅＶ程度の加速電圧でＩＥ１１〜ＩＥ１４ｃｍ-2
程度のドーズ量で注入し、熱処理を行なって領域４を作
成。 （５）ゲート電極６をＰ+ポリシリコンを堆積後パター
ニングにより領域６を作成。 （６）ゲート電極６をマスクに、セルファラインで、リ
ンあるいはヒ素等のｎ型不純物をイオン注入後、熱処理
により領域７を作成。 （７）層間分離、配線分離用の絶縁膜２００を堆積後ア
ニールしてからコンタクト穴をあける。 （８）金属電極をスパッタ法等により堆積後、パターニ
ングして電極１００を作成。
【００３０】（他の実施例）図５は他の実施例である。
領域３を領域４と２の間に入れる。領域２と反対導電型
でかつ不純物濃度が高い。又領域４と同導電型でかつ濃
度が高い領域を作成する。
領域３を領域４と２の間に入れる。領域２と反対導電型
でかつ不純物濃度が高い。又領域４と同導電型でかつ濃
度が高い領域を作成する。
【００３１】キャリアの走行領域の不純物濃度を低下さ
せる。
せる。
【００３２】誘起キャリアの走行時のイオン散乱を低下
させる。
させる。
【００３３】イオン散乱による移動度は μｉα（ｍ*）1/2Ｎ-1 IＴ3/2 （４） で表わされる。ｍ*：有効質量、Ｎｉ：不純物濃度、
Ｔ：絶対温度、Ｎｉを低下させることは移動度を増加さ
せる。図６は各半導体における不純物濃度に対する半導
体のキャリアの低下を示している。
Ｔ：絶対温度、Ｎｉを低下させることは移動度を増加さ
せる。図６は各半導体における不純物濃度に対する半導
体のキャリアの低下を示している。
【００３４】１０16ｃｍ-3以下において、移動度の低下
はほとんどなくなる。作成方法としては、イオン注入を
うまく利用する。イオン注入は深さ方向に一定のピーク
をもって分布する。
はほとんどなくなる。作成方法としては、イオン注入を
うまく利用する。イオン注入は深さ方向に一定のピーク
をもって分布する。
【００３５】例えばＳｉ中に11Ｂ+を打ち込んだ分布は
加速エネルギーにより図６の様に分布する。表面は非常
に濃度が低くなっている。この分布を保持するように急
速熱加熱法（ＲＴＡ）により高温（９００〜１０００
℃）、短時間（〜１０秒）熱処理することにより、不純
物の活性化を行ない、且つ、分布をくずさないようにで
きる。
加速エネルギーにより図６の様に分布する。表面は非常
に濃度が低くなっている。この分布を保持するように急
速熱加熱法（ＲＴＡ）により高温（９００〜１０００
℃）、短時間（〜１０秒）熱処理することにより、不純
物の活性化を行ない、且つ、分布をくずさないようにで
きる。
【００３６】図７は他の実施例である。ＰＭＯＳトラン
ジスタを領域１、２の上に作成した。設計上の注意点
は、図１と同じで、領域２を充分空乏化させること、且
つ、領域２０と領域２の間に電流リークが生じない様に
充分なｎ-領域（２）の空乏化された領域の空乏化抵抗
を大にしておく必要がある。
ジスタを領域１、２の上に作成した。設計上の注意点
は、図１と同じで、領域２を充分空乏化させること、且
つ、領域２０と領域２の間に電流リークが生じない様に
充分なｎ-領域（２）の空乏化された領域の空乏化抵抗
を大にしておく必要がある。
【００３７】このデバイスを用いることにより、非常に
簡単な工程で、ＣＭＯＳ化が計れる。
簡単な工程で、ＣＭＯＳ化が計れる。
【００３８】もちろん、図１、図５の如き実施例でｎと
ｐをすべて反対にすることによっても、ＣＭＯＳ化はで
きる。しかし工程は増加する。又ウェル領域、埋め込み
領域は必要に応じて増加させる。もちろんバイポーラト
ランジスタは埋込み領域を作成することによって容易に
作成でき、ＢｉＣＭＯＳ集積回路にも容易に応用でき
る。
ｐをすべて反対にすることによっても、ＣＭＯＳ化はで
きる。しかし工程は増加する。又ウェル領域、埋め込み
領域は必要に応じて増加させる。もちろんバイポーラト
ランジスタは埋込み領域を作成することによって容易に
作成でき、ＢｉＣＭＯＳ集積回路にも容易に応用でき
る。
【００３９】図８は他の実施例である。
【００４０】リセス型のＭＯＳトランジスタであり、短
チャネル型に向いている。
チャネル型に向いている。
【００４１】図９は他の実施例である。
【００４２】ドレインより不純物濃度が低く、ドレイン
側の電界添加を行なうＬＤＤ構造の変形である。
側の電界添加を行なうＬＤＤ構造の変形である。
【００４３】本発明のすべての実施例で、Ｐｎを反対に
してＰ、ｎＭＯＳを作成することも当然明らか。又材料
も他の半導体におきかえられることは明らか。
してＰ、ｎＭＯＳを作成することも当然明らか。又材料
も他の半導体におきかえられることは明らか。
【００４４】
【発明の効果】本発明によれば； １．ソース・ドレイン下部に厚い空乏化領域をつくり込
むことにより、寄性容量の低下を行ない、バルク半導体
において、ＳＯＩデバイスと同様な効果を得た； ２．量産的にも全く、問題ない； ３．ＣＭＯＳ応用、ＢｉＣＯＭ応用も同じく可能であ
り、従来のバルク半導体、ＳＯＩの長所を共有してい
る；である。
むことにより、寄性容量の低下を行ない、バルク半導体
において、ＳＯＩデバイスと同様な効果を得た； ２．量産的にも全く、問題ない； ３．ＣＭＯＳ応用、ＢｉＣＯＭ応用も同じく可能であ
り、従来のバルク半導体、ＳＯＩの長所を共有してい
る；である。
【図１】本発明の半導体の断面図。
【図２】図１のＡ−Ａ′における電位分布図。
【図３】Ｎｄと空乏層厚との関係図。
【図４】Ｎｂ（ｃｍ-3）とＷｍを示す図。
【図５】本発明の他の半導体の断面図。
【図６】不純物密度と移動度との関係を示す図。
【図７】本発明の他の半導体の断面図。
【図８】本発明の他の半導体の断面図。
【図９】本発明の他の半導体の断面図。
【図１０】ペネトレーション深さとノーマライズト強度
との関係を示す図。
との関係を示す図。
Claims (6)
- 【請求項１】 少なくとも高不純物濃度を有する第１導
電型のソース領域及びドレイン領域、前記第１導電型と
反対の第２導電型のチャネル領域、少なくとも前記チャ
ネル領域を覆い、すくなくとも前記ソース領域及びドレ
イン領域の間に設けられた絶縁層、及び前記絶縁層に隣
接して設けられたゲート電極を有する絶縁ゲート型トラ
ンジスタにおいて、前記ソース領域及び前記ドレイン領
域に少なくとも隣接する低不純物濃度を有する第１導電
型の第１領域、前記第1領域に隣接し前記ソース領域及
び前記ドレイン領域と反対側に設けられた第2導電型の
第2領域、前記チャネル領域と前記第１領域との間であ
って、前記ソース領域と前記ドレイン領域の間に設けら
れた高不純物濃度で第２導電型の第３領域、を有し、且
つ、前記第１及び第２領域の間の接合によって作られた
空乏領域が前記ソース領域及び前記ドレイン領域に到達
していることを特徴とする絶縁ゲート型トランジスタ。 - 【請求項２】 更に、前記ソース領域と前記チャネル領
域との間に前記ソース領域より低い不純物濃度を有する
第1導電型の領域を有する請求項1に記載の絶縁ゲート型
トランジスタ。 - 【請求項３】 更に、前記ドレイン領域と前記チャネル
領域との間に前記チャネル領域より低い不純物濃度を有
する第1導電型の領域を有する請求項1または2に記載の
絶縁ゲート型トランジスタ。 - 【請求項４】 前記第1の導電型はn型である請求項1乃
至3のいずれか1項に記載の絶縁ゲート型トランジスタ。 - 【請求項５】 前記空乏領域は前記第1領域全体に広が
っている請求項1乃至4のいずれか1項に記載の絶縁ゲー
ト型トランジスタ。 - 【請求項６】 請求項1乃至5のいずれか1項に記載の絶
縁ゲート型トランジスタを有する半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052428A JP2899122B2 (ja) | 1991-03-18 | 1991-03-18 | 絶縁ゲートトランジスタ及び半導体集積回路 |
| US08/347,842 US5583361A (en) | 1991-03-18 | 1994-12-01 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052428A JP2899122B2 (ja) | 1991-03-18 | 1991-03-18 | 絶縁ゲートトランジスタ及び半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH04287375A JPH04287375A (ja) | 1992-10-12 |
| JP2899122B2 true JP2899122B2 (ja) | 1999-06-02 |
Family
ID=12914500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052428A Expired - Fee Related JP2899122B2 (ja) | 1991-03-18 | 1991-03-18 | 絶縁ゲートトランジスタ及び半導体集積回路 |
Country Status (2)
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| DE10316222B3 (de) * | 2003-04-09 | 2005-01-20 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Verfahren zur Herstellung eines robusten Halbleiterbauelements und damit hergestelltes Halbleiterbauelement |
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| US7282719B2 (en) * | 2004-09-30 | 2007-10-16 | Canon Kabushiki Kaisha | Image pickup apparatus and radiation image pickup apparatus |
| JP2006140396A (ja) * | 2004-11-15 | 2006-06-01 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| EP2483916B1 (en) * | 2009-09-30 | 2019-06-12 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
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| FR2958779B1 (fr) * | 2010-04-07 | 2015-07-17 | Centre Nat Rech Scient | Point memoire ram a un transistor |
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| CN107302021B (zh) * | 2017-06-23 | 2020-02-14 | 上海集成电路研发中心有限公司 | 一种沟槽式晶体管及其制造方法 |
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| US4697198A (en) * | 1984-08-22 | 1987-09-29 | Hitachi, Ltd. | MOSFET which reduces the short-channel effect |
| US4701775A (en) * | 1985-10-21 | 1987-10-20 | Motorola, Inc. | Buried n- channel implant for NMOS transistors |
| JPS62128175A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | 半導体装置 |
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-
1994
- 1994-12-01 US US08/347,842 patent/US5583361A/en not_active Expired - Lifetime
Also Published As
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| US5583361A (en) | 1996-12-10 |
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