JP2005123314A - パターン形成方法 - Google Patents
パターン形成方法 Download PDFInfo
- Publication number
- JP2005123314A JP2005123314A JP2003355107A JP2003355107A JP2005123314A JP 2005123314 A JP2005123314 A JP 2005123314A JP 2003355107 A JP2003355107 A JP 2003355107A JP 2003355107 A JP2003355107 A JP 2003355107A JP 2005123314 A JP2005123314 A JP 2005123314A
- Authority
- JP
- Japan
- Prior art keywords
- film
- hard mask
- pattern
- forming
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】 薄い膜厚のレジストパターンを用いて被加工基板に微細なパターンを形成することのできるパターン形成方法を提供する。
【解決手段】 シリコン基板11の上にゲート絶縁膜15、多結晶シリコン膜16、Si3N4膜17、SiO2膜18、反射防止膜19およびレジストパターン21を形成する。次に、レジストパターン21をマスクとして反射防止膜19およびSiO2膜18をエッチングし、第2のハードマスクとしてのSiO2膜パターンを形成する。その後、SiO2膜18が実質的にエッチングされない条件で第2のハードマスクをマスクとしてSi3N4膜17をエッチングし、第1のハードマスクとしてのSi3N4膜パターンを形成する。第2のハードマスクおよび第1のハードマスクをマスクとしたエッチングによって、多結晶シリコン膜16を微細なゲート電極パターンに加工できる。
【選択図】 図7
【解決手段】 シリコン基板11の上にゲート絶縁膜15、多結晶シリコン膜16、Si3N4膜17、SiO2膜18、反射防止膜19およびレジストパターン21を形成する。次に、レジストパターン21をマスクとして反射防止膜19およびSiO2膜18をエッチングし、第2のハードマスクとしてのSiO2膜パターンを形成する。その後、SiO2膜18が実質的にエッチングされない条件で第2のハードマスクをマスクとしてSi3N4膜17をエッチングし、第1のハードマスクとしてのSi3N4膜パターンを形成する。第2のハードマスクおよび第1のハードマスクをマスクとしたエッチングによって、多結晶シリコン膜16を微細なゲート電極パターンに加工できる。
【選択図】 図7
Description
本発明は、パターン形成方法に関し、より詳細には、レジストパターンおよびハードマスクを用いて被加工基板に所定のパターンを形成するパターン形成方法に関する。
近年、半導体装置の集積度の増加に伴い個々の素子の寸法は微小化が進み、各素子を構成する配線やゲートなどの幅も微細化されている。
この微細化を支えているフォトリソグラフィ技術には、被加工基板表面にレジスト組成物を塗布してレジスト膜を形成する工程、光を照射して所定のレジストパターンを露光することによりレジストパターン潜像を形成する工程、必要に応じ加熱処理する工程、次いでこれを現像して所望のレジストパターンを形成する工程、および、このレジストパターンをマスクとして被加工基板に対してエッチングなどの加工を行う工程が含まれる。
このようなフォトリソグラフィ技術を用いて、微細なデザイン・ルールを有する半導体装置を製造するに際しては、微細なレジストパターンを形成することが必要となる。
レジストパターンの微細化を図る手段の一つとして、上記のレジストパターン潜像を形成する際に使用される露光光の短波長化が進められている。
従来、例えば64Mビットまでの集積度のDRAM(Dynamic Random Access Memory)の製造には、高圧水銀灯のi線(波長:365nm)が光源として使用されてきた。近年では、256メガビットDRAMの量産プロセスには、KrF(フッ化クリプトン)エキシマレーザ(波長:248nm)を露光光源として用いた技術が実用化されている。また、1ギガビット以上の集積度を持つDRAMの製造には、ArF(フッ化アルゴン)エキシマレーザ(波長:193nm)の実用化が検討されている。さらに、100nm以下のデザイン・ルールに対応する微細パターンを実現する技術として、より波長の短いF2(フッ素)レーザ(波長:157nm)、さらには極端紫外(Extreme Ultra Violet,以下、EUVという。)光(波長:13nm)を露光光源として用いることも考えられている。
一方、より高解像度の露光技術として、電子線リソグラフィ技術の開発も進められている。電子線リソグラフィ技術は本質的に優れた解像度を有しているために、DRAMを代表とする最先端デバイスの開発に適用されている他、一部ASICの生産にも用いられている。
図12〜図15は、CMOS(Complementary Metal Oxide Semiconductor)構造を有する半導体装置の従来法による製造工程を示す断面図である。
まず、図12に示すように、素子分離領域30によって区画されたNウェル31とPウェル32とを有するシリコン基板33の上に、ゲート絶縁膜としてSiO2膜34を成膜する。
次に、ゲート電極となる多結晶シリコン膜35を形成した後、ハードマスク材料としてSiO2膜36を形成する。その後、ゲート電極の寸法均一性向上を目的として反射防止膜37を形成してから、フォトリソグラフィ法を用いてレジストパターン38を形成する(図13)。
次に、レジストパターン38をマスクとして反射防止膜37、SiO2膜36をドライエッチングし、反射防止膜パターン39およびハードマスク40を形成する(図14)。
その後、不要となったレジストパターン38および反射防止膜パターン39を除去してから、ハードマスク40をマスクとして、多結晶シリコン膜35およびSiO2膜34をドライエッチングする。これにより、図15に示すゲート電極が完成する。
ところで、レジストの材料設計においては露光光に対する透過率の確保が重要となる。しかしながら、上記のような短波長の露光光に対するレジスト材料の透過率は一般に低い。このため、レジスト膜の膜厚を薄く形成することが必要となっている。
また、露光後のレジスト膜の現像には、一般に、液体現像液を用いたウェット現像法が用いられる。例えば、レジスト膜を現像液に浸漬し、露光部と未露光部におけるレジスト膜の溶解度差を利用することによって、レジストパターンを形成する。続いて、現像液および現像液に溶解したレジストをリンス液によって洗い流す処理を行う。その後、乾燥処理を行ってリンス液を除去する。
しかしながら、リンス液を乾燥させる際に、レジストパターン間に溜まったリンス液と空気との圧力差により働く毛細管力によって、レジストパターンに傾きが生じるという問題があった。この毛細管力は、リンス液とレジストパターン間での気液界面に生じる表面張力に依存することが知られている。このようなレジストパターンの傾きは、アスペクト比の大きいパターンで生じ易い。ここで、アスペクト比とは、レジストパターンの高さと幅の比(レジストパターンの膜厚/レジストパターンの線幅)をいう。また、パターンの傾きが著しい場合には、隣り合うパターンが互いにもたれ掛かるようにして倒れるパターン倒れが発生する。
レジストパターンに傾きや倒れが生じると、被加工基板に所望のパターンを形成することができなくなり、製品の歩留まり低下や信頼性低下などを引き起こす。このため、アスペクト比は3程度に抑える必要がある。上述したように、レジストパターンの微細化によってレジストパターンの線幅は縮小する傾向にあるので、この点からもレジストパターンの膜厚を薄くすることが必要となっている。
レジストパターンの膜厚は、具体的には100nm〜150nm程度まで薄くすることが求められている。ところで、レジストパターンをマスクとしたドライエッチングによってハードマスクを形成する際には、反射防止膜やハードマスク材料とともにレジストパターンもエッチングされる。ここで、レジストパターンのエッチング速度は比較的大きい値を有していることから、レジストパターンの膜厚が薄いとエッチング終了前にレジストパターンが消失する事態が生じ、ハードマスク材料にレジストパターンを転写できなくなる。このため、所望の形状および寸法を有するゲート電極パターンを形成できなくなるという問題があった。
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、薄い膜厚のレジストパターンを用いて被加工基板に微細なパターンを形成することのできるパターン形成方法を提供することにある。
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
本発明のパターン形成方法は、被加工基板の上に第1のハードマスク材料を成膜する工程と、この第1のハードマスク材料の上に第2のハードマスク材料を成膜する工程と、この第2のハードマスク材料の上にレジスト膜を形成する工程と、このレジスト膜に所定のマスクを介して露光光を照射することによってレジストパターン潜像を形成する工程と、このレジストパターン潜像が形成されたレジスト膜に現像処理を施すことによってレジストパターンを形成する工程と、このレジストパターンをマスクとして第2のハードマスク材料をエッチングし、第2のハードマスクを形成する工程と、第2のハードマスク材料が実質的にエッチングされない条件で第2のハードマスクをマスクとして第1のハードマスク材料をエッチングし、第1のハードマスクを形成する工程と、第2のハードマスクおよび第1のハードマスクをマスクとして被加工基板をエッチングし、被加工基板にパターンを形成する工程とを有することを特徴とするものである。
また、本発明のパターン形成方法は、被加工基板の上に第1のハードマスク材料を成膜する工程と、この第1のハードマスク材料の上に第2のハードマスク材料を成膜する工程と、この第2のハードマスク材料の上に反射防止膜を形成する工程と、この反射防止膜の上にレジスト膜を形成する工程と、このレジスト膜に所定のマスクを介して露光光を照射することによってレジストパターン潜像を形成する工程と、このレジストパターン潜像が形成されたレジスト膜に現像処理を施すことによってレジストパターンを形成する工程と、このレジストパターンをマスクとして反射防止膜および第2のハードマスク材料をエッチングし、第2のハードマスクを形成する工程と、第2のハードマスク材料が実質的にエッチングされない条件で第2のハードマスクをマスクとして第1のハードマスク材料をエッチングし、第1のハードマスクを形成する工程と、第2のハードマスクおよび第1のハードマスクをマスクとして被加工基板をエッチングし、被加工基板にパターンを形成する工程とを有することを特徴とするものである。
本発明において、第2のハードマスクを形成する工程は、トリミングによってレジストパターンより縮小された線幅を有する第2のハードマスクを形成する工程とすることができる。
また、本発明において、第1のハードマスク材料は、窒化シリコン膜および酸窒化シリコン膜のいずれか一方とすることができ、第2のハードマスク材料は酸化シリコン膜とすることができる。この場合、第1のハードマスクを形成する工程は、三フッ化窒素ガスと塩素ガスとの混合ガスをプラズマ化し、発生した中性の反応種によって前記第1のハードマスク材料をドライエッチングする工程とすることができる。
また、本発明において、前記第2のハードマスク材料の膜厚は5nm以上50nm以下とすることができる。
また、本発明において、レジスト膜の膜厚は100nm以上150nm以下とすることができる。
さらに、本発明において、被加工基板は、半導体基板上にゲート絶縁膜を介してゲート電極材料が成膜された基板とすることができ、被加工基板にパターンを形成する工程は、ゲート電極材料をエッチングしてゲート電極パターンを形成する工程とすることができる。
この発明は以上説明したように、第2のハードマスク材料が実質的にエッチングされない条件で第2のハードマスクをマスクとして第1のハードマスク材料をエッチングし、第1のハードマスクを形成するので、第2のハードマスク材料の膜厚を非常に薄く形成することができる。これにより、第2のハードマスク形成の際のマスクとなるレジストパターンの膜厚も非常に薄くすることができる。したがって、薄い膜厚のレジストパターンを用いて被加工基板に微細なパターンを形成することが可能となる。
本発明者は、鋭意研究した結果、エッチング速度が大きく異なる(すなわち、エッチング選択比の大きい)2種類のハードマスクを用いることによって、本発明の目的を達成できることを見出した。このことを図1および図2を用いて説明する。
図1は、本発明で用いられるドライエッチング装置の断面図の一例である。図において、プラズマ放電室1の周囲にはコイル2が配置されている。また、プラズマ放電室1には試料処理室3が連結されている。試料処理室3内には試料台4が設けられており、この上にドライエッチングすべき試料5が載置される。
プラズマ放電室1に導入されたエッチングガスGは、コイル2に高周波(例えば、周波数13.56MHz)を印加することによってプラズマ7を形成する。そして、試料処理室3に設けた排気口6から高速で排気を行うと、プラズマ放電室1と試料処理室3との間に圧力差が生じる。これにより、ラジカルや分子等の中性の反応種がプラズマ放電室1から試料処理室3に移動して、試料5の表面を化学的にエッチングする。
図2は、エッチングガスとしてNF3(三フッ化窒素)ガスとCl2(塩素)ガスとの混合ガスを用い、これらの混合比を変えたときのSi3N4(窒化シリコン)膜とSiO2(酸化シリコン)膜のエッチング選択比の変化を示したものである。図2において、横軸はCl2ガスの流量を示しており、縦軸はSi3N4膜のエッチング速度とSiO2膜のエッチング速度との比を示している。尚、NF3ガスの流量は一定である。
図2から分かるように、NF3ガスのみでエッチングを行う場合には、Si3N4膜とSiO2膜はともにエッチングされる。しかしながら、Cl2ガスを添加するとSiO2膜はエッチングされ難くなり、さらに、NF3ガスに対するCl2ガスの混合比を大きくしていくと、Si3N4膜とSiO2膜とのエッチング選択比は無限に大きくなる。したがって、NF3ガスに対して所定量以上のCl2ガスを混合することにより、SiO2膜を実質的にエッチングせずにSi3N4膜のみをエッチングすることが可能となる。例えば、NF3ガスの流量を30sccmとした場合、Cl2ガスを60sccm以上の流量で添加すると、SiO2膜を実質的にエッチングせずにSi3N4膜をエッチングすることができる。このことは、Si3N4膜の上にSiO2膜を形成し、SiO2膜をマスクとしてSi3N4膜をエッチングする場合において、SiO2膜の膜厚を非常に薄くすることができることを意味している。したがって、上記構成において、レジストパターンをマスクとしてSiO2膜をエッチングする場合には、SiO2膜の膜厚を薄くすることができるのでレジストパターンの膜厚も薄くすることが可能となる。
以上より、本発明者は、第1のハードマスクとしてSi3N4膜を用い、第2のハードマスクとしてSiO2膜を用いることによって、薄いレジストパターンであっても微細なゲート電極パターンを形成することができると考え、本発明に至った。すなわち、ゲート電極材料の上にSi3N4膜、SiO2膜を順に形成し、レジストパターンを用いてSiO2膜をパターニングする。ここで、レジストパターンおよびSiO2膜の膜厚は所望の薄い膜厚とすることができる。例えば、レジストパターンの膜厚を100nm以上150nm以下とすることができ、SiO2膜の膜厚を5nm以上50nm以下とすることができる。次に、パターニングされたSiO2膜をマスクとしてSi3N4膜をエッチングする。この際、図1に示すようなドライエッチング装置を用い、NF3ガスに所定量以上のCl2ガスを混合したガスをエッチングガスとして導入する。そして、中性の反応種を用いて化学的エッチングを行うと、SiO2膜を実質的にエッチングすることなしにSi3N4膜をエッチングすることができる。得られたSi3N4膜のパターンをマスクとしてゲート電極材料をエッチングすることにより、微細なパターンのゲート電極を形成することが可能となる。
以下、本発明の実施の形態について、図3〜図11を参照しながらさらに詳細に説明する。尚、本実施の形態においては、半導体基板上にゲート絶縁膜を介してゲート電極材料が成膜された基板を被加工基板として用い、ゲート電極材料をエッチングしてゲート電極パターンを形成する例について述べる。
図3〜図11は、本発明にかかるパターン形成方法の一例を示したものである。尚、これらの図に示す半導体装置はCMOS構造を有している。
まず、図3に示すように、半導体基板としてのシリコン基板11表面の所定領域に、素子分離領域12を形成してNMOS領域とPMOS領域とに区画する。その後、PMOS領域にNウェル13を、NMOS領域にPウェル14をそれぞれ形成する。
次に、シリコン基板11の上にゲート絶縁膜15を形成する(図4)。本実施の形態においては、ゲート絶縁膜5を構成する材料の種類および膜厚に特に制限はない。任意の材料を選択して適当な膜厚を有するゲート絶縁膜5を形成することができる。
例えば、熱酸化法によって、膜厚1.5nm程度のシリコン酸化膜を形成することができる。また、ゲート絶縁膜15としては、850℃程度の温度の酸化性ガス雰囲気中でシリコン基板11の表面を酸化して膜厚2.0nm程度のSiO2(酸化シリコン)膜を形成した後、NO(一酸化窒素)ガス雰囲気中でこのSiO2膜の表面を窒化することによって得られた膜を用いることもできる。さらに、Al2O3(アルミナ)、HfO2(酸化ハフニウム)若しくはZrO2(酸化ジルコニウム)またはこれらの混合物を3.0nm〜5.0nm程度の膜厚で成膜したものをゲート絶縁膜15として用いてもよい。
次に、Nウェル13およびPウェル14に、それぞれ閾値電圧調整用の不純物を注入する。その後、ゲート絶縁膜15の上に、ゲート電極材料としての多結晶シリコン膜16を形成する(図4)。
多結晶シリコン膜16の形成は、例えば、SiH4(シラン)またはSiD4などを原料とするLPCVD(Low Pressure Chemical Vapor Deposition)法によって行うことができる。また、多結晶シリコン膜16の膜厚は、例えば150nm程度とすることができる。
多結晶シリコン膜16を形成した後は、多結晶シリコン膜16にP(リン)などの不純物をイオン注入する。
尚、本実施の形態においては、多結晶シリコン膜16の上に金属膜を形成し、熱処理を行うことによって多結晶シリコン膜16の上部を金属シリサイド層としてもよい。例えば、多結晶シリコン膜16の上にMo(モリブデン)膜を形成し、熱処理を行うことによって多結晶シリコン膜16の上部をMoSi2(モリブデンシリサイド)層としてもよい。この場合、ゲート電極は、多結晶シリコン膜とMoSi2層との積層構造を有することになる。
次に、多結晶シリコン膜16の上に、第1のハードマスク材料としてのSi3N4膜17を形成する(図5)。Si3N4膜17は、例えばCVD法によって形成することができる。尚、第1のハードマスク材料として、Si3N4膜の代わりにSiON(酸窒化シリコン)膜を用いてもよい。
Si3N4膜17の膜厚は、多結晶シリコン膜16およびゲート絶縁膜15をエッチングするのに十分な膜厚を有していればよく、具体的には多結晶シリコン膜16の膜厚およびゲート絶縁膜15の膜厚との関係で適宜決定される。例えば、Si3N4膜17の膜厚を80nm程度とすることができる。
Si3N4膜17を形成した後は、この上に、第2のハードマスク材料としてのSiO2膜18をSi3N4膜17よりも薄い膜厚で形成する(図5)。SiO2膜18は、例えばCVD法によって形成することができる。
SiO2膜18の膜厚は、Si3N4膜17をエッチングするのに十分な膜厚を有していればよく、具体的にはSi3N4膜17の膜厚との関係で適宜決定される。ここで、本実施の形態においては、(後述するように)第2のハードマスクとしてのSiO2膜パターンを殆どエッチングせずにSi3N4膜17をエッチングすることができるので、SiO2膜18の膜厚は非常に薄いものとすることが可能である。例えば、SiO2膜18の膜厚を10nm程度とすることができる。尚、第2のハードマスク材料として機能するものであればSiO2膜以外の他の膜を用いてもよく、その場合、第2のハードマスク材料の膜厚は5nm以上50nm以下とすることができる。
SiO2膜18を形成した後は、この上に反射防止膜19を形成する(図6)。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜19としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。尚、本実施の形態においては、反射防止膜19はなくてもよい。
次に、反射防止膜19の上にレジスト膜20を形成する(図6)。
レジスト膜20の膜厚は、SiO2膜18にゲート電極パターンを転写するのに十分な厚さを有していればよく、露光光の透過率と、レジストパターンの傾きや倒れを防ぐのに必要なアスペクト比とを考慮してできるだけ薄く形成することが好ましい。ここで、本実施の形態においては、SiO2膜18の膜厚を非常に薄いものとすることができるので、これに対応してレジスト膜20の膜厚も薄くすることが可能である。例えば、レジスト膜20の膜厚を100nm以上150nm以下の範囲で形成することができる。尚、具体的なレジスト膜20の膜厚は、露光光の種類およびゲート電極パターンの線幅に応じて適宜決定されることが好ましい。
次に、レジスト膜20に所定のマスクを介して露光光を照射する。露光光としては、F2エキシマレーザ光の他に、波長248nmのKrFエキシマレーザ光、波長193nmのArFエキシマレーザ光、波長13nmのEUV光または電子線などを用いてもよい。露光光の照射によって、レジスト膜20にゲート電極パターンに対応したレジストパターン潜像が形成される。その後、レジスト膜20に現像処理を施すことによって、図7に示すようにレジストパターン21を形成することができる。
例えば、SiO2膜18の上に、膜厚30nm程度の反射防止膜19を形成する。その後、反射防止膜19の上に、膜厚120nm程度のレジスト膜20を形成する。レジスト膜20としては、例えば、フッ素樹脂をベースポリマーとするF2エキシマレーザ対応レジストを用いることができる。そして、F2エキシマレーザを露光光としてレジスト膜を露光した後、線幅65nm程度のレジストパターン21を形成することができる。
次に、レジストパターン21をマスクとして、反射防止膜19およびSiO2膜18をエッチングする。これにより、反射防止膜パターン22と、第2のハードマスクとしてのSiO2膜パターン23が形成される(図8)。
例えば、CF4(四フッ化炭素)、O2(酸素)およびAr(アルゴン)からなる混合ガスをエッチングガスとしたRIE(Reactive Ion Etching)法によって、反射防止膜19およびSiO2膜18をドライエッチングすることができる。
また、反射防止膜19およびSiO2膜18をドライエッチングする際には、等方的に(すなわち、シリコン基板11に対して垂直方向だけでなく水平方向にも)エッチングを行うことによって、これらの膜をトリミングしてもよい。これにより、反射防止膜パターン22およびSiO2膜パターン23を、レジストパターン21の線幅よりも縮小された線幅に形成することができる。すなわち、トリミング処理を行うことによって、第2のハードマスクを露光解像度よりも微細な線幅のパターンとすることが可能になる。例えば、線幅65nm程度のレジストパターン21に対して、第2のハードマスクを線幅50nm程度にすることができる。
尚、上記のトリミング処理に代えて、レジストパターン21に対してトリミングを行ってもよい。具体的には、レジストパターン21をO2ガスなどによりアッシングすることによってトリミングする。得られたレジストパターン21′(図示せず)をマスクとして、反射防止膜19およびSiO2膜18をドライエッチングすることによっても、露光解像度よりも微細な線幅を有する第2のハードマスクを形成することができる。
次に、不要となったレジストパターン21および反射防止膜パターン22をO2ガスを用いたアッシングなどによって除去した後、SiO2膜パターン23をマスクとしてSi3N4膜17のエッチングを行う。
本実施の形態においては、第2のハードマスク材料が実質的にエッチングされない条件で第2のハードマスクをマスクとしてハードマスク材料をエッチングし、第1のハードマスクを形成することを特徴とする。すなわち、SiO2膜パターン23が実質的にエッチングされない条件でSi3N4膜17のエッチングを行う。
具体的には、NF3ガスとCl2ガスとの混合ガスをプラズマ化し、発生した中性の反応種によってSi3N4膜17をエッチングすることが好ましい。これにより、SiO2膜パターン23を実質的にエッチングすることなく、第1のハードマスクとしてのSi3N4膜パターン24を形成することができる(図9)。ここで、NF3ガスに対するCl2ガスの混合比が大きくなるほど、Si3N4膜とSiO2膜とのエッチング選択比は大きくなる。したがって、プラズマエッチングできる範囲であれば、NF3ガスに対してCl2ガスをできるだけ多く混合することが好ましい。但し、最適となる混合比はドライエッチング装置の環境によっても変化するので、使用する装置に応じて適宜決定することがより好ましい。
例えば、図1のドライエッチング装置を用いてSi3N4膜17をエッチングすることができる。すなわち、図1において、試料処理室3の試料台4の上に、レジストパターン21および反射防止膜パターン22の除去工程までを終えた基板を載置する。この際、Si3N4膜17が形成された面がプラズマ放電室1の側を向くようにする。
次に、プラズマ放電室1に、NF3ガスにCl2ガスを混合したガスをエッチングガスGとして導入する。コイル2に高周波(例えば、周波数13.56MHz)を印加すると、エッチングガスのプラズマ化が起こり、プラズマ7が発生する。そして、試料処理室3に設けた排気口6から高速で排気を行うと、プラズマ放電室1と試料処理室3との間に圧力差が生じる。これにより、ラジカルや分子等の中性の反応種がプラズマ放電室1から試料処理室3に移動して、Si3N4膜24を化学的にエッチングする。この場合、NF3ガスに混合するCl2ガスの量を調整することによって、SiO2膜パターン23を実質的にエッチングすることなしにSi3N4膜17を選択的にエッチングすることが可能となる。
Si3N4膜パターン24を形成した後は、SiO2膜パターン23およびSi3N4膜パターン24をマスクとして多結晶シリコン膜16のエッチングを行う。例えば、Cl2ガスをベースとするエッチングガスを用いて、RIE法によりドライエッチングを行うことができる。
本実施の形態においては、SiO2膜パターン23の膜厚は非常に薄いものとしているので、多結晶シリコン膜16のエッチング工程の途中でSiO2膜パターン23は消失する。したがって、最初はSiO2膜パターン23をマスクとしてエッチングを行い、SiO2膜パターン23が消失した後はSi3N4膜パターン24をマスクとしてエッチングを行う。これにより、ゲート電極としての多結晶シリコン膜パターン25を形成することができる(図10)。次に、Si3N4膜パターン24をマスクとしてゲート絶縁膜15のエッチングを行う。
以上の工程によって、図11に示すゲート電極パターンを得ることができる。
このように、本実施の形態においては、第2のハードマスクをマスクとする第1のハードマスク材料のエッチングを、第1のハードマスク材料に対して第2のハードマスク材料のエッチング速度が非常に小さくなる条件で行う。これにより、第2のハードマスクの膜厚を薄くすることができるので、第2のハードマスク形成の際のマスクとなるレジストパターンの膜厚も薄くすることができる。換言すると、本実施の形態によれば、膜厚の薄いレジストパターンを用いて、微細なゲート電極パターンをハードマスクに転写することが可能となる。したがって、このハードマスクをマスクとしてエッチングを行うことにより、微細なゲート電極パターンを形成することが可能となる。
また、本実施の形態によれば、レジストパターンの膜厚を薄くすることができるので、短波長の露光光に対するレジスト材料の透過率が高くない場合であっても、レジストパターンの底部まで露光光を到達させることが可能となる。
さらに、本実施の形態によれば、レジストパターンの膜厚を薄くすることができるので、レジストパターンの線幅が微細であってもアスペクト比が大きくなるのを抑制して、レジストパターンの傾きや倒れが生じるのを防ぐことができる。
尚、本実施の形態においては、レジストパターンを用いてゲート電極を形成する例について述べたが、本発明はこれに限られるものではない。例えば、レジストパターンを用いたコンタクトホールの形成や層間絶縁膜の加工などにも本発明を適用することが可能である。
1 プラズマ放電室
2 コイル
3 試料処理室
4 試料台
5 試料
6 排気口
7 プラズマ発生領域
11,33 シリコン基板
12,30 素子分離領域
13,31 Nウェル
14,32 Pウェル
15 ゲート絶縁膜
16,35 多結晶シリコン膜
17 Si3N4膜
18,34,36 SiO2膜
19,37 反射防止膜
20 レジスト膜
21,38 レジストパターン
22,39 反射防止膜パターン
23 SiO2膜パターン
24 Si3N4膜パターン
25 多結晶シリコン膜パターン
40 ハードマスク
2 コイル
3 試料処理室
4 試料台
5 試料
6 排気口
7 プラズマ発生領域
11,33 シリコン基板
12,30 素子分離領域
13,31 Nウェル
14,32 Pウェル
15 ゲート絶縁膜
16,35 多結晶シリコン膜
17 Si3N4膜
18,34,36 SiO2膜
19,37 反射防止膜
20 レジスト膜
21,38 レジストパターン
22,39 反射防止膜パターン
23 SiO2膜パターン
24 Si3N4膜パターン
25 多結晶シリコン膜パターン
40 ハードマスク
Claims (7)
- 被加工基板の上に第1のハードマスク材料を成膜する工程と、
前記第1のハードマスク材料の上に第2のハードマスク材料を成膜する工程と、
前記第2のハードマスク材料の上にレジスト膜を形成する工程と、
前記レジスト膜に所定のマスクを介して露光光を照射することによってレジストパターン潜像を形成する工程と、
前記レジストパターン潜像が形成されたレジスト膜に現像処理を施すことによってレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第2のハードマスク材料をエッチングし、第2のハードマスクを形成する工程と、
前記第2のハードマスク材料が実質的にエッチングされない条件で前記第2のハードマスクをマスクとして前記第1のハードマスク材料をエッチングし、第1のハードマスクを形成する工程と、
前記第2のハードマスクおよび前記第1のハードマスクをマスクとして前記被加工基板をエッチングし、前記被加工基板にパターンを形成する工程とを有することを特徴とするパターン形成方法。 - 被加工基板の上に第1のハードマスク材料を成膜する工程と、
前記第1のハードマスク材料の上に第2のハードマスク材料を成膜する工程と、
前記第2のハードマスク材料の上に反射防止膜を形成する工程と、
前記反射防止膜の上にレジスト膜を形成する工程と、
前記レジスト膜に所定のマスクを介して露光光を照射することによってレジストパターン潜像を形成する工程と、
前記レジストパターン潜像が形成されたレジスト膜に現像処理を施すことによってレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記反射防止膜および前記第2のハードマスク材料をエッチングし、第2のハードマスクを形成する工程と、
前記第2のハードマスク材料が実質的にエッチングされない条件で前記第2のハードマスクをマスクとして前記第1のハードマスク材料をエッチングし、第1のハードマスクを形成する工程と、
前記第2のハードマスクおよび前記第1のハードマスクをマスクとして前記被加工基板をエッチングし、前記被加工基板にパターンを形成する工程とを有することを特徴とするパターン形成方法。 - 前記第2のハードマスクを形成する工程は、トリミングによって前記レジストパターンより縮小された線幅を有する第2のハードマスクを形成する工程である請求項1または2に記載のパターン形成方法。
- 前記第1のハードマスク材料は、窒化シリコン膜および酸窒化シリコン膜のいずれか一方であり、
前記第2のハードマスク材料は酸化シリコン膜であり、
前記第1のハードマスクを形成する工程は、三フッ化窒素ガスと塩素ガスとの混合ガスをプラズマ化し、発生した中性の反応種によって前記第1のハードマスク材料をドライエッチングする工程である請求項1〜3のいずれか1に記載のパターン形成方法。 - 前記第2のハードマスク材料の膜厚は5nm以上50nm以下である請求項1〜4のいずれか1に記載のパターン形成方法。
- 前記レジスト膜の膜厚は100nm以上150nm以下である請求項1〜5のいずれか1に記載のパターン形成方法。
- 前記被加工基板は、半導体基板上にゲート絶縁膜を介してゲート電極材料が成膜された基板であり、
前記被加工基板にパターンを形成する工程は、前記ゲート電極材料をエッチングしてゲート電極パターンを形成する工程である請求項1〜6のいずれか1に記載のパターン形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003355107A JP2005123314A (ja) | 2003-10-15 | 2003-10-15 | パターン形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003355107A JP2005123314A (ja) | 2003-10-15 | 2003-10-15 | パターン形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005123314A true JP2005123314A (ja) | 2005-05-12 |
Family
ID=34612817
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003355107A Pending JP2005123314A (ja) | 2003-10-15 | 2003-10-15 | パターン形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005123314A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007081383A (ja) * | 2005-08-15 | 2007-03-29 | Fujitsu Ltd | 微細構造の製造方法 |
WO2007116964A1 (ja) * | 2006-04-07 | 2007-10-18 | Philtech Inc. | 半導体装置及びその製造方法、ドライエッチング方法、配線材料の作製方法、並びにエッチング装置 |
KR100882054B1 (ko) * | 2006-06-29 | 2009-02-09 | 어플라이드 머티어리얼스, 인코포레이티드 | 탄소 첨가에 의한 실리콘 질화물의 에칭률 감소 |
JP2009283863A (ja) * | 2008-05-26 | 2009-12-03 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2021521629A (ja) * | 2018-04-03 | 2021-08-26 | 日本テキサス・インスツルメンツ合同会社 | トランジスタを製造する方法 |
-
2003
- 2003-10-15 JP JP2003355107A patent/JP2005123314A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007081383A (ja) * | 2005-08-15 | 2007-03-29 | Fujitsu Ltd | 微細構造の製造方法 |
WO2007116964A1 (ja) * | 2006-04-07 | 2007-10-18 | Philtech Inc. | 半導体装置及びその製造方法、ドライエッチング方法、配線材料の作製方法、並びにエッチング装置 |
KR100882054B1 (ko) * | 2006-06-29 | 2009-02-09 | 어플라이드 머티어리얼스, 인코포레이티드 | 탄소 첨가에 의한 실리콘 질화물의 에칭률 감소 |
JP2009283863A (ja) * | 2008-05-26 | 2009-12-03 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2021521629A (ja) * | 2018-04-03 | 2021-08-26 | 日本テキサス・インスツルメンツ合同会社 | トランジスタを製造する方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7354847B2 (en) | Method of trimming technology | |
US8658532B2 (en) | Method and material for forming a double exposure lithography pattern | |
US8940643B2 (en) | Double patterning strategy for contact hole and trench in photolithography | |
US7482280B2 (en) | Method for forming a lithography pattern | |
US7759253B2 (en) | Method and material for forming a double exposure lithography pattern | |
US6716570B2 (en) | Low temperature resist trimming process | |
US7589024B2 (en) | Process for producing semiconductor integrated circuit device | |
TWI406105B (zh) | 使用含碳硬光罩的雙重曝光圖案化方法 | |
JP2003051495A (ja) | 半導体素子におけるコンタクト孔の形成方法 | |
US7550384B2 (en) | Semiconductor device and method for forming pattern in the same | |
JP2004152784A (ja) | 微細パターンの作製方法及び半導体装置の製造方法 | |
JP2003051443A (ja) | 半導体素子の微細パターン形成方法 | |
JP2007522673A (ja) | 処理済みフォトレジストを使用して半導体素子を形成する方法 | |
CN102201365B (zh) | 用于制造半导体器件的方法 | |
US6787455B2 (en) | Bi-layer photoresist method for forming high resolution semiconductor features | |
JP2006253245A (ja) | 微細パターン形成方法 | |
US20070161255A1 (en) | Method for etching with hardmask | |
JP2005123314A (ja) | パターン形成方法 | |
JP2674589B2 (ja) | レジストパターンの形成方法 | |
TW200908147A (en) | Low temperature SACVD processes for pattern loading applications | |
JP2003179064A (ja) | 配線パターンの形成方法 | |
JP2011215404A (ja) | フォトマスクブランクとその製造方法 | |
KR100816210B1 (ko) | 반도체 장치 형성 방법 | |
JP2001326173A (ja) | パターン形成方法 | |
JP2008016839A (ja) | 半導体素子の微細パターン形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050331 |