JP2021521629A - トランジスタを製造する方法 - Google Patents

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Abstract

トランジスタを製造する方法（５００）が、半導体基板上に第１の誘電体層を形成すること（５０２）、第１の誘電体層上に障壁層を堆積すること（５０４）、障壁層上に反射防止コーティングを堆積すること（５０６）、フォトレジスト層におけるパターンを堆積し（５０８）、露出させ（５１０）、その後開口を提供するためエッチングすること（５１２）、開口の下の反射防止コーティングの一部をエッチングすること（５１４）、第１の誘電体層の一部を露出させるため、開口の下の障壁層の一部を除去すること（５１６）、酸化物領域を成長させるため、雰囲気酸化剤を提供し（５１８）、その後、障壁層を除去すること（５２０）、障壁層を除去した後ドーパントを半導体基板内に注入すること（５２２）、半導体基板にドーパントを注入した後第１の誘電体層を除去すること（５２４）、第１の誘電体層を除去した後第２の誘電体層を形成すること（５２６）を含み、酸化物領域が第２の誘電体より厚くなるように成長される。

Description

多くの応用例において、トランジスタは比較的低い固有抵抗を有するべきである。ドレイン拡張金属酸化物半導体（ＤＥＭＯＳ）トランジスタなどの或る種の電界効果トランジスタでは、ゲート酸化物の一部にわたって酸化物厚みを増加させると比抵抗が低くなる可能性がある。
少なくとも１つの例において、トランジスタを製造する方法が、半導体基板上に第１の誘電体層を形成すること、第１の誘電体層上に障壁層を堆積すること、障壁層上に反射防止コーティングを堆積すること、フォトレジスト層を堆積すること、フォトレジスト層におけるパターンを放射に露出させること、フォトレジスト層に開口を提供するためにパターンに従ってフォトレジスト層をエッチングすること、フォトレジスト層における開口の下の反射防止コーティングの一部をエッチングすること、第１の誘電体層の一部を露出させるため、開口の下の障壁層の一部をエッチングすること、酸化物領域を成長させるため、開口の下の障壁層の一部をエッチングした後に雰囲気酸化剤を提供すること、雰囲気酸化剤を提供した後に障壁層を除去すること、障壁層を除去した後に半導体基板にドーパントを注入すること、半導体基板にドーパントを注入した後に第１の誘電体層を除去すること、及び、第１の誘電体層を除去した後に第２の誘電体層を形成することを含み、酸化物領域は、第２の誘電体層より厚くなるように成長される。
少なくとも１つの例において、トランジスタを製造する方法が、半導体基板上に犠牲酸化物層を形成すること、犠牲酸化物層上にシリコン窒化物層を堆積すること、シリコン窒化物層上に反射防止コーティングを堆積すること、フォトレジスト層を堆積すること、フォトレジスト層におけるパターンを放射に曝すこと、フォトレジスト層に開口を提供するためにパターンに従ってフォトレジスト層をエッチングすること、開口の下の反射防止コーティングの一部をエッチングすること、開口の下のシリコン窒化物層の一部をエッチングして犠牲酸化物層の一部を露出させること、犠牲酸化物層の露出した部分に酸化物領域を成長させること、酸化物領域を成長させた後にシリコン窒化物層を除去すること、シリコン窒化物層を除去した後に半導体基板にドーパントを注入すること、半導体基板にドーパントを注入した後に犠牲酸化物層を除去すること、及び、犠牲酸化物層を除去した後に半導体基板上にゲート酸化物層を形成することを含み、酸化物領域はゲート酸化物層の厚さよりも厚く成長される。
少なくとも一例において、トランジスタを製造する方法が、半導体基板上に犠牲酸化物層を形成すること、犠牲酸化物層上にシリコン窒化物層を堆積すること、フォトレジスト層を堆積すること、前記フォトレジスト層におけるパターンを放射に曝すこと、パターンに従ってフォトレジスト層をエッチングして、フォトレジスト層における開口を提供すること、開口の下のシリコン窒化物層の一部をエッチングして、犠牲酸化物層の一部を露出させること、犠牲酸化物層の露出された部分上に少なくとも４００オングストロームの厚さの酸化物領域を成長させること、酸化物領域を成長させた後にシリコン窒化物層を除去すること、シリコン窒化物層を除去した後に半導体基板内にドーパントを注入して、半導体基板内にドレイン領域を形成すること、半導体基板内にドーパントを注入した後に犠牲酸化物層を除去すること、半導体基板上にゲート酸化物層を形成することを含み、前記ゲート酸化物層は４００オングストローム未満の厚みを有する。
種々の例におけるトランジスタを示す。
種々の例におけるいくつかの層を備える半導体基板を示す。
種々の実施例におけるエッチング後のシリコン基板を示す。
種々の例における酸化物領域を備えるシリコン基板を示す。
種々の例におけるプロセスフローを示す。
種々の例における２つのトランジスタを示す。
説明される実施例において、ＤＥＭＯＳトランジスタなどのトランジスタを製造する方法が、トランジスタゲートの下に厚い酸化物を成長させることを含み、こういった処理工程は、標準のバイポーラ相補型金属酸化物半導体（ＢｉＣＭＯＳ）プロセスフローに組み込むことができる。
図１は縮尺通りに描かれていない、例示のトランジスタ１００の断面図を示す。図１の例では、例示のトランジスタ１００はＤＥＭＯＳトランジスタである。ドレイン領域１０４及びソース領域１０６が半導体基材１０２内に形成される。図１の例では、半導体基板１０２はシリコン結晶であり、例示のトランジスタ１００はｎ型ＤＥＭＯＳトランジスタであり、ドレイン領域１０４及びソース領域１０６はそれぞれ高度にドープされたｎ型領域である。ソース領域１０６は軽くドープされたｐ型ウェル１０８内に形成され、ドレイン領域１０４は軽くドープされたｎ型領域１１０を介して拡張される。
半導体基体１０２上に誘電体層１１２が形成される。誘電体層１１２は、通常、二酸化シリコンであり、誘電体層１１２はゲート酸化物層１１２と呼ばれる。ゲート酸化物層１１２の上にゲート１１４が形成される。ゲート１１４は、ポリシリコンを含み得る。酸化物領域１１６が、半導体基体１０２の上及び中に成長される。酸化物領域１１６は、ドレイン領域１０４に近接しており、ゲート１１４の下にあり、酸化物領域１１６は誘電体層１１２よりも厚い。酸化物領域１１６は二酸化シリコンを含み得る。酸化物領域１１６の存在は、ゲート１１４にリフトアップを提供する。高度にドープされたｐ型領域１１８が、例示のトランジスタ１００のボディコンタクトとして機能する。
例示のトランジスタ１００がＯＮであるとき、ゲート１１４の下のチャネルが反転モードになるように、多数キャリアのチャネル電流（例えば、ｎ型チャネルのための電子）が、ソース領域１０６からドレイン領域１０４に流れる。酸化物領域１１６の存在は、チャネル電流の経路に影響を及ぼす。酸化物領域１１６のチャネル内への比較的大きな深さは、チャネル電流の多数キャリアを、酸化物領域１１６の下方及びドレイン領域１０４に向かって移動することにつれて加速させる。多数キャリアの加速は、例示のトランジスタ１００の固有抵抗を減少させるのに役立つ。
酸化物領域１１６は、二重拡散金属酸化物半導体（ＤＭＯＳ）トランジスタなどの他のタイプのトランジスタ、並びに他のタイプの横方向又は垂直トランジスタに用いることができる。図１には示されていないが、他の半導体デバイスが、半導体基板１０２内に形成され得、様々な回路を実現するために、例示のトランジスタ１００に結合され得る。他の半導体デバイスが例示のトランジスタ１００と統合されるある実施例では、例示のトランジスタ１００の周囲にシリコントレンチアイソレーション（ＳＴＩ）領域が形成されて、他の半導体デバイスからの電気的隔離を提供する。
図２は、実施例に従ったプロセスフローの一部の間形成された半導体基体１０２及びいくつかの層の断面図（縮尺通りに描かれていない）を示す。半導体基材１０２の上に犠牲誘電体層２０４が形成される。シリコン技術において、犠牲誘電体層２０４は典型的には二酸化シリコンを含み、犠牲酸化物層２０４と呼ばれる。典型的にはシリコン窒化物である障壁層２０６が、犠牲酸化物層２０４上に堆積される。底部反射防止コーティング（ＢＡＲＣ）２０８が障壁層２０６上に堆積され、フォトレジスト層２１０がＢＡＲＣ２０８上に堆積される。
フォトレジスト層２１０は、マスク（図示せず）によって画定される照明パターンに従って放射に曝される。フォトレジスト層２１０上に照射されるパターンは、図１の酸化物領域１１６を成長させるための開口を画定する。図２の例では、矢印２１２などの矢印が放射を絵で表す。いくつかの実施例では、放射は、例えば、２４８ｎｍの波長、又は、アルゴンフッ化物エキシマーレーザーソースの場合の１９３ｎｍの波長など、深紫外線（ＤＵＶ）領域にあってもよい。プロセス技術ノードがより小さなサイズに移ると、実施例は、反射性マスク（図示せず）とともに用いられる極紫外線（ＥＵＣ）レーザーなど、他のタイプの照明源及びマスクを利用することもできる。
図２は、半導体基体１０２の内部及び上に形成された全ての特徴を示すものではない。例えば、半導体基材１０２内及び半導体基材１０２上に形成される様々なデバイスを電気的に絶縁するために、埋め込み層及びＳＴＩ領域が形成されてもよい。
図３は、実施例に従って、開口３０２を提供するためにエッチングが行われた後、図２の層を備える、シリコン基板１０２の断面図（縮尺通りに描かれていない）を示す。エッチングは、プラズマ反応性イオンエッチングを含み得る。プラズマＲＩＥは、酸素（Ｏ２）、キャリア気体（例えば、アルゴン）、又は、ｘ=１又は２、ｙ=０、１、２、３、又は４、及びｚ=１、２、３、又は４の化学量論ＣｘＨｙＦｚを有する炭素（Ｃ）、水素（Ｈ）、及びフッ素（Ｆ）を含むフッ化炭素の気体混合物において成され得る。
図４は、実施例に従って、酸化物領域１１６が成長された図３の層を備えるシリコン基板１０２の断面図（縮尺通りに描かれていない）を示す。いくつかの実施例では、酸化物領域１１６は、少なくとも４００オングストローム、例えば、４００オングストロームから４０００オングストロームの範囲、の厚みを有し得る。半導体基材１０２は、酸化物領域１１６を成長させるため、或る雰囲気酸化剤に曝される。ある実施例では、雰囲気酸化は、酸素及び／又は水蒸気を用いて熱炉酸化プロセスにおいて行われる。幾つかの実施例では、半導体基質１０２は、例えば９５０℃〜ｌ０００℃の範囲など、９００℃を超える温度で、酸素及び／又は水蒸気に曝される。
障壁層２０６の厚みは、障壁層２０６の下の横方向酸化のため、「バーズビーク（bird’s beak）」（「バーズビーク（birds beak）」とも呼ばれる）形状の酸化物領域１１６の形成に影響を提供する。障壁層２０６の厚みは、３００オングストローム〜１０００オングストロームの厚みを有し得る。いくつかの実施例では、障壁層２０６は約９５０オングストロームの厚さであり得る。
酸化物領域１１６を形成した後、図４に示す半導体基材１０２の上の様々な層（酸化物領域１１６を除く）が除去され、続いて追加のプロセス工程を行って、例えば図１の例示のトランジスタ１００などのトランジスタを製造する。例えば、ドーパントを注入して、軽くドープされたｎ型領域１１０、ドレイン領域１０４、及びソース領域１０６が形成され得る。犠牲酸化物層２０４は、ゲート酸化物層１１２を成長させる前に除去され、ゲート１１４はゲート酸化物層１１２の上に形成される。
図５は、例示のプロセスフロー５００を示す。例示のプロセスフロー５００は、工程５０１において、１つ又はそれ以上のＳＴＩ領域を形成すること、工程５０２において、半導体基板（例えば、半導体基板１０２）上に第１の誘電体層を形成すること、工程５０４において、第１の誘電体層上に障壁層２０６（例えば、シリコン窒化物層）を堆積すること、工程５０６において、反射防止コーティング（例えば、ＢＡＲＣ２０８）を堆積すること、工程５０８において、フォトレジスト層（例えば、フォトレジスト層２１０）を堆積すること、工程５１０において、フォトレジスト層におけるパターンを放射に曝すこと、工程５１２において、フォトレジスト層における開口を提供するためパターンに従ってフォトレジスト層をエッチングすること、工程５１４において、フォトレジスト層の開口の下の反射防止コーティングの一部をエッチングすること、工程５１６において、第１の誘電体層の一部を露出させるため障壁層の一部をエッチングすること、工程５１８において、開口の下の障壁層の一部をエッチングした後、雰囲気酸化剤を提供すること、工程５２０において、雰囲気酸化剤を提供した後、障壁層を除去すること、工程５２２において、障壁層を除去した後、ドーパントを半導体基板に注入すること（例えば、ドレイン領域１０４又はソース領域１０６を形成するため）、工程５２４において、ドーパントを半導体基板に注入した後、第１の誘電体層を除去すること、工程５２６において、第１の誘電体層を除去した後、第２の誘電体層（例えば、ゲート酸化物層１１２）を形成することを含む。
実施例に従ったトランジスタ（例えば、プロセスフロー５００）を製造する際の処理工程は標準のプロセスフロー、例えば、標準のＢｉＣＭＯＳプロセス、又は線形ＢｉＣＭＯＳ（ＬＢＣ）プロセスに組み込むことができる。追加の処理工程が、図５に関して記載された処理工程などの一実施例における処理工程の前後に実行されてもよい。例えば、埋め込み領域を形成するための半導体基板１０２へのドーパント注入は、プロセスフロー５００より先に行われてもよい。別の例として、エピタキシャル層が、プロセスフロー５００の前に半導体基材１０２上に成長されてもよい。
複数デバイスをウェハ上に製造する場合、図５に示される工程の一部又は全部が繰り返され得る。例えば、工程５２６（及び工程５２６に関連する工程）は、それぞれのゲート酸化物層に対して異なる厚みを有する複数のトランジスタを製造するために繰り返され得る。具体例として、工程５２６の反復で形成される誘電体層が、約４０オングストロームの厚みを有し得、そのため、約４０オングストロームのゲート酸化物層を有する１つ又はそれ以上のトランジスタが製造される。工程５２６の別の反復において、誘電体層が約１００オングストロームの厚みを有し得、そのため、１つ又はそれ以上のトランジスタが、より高い動作電圧に適した約１００オングストロームのゲート酸化物層を有するように製造される。
図６は、２つの例示のトランジスタの断面図（一定の縮尺で描かれてはいない）を示す。図６は、例示のトランジスタ１００が形成されるが、高度にドープされたｐ型領域１１８（ボディコンタクト）が示されていない、半導体基板６０２を示す。半導体基板６０２内に形成されるのは、例示のトランジスタ６００（そのボディコンタクトは図示しない）である。ＳＴＩ領域６０１が、例示のトランジスタ６００から例示のトランジスタ１００を隔離する。
例示のトランジスタ６００は、ドレイン領域６０４及びソース領域６０６を含む。図６の実施例において、例示のトランジスタ６００はｎ型ＤＭＯＳトランジスタであり、ドレイン領域６０４及びソース領域６０６は、各々、高ドープされたｎ型領域である。ソース領域６０６は軽くドープされたｐ型ウェル６０８内に形成され、ドレイン領域６０４は軽くドープされたｎ型領域６１０を介して拡長される。
半導体基板６０２上にゲート酸化物層（誘電体層）６１２が形成される。ゲート酸化物層６１２の上にゲート６１４が形成される。半導体基板６０２上及びその中に酸化物領域６１６が成長される。酸化物領域６１６は、ドレイン領域６０４に近接しており、ゲート６１４の下にあり、酸化物領域６１６は、ゲート酸化物層６１２よりも厚い。ゲート酸化物層６１２はゲート酸化物層１１２よりも厚く、その結果、例示のトランジスタ６００は例示のトランジスタ１００よりも高い動作電圧に耐えることができる。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

  1. トランジスタを製造する方法であって、
    半導体基板上に第１の誘電体層を形成すること、
    前記第１の誘電体層上に障壁層を堆積すること、
    前記障壁層上に反射防止コーティングを堆積すること、
    フォトレジスト層を堆積すること、
    前記フォトレジスト層におけるパターンを放射に曝すこと、
    前記フォトレジスト層に開口を提供するために、前記パターンに従って前記フォトレジスト層をエッチングすること、
    前記フォトレジスト層における前記開口の下の反射防止コーティングの一部をエッチングすること、
    前記第１の誘電体層の一部を露出させるため、前記開口の下の前記障壁層の一部をエッチングすること、
    酸化物領域を成長させるため、前記開口の下の前記障壁層の前記一部をエッチした後、雰囲気酸化剤を提供すること、
    前記雰囲気酸化剤を提供した後、前記障壁層を除去すること、
    前記障壁層を取り除いた後、前記半導体基板内にドーパントを注入すること、
    前記半導体基板にドーパントを注入した後、前記第１の誘電体層を除去すること、
    前記第１の誘電体層を除去した後、第２の誘電体層を形成することであって、前記酸化物領域が前記第２の誘電体層より厚くなるように成長されること、
    を含む、方法。
  2. 請求項１の方法であって、
    シャロートレンチアイソレーション（ＳＴＩ）領域を形成すること、及び
    前記第２の誘電体層よりもより厚い、第３の誘電体層を形成すること、
    を更に含む、方法。
  3. 請求項１の方法であって、
    前記第２の誘電体層上に第２のフォトレジスト層を堆積すること、
    前記第２のフォトレジスト層における第２のパターンを放射に曝すこと、
    前記第２のフォトレジスト層に開口を提供するため、前記第２のパターンに従って前記第２のフォトレジスト層をエッチングすること、
    前記第２のフォトレジスト層の前記開口を介して、第２の誘電体層上に導電性材料を堆積すること、
    を更に含む、方法。
  4. 請求項３に記載の方法であって、前記半導体基板上に前記第１の誘電体層を形成する前に、更に、前記半導体基板上にエピタキシャル層を成長させることを含む、方法。
  5. 請求項４に記載の方法であって、前記エピタキシャル層を成長させる前に、更に、前記半導体基板にドーパントを注入してｎ型埋め込み層を形成することを含む、方法。
  6. 請求項５に記載の方法であって、前記半導体基板にドーパントを注入することが前記半導体基板にドレイン領域を形成する、方法。
  7. 請求項１の方法であって、前記雰囲気酸化剤を提供することが、約９００℃で前記半導体基板を前記雰囲気酸化剤に曝すことを含む、方法。
  8. 請求項１の方法であって、前記酸化剤が酸素又は蒸気を含む、方法。
  9. 請求項１の方法であって、前記第１及び第２の誘電体層がそれぞれ二酸化シリコンを含む、方法。
  10. 請求項１の方法であって、前記雰囲気酸化剤を提供することが、前記酸化物領域を、前記半導体基板の中及び上に、少なくとも４００オングストロームの厚みまで成長させることを含む、方法。
  11. 請求項１の方法であって、前記前記障壁層が、３００オングストローム〜１０００オングストロームの厚みを有する、方法。
  12. 請求項１の方法であって、前記前記障壁層がシリコン窒化物を含む、方法。
  13. 請求項１の方法であって、前記開口の下の前記反射防止コーティング及び前記前記障壁層の部分をエッチングすることが、プラズマ反応性イオンエッチング（ＲＩＥ）を含む、方法。
  14. 請求項１３の方法であって、前記プラズマＲＩＥが、酸素（Ｏ２）、キャリア気体、又は、ｘ=１又は２、ｙ=０、１、２、３、又は４、及び、ｚ=１、２、３、又は４の化学量論ＣｘＨｙＦｚを有する炭素（Ｃ）、水素（Ｈ）、及びフッ素（Ｆ）を含むフッ化炭素の気体混合物を用いることを含む、方法。
  15. 請求項１４に記載の方法であって、前記気体がアルゴン及び酸素を含む、方法。
  16. 請求項１５に記載の方法であって、前記前記障壁層が、３００オングストローム〜１０００オングストロームの厚みを有するシリコン窒化物を含む、方法。
  17. 請求項１に記載の方法であって、前記雰囲気酸化剤を提供することが、前記酸化物領域を前記半導体基板の中及び上に成長させることを含み、前記酸化物領域が少なくとも４００オングストロームの厚みを有する、方法。
  18. トランジスタを製造する方法であって、
    半導体基板上に犠牲酸化物層を形成すること、
    前記犠牲酸化物層上にシリコン窒化物層を堆積すること、
    前記シリコン窒化物層上に反射防止コーティングを堆積すること、
    フォトレジスト層を堆積すること、
    前記フォトレジスト層におけるパターンを放射に曝すこと、
    前記フォトレジスト層内に開口を提供するため、前記パターンに従って前記フォトレジスト層をエッチングすること、
    前記開口の下の前記反射性防止コーティングの一部をエッチングすること、
    前記犠牲酸化物層の一部を露出させるため、前記開口の下の前記シリコン窒化物層の一部をエッチングすること、
    前記犠牲酸化物層の前記露出された部分上に酸化物領域を成長させること、
    前記酸化物領域を成長させた後、前記シリコン窒化物層を取り除くこと、
    前記シリコン窒化物層を除去した後、前記半導体基板にドーパントを注入すること、
    前記半導体基板にドーパントを注入した後、前記犠牲酸化物層を取り除くこと、及び
    前記犠牲酸化物層を除去した後に前記半導体基板上にゲート酸化物層を形成することであって、前記酸化物領域が、前記ゲート酸化物層の厚みよりも厚く成長されること、
    を含む、方法。
  19. 請求項１８に記載の方法であって、前記犠牲酸化物層の前記露出された部分上に前記酸化物領域を成長させることが、前記酸化物領域を少なくとも４００オングストロームの厚みまで成長させることを含む、方法。
  20. トランジスタを製造する方法であって、
    半導体基板上に犠牲酸化物層を形成すること、
    前記犠牲酸化物層上にシリコン窒化物層を堆積すること、
    フォトレジスト層を堆積すること、
    前記フォトレジスト層内におけるパターンを放射に曝すこと、
    前記フォトレジスト層に開口を提供するため、前記パターンに従って前記フォトレジスト層をエッチングすること、
    前記犠牲酸化物層の一部を露出させるため、前記開口の下の前記シリコン窒化物層の一部をエッチングすること、
    前記犠牲酸化物層の前記露出された部分上に少なくとも４００オングストロームの厚さの酸化物領域を成長させること、
    前記酸化物領域を成長させた後、前記シリコン窒化物層を取り除くこと、
    前記半導体基板内にドレイン領域を形成するため、前記シリコン窒化物層を除去した後に半導体基板内にドーパントを注入すること、
    前記半導体基板にドーパントを注入した後に前記犠牲酸化物層を除去すること、及び
    前記犠牲酸化物層を除去した後に半導体基板上にゲート酸化物層を形成すること、
    を含み、
    前記ゲート酸化物層が４００オングストローム未満の厚みを有する、
    方法。
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