JP2009283863A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】高い精度で安定的にパターンを形成することができる、半導体装置の製造方法を提供する。
【解決手段】被加工膜ＰＳ上に、第１無機材料からなる第１無機膜ＨＵと、第２無機材料からなりかつ第１無機膜ＨＵと被加工膜ＰＳとの間に位置する第２無機膜ＨＤとが形成される。第１無機膜ＨＵ上の第１フォトレジストマスクＲ１をマスクとして用いて第１無機膜ＨＵがエッチングされる。第２無機膜ＨＤ上に第２フォトレジストマスクＲ２が形成される。第２フォトレジストマスクＲ２および第１無機膜ＨＵをマスクとして用いて第２無機膜ＨＤがエッチングされる。第２無機膜ＨＤをマスクとして用いて被加工膜ＰＳがエッチングされる。
【選択図】図７

Description

本発明は、半導体装置の製造方法に関し、特に、フォトレジストマスクを用いた半導体装置の製造方法に関するものである。

４５ｎｍノードのパターニングにおいては、従来の液浸リソグラフィ技術の適用が可能であると考えられている。しかしながら、３２ｎｍノード（ハーフピッチ４５ｎｍ）においては、液侵技術の飛躍的な改善、または極端紫外線などを用いた光源の短波長化なしには、従来の液浸リソグラフィを単純に適用することは困難である。そこで従来の液浸リソグラフィ技術にダブルパターニング技術を組み合わせる検討がなされている。ダブルパターニングとは、１つのパターンを露光機で転写できる２つの密集度の低いパターンに分割し露光する技術である。２つのパターンを組み合わせることで、最終的に得られるパターンの密集度を高めることができる。

たとえば特開２００５−１２９７６１号公報（特許文献１）では、以下の工程により、露光装置の解像度と同程度以下の間隔で複数のホールの配列が形成される。

まず第１のレジスト膜が下地膜に塗布される。解像度以上の隣接する開口部相互の間隔で配列された複数の第１のレジスト開口パターンが第１のレジスト膜に形成される。この第１のレジスト開口パターンが用いられたエッチングにより、下地膜に第１のホールパターンが形成される。第１のレジスト膜を除去後、下地膜上に新たに第２のレジスト膜が塗付される。第２のレジスト開口パターンが、第１のレジスト開口パターン相互の間の第２のレジスト膜に形成される。この第２のレジスト開口パターンが用いられたエッチングにより、下地膜に第２のホールパターンが形成される。

また特開２００４−２９６９３０号公報（特許文献２）では、以下の工程により、被加工部材にレジストの解像度以上の微細パターンが形成される。

まず、被加工部材上にマスク層と疎ピッチのレジストパターンとが形成される。次に、このレジストパターンをマスクにしてマスク層がエッチングされ、マスク層の一部の領域の膜厚が薄くされる。この領域の一部を覆うように、次のレジストパターンが形成され、再度エッチングが行なわれる。これによりマスク層に微細なパターンが形成される。この微細パターンが形成されたマスク層をハードマスクにして、被加工部材がエッチングされる。
特開２００５−１２９７６１号公報 特開２００４−２９６９３０号公報

特開２００５−１２９７６１号公報（特許文献１）の技術では、第２のホールパターンを形成するための第２のレジスト膜が塗布される際に、下地膜（被加工膜）に第１のホールパターンが既に形成されている。すなわち被加工膜は第１のホールパターンの段差を既に有している。このため被加工膜の膜厚が、たとえば半導体装置のゲート電極膜のように厚い場合、大きな段差を有する面に第２のレジスト膜が塗布される。このように大きな段差を有する面上においては露光精度が低下するので、被加工膜を精度よくパターニングすることが難しくなるという問題があった。

また特開２００４−２９６９３０号公報（特許文献２）の技術では、ハードマスクを形成するために、マスク層、すなわち一の層を厚み方向に所定の深さだけ部分的にエッチングする必要がある。しかしながら実際にエッチングされる深さは、エッチングレートの工程変動や表面段差の影響を受ける。よって形成されるハードマスクの寸法ばらつきが大きくなるので、このハードマスクを用いた被加工膜のパターニングは再現性が低くなるという問題があった。

本発明は、上記の課題に鑑みてなされたものであり、その目的は、高い精度で安定的にパターンを形成することができる、半導体装置の製造方法を提供することである。

本実施の形態の半導体装置の製造方法は、以下の工程を備えている。
半導体基板上に被加工膜が形成される。被加工膜上に、第１無機材料からなる第１無機膜と、第１無機材料と異なる第２無機材料からなりかつ第１無機膜と被加工膜との間に位置する第２無機膜とが形成される。第１無機膜上にフォトリソグラフィにより、第１パターンを有する第１フォトレジストマスクが形成される。第１無機膜に第１パターンを転写するために、第１無機材料のエッチング速度が第２無機材料のエッチング速度よりも大きくなるエッチング条件で、第１フォトレジストマスクをマスクとして用いて選択的に第１無機膜がエッチングされる。第１無機膜をエッチングする工程の後に、第２無機膜上にフォトリソグラフィにより、第１パターンと異なる第２パターンを有する第２フォトレジストマスクが形成される。第２無機膜に第１パターンおよび第２パターンを合わせた合成パターンを転写するために、第２無機材料のエッチング速度が第１無機材料のエッチング速度よりも大きくなるエッチング条件で、第２フォトレジストマスクおよび第１無機膜をマスクとして用いて選択的に第２無機膜がエッチングされる。第２無機膜をエッチングする工程の後に、被加工膜に合成パターンを転写するために、第２無機膜をマスクとして用いて選択的に被加工膜がエッチングされる。

本実施の形態の半導体装置の製造方法によれば、被加工膜のパターニングが開始される前に、第１および第２フォトレジストマスクが露光される。よって被加工膜のパターン形状に起因する段差の影響を受けずに露光が行なわれる。このため露光の精度を高くすることができるので、被加工膜のパターンを高い精度で形成することができる。

また第１パターンを第１無機膜に転写するためのエッチングにおいて、第２無機膜がエッチングストッパとして用いられる。このためエッチングストッパが用いられない場合に比してエッチング深さの再現性が高いので、被加工膜のパターニングを安定的に行なうことができる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を模式的に示した平面図である。図２は、図１のＩＩＡ−ＩＩＡ線に沿った概略断面図（Ａ）、およびＩＩＢ−ＩＩＢ線に沿った概略断面図（Ｂ）である。

図１および図２を参照して、最初に本実施の形態の半導体装置ＳＤ１の概略的な構成について説明する。半導体装置ＳＤ１は、たとえば不揮発性メモリが搭載された混載マイコンであり、ロジック領域ＬＲとメモリ領域ＭＲとを有している。ロジック領域ＬＲは、たとえばＭＰＵ（Micro Processing Unit）領域と、Ｉ／Ｏ（Input/Output）領域と、ＲＯＭｃｏｎｔｒｏｌ領域とを有しており、比較的複雑な形状を有する配線パターンＷＲ１〜ＷＲ３をゲート電極膜として多く含んでいる。メモリ領域ＭＲは、たとえばＲＯＭ（Read Only Memory）領域と、ＲＡＭ（Random Access Memory）領域とを有しており、配線パターンＷＲ１〜ＷＲ３に比して規則的な形状を有する配線パターンＷＲ４をゲート電極膜として含んでいる。

次に半導体装置ＳＤ１の構成の詳細について説明する。半導体装置ＳＤ１は、シリコン基板ＳＢと、ポリシリコン膜ＰＳと、酸化膜ＯＸとを有している。酸化膜ＯＸはシリコン基板ＳＢ上に設けられている。ポリシリコン膜ＰＳは酸化膜ＯＸ上に設けられている。ポリシリコン膜ＰＳにより、配線パターンＷＲ１〜ＷＲ４（図１）が形成されている。

配線パターンＷＲ１は、折れ曲がりＡ１を有するラインパターンである。配線パターンＷＲ１は、幅寸法Ｗおよび間隔寸法Ｓを有している。間隔寸法Ｓは、半導体装置ＳＤ１の製造に用いられる露光装置による単一の露光により形成可能なパターンの最小間隔寸法よりも小さい。なお配線パターンＷＲ１は、２つのパターンを折れ曲がりＡ１において繋げる工程を有するパターニングにより形成されている。

配線パターンＷＲ２は、複数のラインパターンであり、ラインパターン同士が間隔寸法Ｓの突き合わせＡ２ａおよびＡ２ｂを形成している。突き合わせＡ２ａにおいては、１対の配線パターンＷＲ２の各々の端部が互いに対向している。突き合わせＡ２ｂにおいては、１対の配線パターンＷＲ２の一方の中間部の近くに他方の端部が配されている。

配線パターンＷＲ３は、間隔寸法Ｓを空けて互いに並走する１対のパターンである。間隔寸法Ｓが空けられた領域には、孤立したスペースＡ３が形成されている。

配線パターンＷＲ４は、ピッチ寸法Ｐ、間隔寸法Ｓおよび幅寸法Ｇを有するラインアンドスペースパターンである。ピッチ寸法Ｐは、半導体装置ＳＤ１の製造に用いられる露光装置による単一の露光により形成可能なパターンの最小ピッチ寸法Ｐｍｉｎよりも小さく、たとえばＰ＝Ｐｍｉｎ／２である。また幅寸法Ｇは半導体装置ＳＤ１のゲート電極膜のゲート長寸法に相当する。

次に、本実施の形態の半導体装置ＳＤ１の製造方法について説明する。図３は、本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す平面図である。図４〜図１０のそれぞれは、本発明の実施の形態１における半導体装置の製造方法の第１〜７工程を工程順に示す図であり、図３の線ＩＶＡ−ＩＶＡに対応する概略断面図（Ａ）および線ＩＶＢ−ＩＶＢに対応する概略断面図（Ｂ）である。

主に図３および図４を参照して、シリコン基板ＳＢ（半導体基板）上に酸化膜ＯＸを介してポリシリコン膜ＰＳ（被加工膜）が形成される。ポリシリコン膜ＰＳ上に下層ハードマスク膜ＨＤと上層ハードマスク膜ＨＵとが順に形成される。すなわちポリシリコン膜ＰＳ上に、上層ハードマスク膜ＨＵ（第１無機膜）と、上層ハードマスク膜ＨＵとポリシリコン膜ＰＳとの間に位置する下層ハードマスク膜ＨＤ（第２無機膜）とを有する積層膜が形成される。上層ハードマスク膜ＨＵは酸化シリコン（第１無機材料）からなる。下層ハードマスク膜ＨＤは、上層ハードマスク膜ＨＵの材料とは異なる材料である窒化シリコン（第２無機材料）からなる。なおポリシリコン膜ＰＳ、下層ハードマスク膜ＨＤ、および上層ハードマスク膜ＨＵのそれぞれの厚さは、たとえば１００ｎｍ、５０ｎｍ、および３５ｎｍである。

フォトリソグラフィにより、上層ハードマスク膜ＨＵ上に第１パターン（図３の実線パターン）を有する第１フォトレジストマスクＲ１が形成される。すなわち上層ハードマスク膜ＨＵ上へのフォトレジストの塗布と、第１パターンに対応した露光とが行なわれる。この第１パターンは、配線パターンＷＲ１〜ＷＲ４のパターンのうちの一部に対応している。第１フォトレジストマスクＲ１は、図３の右側の実線パターン、および図４（Ｂ）に示すように、ラインアンドスペースパターンを含んでいる。このラインアンドスペースパターンのピッチ寸法は、配線パターンＷＲ４のピッチ寸法Ｐの２倍のピッチ寸法２Ｐを有している。ピッチ寸法２Ｐは、第１フォトレジストマスクＲ１のフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法に相当する。

なお図４（Ａ）および（Ｂ）のそれぞれにおいて二点鎖線で示す配線パターンＷＲ１およびＷＲ４は、第１フォトレジストマスクＲ１の配置を見易くするために図示されているものであり、まだパターニングされていない。

次に酸化シリコンのエッチング速度が窒化シリコンのエッチング速度よりも大きくなるエッチング条件で、第１フォトレジストマスクＲ１をマスクとして用いて選択的に上層ハードマスク膜ＨＵが異方性エッチングによりエッチングされる。このエッチングは、たとえばＣ₄Ｆ₈とＡｒとの混合ガスをプロセスガスとして用いたＲＩＥ(Reactive Ion Etching)である。エッチング終了後、第１フォトレジストマスクＲ１が除去される。

図５を参照して、上記の加工工程により、上層ハードマスク膜ＨＵに第１パターンが転写される。

主に図６を参照して、下層ハードマスク膜ＨＤ上に、反射防止膜ＢＣが塗布される。反射防止膜ＢＣは、ＢＡＲＣ(Bottom Antireflection Coating)膜として露光時の反射を防止する機能を有している。また反射防止膜ＢＣは、上層ハードマスク膜ＨＵのエッチングされた領域を埋める埋込膜としての機能も有している。これにより下層ハードマスク膜ＨＤ上における上層ハードマスク膜ＨＵによる凹凸形状が緩和され、反射防止膜ＢＣの平坦な表面が形成される。

フォトリソグラフィにより、下層ハードマスク膜ＨＤ上に、上記第１パターンと異なる第２パターンを有する第２フォトレジストマスクＲ２が形成される。すなわち反射防止膜ＢＣ上へのフォトレジストの塗布と、第２パターンに対応した露光とが行なわれる。この第２パターンは、図３の二点鎖線で示すパターンであり、配線パターンＷＲ１〜ＷＲ４のパターンのうちの一部に対応している。第１パターンと第２パターンとは、図３の左上部分に示すように、互いに重複する部分を有している。また第２フォトレジストマスクＲ２は、図３の右側の二点鎖線パターン、および図６（Ｂ）に示すように、ラインアンドスペースパターンを含んでいる。このラインアンドスペースパターンのピッチ寸法は、配線パターンＷＲ４のピッチ寸法Ｐの２倍のピッチ寸法２Ｐを有している。ピッチ寸法２Ｐは、第２フォトレジストマスクＲ２のフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法に相当する。

なお図６（Ａ）において二点鎖線で示す配線パターンＷＲ１は、第２フォトレジストマスクＲ２および上層ハードマスク膜ＨＵの配置を見易くするために図示されているものであり、まだパターニングされていない。

図７を参照して、窒化シリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第２フォトレジストマスクＲ２および上層ハードマスク膜ＨＵをマスクとして用いて選択的に下層ハードマスク膜ＨＤがエッチングされる。このエッチングは、たとえばＣ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＦ₄、Ｏ₂、およびＡｒなどからなる混合ガスをプロセスガスとして用いたＲＩＥである。なお、このエッチングの際に反射防止膜ＢＣの第２フォトレジストマスクＲ２により被覆されていない部分もエッチングされる。これにより下層ハードマスク膜ＨＤに第１パターンおよび第２パターンを合わせた合成パターンが転写される。次に第２フォトレジストマスクＲ２が除去される。

図８を参照して、反射防止膜ＢＣが除去される。次に上層ハードマスク膜ＨＵが除去される。この上層ハードマスク膜ＨＵの除去は、酸化シリコンのエッチング速度が窒化シリコンのエッチング速度よりも大きくなるエッチング条件で上層ハードマスク膜ＨＵをエッチングすることにより行なわれる。具体的には、たとえばフッ酸によるウェットエッチングが行なわれる。

図９を参照して、ポリシリコンのエッチング速度が窒化シリコンおよび酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、下層ハードマスク膜ＨＤをマスクとして用いて選択的にポリシリコン膜ＰＳがエッチングされる。このエッチングは、たとえばＨＢｒ、Ｃｌ₂、およびＯ₂などからなる混合ガスをプロセスガスとして用いたＲＩＥである。

図１０を参照して、上記エッチングにより、ポリシリコン膜ＰＳに第１パターンおよび第２パターンを合わせた合成パターンが転写される。次に下層ハードマスク膜ＨＤと、酸化膜ＯＸの露出部とが除去される。

以上により本実施の形態の半導体装置ＳＤ１（図１および図２）が製造される。
本実施の形態によれば、ポリシリコン膜ＰＳのパターニング（図１０）が開始される前に、第１フォトレジストマスクＲ１の露光（図４）および第２フォトレジストマスクＲ２の露光（図６）が行なわれる。よって、第１フォトレジストマスクＲ１に加えて第２フォトレジストマスクＲ２についても、ポリシリコン膜ＰＳのパターン形状（図２）に起因する段差の影響を受けずに露光が行なわれる。このため第２フォトレジストマスクＲ２の露光の精度を高くすることができるので、被加工膜のパターンを高い精度で形成することができる。

なお本実施の形態と異なり第１フォトレジストマスクＲ１のパターンがポリシリコン膜ＰＳに転写された後に第２フォトレジストマスクＲ２が露光される場合、第２フォトレジストマスクＲ２は既にパターンを有するポリシリコン膜ＰＳ上に形成されるので、第２フォトレジストマスクＲ２の露光精度が低くなる。

また本実施の形態によれば、第１パターンを上層ハードマスク膜ＨＵに転写するためのエッチング（図４）において、下層ハードマスク膜ＨＤがエッチングストッパとして用いられる。このためエッチングストッパが用いられない場合に比してエッチング深さの再現性が高いので、上層ハードマスク膜ＨＵを再現性よくパターニングすることができる。よって、この上層ハードマスク膜ＨＵを用いた下層ハードマスク膜ＨＤのパターニング（図８）の再現性を高めることができる。

またポリシリコン膜ＰＳのうち、第１フォトレジストマスクＲ１と、第２フォトレジストマスクＲ２との少なくともいずれかで覆われていた部分がパターンとして残存する。よってポリシリコン膜ＰＳに最終的に形成されたパターンのうち、第１フォトレジストマスクＲ１および第２フォトレジストマスクＲ２の一方によりパターニングされた部分は、第１フォトレジストマスクＲ１および第２フォトレジストマスクＲ２の間の重ね合わせ誤差の影響を受けることがないので、高い寸法精度を有している。

たとえば複数の配線パターンＷＲ４（図１）は、上記の重ね合わせ誤差が存在する場合においても、高い寸法精度で幅寸法Ｇを有している。なぜならば、図３に示すように、誤差寸法ｄの重ね合わせ誤差は、隣り合う配線パターンＷＲ４間の間隔寸法をＳからＳ＋ｄまたはＳ−ｄ（図３）に変動させるように作用し、幅寸法Ｇに対しては作用しないためである。よって幅寸法Ｇ、すなわちゲート長の寸法精度を高くすることができるので、配線パターンＷＲ４をゲート電極膜として有する半導体素子の特性ばらつきを抑制することができる。

また下層ハードマスク膜ＨＤのエッチングは、窒化シリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で行なわれる。よって酸化シリコンからなる上層ハードマスク膜ＨＵがエッチングされにくいので、上層ハードマスク膜ＨＵの膜厚が薄くても、下層ハードマスク膜ＨＤのエッチング（図７）中に上層ハードマスク膜ＨＵの形状が保持される。よって薄い上層ハードマスク膜ＨＵを用いることができるので、第２フォトレジストマスクＲ２（図６）形成時における上層ハードマスク膜ＨＵに起因した表面段差が小さくなる。このため第２フォトレジストマスクＲ２がより平坦な面に形成されるので、第２フォトレジストマスクＲ２を精度よく形成することができる。

また配線パターンＷＲ４のラインアンドスペースパターンのピッチ寸法Ｐは、第１フォトレジストマスクＲ１を形成する工程および第２フォトレジストマスクＲ２を形成する工程の各々におけるフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法２Ｐよりも小さい。よって、単一のフォトリソグラフィにより形成可能なラインアンドスペースパターンよりも、より密集したラインアンドスペースパターンを形成することができる。

また、図３の左上に示すように、第１フォトレジストマスクＲ１のパターンである第１パターンと、第２フォトレジストマスクＲ２のパターンである前記第２パターンとは、互いに重複する部分を有している。これにより第１パターンと第２パターンとが繋がった、折れ曲がり形状を有するパターンを形成することができる。またこの折れ曲がり部は第１のパターンと第２のパターンとに分けて形成されている。このため、折れ曲がり部の角が丸まることを防ぎ、第１パターンと第２パターンとをシャープな形状で繋ぐことができる。

また、図６に示すように、上層ハードマスク膜ＨＵがエッチングされた領域を埋める反射防止膜ＢＣが形成されるので、より平坦な面上に第２フォトレジストマスクＲ２を形成することができる。よって、より十分なＤＯＦ(Depth of Focus)を確保することができるので、第２フォトレジストマスクＲ２の露光精度が向上する。

また、図８および図９に示すように、下層ハードマスク膜ＨＤをエッチングする工程（図７）の後かつポリシリコン膜ＰＳをエッチングする工程（図１０）の前に、上層ハードマスク膜ＨＵが除去される。これにより、図１０に示すように、上層ハードマスク膜ＨＵの影響を受けずに下層ハードマスク膜ＨＤを用いてポリシリコン膜ＰＳのパターニングを行なうことができる。またポリシリコン膜ＰＳのパターニング後に残存する下層ハードマスク膜ＨＤの厚みを均一にすることができる。また下流工程において上層ハードマスク膜ＨＵに起因する異物の発生を防ぐことができる。

また上層ハードマスク膜ＨＵは酸化シリコンからなり、下層ハードマスク膜ＨＤは窒化シリコンからなるので、上層ハードマスク膜ＨＵと下層ハードマスク膜ＨＤとの間でのエッチング選択比を容易に確保することができる。

（実施の形態２）
図１１は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。

図１１を参照して、最初に本実施の形態の半導体装置ＳＤ２の概略的な構成について説明する。半導体装置ＳＤ２は、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)構造を有している。すなわち半導体装置ＳＤ２は、ＮＭＯＳ(N-channel Metal Oxide Semiconductor)領域ＮＲおよびＰＭＯＳ(P-channel Metal Oxide Semiconductor)領域ＰＲを有している。ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲの各々は、ポリシリコン膜ＰＳを有するゲート配線パターンＷＲｇを有している。

次に半導体装置ＳＤ２の構成を、より具体的に説明する。半導体装置ＳＤ２は、エピタキシャル領域ＥＰと、分離埋め込み膜ＩＬと、側壁保護膜７と、ｐＦＥＴ(Field Effect Transistor)エクステンション領域１５と、ｎＦＥＴエクステンション領域１６と、酸化膜１７と、サイドウォール膜１８と、シリサイド層１９と、ｎＦＥＴソース／ドレイン領域２１とを有している。

エピタキシャル領域ＥＰはＰＭＯＳ領域ＰＲにおけるソース／ドレイン領域であり、シリコン基板ＳＢの材料と異なる材料によりシリコン基板ＳＢ上にエピタキシャルに形成されている。エピタキシャル領域ＥＰの材料は、たとえばシリコンゲルマニウム（ＳｉＧｅ）である。ｎＦＥＴソース／ドレイン領域２１はＮＭＯＳ領域ＮＲにおけるソース／ドレイン領域である。

分離埋め込み膜ＩＬは、半導体素子間を電気的に分離するための絶縁膜であり、ＳＴＩ(Shallow Trench Isolation)法により形成されることができる。側壁保護膜７および酸化膜１７は、絶縁膜であり、たとえば酸化シリコンからなる。サイドウォール膜１８は、絶縁膜であり、たとえば窒化シリコンからなる。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

次に本実施の形態の半導体装置ＳＤ２の製造方法について説明する。図１２〜図２０は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略的な断面図である。

主に図１２を参照して、実施の形態１における半導体装置ＳＤ１の製造方法の第７工程（図１０（Ｂ））までの工程とほぼ同様の工程により、ポリシリコン膜ＰＳを有するゲート配線パターンＷＲｇが形成される。ただし本実施の形態では下層ハードマスク膜ＨＤの形成（図４）の前にポリシリコン膜ＰＳ上に薄い酸化膜５が形成される。

図１３を参照して、ポリシリコン膜ＰＳおよびシリコン基板ＳＢの露出面の酸化により、ポリシリコン膜ＰＳ側面上に側壁保護膜７が形成され、シリコン基板ＳＢ上に基板保護膜８が形成される。

図１４を参照して、シリコン基板ＳＢ上に、窒化シリコンからなるサイドウォール膜９が堆積される。

図１５を参照して、ＮＭＯＳ領域ＮＲを被覆し、かつＰＭＯＳ領域ＰＲを露出するように、レジスト膜１０が形成される。異方性エッチングにより、ＰＭＯＳ領域ＰＲにおいてサイドウォール膜９の一部がエッチングされる。このエッチングによりＰＭＯＳ領域ＰＲにおいてポリシリコン膜ＰＳの側面上に側壁保護膜７を介してサイドウォールが形成される。レジスト膜１０が除去される。

図１６を参照して、下層ハードマスク膜ＨＤおよびサイドウォール膜９をマスクとしてシリコン基板ＳＢが厚み方向に一部エッチングされる。このエッチングにより、ＰＭＯＳ領域ＰＲにおいて、シリコン基板ＳＢの凹部であるリセス部１１が形成される。次にリセス部１１の表面がフッ酸で洗浄される。これによりリセス部１１の表面上の自然酸化膜が除去される。

図１７を参照して、シリコン基板ＳＢに対するエピタキシャル成長により、リセス部１１を埋めるようにエピタキシャル領域ＥＰが形成される。具体的には、たとえば、厚さ４０〜１００ｎｍのＳｉＧｅからなるエピタキシャル膜が形成され、次にこの膜の上に厚さ５〜２０ｎｍのＳｉからなるエピタキシャル膜が形成される。次にエピタキシャル領域ＥＰの表面酸化により、酸化シリコン膜１４が形成される。次に、窒化シリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、下層ハードマスク膜ＨＤおよびサイドウォール膜９のエッチングが行なわれる。

主に図１８を参照して、上記のエッチングにより、酸化膜５および基板保護膜８が露出される。次にｐＦＥＴエクステンション領域１５およびｎＦＥＴエクステンション領域１６（図１１）を形成するための注入工程および洗浄工程が行なわれる。なお、この注入工程および洗浄工程の際に、酸化膜５および基板保護膜８は消失する。

図１９を参照して、上記の注入工程により、シリコン基板ＳＢ上にｐＦＥＴエクステンション領域１５およびｎＦＥＴエクステンション領域１６が形成される。

図２０を参照して、シリコン基板ＳＢ上に、酸化膜１７およびサイドウォール膜１８が、順に堆積される。次に異方性エッチングにより、酸化膜１７およびサイドウォール膜１８の一部が除去される。

再び図１１を参照して、このエッチングにより、ポリシリコン膜ＰＳの側面上にサイドウォール膜１８を有するサイドウォールが形成される。次にＮＭＯＳ領域ＮＲにおいてイオン注入によりｎＦＥＴソース／ドレイン領域２１が形成される。次にポリシリコン膜ＰＳ、エピタキシャル領域ＥＰ、およびｎＦＥＴソース／ドレイン領域２１表面のシリサイド化により、シリサイド層１９が形成される。

以上により本実施の形態の半導体装置ＳＤ２が製造される。
本実施の形態によれば、下層ハードマスク膜ＨＤは、窒化シリコンからなるので、リセス部１１（図１６）の表面を洗浄するためのフッ酸により侵食されにくい。よってフッ酸からポリシリコン膜ＰＳを確実に保護することができる。なおポリシリコン膜ＰＳが酸化シリコンからなる膜によってのみ保護されている場合、酸化シリコンはフッ酸により容易に侵食されるため、ポリシリコン膜ＰＳの保護が不十分となり得る。

またリセス部１１（図１６）がエッチングにより形成される前に、下層ハードマスク膜ＨＤ上の上層ハードマスク膜ＨＵ（図８）が、実施の形態１において説明したエッチングにより除去されている。このため下層ハードマスク膜ＨＤのエッチング（図１７）の際に、上層ハードマスク膜ＨＵがリフトオフされることがない。よってこのリフトオフに起因する異物の発生を防止することができる。

（実施の形態３）
図２１は、本発明の実施の形態３における半導体装置の構成を模式的に示した平面図である。図２２は、図２１のＸＸＩＩＡ−ＸＸＩＩＡ線に沿った概略断面図（Ａ）、およびＸＸＩＩＢ−ＸＸＩＩＢ線に沿った概略断面図（Ｂ）である。

図２１および図２２を参照して、この半導体装置ＳＤ３は、半導体装置ＳＤ１（図１）と同様にロジック領域ＬＲおよびメモリ領域ＭＲを有している。ロジック領域ＬＲは、比較的複雑な形状を有する活性領域ＡＣ１〜ＡＣ３と、非活性領域ＮＡとを有している。メモリ領域ＭＲは、活性領域ＡＣ１〜ＡＣ３に比して規則的な形状を有する活性領域ＡＣ４と、非活性領域ＮＡとを有している。非活性領域ＮＡにおいては、シリコン基板ＳＢ上に分離埋め込み膜ＩＬが形成されている。

活性領域ＡＣ１は、折れ曲がりＡ１を有するラインパターンである。活性領域ＡＣ１は、幅寸法Ｗおよび間隔寸法Ｓを有している。間隔寸法Ｓは、半導体装置ＳＤ１の製造に用いられる露光装置による単一の露光により形成可能なパターンの最小間隔寸法よりも小さい。なお活性領域ＡＣ１は、２つのパターンを折れ曲がりＡ１において繋げる工程を有するパターニングにより形成されている。

活性領域ＡＣ２は、複数のラインパターンであり、ラインパターン同士が間隔寸法Ｓの突き合わせＡ２ａおよびＡ２ｂを形成している。突き合わせＡ２ａにおいては、１対の活性領域ＡＣ２の各々の端部が互いに対向している。突き合わせＡ２ｂにおいては、１対の活性領域ＡＣ２の一方の中間部の近くに他方の端部が配されている。

活性領域ＡＣ３は、間隔寸法Ｓを空けて互いに並走する１対のパターンである。間隔寸法Ｓが空けられた領域には、孤立したスペースＡ３が形成されている。

活性領域ＡＣ４は、ピッチ寸法Ｐおよび間隔寸法Ｓを有するラインアンドスペースパターンである。ピッチ寸法Ｐは、半導体装置ＳＤ３の製造に用いられる露光装置による単一の露光により形成可能なパターンの最小ピッチ寸法Ｐｍｉｎよりも小さく、たとえばＰ＝Ｐｍｉｎ／２である。

次に、本実施の形態の半導体装置の製造方法について説明する。
図２３は、本発明の実施の形態３における半導体装置の製造方法の第１工程を概略的に示す平面図である。図２４〜図３４は、本発明の実施の形態３における半導体装置の製造方法の第１〜第１１工程を工程順に示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。

主に図２３および図２４を参照して、シリコン基板ＳＢ（半導体基板）の表面が酸化されることにより、シリコン基板ＳＢ上に酸化シリコンからなるパッド層ＰＤが形成される。パッド層ＰＤの厚さは、たとえば１０ｎｍである。

このパッド層ＰＤ上に、ストッパ層ＳＴと、第４ハードマスク膜Ｈａ４と、第３ハードマスク膜Ｈａ３（被加工膜）と、第２ハードマスク膜Ｈａ２（第２無機膜）と、第１ハードマスク膜Ｈａ１（第１無機膜）とが、順に成膜される。ストッパ層ＳＴは窒化シリコンからなる厚さ９０ｎｍ程度の膜である。第４ハードマスク膜Ｈａ４は厚さ３０ｎｍ程度の酸化シリコンからなる膜である。第３ハードマスク膜Ｈａ３は厚さ２００ｎｍ程度のポリシリコンからなる膜である。第２ハードマスク膜Ｈａ２は窒化シリコンからなる厚さ５０ｎｍ程度の膜である。第１ハードマスク膜Ｈａ１は酸化シリコンからなる厚さ３５ｎｍ程度の膜である。

この第１ハードマスク膜Ｈａ１上に、フォトリソグラフィにより第１パターン（図２３の実線パターン）を有する第１フォトレジストマスクＲ１が形成される。すなわち第１ハードマスク膜Ｈａ１上へのフォトレジストの塗布と、第１パターンに対応した露光とが行なわれる。この第１パターンは、活性領域ＡＣ１〜ＡＣ４のパターンのうちの一部に対応している。第１フォトレジストマスクＲ１は、図２３の右側の実線パターン、および図２４（Ｂ）に示すように、ラインアンドスペースパターンを含んでいる。このラインアンドスペースパターンのピッチ寸法は、活性領域ＡＣ４のピッチ寸法Ｐの２倍のピッチ寸法２Ｐを有している。ピッチ寸法２Ｐは、第１フォトレジストマスクＲ１のフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法に相当する。

なお図２４（Ａ）および（Ｂ）のそれぞれにおいて二点鎖線で示す活性領域ＡＣ１およびＡＣ４は、第１フォトレジストマスクＲ１の配置を見易くするために図示されているものであり、まだパターニングされていない。

次に、酸化シリコンのエッチング速度が窒化シリコンのエッチング速度よりも大きくなるエッチング条件で、第１フォトレジストマスクＲ１をマスクとして用いて選択的に第１ハードマスク膜Ｈａ１が異方性エッチングによりエッチングされる。このエッチングは、たとえばＣ₄Ｆ₈とＡｒとの混合ガスをプロセスガスとして用いたＲＩＥ(Reactive Ion Etching)である。エッチング終了後、第１フォトレジストマスクＲ１が除去される。

図２５を参照して、上記の加工工程により、第１ハードマスク膜Ｈａ１に第１パターンが転写される。

主に図２６を参照して、第２ハードマスク膜Ｈａ２上に、反射防止膜ＢＣが塗布される。反射防止膜ＢＣは、ＢＡＲＣ膜として露光時の反射を防止する機能を有している。また反射防止膜ＢＣは、第１ハードマスク膜Ｈａ１がエッチングされた領域を埋める埋込膜としての機能も有している。これにより第２ハードマスク膜Ｈａ２上における第１ハードマスク膜Ｈａ１による凹凸形状が緩和され、反射防止膜ＢＣの平坦な表面が形成される。

フォトリソグラフィにより、第２ハードマスク膜Ｈａ２上に、上記第１パターンと異なる第２パターンを有する第２フォトレジストマスクＲ２が形成される。すなわち反射防止膜ＢＣ上へのフォトレジストの塗布と、第２パターンに対応した露光とが行なわれる。

この第２パターンは、図２３の二点鎖線で示すパターンであり、活性領域ＡＣ１〜ＡＣ４のパターンのうちの一部に対応している。第１パターンと第２パターンとは、図２３の左上部分に示すように、互いに重複する部分を有している。また第２フォトレジストマスクＲ２は、図２３の右側の二点鎖線パターン、および図２６（Ｂ）に示すように、ラインアンドスペースパターンを含んでいる。このラインアンドスペースパターンのピッチ寸法は、活性領域ＡＣ４のピッチ寸法Ｐの２倍のピッチ寸法２Ｐを有している。ピッチ寸法２Ｐは、第２フォトレジストマスクＲ２のフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法に相当する。

なお図２６（Ａ）において二点鎖線で示す活性領域ＡＣ１は、第２フォトレジストマスクＲ２および第１ハードマスク膜Ｈａ１の配置を見易くするために図示されているものであり、まだパターニングされていない。

図２７を参照して、窒化シリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第２フォトレジストマスクＲ２および第１ハードマスク膜Ｈａ１をマスクとして用いて選択的に第２ハードマスク膜Ｈａ２がエッチングされる。このエッチングは、たとえばＣ₄Ｆ₈、ＣＨ₂Ｆ₂、ＣＦ₄、Ｏ₂、およびＡｒなどからなる混合ガスをプロセスガスとして用いたＲＩＥである。なお、このエッチングの際に反射防止膜ＢＣの第２フォトレジストマスクＲ２により被覆されていない部分もエッチングされる。これにより第２ハードマスク膜Ｈａ２に第１パターンおよび第２パターンを合わせた合成パターンが転写される。次に第２フォトレジストマスクＲ２が除去される。

図２８を参照して、反射防止膜ＢＣが除去される。なおこの反射防止膜ＢＣの除去工程は行なわれなくてもよい。

図２９を参照して、ポリシリコンのエッチング速度が窒化シリコンおよび酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第２ハードマスク膜Ｈａ２をマスクとして用いて選択的に第３ハードマスク膜Ｈａ３がエッチングされる。このエッチングは、たとえばＨＢｒ、Ｃｌ₂、およびＯ₂などからなる混合ガスをプロセスガスとして用いたＲＩＥである。このエッチングにより、第３ハードマスク膜Ｈａ３に第１パターンおよび第２パターンを合わせた合成パターンが転写される。なお図２８において反射防止膜ＢＣの除去工程が行なわれない場合は、このエッチングにより反射防止膜ＢＣが除去される。

図３０を参照して、第３ハードマスク膜Ｈａ３をマスクとして用いて選択的に、第４ハードマスク膜Ｈａ４、ストッパ層ＳＴおよびパッド層ＰＤがエッチングされる。これにより第４ハードマスク膜Ｈａ４に第３ハードマスク膜Ｈａ３のパターンが転写される。

主に図３１を参照して、ポリシリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第４ハードマスク膜Ｈａ４をマスクとして用いて選択的にシリコン基板ＳＢがエッチングされる。このエッチングの際に、第３ハードマスク膜Ｈａ３（図３０）は消滅する。このエッチングにより、第３ハードマスク膜Ｈａ３のパターンが、シリコン基板ＳＢの第３ハードマスク膜Ｈａ３が形成されていた側に転写される。すなわちシリコン基板ＳＢの第３ハードマスク膜Ｈａ３が形成されていた側（図中上側）に溝部が形成される。溝部の深さは、たとえば２５０〜３００ｎｍである。

図３２を参照して、上記溝部を埋めるように、シリコン基板ＳＢ上に分離埋め込み膜ＩＬが成膜される。

図３３を参照して、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）により、上記溝部以外の分離埋め込み膜ＩＬが除去される。ＣＭＰはストッパ層ＳＴの厚み方向の途中で停止される。次にストッパ層ＳＴがエッチングにより除去される。

図３４を参照して、このエッチングによりパッド層ＰＤが露出される。次にパッド層ＰＤがエッチングにより除去される。

以上により本実施の形態の半導体装置ＳＤ３（図２１および図２２）が製造される。
次に比較例の半導体装置の製造方法について説明する。

図３５〜図４１は、比較例における半導体装置の製造方法を工程順に示す図であり、図２３の線ＸＸＩＶＢ−ＸＸＩＶＢに対応する位置の概略断面図である。

主に図３５を参照して、本実施の形態の第７工程（図３０（Ｂ））までの方法と同様の方法により、第３ハードマスク膜Ｈａ３を用いてストッパ層ＳＴおよびパッド層ＰＤの選択的なエッチングが行なわれる。本実施の形態との相違として、本比較例においては第３ハードマスク膜Ｈａ３とストッパ層ＳＴとの間に第４ハードマスク膜Ｈａ４（図３０（Ｂ））が設けられない。次に第３ハードマスク膜Ｈａ３を用いてシリコン基板ＳＢの選択的なエッチングが開始される。

図３６を参照して、シリコン基板ＳＢのエッチング中に、第３ハードマスク膜Ｈａ３のうちの膜厚が薄い部分がまず消失し、この部分に覆われていたストッパ層ＳＴが露出する。続いて第３ハードマスク膜Ｈａ３の他の部分も消失し、ストッパ層ＳＴ全体が露出する。

図３７を参照して、シリコン基板ＳＢの選択的なエッチングが完了する。上記のようにストッパ層ＳＴが露出するタイミングが位置によって異なるので、ストッパ層ＳＴの高さにばらつきが生じる。次にシリコン基板ＳＢの溝部を埋めるように、シリコン基板ＳＢ上に分離埋め込み膜ＩＬが成膜される。

図３８を参照して、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）により、上記溝部以外の分離埋め込み膜ＩＬが除去される。ＣＭＰはストッパ層ＳＴの厚み方向の途中で停止される。上記のようにストッパ層ＳＴの高さにばらつきがあるため、このばらつきに対応して分離埋め込み膜ＩＬの表面に凹凸が生じる。次にストッパ層ＳＴがエッチングにより除去される。次にパッド層ＰＤがエッチングにより除去される。

図３９を参照して、上記のＣＭＰおよびエッチングにより得られた分離埋め込み膜ＩＬは、本実施の形態（図２２（Ｂ））に比して、大きな表面凹凸を有している。

図４０を参照して、酸化膜ＯＸと、ポリシリコン膜ＰＳとが形成される。ポリシリコン膜ＰＳは、分離埋め込み膜ＩＬの凹部の近傍では厚み寸法Ｈｒを有し、分離埋め込み膜ＩＬの凸部の近傍では厚み寸法Ｈｐを有する。上記の表面凹凸の影響により、厚み寸法Ｈｒと厚み寸法Ｈｐとは互いに異なる値となる。

図４１を参照して、ポリシリコン膜ＰＳがパターニングされることでゲート電極膜が形成される。ポリシリコン膜ＰＳの厚み寸法Ｈｒの部分からはゲート長寸法Ｌｒのゲート電極膜が形成され、ポリシリコン膜ＰＳの厚み寸法Ｈｐの部分からはゲート長寸法Ｌｐのゲート電極膜が形成される。このポリシリコン膜ＰＳのパターングの際、ポリシリコン膜ＰＳの厚み寸法は、形成されるパターンの平面パターンとしての寸法に影響を及ぼす。このため、形成されるゲート電極膜のゲート長寸法ＬｒおよびＬｐは互いに異なる値となる。すなわち形成されるゲート電極膜のゲート長寸法にばらつきが生じる。この結果、このゲート電極膜を有する半導体素子は特性ばらつきを有する。

本実施の形態によれば、図３１に示すように、シリコン基板ＳＢのエッチングの際にストッパ層ＳＴが第４ハードマスク膜Ｈａ４により保護されている。よって比較例（図３７）に比してストッパ層ＳＴの高さばらつきが抑制されるので、図３３に示すように、分離埋め込み膜ＩＬの表面高さを揃えて形成することができる。よってこの後に形成されるゲート電極膜の厚みばらつきを抑制することができるので、比較例（図４１）と異なり、ゲート長のばらつきを抑制することができる。これにより特性ばらつきの小さい半導体装置ＳＤ３を得ることができる。

また第３ハードマスク膜Ｈａ３のパターニング（図２９）が開始される前に、第１フォトレジストマスクＲ１の露光（図２４）および第２フォトレジストマスクＲ２の露光（図２６）が行なわれる。よって、第１フォトレジストマスクＲ１に加えて第２フォトレジストマスクＲ２についても、第３ハードマスク膜Ｈａ３の段差の影響を受けずに露光が行なわれる。このため第２フォトレジストマスクＲ２の露光の精度を高くすることができるので、被加工膜のパターンを高い精度で形成することができる。

また第１パターンを第１ハードマスク膜Ｈａ１に転写するためのエッチング（図２４）において、第２ハードマスク膜Ｈａ２がエッチングストッパとして用いられる。このためエッチングストッパが用いられない場合に比してエッチング深さの再現性が高いので、第１ハードマスク膜Ｈａ１を再現性よくパターニングすることができる。よって、この第１ハードマスク膜Ｈａ１を用いた第２ハードマスク膜Ｈａ２のパターニング（図２７）の再現性を高めることができる。

また第２ハードマスク膜Ｈａ２のエッチングは、窒化シリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で行なわれる。よって酸化シリコンからなる第１ハードマスク膜Ｈａ１がエッチングされにくいので、第１ハードマスク膜Ｈａ１の膜厚が薄くても、第２ハードマスク膜Ｈａ２のエッチング（図２７）中に第１ハードマスク膜Ｈａ１の形状が保持される。よって薄い第１ハードマスク膜Ｈａ１を用いることができるので、第２フォトレジストマスクＲ２（図２６）形成時における第１ハードマスク膜Ｈａ１に起因した表面段差が小さくなる。このため第２フォトレジストマスクＲ２が、より平坦な面に形成されるので、第２フォトレジストマスクＲ２を精度よく形成することができる。

また活性領域ＡＣ４のラインアンドスペースパターンのピッチ寸法Ｐは、第１フォトレジストマスクＲ１を形成する工程および第２フォトレジストマスクＲ２を形成する工程の各々におけるフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法２Ｐよりも小さい。よって、単一のフォトリソグラフィにより形成可能なラインアンドスペースパターンよりも、より密集したラインアンドスペースパターンを有する活性領域ＡＣ４を形成することができる。

また、図２３の左上に示すように、第１フォトレジストマスクＲ１のパターンである第１パターンと、第２フォトレジストマスクＲ２のパターンである前記第２パターンとは、互いに重複する部分を有している。これにより第１パターンと第２パターンとが繋がった、折れ曲がり形状を有するパターンを有する活性領域ＡＣ１（図２１）を形成することができる。またこの折れ曲がり部は第１のパターンと第２のパターンとに分けて形成されている。このため、折れ曲がり部の角が丸まることを防ぎ、第１パターンと第２パターンとをシャープな形状で繋ぐことができる。

また、図２６に示すように、第１ハードマスク膜Ｈａ１がエッチングされた領域を埋める反射防止膜ＢＣが形成されるので、より平坦な面上に第２フォトレジストマスクＲ２を形成することができる。よって、より十分なＤＯＦ(Depth of Focus)を確保することができるので、第２フォトレジストマスクＲ２の露光精度が向上する。

また第１ハードマスク膜Ｈａ１は酸化シリコンからなり、第２ハードマスク膜Ｈａ２は窒化シリコンからなるので、第１ハードマスク膜Ｈａ１と第２ハードマスク膜Ｈａ２との間でのエッチング選択比を容易に確保することができる。

また、図３０に示すように第３ハードマスク膜Ｈａ３を用いて第４ハードマスク膜Ｈａ４、ストッパ層ＳＴおよびパッド層ＰＤのエッチングが行なわれる。よって第２ハードマスク膜Ｈａ２の材料と、第４ハードマスク膜Ｈａ４、ストッパ層ＳＴおよびパッド層ＰＤのいずれかの材料とが同一または類似の場合においても、第３ハードマスク膜Ｈａ３の材料を適切な選択比が得られるように選択することで、上記エッチング中のマスクの消耗を抑制することができる。なお仮に第２ハードマスク膜Ｈａ２を用いて上記エッチングが行なわれる場合、第２ハードマスク膜Ｈａ２の材料とストッパ層ＳＴの材料とが同一であるために、エッチング選択比を確保することができない。

また第３ハードマスク膜Ｈａ３がポリシリコンからなるので、第４ハードマスク膜Ｈａ４およびストッパ層ＳＴのそれぞれの材料である酸化シリコンおよび窒化シリコンとの選択比を確保することができる。また、第３ハードマスク膜Ｈａ３を無機ＣＶＤ法により成膜することができる。

（実施の形態４）
本実施の形態の半導体装置は、上述した実施の形態３のものと構成（図２１および図２２）は同様であるが、その製造方法が異なる。図４２〜図４８は、本発明の実施の形態４における半導体装置の製造方法を工程順に示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。なお実施の形態３における半導体装置の製造方法（図２１〜図３４）と同一または対応する要素については、同一の符号を付し、その説明を繰り返さない。

図４２を参照して、パッド層ＰＤ上に、ストッパ層ＳＴと、第３ハードマスク膜Ｈｂ３（被加工膜）と、第２ハードマスク膜Ｈｂ２（第２無機膜）と、第１ハードマスク膜Ｈｂ１（第１無機膜）とが、順に成膜される。第３ハードマスク膜Ｈｂ３は厚さ３０ｎｍ程度の酸化シリコンからなる膜である。第２ハードマスク膜Ｈｂ２は厚さ２００ｎｍ程度のポリシリコンからなる膜である。第１ハードマスク膜Ｈｂ１は酸化シリコンからなる厚さ３５ｎｍ程度の膜である。第１ハードマスク膜Ｈｂ１上に、第１フォトレジストマスクＲ１が形成される。

酸化シリコンのエッチング速度がポリシリコンのエッチング速度よりも大きくなるエッチング条件で、第１フォトレジストマスクＲ１をマスクとして用いて選択的に第１ハードマスク膜Ｈｂ１が異方性エッチングによりエッチングされる。エッチング終了後、第１フォトレジストマスクＲ１が除去される。

図４３を参照して、上記の加工工程により、第１ハードマスク膜Ｈｂ１に第１パターンが転写される。

図４４を参照して、第２ハードマスク膜Ｈｂ２上に、反射防止膜ＢＣが塗布される。反射防止膜ＢＣは、第１ハードマスク膜Ｈｂ１がエッチングされた領域を埋める埋込膜としての機能も有している。これにより第２ハードマスク膜Ｈｂ２上における第１ハードマスク膜Ｈｂ１による凹凸形状が緩和され、反射防止膜ＢＣの平坦な表面が形成される。次に第２ハードマスク膜Ｈｂ２上に第２フォトレジストマスクＲ２が形成される。

図４５を参照して、ポリシリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第２フォトレジストマスクＲ２および第１ハードマスク膜Ｈｂ１をマスクとして用いて選択的に第２ハードマスク膜Ｈｂ２がエッチングされる。なお、このエッチングの際に反射防止膜ＢＣの第２フォトレジストマスクＲ２により被覆されていない部分もエッチングされる。これにより第２ハードマスク膜Ｈｂ２に第１パターンおよび第２パターンを合わせた合成パターンが転写される。次に第２フォトレジストマスクＲ２が除去される。

図４６を参照して、反射防止膜ＢＣが除去される。なおこの反射防止膜ＢＣの除去工程は行なわれなくてもよい。

図４７を参照して、ポリシリコンのエッチング速度が窒化シリコンおよび酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第２ハードマスク膜Ｈｂ２をマスクとして用いて選択的に、第３ハードマスク膜Ｈａ３、ストッパ層ＳＴおよびパッド層ＰＤがエッチングされる。これにより、第３ハードマスク膜Ｈｂ３に第１パターンおよび第２パターンを合わせた合成パターンが転写される。なお図２８において反射防止膜ＢＣの除去工程が行なわれない場合は、このエッチングにより反射防止膜ＢＣが除去される。

図４８を参照して、ポリシリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第３ハードマスク膜Ｈｂ３をマスクとして用いて選択的に、シリコン基板ＳＢがエッチングされる。このエッチングにより、第３ハードマスク膜Ｈｂ３のパターンが、シリコン基板ＳＢの第３ハードマスク膜Ｈｂ３側に転写される。すなわちシリコン基板ＳＢの第３ハードマスク膜Ｈｂ３側（図中上側）に溝部が形成される。

次に、実施の形態３の図３２〜図３４と同様の方法により、ストッパ層ＳＴおよびパッド層ＰＤの除去をともないながら分離埋め込み膜ＩＬの形成が行なわれる。これにより本実施の形態の半導体装置が製造される。

本実施の形態によれば、図４８に示すように、シリコン基板ＳＢのエッチングの際にストッパ層ＳＴが第３ハードマスク膜Ｈｂ３により保護されている。よって実施の形態３と同様に、ゲート長のばらつきを抑制することで、特性ばらつきの小さい半導体装置を得ることができる。

また第３ハードマスク膜Ｈｂ３のパターニング（図４６）が開始される前に、第２フォトレジストマスクＲ２の露光（図４４）が行なわれる。よって実施の形態３と同様に、第２フォトレジストマスクＲ２の双方の露光の精度を高くすることで、高い精度で被加工膜のパターニングを行なうことができる。

また第１パターンを第１ハードマスク膜Ｈｂ１に転写するためのエッチング（図４２）において、第２ハードマスク膜Ｈｂ２がエッチングストッパとして用いられる。このためエッチングストッパが用いられない場合に比してエッチング深さの再現性が高いので、第１ハードマスク膜Ｈｂ１を再現性よくパターニングすることができる。よって、この第１ハードマスク膜Ｈｂ１を用いた第２ハードマスク膜Ｈｂ２のパターニング（図４５）の再現性を高めることができる。

また第２ハードマスク膜Ｈｂ２のエッチング（図４５）において、第３ハードマスク膜Ｈｂ３がエッチングストッパとして用いられる。このためエッチングストッパが用いられない場合に比してエッチング深さの再現性が高いので、第２ハードマスク膜Ｈｂ２を再現性よくパターニングすることができる。よって、この第２ハードマスク膜Ｈｂ２を用いた第３ハードマスク膜Ｈｂ３のパターニング（図４７）の再現性を高めることができる。

また第２ハードマスク膜Ｈｂ２のエッチングは、ポリシリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で行なわれる。よって酸化シリコンからなる第１ハードマスク膜Ｈｂ１がエッチングされにくいので、第１ハードマスク膜Ｈｂ１の膜厚が薄くても、第２ハードマスク膜Ｈｂ２のエッチング（図４５）中に第１ハードマスク膜Ｈｂ１の形状が保持される。よって薄い第１ハードマスク膜Ｈｂ１を用いることができるので、第２フォトレジストマスクＲ２（図４４）形成時における第１ハードマスク膜Ｈｂ１に起因した表面段差が小さくなる。このため第２フォトレジストマスクＲ２が、より平坦な面に形成されるので、第２フォトレジストマスクＲ２を精度よく形成することができる。

また第１ハードマスク膜Ｈｂ１は酸化シリコンからなり、第２ハードマスク膜Ｈｂ２はポリシリコンからなるので、第１ハードマスク膜Ｈｂ１と第２ハードマスク膜Ｈｂ２との間でのエッチング選択比を容易に確保することができる。

また、図４４に示すように、第１ハードマスク膜Ｈｂ１がエッチングされた領域を埋める反射防止膜ＢＣが形成されるので、より平坦な面上に第２フォトレジストマスクＲ２を形成することができる。よって、より十分なＤＯＦ(Depth of Focus)を確保することができるので、第２フォトレジストマスクＲ２の露光精度が向上する。

また、図４７に示すように、第２ハードマスク膜Ｈｂ２を用いて、第３ハードマスク膜Ｈｂ３、ストッパ層ＳＴおよびパッド層ＰＤのパターニングが行なわれる。よって第１ハードマスク膜Ｈｂ１の材料と、第３ハードマスク膜Ｈｂ３、ストッパ層ＳＴおよびパッド層ＰＤのいずれかの材料とが同一または類似の場合においても、第２ハードマスク膜Ｈｂ２の材料を適切な選択比が得られるように選択することで、上記エッチング中のマスクの消耗を抑制することができる。

なお仮に第１ハードマスク膜Ｈｂ１を用いて上記エッチングが行なわれる場合、第１ハードマスク膜Ｈｂ１の材料と、第３ハードマスク膜Ｈｂ３およびストッパ層ＳＴの各々の材料とが同一であるために、エッチング選択比を確保することができない。

また本実施の形態によれば、第３ハードマスク膜Ｈｂ３が酸化シリコンからなるので、ストッパ層ＳＴおよびシリコン基板ＳＢのそれぞれの材料である窒化シリコンおよびシリコンとの選択比を確保することができる。なお、パッド層ＰＤは、第３ハードマスク膜Ｈｂ３と同じ材料からなるが、第３ハードマスク膜Ｈｂ３よりも十分に薄い。よってパッド層ＰＤは第３ハードマスク膜Ｈｂ３をマスクとしてエッチングされることが可能である。

また実施の形態３と同様に本実施の形態によれば、単一のフォトリソグラフィにより形成可能なラインアンドスペースパターンよりも、より密集したラインアンドスペースパターンを有する活性領域ＡＣ４（図２１）を形成することができる。また、第１パターンと第２パターンとが繋がった、折れ曲がり形状を有するパターンを有する活性領域ＡＣ１（図２１）を形成することができる。またこの折れ曲がり部は第１のパターンと第２のパターンとに分けて形成されている。このため、折れ曲がり部の角が丸まることを防ぎ、第１パターンと第２パターンとをシャープな形状で繋ぐことができる。

続いて、本実施の形態の変形例について説明する。
主に図４２を参照して、本変形例においては、第１ハードマスク膜Ｈｂ１の材料として、酸化シリコンの代わりに窒化シリコンが用いられる。窒化シリコンのエッチング速度がポリシリコンのエッチング速度よりも大きくなるエッチング条件で、第１フォトレジストマスクＲ１をマスクとして用いて選択的に第１ハードマスク膜Ｈｂ１が異方性エッチングによりエッチングされる。エッチング終了後、第１フォトレジストマスクＲ１が除去される。次に、図４３および図４４の工程が、上記の本実施の形態と同様に行なわれる。

図４５を参照して、ポリシリコンのエッチング速度が窒化シリコンおよび酸化シリコンの各々のエッチング速度よりも大きくなるエッチング条件で、第２フォトレジストマスクＲ２および第１ハードマスク膜Ｈｂ１をマスクとして用いて、第２ハードマスク膜Ｈｂ２が選択的にエッチングされる。以降、上記の本実施の形態と同様の工程が行なわれる。

本変形例によれば、第２ハードマスク膜Ｈｂ２のエッチングは、ポリシリコンのエッチング速度が窒化シリコンのエッチング速度よりも大きくなるエッチング条件で行なわれる。よって窒化シリコンからなる第１ハードマスク膜Ｈｂ１がエッチングされにくいので、第１ハードマスク膜Ｈｂ１の膜厚が薄くても、第２ハードマスク膜Ｈｂ２のエッチング（図４５）中に第１ハードマスク膜Ｈｂ１の形状が保持される。よって薄い第１ハードマスク膜Ｈｂ１を用いることができるので、第２フォトレジストマスクＲ２（図４４）形成時における第１ハードマスク膜Ｈｂ１に起因した表面段差が小さくなる。このため第２フォトレジストマスクＲ２が、より平坦な面に形成されるので、第２フォトレジストマスクＲ２を精度よく形成することができる。

また第１ハードマスク膜Ｈｂ１は窒化シリコンからなり、第２ハードマスク膜Ｈｂ２はポリシリコンからなるので、第１ハードマスク膜Ｈｂ１と第２ハードマスク膜Ｈｂ２との間でのエッチング選択比を容易に確保することができる。

また、図４７に示すように、第２ハードマスク膜Ｈｂ２を用いて、第３ハードマスク膜Ｈｂ３、ストッパ層ＳＴおよびパッド層ＰＤのパターニングが行なわれる。よって第１ハードマスク膜Ｈｂ１の材料と、第３ハードマスク膜Ｈｂ３、ストッパ層ＳＴおよびパッド層ＰＤのいずれかの材料とが同一または類似の場合においても、第２ハードマスク膜Ｈｂ２の材料を適切な選択比が得られるように選択することで、上記エッチング中のマスクの消耗を抑制することができる。

なお仮に第１ハードマスク膜Ｈｂ１を用いて上記エッチングが行なわれる場合、第１ハードマスク膜Ｈｂ１の材料と、第３ハードマスク膜Ｈｂ３およびストッパ層ＳＴの各々の材料とが同一であるために、エッチング選択比を確保することができない。

上記の各実施の形態においてはハードマスク膜ＨＵ、ＨＤ、Ｈａ１〜Ｈａ４およびＨｂ１〜Ｈｂ３の各々の材料として炭素を含有しない無機材料が用いられる場合について説明したが、本発明はこれに限定されるものではない。炭素を含有しない無機材料の代わりに、グラファイトなどの無機炭素を含有する無機材料が用いられてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、フォトレジストマスクを用いた半導体装置の製造方法に特に有利に適用され得る。

本発明の実施の形態１における半導体装置の構成を模式的に示した平面図である。 図２は、図１のＩＩＡ−ＩＩＡ線に沿った概略断面図（Ａ）、およびＩＩＢ−ＩＩＢ線に沿った概略断面図（Ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す平面図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す図であり、図３の線ＩＶＡ−ＩＶＡに対応する概略断面図（Ａ）、および線ＩＶＢ−ＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す図であり、図３の線ＩＶＡ−ＩＶＡに対応する概略断面図（Ａ）、および線ＩＶＢ−ＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す図であり、図３の線ＩＶＡ−ＩＶＡに対応する概略断面図（Ａ）、および線ＩＶＢ−ＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す図であり、図３の線ＩＶＡ−ＩＶＡに対応する概略断面図（Ａ）、および線ＩＶＢ−ＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を示す図であり、図３の線ＩＶＡ−ＩＶＡに対応する概略断面図（Ａ）、および線ＩＶＢ−ＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を示す図であり、図３の線ＩＶＡ−ＩＶＡに対応する概略断面図（Ａ）、および線ＩＶＢ−ＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態１における半導体装置の製造方法の第７工程を示す図であり、図３の線ＩＶＡ−ＩＶＡに対応する概略断面図（Ａ）、および線ＩＶＢ−ＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略的な断面図である。 本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略的な断面図である。 本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略的な断面図である。 本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略的な断面図である。 本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略的な断面図である。 本発明の実施の形態２における半導体装置の製造方法の第６工程を示す概略的な断面図である。 本発明の実施の形態２における半導体装置の製造方法の第７工程を示す概略的な断面図である。 本発明の実施の形態２における半導体装置の製造方法の第８工程を示す概略的な断面図である。 本発明の実施の形態２における半導体装置の製造方法の第９工程を示す概略的な断面図である。 本発明の実施の形態３における半導体装置の構成を模式的に示した平面図である。 図２１のＸＸＩＩＡ−ＸＸＩＩＡ線に沿った概略断面図（Ａ）、およびＸＸＩＩＢ−ＸＸＩＩＢ線に沿った概略断面図（Ｂ）である。 本発明の実施の形態３における半導体装置の製造方法の第１工程を概略的に示す平面図である。 本発明の実施の形態３における半導体装置の製造方法の第１工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態３における半導体装置の製造方法の第２工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態３における半導体装置の製造方法の第３工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態３における半導体装置の製造方法の第４工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態３における半導体装置の製造方法の第５工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態３における半導体装置の製造方法の第６工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態３における半導体装置の製造方法の第７工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態３における半導体装置の製造方法の第８工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態３における半導体装置の製造方法の第９工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態３における半導体装置の製造方法の第１０工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態３における半導体装置の製造方法の第１１工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 比較例における半導体装置の製造方法の第１工程を示す図であり、図２３の線ＸＸＩＶＢ−ＸＸＩＶＢに対応する位置の概略断面図である。 比較例における半導体装置の製造方法の第２工程を示す図であり、図２３の線ＸＸＩＶＢ−ＸＸＩＶＢに対応する位置の概略断面図である。 比較例における半導体装置の製造方法の第３工程を示す図であり、図２３の線ＸＸＩＶＢ−ＸＸＩＶＢに対応する位置の概略断面図である。 比較例における半導体装置の製造方法の第４工程を示す図であり、図２３の線ＸＸＩＶＢ−ＸＸＩＶＢに対応する位置の概略断面図である。 比較例における半導体装置の製造方法の第５工程を示す図であり、図２３の線ＸＸＩＶＢ−ＸＸＩＶＢに対応する位置の概略断面図である。 比較例における半導体装置の製造方法の第６工程を示す図であり、図２３の線ＸＸＩＶＢ−ＸＸＩＶＢに対応する位置の概略断面図である。 比較例における半導体装置の製造方法の第７工程を示す図であり、図２３の線ＸＸＩＶＢ−ＸＸＩＶＢに対応する位置の概略断面図である。 本発明の実施の形態４における半導体装置の製造方法の第１工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態４における半導体装置の製造方法の第２工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態４における半導体装置の製造方法の第３工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態４における半導体装置の製造方法の第４工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態４における半導体装置の製造方法の第５工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態４における半導体装置の製造方法の第６工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。 本発明の実施の形態４における半導体装置の製造方法の第７工程を示す図であり、図２３の線ＸＸＩＶＡ−ＸＸＩＶＡに対応する概略断面図（Ａ）、および線ＸＸＩＶＢ−ＸＸＩＶＢに対応する概略断面図（Ｂ）である。

符号の説明

ＢＣ 反射防止膜、ＥＰ エピタキシャル領域、Ｈａ１，Ｈｂ１ 第１ハードマスク膜（第１無機膜）、Ｈａ２，Ｈｂ２ 第２ハードマスク膜（第２無機膜）、Ｈａ３，Ｈｂ３ 第３ハードマスク膜（第３無機膜）、Ｈａ４ 第４ハードマスク膜（第４無機膜）、ＨＤ 下層ハードマスク膜（第２無機膜）、ＨＵ 上層ハードマスク膜（第１無機膜）、ＩＬ 分離埋め込み膜、ＰＤ パッド層、ＰＳ ポリシリコン膜（被加工膜）、Ｒ１ 第１フォトレジストマスク、Ｒ２ 第２フォトレジストマスク、ＳＢ シリコン基板、ＳＴ ストッパ層。

Claims (17)

1. 半導体基板上に被加工膜を形成する工程と、
   前記被加工膜上に、第１無機材料からなる第１無機膜と、前記第１無機材料と異なる第２無機材料からなりかつ前記第１無機膜と前記被加工膜との間に位置する第２無機膜とを形成する工程と、
   前記第１無機膜上にフォトリソグラフィにより、第１パターンを有する第１フォトレジストマスクを形成する工程と、
   前記第１無機膜に前記第１パターンを転写するために、前記第１無機材料のエッチング速度が前記第２無機材料のエッチング速度よりも大きくなるエッチング条件で、前記第１フォトレジストマスクをマスクとして用いて選択的に前記第１無機膜をエッチングする工程と、
   前記第１無機膜をエッチングする工程の後に、前記第２無機膜上にフォトリソグラフィにより、前記第１パターンと異なる第２パターンを有する第２フォトレジストマスクを形成する工程と、
   前記第２無機膜に前記第１パターンおよび前記第２パターンを合わせた合成パターンを転写するために、前記第２無機材料のエッチング速度が前記第１無機材料のエッチング速度よりも大きくなるエッチング条件で、前記第２フォトレジストマスクおよび前記第１無機膜をマスクとして用いて選択的に前記第２無機膜をエッチングする工程と、
   前記第２無機膜をエッチングする工程の後に、前記被加工膜に前記合成パターンを転写するために、前記第２無機膜をマスクとして用いて選択的に前記被加工膜をエッチングする工程とを備えた、半導体装置の製造方法。
2. 前記合成パターンはラインアンドスペースパターンを含み、
   前記ラインアンドスペースパターンのピッチ寸法は、前記第１フォトレジストマスクを形成する工程および前記第２フォトレジストマスクを形成する工程の各々におけるフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法よりも小さい、請求項１に記載の半導体装置の製造方法。
3. 前記第１パターンおよび前記第２パターンは、互いに重複する部分を有する、請求項１または２に記載の半導体装置の製造方法。
4. 前記第１無機膜をエッチングする工程の後かつ前記第２フォトレジストマスクを形成する工程の前に、前記第１無機膜がエッチングされた領域を埋める埋込膜を形成する工程をさらに備えた、請求項１〜３のいずれかに記載の半導体装置の製造方法。
5. 前記第２無機膜をエッチングする工程の後かつ前記被加工膜をエッチングする工程の前に、前記第１無機材料のエッチング速度が前記第２無機材料のエッチング速度よりも大きくなるエッチング条件で、前記第１無機膜を除去する工程をさらに備えた、請求項１〜４のいずれかに記載の半導体装置の製造方法。
6. 前記第１無機材料は酸化シリコンを含み、前記第２無機材料は窒化シリコンを含む、請求項１〜５のいずれかに記載の半導体装置の製造方法。
7. 前記被加工膜はゲート電極膜を含む、請求項１〜６のいずれかに記載の半導体装置の製造方法。
8. 前記被加工膜をエッチングする工程は、前記第２無機膜の少なくとも一部を前記被加工膜上に残存させる工程を含み、
   前記被加工膜をエッチングする工程の後に、前記半導体基板の表面上の自然酸化膜を除去する工程と、
   前記自然酸化膜を除去する工程の後に、前記表面上にソース／ドレイン領域をエピタキシャルに形成する工程とをさらに備えた、請求項７に記載の半導体装置の製造方法。
9. 前記第２無機膜は窒化シリコンを含み、前記自然酸化膜を除去する工程はフッ酸で前記半導体基板を洗浄する工程を含む、請求項８に記載の半導体装置の製造方法。
10. 前記第１無機膜は酸化シリコンを含み、
    前記第２無機膜をエッチングする工程の後かつ前記半導体基板を洗浄する工程の前に、前記第１無機材料のエッチング速度が前記第２無機材料のエッチング速度よりも大きくなるエッチング条件で、前記第１無機膜を除去する工程をさらに備えた、請求項９に記載の半導体装置の製造方法。
11. 前記被加工膜をエッチングする工程の後に、前記半導体基板の前記被加工膜側に前記被加工膜のパターンを転写することで、前記半導体基板の前記被加工膜側に溝部を形成する工程と、
    前記溝部を埋めるように前記半導体基板上に絶縁膜を成膜する工程と、
    化学的機械的研磨により、前記溝部の外部の前記絶縁膜を除去する工程とをさらに備えた、請求項１〜６のいずれかに記載の半導体装置の製造方法。
12. 前記被加工膜は前記第２無機材料と異なる第３無機材料からなる第３無機膜を含み、
    前記被加工膜を形成する工程は、前記半導体基板上に前記第３無機材料と異なる第４無機材料からなる第４無機膜を形成する工程と、前記第４無機膜上に前記第３無機膜を形成する工程とを含み、
    前記溝部を形成する工程は、前記被加工膜をエッチングする工程の後に、前記第４無機膜に前記第３無機膜のパターンを転写するために、前記第３無機膜をマスクとして用いて前記第４無機膜をエッチングする工程と、前記第４無機膜をエッチングする工程の後に、前記第４無機膜をマスクとして用いて前記半導体基板を選択的にエッチングする工程とを含む、請求項１１に記載の半導体装置の製造方法。
13. 前記第３無機材料は多結晶シリコンを含む、請求項１２に記載の半導体装置の製造方法。
14. 前記第４無機材料は酸化シリコンを含む、請求項１２または１３に記載の半導体装置の製造方法。
15. 前記被加工膜は酸化シリコンを含む、請求項１１に記載の半導体装置の製造方法。
16. 前記第２無機材料は多結晶シリコンを含む、請求項１５に記載の半導体装置の製造方法。
17. 前記第１無機材料は、酸化シリコンおよび窒化シリコンの少なくともいずれかを含む、請求項１５または１６に記載の半導体装置の製造方法。

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