以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を模式的に示した平面図である。図2は、図1のIIA−IIA線に沿った概略断面図(A)、およびIIB−IIB線に沿った概略断面図(B)である。
図1および図2を参照して、最初に本実施の形態の半導体装置SD1の概略的な構成について説明する。半導体装置SD1は、たとえば不揮発性メモリが搭載された混載マイコンであり、ロジック領域LRとメモリ領域MRとを有している。ロジック領域LRは、たとえばMPU(Micro Processing Unit)領域と、I/O(Input/Output)領域と、ROMcontrol領域とを有しており、比較的複雑な形状を有する配線パターンWR1〜WR3をゲート電極膜として多く含んでいる。メモリ領域MRは、たとえばROM(Read Only Memory)領域と、RAM(Random Access Memory)領域とを有しており、配線パターンWR1〜WR3に比して規則的な形状を有する配線パターンWR4をゲート電極膜として含んでいる。
次に半導体装置SD1の構成の詳細について説明する。半導体装置SD1は、シリコン基板SBと、ポリシリコン膜PSと、酸化膜OXとを有している。酸化膜OXはシリコン基板SB上に設けられている。ポリシリコン膜PSは酸化膜OX上に設けられている。ポリシリコン膜PSにより、配線パターンWR1〜WR4(図1)が形成されている。
配線パターンWR1は、折れ曲がりA1を有するラインパターンである。配線パターンWR1は、幅寸法Wおよび間隔寸法Sを有している。間隔寸法Sは、半導体装置SD1の製造に用いられる露光装置による単一の露光により形成可能なパターンの最小間隔寸法よりも小さい。なお配線パターンWR1は、2つのパターンを折れ曲がりA1において繋げる工程を有するパターニングにより形成されている。
配線パターンWR2は、複数のラインパターンであり、ラインパターン同士が間隔寸法Sの突き合わせA2aおよびA2bを形成している。突き合わせA2aにおいては、1対の配線パターンWR2の各々の端部が互いに対向している。突き合わせA2bにおいては、1対の配線パターンWR2の一方の中間部の近くに他方の端部が配されている。
配線パターンWR3は、間隔寸法Sを空けて互いに並走する1対のパターンである。間隔寸法Sが空けられた領域には、孤立したスペースA3が形成されている。
配線パターンWR4は、ピッチ寸法P、間隔寸法Sおよび幅寸法Gを有するラインアンドスペースパターンである。ピッチ寸法Pは、半導体装置SD1の製造に用いられる露光装置による単一の露光により形成可能なパターンの最小ピッチ寸法Pminよりも小さく、たとえばP=Pmin/2である。また幅寸法Gは半導体装置SD1のゲート電極膜のゲート長寸法に相当する。
次に、本実施の形態の半導体装置SD1の製造方法について説明する。図3は、本発明の実施の形態1における半導体装置の製造方法の第1工程を概略的に示す平面図である。図4〜図10のそれぞれは、本発明の実施の形態1における半導体装置の製造方法の第1〜7工程を工程順に示す図であり、図3の線IVA−IVAに対応する概略断面図(A)および線IVB−IVBに対応する概略断面図(B)である。
主に図3および図4を参照して、シリコン基板SB(半導体基板)上に酸化膜OXを介してポリシリコン膜PS(被加工膜)が形成される。ポリシリコン膜PS上に下層ハードマスク膜HDと上層ハードマスク膜HUとが順に形成される。すなわちポリシリコン膜PS上に、上層ハードマスク膜HU(第1無機膜)と、上層ハードマスク膜HUとポリシリコン膜PSとの間に位置する下層ハードマスク膜HD(第2無機膜)とを有する積層膜が形成される。上層ハードマスク膜HUは酸化シリコン(第1無機材料)からなる。下層ハードマスク膜HDは、上層ハードマスク膜HUの材料とは異なる材料である窒化シリコン(第2無機材料)からなる。なおポリシリコン膜PS、下層ハードマスク膜HD、および上層ハードマスク膜HUのそれぞれの厚さは、たとえば100nm、50nm、および35nmである。
フォトリソグラフィにより、上層ハードマスク膜HU上に第1パターン(図3の実線パターン)を有する第1フォトレジストマスクR1が形成される。すなわち上層ハードマスク膜HU上へのフォトレジストの塗布と、第1パターンに対応した露光とが行なわれる。この第1パターンは、配線パターンWR1〜WR4のパターンのうちの一部に対応している。第1フォトレジストマスクR1は、図3の右側の実線パターン、および図4(B)に示すように、ラインアンドスペースパターンを含んでいる。このラインアンドスペースパターンのピッチ寸法は、配線パターンWR4のピッチ寸法Pの2倍のピッチ寸法2Pを有している。ピッチ寸法2Pは、第1フォトレジストマスクR1のフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法に相当する。
なお図4(A)および(B)のそれぞれにおいて二点鎖線で示す配線パターンWR1およびWR4は、第1フォトレジストマスクR1の配置を見易くするために図示されているものであり、まだパターニングされていない。
次に酸化シリコンのエッチング速度が窒化シリコンのエッチング速度よりも大きくなるエッチング条件で、第1フォトレジストマスクR1をマスクとして用いて選択的に上層ハードマスク膜HUが異方性エッチングによりエッチングされる。このエッチングは、たとえばC4F8とArとの混合ガスをプロセスガスとして用いたRIE(Reactive Ion Etching)である。エッチング終了後、第1フォトレジストマスクR1が除去される。
図5を参照して、上記の加工工程により、上層ハードマスク膜HUに第1パターンが転写される。
主に図6を参照して、下層ハードマスク膜HD上に、反射防止膜BCが塗布される。反射防止膜BCは、BARC(Bottom Antireflection Coating)膜として露光時の反射を防止する機能を有している。また反射防止膜BCは、上層ハードマスク膜HUのエッチングされた領域を埋める埋込膜としての機能も有している。これにより下層ハードマスク膜HD上における上層ハードマスク膜HUによる凹凸形状が緩和され、反射防止膜BCの平坦な表面が形成される。
フォトリソグラフィにより、下層ハードマスク膜HD上に、上記第1パターンと異なる第2パターンを有する第2フォトレジストマスクR2が形成される。すなわち反射防止膜BC上へのフォトレジストの塗布と、第2パターンに対応した露光とが行なわれる。この第2パターンは、図3の二点鎖線で示すパターンであり、配線パターンWR1〜WR4のパターンのうちの一部に対応している。第1パターンと第2パターンとは、図3の左上部分に示すように、互いに重複する部分を有している。また第2フォトレジストマスクR2は、図3の右側の二点鎖線パターン、および図6(B)に示すように、ラインアンドスペースパターンを含んでいる。このラインアンドスペースパターンのピッチ寸法は、配線パターンWR4のピッチ寸法Pの2倍のピッチ寸法2Pを有している。ピッチ寸法2Pは、第2フォトレジストマスクR2のフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法に相当する。
なお図6(A)において二点鎖線で示す配線パターンWR1は、第2フォトレジストマスクR2および上層ハードマスク膜HUの配置を見易くするために図示されているものであり、まだパターニングされていない。
図7を参照して、窒化シリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第2フォトレジストマスクR2および上層ハードマスク膜HUをマスクとして用いて選択的に下層ハードマスク膜HDがエッチングされる。このエッチングは、たとえばC4F8、CH2F2、CF4、O2、およびArなどからなる混合ガスをプロセスガスとして用いたRIEである。なお、このエッチングの際に反射防止膜BCの第2フォトレジストマスクR2により被覆されていない部分もエッチングされる。これにより下層ハードマスク膜HDに第1パターンおよび第2パターンを合わせた合成パターンが転写される。次に第2フォトレジストマスクR2が除去される。
図8を参照して、反射防止膜BCが除去される。次に上層ハードマスク膜HUが除去される。この上層ハードマスク膜HUの除去は、酸化シリコンのエッチング速度が窒化シリコンのエッチング速度よりも大きくなるエッチング条件で上層ハードマスク膜HUをエッチングすることにより行なわれる。具体的には、たとえばフッ酸によるウェットエッチングが行なわれる。
図9を参照して、ポリシリコンのエッチング速度が窒化シリコンおよび酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、下層ハードマスク膜HDをマスクとして用いて選択的にポリシリコン膜PSがエッチングされる。このエッチングは、たとえばHBr、Cl2、およびO2などからなる混合ガスをプロセスガスとして用いたRIEである。
図10を参照して、上記エッチングにより、ポリシリコン膜PSに第1パターンおよび第2パターンを合わせた合成パターンが転写される。次に下層ハードマスク膜HDと、酸化膜OXの露出部とが除去される。
以上により本実施の形態の半導体装置SD1(図1および図2)が製造される。
本実施の形態によれば、ポリシリコン膜PSのパターニング(図10)が開始される前に、第1フォトレジストマスクR1の露光(図4)および第2フォトレジストマスクR2の露光(図6)が行なわれる。よって、第1フォトレジストマスクR1に加えて第2フォトレジストマスクR2についても、ポリシリコン膜PSのパターン形状(図2)に起因する段差の影響を受けずに露光が行なわれる。このため第2フォトレジストマスクR2の露光の精度を高くすることができるので、被加工膜のパターンを高い精度で形成することができる。
なお本実施の形態と異なり第1フォトレジストマスクR1のパターンがポリシリコン膜PSに転写された後に第2フォトレジストマスクR2が露光される場合、第2フォトレジストマスクR2は既にパターンを有するポリシリコン膜PS上に形成されるので、第2フォトレジストマスクR2の露光精度が低くなる。
また本実施の形態によれば、第1パターンを上層ハードマスク膜HUに転写するためのエッチング(図4)において、下層ハードマスク膜HDがエッチングストッパとして用いられる。このためエッチングストッパが用いられない場合に比してエッチング深さの再現性が高いので、上層ハードマスク膜HUを再現性よくパターニングすることができる。よって、この上層ハードマスク膜HUを用いた下層ハードマスク膜HDのパターニング(図8)の再現性を高めることができる。
またポリシリコン膜PSのうち、第1フォトレジストマスクR1と、第2フォトレジストマスクR2との少なくともいずれかで覆われていた部分がパターンとして残存する。よってポリシリコン膜PSに最終的に形成されたパターンのうち、第1フォトレジストマスクR1および第2フォトレジストマスクR2の一方によりパターニングされた部分は、第1フォトレジストマスクR1および第2フォトレジストマスクR2の間の重ね合わせ誤差の影響を受けることがないので、高い寸法精度を有している。
たとえば複数の配線パターンWR4(図1)は、上記の重ね合わせ誤差が存在する場合においても、高い寸法精度で幅寸法Gを有している。なぜならば、図3に示すように、誤差寸法dの重ね合わせ誤差は、隣り合う配線パターンWR4間の間隔寸法をSからS+dまたはS−d(図3)に変動させるように作用し、幅寸法Gに対しては作用しないためである。よって幅寸法G、すなわちゲート長の寸法精度を高くすることができるので、配線パターンWR4をゲート電極膜として有する半導体素子の特性ばらつきを抑制することができる。
また下層ハードマスク膜HDのエッチングは、窒化シリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で行なわれる。よって酸化シリコンからなる上層ハードマスク膜HUがエッチングされにくいので、上層ハードマスク膜HUの膜厚が薄くても、下層ハードマスク膜HDのエッチング(図7)中に上層ハードマスク膜HUの形状が保持される。よって薄い上層ハードマスク膜HUを用いることができるので、第2フォトレジストマスクR2(図6)形成時における上層ハードマスク膜HUに起因した表面段差が小さくなる。このため第2フォトレジストマスクR2がより平坦な面に形成されるので、第2フォトレジストマスクR2を精度よく形成することができる。
また配線パターンWR4のラインアンドスペースパターンのピッチ寸法Pは、第1フォトレジストマスクR1を形成する工程および第2フォトレジストマスクR2を形成する工程の各々におけるフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法2Pよりも小さい。よって、単一のフォトリソグラフィにより形成可能なラインアンドスペースパターンよりも、より密集したラインアンドスペースパターンを形成することができる。
また、図3の左上に示すように、第1フォトレジストマスクR1のパターンである第1パターンと、第2フォトレジストマスクR2のパターンである前記第2パターンとは、互いに重複する部分を有している。これにより第1パターンと第2パターンとが繋がった、折れ曲がり形状を有するパターンを形成することができる。またこの折れ曲がり部は第1のパターンと第2のパターンとに分けて形成されている。このため、折れ曲がり部の角が丸まることを防ぎ、第1パターンと第2パターンとをシャープな形状で繋ぐことができる。
また、図6に示すように、上層ハードマスク膜HUがエッチングされた領域を埋める反射防止膜BCが形成されるので、より平坦な面上に第2フォトレジストマスクR2を形成することができる。よって、より十分なDOF(Depth of Focus)を確保することができるので、第2フォトレジストマスクR2の露光精度が向上する。
また、図8および図9に示すように、下層ハードマスク膜HDをエッチングする工程(図7)の後かつポリシリコン膜PSをエッチングする工程(図10)の前に、上層ハードマスク膜HUが除去される。これにより、図10に示すように、上層ハードマスク膜HUの影響を受けずに下層ハードマスク膜HDを用いてポリシリコン膜PSのパターニングを行なうことができる。またポリシリコン膜PSのパターニング後に残存する下層ハードマスク膜HDの厚みを均一にすることができる。また下流工程において上層ハードマスク膜HUに起因する異物の発生を防ぐことができる。
また上層ハードマスク膜HUは酸化シリコンからなり、下層ハードマスク膜HDは窒化シリコンからなるので、上層ハードマスク膜HUと下層ハードマスク膜HDとの間でのエッチング選択比を容易に確保することができる。
(実施の形態2)
図11は、本発明の実施の形態2における半導体装置の構成を概略的に示す断面図である。
図11を参照して、最初に本実施の形態の半導体装置SD2の概略的な構成について説明する。半導体装置SD2は、CMOS(Complementary Metal Oxide Semiconductor)構造を有している。すなわち半導体装置SD2は、NMOS(N-channel Metal Oxide Semiconductor)領域NRおよびPMOS(P-channel Metal Oxide Semiconductor)領域PRを有している。NMOS領域NRおよびPMOS領域PRの各々は、ポリシリコン膜PSを有するゲート配線パターンWRgを有している。
次に半導体装置SD2の構成を、より具体的に説明する。半導体装置SD2は、エピタキシャル領域EPと、分離埋め込み膜ILと、側壁保護膜7と、pFET(Field Effect Transistor)エクステンション領域15と、nFETエクステンション領域16と、酸化膜17と、サイドウォール膜18と、シリサイド層19と、nFETソース/ドレイン領域21とを有している。
エピタキシャル領域EPはPMOS領域PRにおけるソース/ドレイン領域であり、シリコン基板SBの材料と異なる材料によりシリコン基板SB上にエピタキシャルに形成されている。エピタキシャル領域EPの材料は、たとえばシリコンゲルマニウム(SiGe)である。nFETソース/ドレイン領域21はNMOS領域NRにおけるソース/ドレイン領域である。
分離埋め込み膜ILは、半導体素子間を電気的に分離するための絶縁膜であり、STI(Shallow Trench Isolation)法により形成されることができる。側壁保護膜7および酸化膜17は、絶縁膜であり、たとえば酸化シリコンからなる。サイドウォール膜18は、絶縁膜であり、たとえば窒化シリコンからなる。
なお、上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
次に本実施の形態の半導体装置SD2の製造方法について説明する。図12〜図20は、本発明の実施の形態2における半導体装置の製造方法を工程順に示す概略的な断面図である。
主に図12を参照して、実施の形態1における半導体装置SD1の製造方法の第7工程(図10(B))までの工程とほぼ同様の工程により、ポリシリコン膜PSを有するゲート配線パターンWRgが形成される。ただし本実施の形態では下層ハードマスク膜HDの形成(図4)の前にポリシリコン膜PS上に薄い酸化膜5が形成される。
図13を参照して、ポリシリコン膜PSおよびシリコン基板SBの露出面の酸化により、ポリシリコン膜PS側面上に側壁保護膜7が形成され、シリコン基板SB上に基板保護膜8が形成される。
図14を参照して、シリコン基板SB上に、窒化シリコンからなるサイドウォール膜9が堆積される。
図15を参照して、NMOS領域NRを被覆し、かつPMOS領域PRを露出するように、レジスト膜10が形成される。異方性エッチングにより、PMOS領域PRにおいてサイドウォール膜9の一部がエッチングされる。このエッチングによりPMOS領域PRにおいてポリシリコン膜PSの側面上に側壁保護膜7を介してサイドウォールが形成される。レジスト膜10が除去される。
図16を参照して、下層ハードマスク膜HDおよびサイドウォール膜9をマスクとしてシリコン基板SBが厚み方向に一部エッチングされる。このエッチングにより、PMOS領域PRにおいて、シリコン基板SBの凹部であるリセス部11が形成される。次にリセス部11の表面がフッ酸で洗浄される。これによりリセス部11の表面上の自然酸化膜が除去される。
図17を参照して、シリコン基板SBに対するエピタキシャル成長により、リセス部11を埋めるようにエピタキシャル領域EPが形成される。具体的には、たとえば、厚さ40〜100nmのSiGeからなるエピタキシャル膜が形成され、次にこの膜の上に厚さ5〜20nmのSiからなるエピタキシャル膜が形成される。次にエピタキシャル領域EPの表面酸化により、酸化シリコン膜14が形成される。次に、窒化シリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、下層ハードマスク膜HDおよびサイドウォール膜9のエッチングが行なわれる。
主に図18を参照して、上記のエッチングにより、酸化膜5および基板保護膜8が露出される。次にpFETエクステンション領域15およびnFETエクステンション領域16(図11)を形成するための注入工程および洗浄工程が行なわれる。なお、この注入工程および洗浄工程の際に、酸化膜5および基板保護膜8は消失する。
図19を参照して、上記の注入工程により、シリコン基板SB上にpFETエクステンション領域15およびnFETエクステンション領域16が形成される。
図20を参照して、シリコン基板SB上に、酸化膜17およびサイドウォール膜18が、順に堆積される。次に異方性エッチングにより、酸化膜17およびサイドウォール膜18の一部が除去される。
再び図11を参照して、このエッチングにより、ポリシリコン膜PSの側面上にサイドウォール膜18を有するサイドウォールが形成される。次にNMOS領域NRにおいてイオン注入によりnFETソース/ドレイン領域21が形成される。次にポリシリコン膜PS、エピタキシャル領域EP、およびnFETソース/ドレイン領域21表面のシリサイド化により、シリサイド層19が形成される。
以上により本実施の形態の半導体装置SD2が製造される。
本実施の形態によれば、下層ハードマスク膜HDは、窒化シリコンからなるので、リセス部11(図16)の表面を洗浄するためのフッ酸により侵食されにくい。よってフッ酸からポリシリコン膜PSを確実に保護することができる。なおポリシリコン膜PSが酸化シリコンからなる膜によってのみ保護されている場合、酸化シリコンはフッ酸により容易に侵食されるため、ポリシリコン膜PSの保護が不十分となり得る。
またリセス部11(図16)がエッチングにより形成される前に、下層ハードマスク膜HD上の上層ハードマスク膜HU(図8)が、実施の形態1において説明したエッチングにより除去されている。このため下層ハードマスク膜HDのエッチング(図17)の際に、上層ハードマスク膜HUがリフトオフされることがない。よってこのリフトオフに起因する異物の発生を防止することができる。
(実施の形態3)
図21は、本発明の実施の形態3における半導体装置の構成を模式的に示した平面図である。図22は、図21のXXIIA−XXIIA線に沿った概略断面図(A)、およびXXIIB−XXIIB線に沿った概略断面図(B)である。
図21および図22を参照して、この半導体装置SD3は、半導体装置SD1(図1)と同様にロジック領域LRおよびメモリ領域MRを有している。ロジック領域LRは、比較的複雑な形状を有する活性領域AC1〜AC3と、非活性領域NAとを有している。メモリ領域MRは、活性領域AC1〜AC3に比して規則的な形状を有する活性領域AC4と、非活性領域NAとを有している。非活性領域NAにおいては、シリコン基板SB上に分離埋め込み膜ILが形成されている。
活性領域AC1は、折れ曲がりA1を有するラインパターンである。活性領域AC1は、幅寸法Wおよび間隔寸法Sを有している。間隔寸法Sは、半導体装置SD1の製造に用いられる露光装置による単一の露光により形成可能なパターンの最小間隔寸法よりも小さい。なお活性領域AC1は、2つのパターンを折れ曲がりA1において繋げる工程を有するパターニングにより形成されている。
活性領域AC2は、複数のラインパターンであり、ラインパターン同士が間隔寸法Sの突き合わせA2aおよびA2bを形成している。突き合わせA2aにおいては、1対の活性領域AC2の各々の端部が互いに対向している。突き合わせA2bにおいては、1対の活性領域AC2の一方の中間部の近くに他方の端部が配されている。
活性領域AC3は、間隔寸法Sを空けて互いに並走する1対のパターンである。間隔寸法Sが空けられた領域には、孤立したスペースA3が形成されている。
活性領域AC4は、ピッチ寸法Pおよび間隔寸法Sを有するラインアンドスペースパターンである。ピッチ寸法Pは、半導体装置SD3の製造に用いられる露光装置による単一の露光により形成可能なパターンの最小ピッチ寸法Pminよりも小さく、たとえばP=Pmin/2である。
次に、本実施の形態の半導体装置の製造方法について説明する。
図23は、本発明の実施の形態3における半導体装置の製造方法の第1工程を概略的に示す平面図である。図24〜図34は、本発明の実施の形態3における半導体装置の製造方法の第1〜第11工程を工程順に示す図であり、図23の線XXIVA−XXIVAに対応する概略断面図(A)、および線XXIVB−XXIVBに対応する概略断面図(B)である。
主に図23および図24を参照して、シリコン基板SB(半導体基板)の表面が酸化されることにより、シリコン基板SB上に酸化シリコンからなるパッド層PDが形成される。パッド層PDの厚さは、たとえば10nmである。
このパッド層PD上に、ストッパ層STと、第4ハードマスク膜Ha4と、第3ハードマスク膜Ha3(被加工膜)と、第2ハードマスク膜Ha2(第2無機膜)と、第1ハードマスク膜Ha1(第1無機膜)とが、順に成膜される。ストッパ層STは窒化シリコンからなる厚さ90nm程度の膜である。第4ハードマスク膜Ha4は厚さ30nm程度の酸化シリコンからなる膜である。第3ハードマスク膜Ha3は厚さ200nm程度のポリシリコンからなる膜である。第2ハードマスク膜Ha2は窒化シリコンからなる厚さ50nm程度の膜である。第1ハードマスク膜Ha1は酸化シリコンからなる厚さ35nm程度の膜である。
この第1ハードマスク膜Ha1上に、フォトリソグラフィにより第1パターン(図23の実線パターン)を有する第1フォトレジストマスクR1が形成される。すなわち第1ハードマスク膜Ha1上へのフォトレジストの塗布と、第1パターンに対応した露光とが行なわれる。この第1パターンは、活性領域AC1〜AC4のパターンのうちの一部に対応している。第1フォトレジストマスクR1は、図23の右側の実線パターン、および図24(B)に示すように、ラインアンドスペースパターンを含んでいる。このラインアンドスペースパターンのピッチ寸法は、活性領域AC4のピッチ寸法Pの2倍のピッチ寸法2Pを有している。ピッチ寸法2Pは、第1フォトレジストマスクR1のフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法に相当する。
なお図24(A)および(B)のそれぞれにおいて二点鎖線で示す活性領域AC1およびAC4は、第1フォトレジストマスクR1の配置を見易くするために図示されているものであり、まだパターニングされていない。
次に、酸化シリコンのエッチング速度が窒化シリコンのエッチング速度よりも大きくなるエッチング条件で、第1フォトレジストマスクR1をマスクとして用いて選択的に第1ハードマスク膜Ha1が異方性エッチングによりエッチングされる。このエッチングは、たとえばC4F8とArとの混合ガスをプロセスガスとして用いたRIE(Reactive Ion Etching)である。エッチング終了後、第1フォトレジストマスクR1が除去される。
図25を参照して、上記の加工工程により、第1ハードマスク膜Ha1に第1パターンが転写される。
主に図26を参照して、第2ハードマスク膜Ha2上に、反射防止膜BCが塗布される。反射防止膜BCは、BARC膜として露光時の反射を防止する機能を有している。また反射防止膜BCは、第1ハードマスク膜Ha1がエッチングされた領域を埋める埋込膜としての機能も有している。これにより第2ハードマスク膜Ha2上における第1ハードマスク膜Ha1による凹凸形状が緩和され、反射防止膜BCの平坦な表面が形成される。
フォトリソグラフィにより、第2ハードマスク膜Ha2上に、上記第1パターンと異なる第2パターンを有する第2フォトレジストマスクR2が形成される。すなわち反射防止膜BC上へのフォトレジストの塗布と、第2パターンに対応した露光とが行なわれる。
この第2パターンは、図23の二点鎖線で示すパターンであり、活性領域AC1〜AC4のパターンのうちの一部に対応している。第1パターンと第2パターンとは、図23の左上部分に示すように、互いに重複する部分を有している。また第2フォトレジストマスクR2は、図23の右側の二点鎖線パターン、および図26(B)に示すように、ラインアンドスペースパターンを含んでいる。このラインアンドスペースパターンのピッチ寸法は、活性領域AC4のピッチ寸法Pの2倍のピッチ寸法2Pを有している。ピッチ寸法2Pは、第2フォトレジストマスクR2のフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法に相当する。
なお図26(A)において二点鎖線で示す活性領域AC1は、第2フォトレジストマスクR2および第1ハードマスク膜Ha1の配置を見易くするために図示されているものであり、まだパターニングされていない。
図27を参照して、窒化シリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第2フォトレジストマスクR2および第1ハードマスク膜Ha1をマスクとして用いて選択的に第2ハードマスク膜Ha2がエッチングされる。このエッチングは、たとえばC4F8、CH2F2、CF4、O2、およびArなどからなる混合ガスをプロセスガスとして用いたRIEである。なお、このエッチングの際に反射防止膜BCの第2フォトレジストマスクR2により被覆されていない部分もエッチングされる。これにより第2ハードマスク膜Ha2に第1パターンおよび第2パターンを合わせた合成パターンが転写される。次に第2フォトレジストマスクR2が除去される。
図28を参照して、反射防止膜BCが除去される。なおこの反射防止膜BCの除去工程は行なわれなくてもよい。
図29を参照して、ポリシリコンのエッチング速度が窒化シリコンおよび酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第2ハードマスク膜Ha2をマスクとして用いて選択的に第3ハードマスク膜Ha3がエッチングされる。このエッチングは、たとえばHBr、Cl2、およびO2などからなる混合ガスをプロセスガスとして用いたRIEである。このエッチングにより、第3ハードマスク膜Ha3に第1パターンおよび第2パターンを合わせた合成パターンが転写される。なお図28において反射防止膜BCの除去工程が行なわれない場合は、このエッチングにより反射防止膜BCが除去される。
図30を参照して、第3ハードマスク膜Ha3をマスクとして用いて選択的に、第4ハードマスク膜Ha4、ストッパ層STおよびパッド層PDがエッチングされる。これにより第4ハードマスク膜Ha4に第3ハードマスク膜Ha3のパターンが転写される。
主に図31を参照して、ポリシリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第4ハードマスク膜Ha4をマスクとして用いて選択的にシリコン基板SBがエッチングされる。このエッチングの際に、第3ハードマスク膜Ha3(図30)は消滅する。このエッチングにより、第3ハードマスク膜Ha3のパターンが、シリコン基板SBの第3ハードマスク膜Ha3が形成されていた側に転写される。すなわちシリコン基板SBの第3ハードマスク膜Ha3が形成されていた側(図中上側)に溝部が形成される。溝部の深さは、たとえば250〜300nmである。
図32を参照して、上記溝部を埋めるように、シリコン基板SB上に分離埋め込み膜ILが成膜される。
図33を参照して、化学的機械的研磨(CMP:Chemical Mechanical Polishing)により、上記溝部以外の分離埋め込み膜ILが除去される。CMPはストッパ層STの厚み方向の途中で停止される。次にストッパ層STがエッチングにより除去される。
図34を参照して、このエッチングによりパッド層PDが露出される。次にパッド層PDがエッチングにより除去される。
以上により本実施の形態の半導体装置SD3(図21および図22)が製造される。
次に比較例の半導体装置の製造方法について説明する。
図35〜図41は、比較例における半導体装置の製造方法を工程順に示す図であり、図23の線XXIVB−XXIVBに対応する位置の概略断面図である。
主に図35を参照して、本実施の形態の第7工程(図30(B))までの方法と同様の方法により、第3ハードマスク膜Ha3を用いてストッパ層STおよびパッド層PDの選択的なエッチングが行なわれる。本実施の形態との相違として、本比較例においては第3ハードマスク膜Ha3とストッパ層STとの間に第4ハードマスク膜Ha4(図30(B))が設けられない。次に第3ハードマスク膜Ha3を用いてシリコン基板SBの選択的なエッチングが開始される。
図36を参照して、シリコン基板SBのエッチング中に、第3ハードマスク膜Ha3のうちの膜厚が薄い部分がまず消失し、この部分に覆われていたストッパ層STが露出する。続いて第3ハードマスク膜Ha3の他の部分も消失し、ストッパ層ST全体が露出する。
図37を参照して、シリコン基板SBの選択的なエッチングが完了する。上記のようにストッパ層STが露出するタイミングが位置によって異なるので、ストッパ層STの高さにばらつきが生じる。次にシリコン基板SBの溝部を埋めるように、シリコン基板SB上に分離埋め込み膜ILが成膜される。
図38を参照して、化学的機械的研磨(CMP:Chemical Mechanical Polishing)により、上記溝部以外の分離埋め込み膜ILが除去される。CMPはストッパ層STの厚み方向の途中で停止される。上記のようにストッパ層STの高さにばらつきがあるため、このばらつきに対応して分離埋め込み膜ILの表面に凹凸が生じる。次にストッパ層STがエッチングにより除去される。次にパッド層PDがエッチングにより除去される。
図39を参照して、上記のCMPおよびエッチングにより得られた分離埋め込み膜ILは、本実施の形態(図22(B))に比して、大きな表面凹凸を有している。
図40を参照して、酸化膜OXと、ポリシリコン膜PSとが形成される。ポリシリコン膜PSは、分離埋め込み膜ILの凹部の近傍では厚み寸法Hrを有し、分離埋め込み膜ILの凸部の近傍では厚み寸法Hpを有する。上記の表面凹凸の影響により、厚み寸法Hrと厚み寸法Hpとは互いに異なる値となる。
図41を参照して、ポリシリコン膜PSがパターニングされることでゲート電極膜が形成される。ポリシリコン膜PSの厚み寸法Hrの部分からはゲート長寸法Lrのゲート電極膜が形成され、ポリシリコン膜PSの厚み寸法Hpの部分からはゲート長寸法Lpのゲート電極膜が形成される。このポリシリコン膜PSのパターングの際、ポリシリコン膜PSの厚み寸法は、形成されるパターンの平面パターンとしての寸法に影響を及ぼす。このため、形成されるゲート電極膜のゲート長寸法LrおよびLpは互いに異なる値となる。すなわち形成されるゲート電極膜のゲート長寸法にばらつきが生じる。この結果、このゲート電極膜を有する半導体素子は特性ばらつきを有する。
本実施の形態によれば、図31に示すように、シリコン基板SBのエッチングの際にストッパ層STが第4ハードマスク膜Ha4により保護されている。よって比較例(図37)に比してストッパ層STの高さばらつきが抑制されるので、図33に示すように、分離埋め込み膜ILの表面高さを揃えて形成することができる。よってこの後に形成されるゲート電極膜の厚みばらつきを抑制することができるので、比較例(図41)と異なり、ゲート長のばらつきを抑制することができる。これにより特性ばらつきの小さい半導体装置SD3を得ることができる。
また第3ハードマスク膜Ha3のパターニング(図29)が開始される前に、第1フォトレジストマスクR1の露光(図24)および第2フォトレジストマスクR2の露光(図26)が行なわれる。よって、第1フォトレジストマスクR1に加えて第2フォトレジストマスクR2についても、第3ハードマスク膜Ha3の段差の影響を受けずに露光が行なわれる。このため第2フォトレジストマスクR2の露光の精度を高くすることができるので、被加工膜のパターンを高い精度で形成することができる。
また第1パターンを第1ハードマスク膜Ha1に転写するためのエッチング(図24)において、第2ハードマスク膜Ha2がエッチングストッパとして用いられる。このためエッチングストッパが用いられない場合に比してエッチング深さの再現性が高いので、第1ハードマスク膜Ha1を再現性よくパターニングすることができる。よって、この第1ハードマスク膜Ha1を用いた第2ハードマスク膜Ha2のパターニング(図27)の再現性を高めることができる。
また第2ハードマスク膜Ha2のエッチングは、窒化シリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で行なわれる。よって酸化シリコンからなる第1ハードマスク膜Ha1がエッチングされにくいので、第1ハードマスク膜Ha1の膜厚が薄くても、第2ハードマスク膜Ha2のエッチング(図27)中に第1ハードマスク膜Ha1の形状が保持される。よって薄い第1ハードマスク膜Ha1を用いることができるので、第2フォトレジストマスクR2(図26)形成時における第1ハードマスク膜Ha1に起因した表面段差が小さくなる。このため第2フォトレジストマスクR2が、より平坦な面に形成されるので、第2フォトレジストマスクR2を精度よく形成することができる。
また活性領域AC4のラインアンドスペースパターンのピッチ寸法Pは、第1フォトレジストマスクR1を形成する工程および第2フォトレジストマスクR2を形成する工程の各々におけるフォトリソグラフィにより形成可能なラインアンドスペースパターンの最小ピッチ寸法2Pよりも小さい。よって、単一のフォトリソグラフィにより形成可能なラインアンドスペースパターンよりも、より密集したラインアンドスペースパターンを有する活性領域AC4を形成することができる。
また、図23の左上に示すように、第1フォトレジストマスクR1のパターンである第1パターンと、第2フォトレジストマスクR2のパターンである前記第2パターンとは、互いに重複する部分を有している。これにより第1パターンと第2パターンとが繋がった、折れ曲がり形状を有するパターンを有する活性領域AC1(図21)を形成することができる。またこの折れ曲がり部は第1のパターンと第2のパターンとに分けて形成されている。このため、折れ曲がり部の角が丸まることを防ぎ、第1パターンと第2パターンとをシャープな形状で繋ぐことができる。
また、図26に示すように、第1ハードマスク膜Ha1がエッチングされた領域を埋める反射防止膜BCが形成されるので、より平坦な面上に第2フォトレジストマスクR2を形成することができる。よって、より十分なDOF(Depth of Focus)を確保することができるので、第2フォトレジストマスクR2の露光精度が向上する。
また第1ハードマスク膜Ha1は酸化シリコンからなり、第2ハードマスク膜Ha2は窒化シリコンからなるので、第1ハードマスク膜Ha1と第2ハードマスク膜Ha2との間でのエッチング選択比を容易に確保することができる。
また、図30に示すように第3ハードマスク膜Ha3を用いて第4ハードマスク膜Ha4、ストッパ層STおよびパッド層PDのエッチングが行なわれる。よって第2ハードマスク膜Ha2の材料と、第4ハードマスク膜Ha4、ストッパ層STおよびパッド層PDのいずれかの材料とが同一または類似の場合においても、第3ハードマスク膜Ha3の材料を適切な選択比が得られるように選択することで、上記エッチング中のマスクの消耗を抑制することができる。なお仮に第2ハードマスク膜Ha2を用いて上記エッチングが行なわれる場合、第2ハードマスク膜Ha2の材料とストッパ層STの材料とが同一であるために、エッチング選択比を確保することができない。
また第3ハードマスク膜Ha3がポリシリコンからなるので、第4ハードマスク膜Ha4およびストッパ層STのそれぞれの材料である酸化シリコンおよび窒化シリコンとの選択比を確保することができる。また、第3ハードマスク膜Ha3を無機CVD法により成膜することができる。
(実施の形態4)
本実施の形態の半導体装置は、上述した実施の形態3のものと構成(図21および図22)は同様であるが、その製造方法が異なる。図42〜図48は、本発明の実施の形態4における半導体装置の製造方法を工程順に示す図であり、図23の線XXIVA−XXIVAに対応する概略断面図(A)、および線XXIVB−XXIVBに対応する概略断面図(B)である。なお実施の形態3における半導体装置の製造方法(図21〜図34)と同一または対応する要素については、同一の符号を付し、その説明を繰り返さない。
図42を参照して、パッド層PD上に、ストッパ層STと、第3ハードマスク膜Hb3(被加工膜)と、第2ハードマスク膜Hb2(第2無機膜)と、第1ハードマスク膜Hb1(第1無機膜)とが、順に成膜される。第3ハードマスク膜Hb3は厚さ30nm程度の酸化シリコンからなる膜である。第2ハードマスク膜Hb2は厚さ200nm程度のポリシリコンからなる膜である。第1ハードマスク膜Hb1は酸化シリコンからなる厚さ35nm程度の膜である。第1ハードマスク膜Hb1上に、第1フォトレジストマスクR1が形成される。
酸化シリコンのエッチング速度がポリシリコンのエッチング速度よりも大きくなるエッチング条件で、第1フォトレジストマスクR1をマスクとして用いて選択的に第1ハードマスク膜Hb1が異方性エッチングによりエッチングされる。エッチング終了後、第1フォトレジストマスクR1が除去される。
図43を参照して、上記の加工工程により、第1ハードマスク膜Hb1に第1パターンが転写される。
図44を参照して、第2ハードマスク膜Hb2上に、反射防止膜BCが塗布される。反射防止膜BCは、第1ハードマスク膜Hb1がエッチングされた領域を埋める埋込膜としての機能も有している。これにより第2ハードマスク膜Hb2上における第1ハードマスク膜Hb1による凹凸形状が緩和され、反射防止膜BCの平坦な表面が形成される。次に第2ハードマスク膜Hb2上に第2フォトレジストマスクR2が形成される。
図45を参照して、ポリシリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第2フォトレジストマスクR2および第1ハードマスク膜Hb1をマスクとして用いて選択的に第2ハードマスク膜Hb2がエッチングされる。なお、このエッチングの際に反射防止膜BCの第2フォトレジストマスクR2により被覆されていない部分もエッチングされる。これにより第2ハードマスク膜Hb2に第1パターンおよび第2パターンを合わせた合成パターンが転写される。次に第2フォトレジストマスクR2が除去される。
図46を参照して、反射防止膜BCが除去される。なおこの反射防止膜BCの除去工程は行なわれなくてもよい。
図47を参照して、ポリシリコンのエッチング速度が窒化シリコンおよび酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第2ハードマスク膜Hb2をマスクとして用いて選択的に、第3ハードマスク膜Ha3、ストッパ層STおよびパッド層PDがエッチングされる。これにより、第3ハードマスク膜Hb3に第1パターンおよび第2パターンを合わせた合成パターンが転写される。なお図28において反射防止膜BCの除去工程が行なわれない場合は、このエッチングにより反射防止膜BCが除去される。
図48を参照して、ポリシリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で、第3ハードマスク膜Hb3をマスクとして用いて選択的に、シリコン基板SBがエッチングされる。このエッチングにより、第3ハードマスク膜Hb3のパターンが、シリコン基板SBの第3ハードマスク膜Hb3側に転写される。すなわちシリコン基板SBの第3ハードマスク膜Hb3側(図中上側)に溝部が形成される。
次に、実施の形態3の図32〜図34と同様の方法により、ストッパ層STおよびパッド層PDの除去をともないながら分離埋め込み膜ILの形成が行なわれる。これにより本実施の形態の半導体装置が製造される。
本実施の形態によれば、図48に示すように、シリコン基板SBのエッチングの際にストッパ層STが第3ハードマスク膜Hb3により保護されている。よって実施の形態3と同様に、ゲート長のばらつきを抑制することで、特性ばらつきの小さい半導体装置を得ることができる。
また第3ハードマスク膜Hb3のパターニング(図46)が開始される前に、第2フォトレジストマスクR2の露光(図44)が行なわれる。よって実施の形態3と同様に、第2フォトレジストマスクR2の双方の露光の精度を高くすることで、高い精度で被加工膜のパターニングを行なうことができる。
また第1パターンを第1ハードマスク膜Hb1に転写するためのエッチング(図42)において、第2ハードマスク膜Hb2がエッチングストッパとして用いられる。このためエッチングストッパが用いられない場合に比してエッチング深さの再現性が高いので、第1ハードマスク膜Hb1を再現性よくパターニングすることができる。よって、この第1ハードマスク膜Hb1を用いた第2ハードマスク膜Hb2のパターニング(図45)の再現性を高めることができる。
また第2ハードマスク膜Hb2のエッチング(図45)において、第3ハードマスク膜Hb3がエッチングストッパとして用いられる。このためエッチングストッパが用いられない場合に比してエッチング深さの再現性が高いので、第2ハードマスク膜Hb2を再現性よくパターニングすることができる。よって、この第2ハードマスク膜Hb2を用いた第3ハードマスク膜Hb3のパターニング(図47)の再現性を高めることができる。
また第2ハードマスク膜Hb2のエッチングは、ポリシリコンのエッチング速度が酸化シリコンのエッチング速度よりも大きくなるエッチング条件で行なわれる。よって酸化シリコンからなる第1ハードマスク膜Hb1がエッチングされにくいので、第1ハードマスク膜Hb1の膜厚が薄くても、第2ハードマスク膜Hb2のエッチング(図45)中に第1ハードマスク膜Hb1の形状が保持される。よって薄い第1ハードマスク膜Hb1を用いることができるので、第2フォトレジストマスクR2(図44)形成時における第1ハードマスク膜Hb1に起因した表面段差が小さくなる。このため第2フォトレジストマスクR2が、より平坦な面に形成されるので、第2フォトレジストマスクR2を精度よく形成することができる。
また第1ハードマスク膜Hb1は酸化シリコンからなり、第2ハードマスク膜Hb2はポリシリコンからなるので、第1ハードマスク膜Hb1と第2ハードマスク膜Hb2との間でのエッチング選択比を容易に確保することができる。
また、図44に示すように、第1ハードマスク膜Hb1がエッチングされた領域を埋める反射防止膜BCが形成されるので、より平坦な面上に第2フォトレジストマスクR2を形成することができる。よって、より十分なDOF(Depth of Focus)を確保することができるので、第2フォトレジストマスクR2の露光精度が向上する。
また、図47に示すように、第2ハードマスク膜Hb2を用いて、第3ハードマスク膜Hb3、ストッパ層STおよびパッド層PDのパターニングが行なわれる。よって第1ハードマスク膜Hb1の材料と、第3ハードマスク膜Hb3、ストッパ層STおよびパッド層PDのいずれかの材料とが同一または類似の場合においても、第2ハードマスク膜Hb2の材料を適切な選択比が得られるように選択することで、上記エッチング中のマスクの消耗を抑制することができる。
なお仮に第1ハードマスク膜Hb1を用いて上記エッチングが行なわれる場合、第1ハードマスク膜Hb1の材料と、第3ハードマスク膜Hb3およびストッパ層STの各々の材料とが同一であるために、エッチング選択比を確保することができない。
また本実施の形態によれば、第3ハードマスク膜Hb3が酸化シリコンからなるので、ストッパ層STおよびシリコン基板SBのそれぞれの材料である窒化シリコンおよびシリコンとの選択比を確保することができる。なお、パッド層PDは、第3ハードマスク膜Hb3と同じ材料からなるが、第3ハードマスク膜Hb3よりも十分に薄い。よってパッド層PDは第3ハードマスク膜Hb3をマスクとしてエッチングされることが可能である。
また実施の形態3と同様に本実施の形態によれば、単一のフォトリソグラフィにより形成可能なラインアンドスペースパターンよりも、より密集したラインアンドスペースパターンを有する活性領域AC4(図21)を形成することができる。また、第1パターンと第2パターンとが繋がった、折れ曲がり形状を有するパターンを有する活性領域AC1(図21)を形成することができる。またこの折れ曲がり部は第1のパターンと第2のパターンとに分けて形成されている。このため、折れ曲がり部の角が丸まることを防ぎ、第1パターンと第2パターンとをシャープな形状で繋ぐことができる。
続いて、本実施の形態の変形例について説明する。
主に図42を参照して、本変形例においては、第1ハードマスク膜Hb1の材料として、酸化シリコンの代わりに窒化シリコンが用いられる。窒化シリコンのエッチング速度がポリシリコンのエッチング速度よりも大きくなるエッチング条件で、第1フォトレジストマスクR1をマスクとして用いて選択的に第1ハードマスク膜Hb1が異方性エッチングによりエッチングされる。エッチング終了後、第1フォトレジストマスクR1が除去される。次に、図43および図44の工程が、上記の本実施の形態と同様に行なわれる。
図45を参照して、ポリシリコンのエッチング速度が窒化シリコンおよび酸化シリコンの各々のエッチング速度よりも大きくなるエッチング条件で、第2フォトレジストマスクR2および第1ハードマスク膜Hb1をマスクとして用いて、第2ハードマスク膜Hb2が選択的にエッチングされる。以降、上記の本実施の形態と同様の工程が行なわれる。
本変形例によれば、第2ハードマスク膜Hb2のエッチングは、ポリシリコンのエッチング速度が窒化シリコンのエッチング速度よりも大きくなるエッチング条件で行なわれる。よって窒化シリコンからなる第1ハードマスク膜Hb1がエッチングされにくいので、第1ハードマスク膜Hb1の膜厚が薄くても、第2ハードマスク膜Hb2のエッチング(図45)中に第1ハードマスク膜Hb1の形状が保持される。よって薄い第1ハードマスク膜Hb1を用いることができるので、第2フォトレジストマスクR2(図44)形成時における第1ハードマスク膜Hb1に起因した表面段差が小さくなる。このため第2フォトレジストマスクR2が、より平坦な面に形成されるので、第2フォトレジストマスクR2を精度よく形成することができる。
また第1ハードマスク膜Hb1は窒化シリコンからなり、第2ハードマスク膜Hb2はポリシリコンからなるので、第1ハードマスク膜Hb1と第2ハードマスク膜Hb2との間でのエッチング選択比を容易に確保することができる。
また、図47に示すように、第2ハードマスク膜Hb2を用いて、第3ハードマスク膜Hb3、ストッパ層STおよびパッド層PDのパターニングが行なわれる。よって第1ハードマスク膜Hb1の材料と、第3ハードマスク膜Hb3、ストッパ層STおよびパッド層PDのいずれかの材料とが同一または類似の場合においても、第2ハードマスク膜Hb2の材料を適切な選択比が得られるように選択することで、上記エッチング中のマスクの消耗を抑制することができる。
なお仮に第1ハードマスク膜Hb1を用いて上記エッチングが行なわれる場合、第1ハードマスク膜Hb1の材料と、第3ハードマスク膜Hb3およびストッパ層STの各々の材料とが同一であるために、エッチング選択比を確保することができない。
上記の各実施の形態においてはハードマスク膜HU、HD、Ha1〜Ha4およびHb1〜Hb3の各々の材料として炭素を含有しない無機材料が用いられる場合について説明したが、本発明はこれに限定されるものではない。炭素を含有しない無機材料の代わりに、グラファイトなどの無機炭素を含有する無機材料が用いられてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
BC 反射防止膜、EP エピタキシャル領域、Ha1,Hb1 第1ハードマスク膜(第1無機膜)、Ha2,Hb2 第2ハードマスク膜(第2無機膜)、Ha3,Hb3 第3ハードマスク膜(第3無機膜)、Ha4 第4ハードマスク膜(第4無機膜)、HD 下層ハードマスク膜(第2無機膜)、HU 上層ハードマスク膜(第1無機膜)、IL 分離埋め込み膜、PD パッド層、PS ポリシリコン膜(被加工膜)、R1 第1フォトレジストマスク、R2 第2フォトレジストマスク、SB シリコン基板、ST ストッパ層。