JP2005117459A

JP2005117459A - Input circuit

Info

Publication number: JP2005117459A
Application number: JP2003350637A
Authority: JP
Inventors: Tatsufumi Kurokawa; 達史黒川
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-10-09
Filing date: 2003-10-09
Publication date: 2005-04-28

Abstract

<P>PROBLEM TO BE SOLVED: To provide an input circuit which outputs a prescribed output level when an input is open and where current is not made to flow from an input terminal to a power source when the maximum value of an input signal is larger than power supply voltage. <P>SOLUTION: By previously setting a relation between an output level of a push-pull type detection stage composed of P channel and N channel transistors provided in a current mirror relation to P channel and N channel transistors a push-pull type output stage of an operational amplifier with a reverse input terminal and an output terminal subjected to imaginary short circuit and a circuit threshold of a gate circuit in a prescribed relation, a prescribed output level is outputted from the gate circuit in an input open state. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、入力回路に関し、特に入力端子から入力する信号のハイレベル、ローレベルを検出するとともに、入力端子がオープンの状態において所定のレベルを出力する入力回路に関する。 The present invention relates to an input circuit, and more particularly to an input circuit that detects a high level and a low level of a signal input from an input terminal and outputs a predetermined level when the input terminal is open.

電子情報機器では外部の機器からコネクタを介してデータ等が入力されるものがある。このような電子情報機器の入力回路は、コネクタが接続されているときには入力信号がハイレベルであるか、ローレベルであるかを検出してそれぞれに対応する出力レベルの信号を出力する必要がある。加えて、コネクタが接続されていない所謂入力オープン状態の時には、電子情報機器の内部回路の誤動作を防止するために入力回路は所定の出力レベルを出力する必要がある。 Some electronic information devices receive data or the like from an external device via a connector. Such an input circuit of an electronic information device needs to detect whether an input signal is at a high level or a low level when a connector is connected, and output a signal having an output level corresponding to the input signal. . In addition, when the connector is not connected, the input circuit needs to output a predetermined output level in order to prevent malfunction of the internal circuit of the electronic information device in a so-called input open state.

図７は、上記機能を満たすように構成された従来例の回路図である。この従来例は、例えば特許文献１に記載された入力回路においてノイズ除去用に設けられたキャパシタを省いた回路に相当する。 FIG. 7 is a circuit diagram of a conventional example configured to satisfy the above functions. This conventional example corresponds to a circuit in which a capacitor provided for noise removal is omitted from the input circuit described in Patent Document 1, for example.

図７の入力回路において、比較器Ｃ１の正相入力端は抵抗Ｒｉを介して入力端子Ｖｉに接続され、また正相入力端は抵抗Ｒ３を介して電源Ｖｄｄに接続される。比較器Ｃ１の逆相入力端にはリファレンス電圧Ｖｒｅｆが供給される。 In the input circuit of FIG. 7, the positive phase input terminal of the comparator C1 is connected to the input terminal Vi via the resistor Ri, and the positive phase input terminal is connected to the power source Vdd via the resistor R3. The reference voltage Vref is supplied to the negative phase input terminal of the comparator C1.

抵抗Ｒ３の抵抗値が抵抗Ｒｉの抵抗値よりもずっと大きい値に設定されているとすれば、入力端子Ｖｉからの入力信号のレベルがＶｒｅｆよりも大きいときには比較器Ｃ１は出力端子Ｖｏにハイレベルを出力し、入力端子Ｖｉからの入力信号のレベルがＶｒｅｆよりも小さいときには比較器Ｃ１は出力端子Ｖｏにローレベルを出力する。入力端子がオープン状態にあるときには、抵抗Ｒ３によりプルアップされて比較器Ｃ１の正相入力端には電源Ｖｄｄの電圧が供給されるので、比較器Ｃ１は入力オープン時の所定の出力レベルであるハイレベルを出力端子Ｖｏに出力する。 If the resistance value of the resistor R3 is set to a value much larger than the resistance value of the resistor Ri, the comparator C1 is set to the high level at the output terminal Vo when the level of the input signal from the input terminal Vi is higher than Vref. When the level of the input signal from the input terminal Vi is smaller than Vref, the comparator C1 outputs a low level to the output terminal Vo. When the input terminal is in the open state, it is pulled up by the resistor R3 and the voltage of the power supply Vdd is supplied to the positive phase input terminal of the comparator C1, so that the comparator C1 has a predetermined output level when the input is open. A high level is output to the output terminal Vo.

特開平３−６４１１７号公報（特に、第４図）Japanese Patent Laid-Open No. 3-64117 (especially FIG. 4)

しかしながら、図７の従来例の入力回路は、入力端子Ｖｉから入力する信号の最大値が電源Ｖｄｄの電圧よりも大きい場合には入力端子Ｖｉから電源Ｖｄｄへ向かって電流が流れてしまうという問題点がある。コネクタを介して接続される外部機器によっては、入力信号の最大値が電源電圧の数倍となる場合もあり、このような場合には電源電圧の変動をも引き起こす。 However, the conventional input circuit of FIG. 7 has a problem that current flows from the input terminal Vi to the power supply Vdd when the maximum value of the signal input from the input terminal Vi is larger than the voltage of the power supply Vdd. There is. Depending on the external device connected via the connector, the maximum value of the input signal may be several times the power supply voltage. In such a case, the power supply voltage fluctuates.

本発明の目的は、入力信号がハイレベルであるか、ローレベルであるかを検出してそれぞれに対応する出力レベルの信号を出力し、入力オープン状態の時には所定の出力レベルを出力するとともに、入力信号の最大値が電源電圧より大きい場合にも入力端子から電源へ電流が流れることがない入力回路を提供することである。 An object of the present invention is to detect whether an input signal is high level or low level and output a signal of an output level corresponding to each of the input signals, and at the time of an input open state, outputs a predetermined output level, To provide an input circuit in which no current flows from an input terminal to a power supply even when the maximum value of the input signal is larger than the power supply voltage.

本発明の入力回路は、入力端子と、出力端子と、前記入力端子に一端が接続された入力抵抗と、正相入力端にリファレンス電圧が供給され逆相入力端が前記入力抵抗の他端に接続され逆相入力端の入力を増幅し第１の出力端から第１の内部出力信号として出力し第２の出力端から第２の内部出力信号を出力する増幅段と、ソースが第１の電源に接続されゲートに前記第１の内部出力信号が供給されたＰチャネルの第１のトランジスタとドレインが前記第１のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第２の内部出力信号が供給されソースが第２の電源に接続されたＮチャネルの第２のトランジスタとを有するプッシュプル形出力段と、を含むオペアンプと、ソースが前記第１の電源に接続されゲートに前記第１の内部出力信号が供給されたＰチャネルの第３のトランジスタとドレインが第３のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第２の内部出力信号が供給されソースが接地されたＮチャネルの第４のトランジスタとを有するプッシュプル形検出段と、入力端が前記プッシュプル形検出段の出力端と接続され出力端が前記出力端子に接続されたゲート回路と、を含む検出器と、を備え、前記オペアンプの前記プッシュプル形出力段の出力端と前記増幅段の逆相入力端とが接続されて構成される。 The input circuit of the present invention includes an input terminal, an output terminal, an input resistor having one end connected to the input terminal, a reference voltage supplied to the positive phase input terminal, and a negative phase input terminal to the other end of the input resistance. An amplification stage connected to amplify the input of the reverse phase input terminal, output the first internal output signal from the first output terminal, and output the second internal output signal from the second output terminal, and the source is the first A P-channel first transistor and drain connected to a power source and supplied with the first internal output signal to the gate are connected to the drain of the first transistor and become an output terminal, and the second internal output is connected to the gate. A push-pull output stage having an N-channel second transistor supplied with a signal and having a source connected to a second power supply; and a source connected to the first power supply and a gate connected to the first power supply. 1 The P-channel third transistor and drain to which the internal output signal is supplied are connected to the drain of the third transistor, become an output terminal, and the second internal output signal is supplied to the gate and the source is grounded A detector comprising: a push-pull type detection stage having a fourth transistor; and a gate circuit having an input terminal connected to an output terminal of the push-pull type detection stage and an output terminal connected to the output terminal; And an output terminal of the push-pull output stage of the operational amplifier and a negative phase input terminal of the amplifier stage are connected.

また、入力回路は、前記検出器内に前記プッシュプル形検出段の出力端と前記第２の電源との間に設けられたプルダウン抵抗、若しくは、前記検出器内に前記プッシュプル形検出段の出力端と前記第１の電源との間に設けられたプルアップ抵抗をさらに備えて構成してもよい。 The input circuit may include a pull-down resistor provided between the output terminal of the push-pull type detection stage and the second power source in the detector, or the push-pull type detection stage in the detector. A pull-up resistor provided between the output terminal and the first power supply may be further provided.

本発明の入力回路は、検出器の検出段の出力レベルとゲート回路の回路閾値との関係を予め所定の関係を満たすように設定しておくことにより入力オープン状態の時にゲート回路から所定の出力レベルを出力するように構成されている。このため、本発明の入力回路では従来例にあるような入力端子を電源にプルアップする抵抗を必要としないので、入力信号の最大値が電源電圧より大きい場合にも入力端子から電源へ電流が流れることがなく、入力信号による電源電圧変動を防止できる。 The input circuit of the present invention has a predetermined output from the gate circuit when the input is open by setting the relationship between the output level of the detection stage of the detector and the circuit threshold of the gate circuit so as to satisfy a predetermined relationship in advance. It is configured to output the level. For this reason, the input circuit according to the present invention does not require a resistor for pulling up the input terminal to the power supply as in the conventional example, so even when the maximum value of the input signal is larger than the power supply voltage, a current flows from the input terminal to the power supply. The power supply voltage fluctuation due to the input signal can be prevented without flowing.

本発明の入力回路は、逆相入力端と出力端をイマジナリショートさせたオペアンプと検出器とを備え、オペアンプのプッシュプル形出力段のＰチャネルおよびＮチャネルトランジスタに対して検出器内にカレントミラーの関係を保って設けたＰチャネルおよびＮチャネルトランジスタにより構成されるプッシュプル形検出段の出力レベルと、これを受ける出力段のゲート回路の回路閾値との関係を予め所定の関係に設定しておくことにより、入力オープン状態においてゲート回路から所定の出力レベルを出力する。入力信号は抵抗を介して逆相入力端に入力され、ゲート回路が例えばインバータの場合には、入力信号がハイレベルの時にゲート回路からハイレベルが出力され、入力信号がローレベルの時にゲート回路からローレベルが出力される。 An input circuit according to the present invention includes an operational amplifier and a detector in which an anti-phase input terminal and an output terminal are imaginarily short-circuited, and a current mirror in the detector with respect to the P-channel and N-channel transistors of the push-pull output stage of the operational amplifier. The relationship between the output level of the push-pull type detection stage composed of P-channel and N-channel transistors provided with the above relationship and the circuit threshold value of the gate circuit of the output stage receiving this is set to a predetermined relationship in advance. Thus, a predetermined output level is output from the gate circuit in the input open state. When the input signal is input to the negative phase input terminal via a resistor and the gate circuit is an inverter, for example, a high level is output from the gate circuit when the input signal is high level, and the gate circuit when the input signal is low level Outputs a low level.

以下、本発明の好適な実施例について図面を参照して詳細に説明する。なお、以下の実施例は本発明の理解を深めるために好適な実施例の例示であり、本発明が以下の実施例のみに限定されるものではない。 Preferred embodiments of the present invention will be described below in detail with reference to the drawings. In addition, the following examples are illustrations of examples suitable for deepening the understanding of the present invention, and the present invention is not limited only to the following examples.

図１は本発明の第１実施例の回路図である。本発明の出力回路１は、入力端子Ｖｉと、入力抵抗Ｒｉと、オペアンプ１１と、検出器１２と、出力端子Ｖｏとを備えて構成される。 FIG. 1 is a circuit diagram of a first embodiment of the present invention. The output circuit 1 of the present invention includes an input terminal Vi, an input resistor Ri, an operational amplifier 11, a detector 12, and an output terminal Vo.

オペアンプ１１は、増幅段Ａ１と、直列接続されたＰチャネルトランジスタＴ１およびＮチャネルトランジスタＴ２からなるプッシュプル形出力段とを含み、ＡＢ級動作をする。 The operational amplifier 11 includes an amplification stage A1 and a push-pull type output stage including a P-channel transistor T1 and an N-channel transistor T2 connected in series, and performs class AB operation.

増幅段Ａ１は、正相入力端がリファレンス電圧源Ｖｒｅｆに接続され、逆相入力端が入力抵抗Ｒｉを介して入力回路１の入力端子Ｖｉに接続され、逆相入力端の入力を増幅して第１の出力端から第１の内部出力信号Ｓ１を出力し、第２の出力端から第２の内部出力信号Ｓ２を出力する。 In the amplification stage A1, the positive phase input terminal is connected to the reference voltage source Vref, the negative phase input terminal is connected to the input terminal Vi of the input circuit 1 through the input resistor Ri, and the input of the negative phase input terminal is amplified. The first internal output signal S1 is output from the first output terminal, and the second internal output signal S2 is output from the second output terminal.

オペアンプ１１のプッシュプル形出力段は、ソースが電源Ｖｄｄ（第１の電源）に接続されゲートに第１の内部出力信号Ｓ１が供給されたＰチャネルの第１のトランジスタＴ１と、ドレインが第１のトランジスタのドレインに接続されるとともにオペアンプ１１の出力端Ｎ１となりゲートに第２の内部出力信号Ｓ２が供給されソースが接地（第２の電源）に接続されたＮチャネルの第２のトランジスタＴ２とにより構成される。オペアンプ１１の出力端Ｎ１は、増幅段Ａ１の逆相入力端と接続されている。 The push-pull output stage of the operational amplifier 11 has a P-channel first transistor T1 whose source is connected to the power supply Vdd (first power supply) and whose gate is supplied with the first internal output signal S1, and whose drain is the first. An N-channel second transistor T2 which is connected to the drain of the first transistor and becomes the output terminal N1 of the operational amplifier 11 and to which the second internal output signal S2 is supplied to the gate and the source is connected to the ground (second power supply). Consists of. The output terminal N1 of the operational amplifier 11 is connected to the negative phase input terminal of the amplification stage A1.

検出器１２は、直列接続されたＰチャネルトランジスタＴ３およびＮチャネルトランジスタＴ４からなるプッシュプル形検出段と出力段のゲート回路Ｇ１とを含んでいる。 The detector 12 includes a push-pull type detection stage composed of a P-channel transistor T3 and an N-channel transistor T4 connected in series, and an output stage gate circuit G1.

プッシュプル形検出段は、ソースが電源Ｖｄｄに接続されゲートに第１の内部出力信号Ｓ１が供給されたＰチャネルの第３のトランジスタＴ３と、ドレインが第３のトランジスタのドレインに接続されるとともにプッシュプル形検出段の出力端Ｎ２となりゲートに第２の内部出力信号Ｓ２が供給されソースが接地されたＮチャネルの第４のトランジスタＴ４とにより構成される。ここで、本実施例では、ＰチャネルトランジスタＴ１とＰチャネルトランジスタＴ３とは同一のチャネル長であり、ＮチャネルトランジスタＴ２とＮチャネルトランジスタＴ４とは同一のチャネル長であって、ＰチャネルトランジスタＴ１のチャネル幅をＷＴ１とし、ＰチャネルトランジスタＴ３のチャネル幅をＷＴ３とし、ＮチャネルトランジスタＴ２のチャネル幅をＷＴ２とし、ＮチャネルトランジスタＴ４のチャネル幅をＷＴ４としたときに、（ＷＴ３／ＷＴ１）＝（ＷＴ４／ＷＴ２）となるように設定される。 The push-pull detection stage includes a P-channel third transistor T3 having a source connected to the power supply Vdd and a gate supplied with the first internal output signal S1, and a drain connected to the drain of the third transistor. The output terminal N2 of the push-pull detection stage is constituted by an N-channel fourth transistor T4 to which the second internal output signal S2 is supplied to the gate and the source is grounded. In this embodiment, the P-channel transistor T1 and the P-channel transistor T3 have the same channel length, the N-channel transistor T2 and the N-channel transistor T4 have the same channel length, and the P-channel transistor T1 When the channel width is WT1, the channel width of the P-channel transistor T3 is WT3, the channel width of the N-channel transistor T2 is WT2, and the channel width of the N-channel transistor T4 is WT4, (WT3 / WT1) = (WT4 / WT2).

ゲート回路Ｇ１は、論理機能が限定されるものではないが、本実施例ではインバータを用いており、その入力端はプッシュプル形検出段の出力端Ｎ２と接続され、出力端は出力端子Ｖｏに接続されている。また、ゲート回路Ｇ１の入力に対し出力が反転する入力電圧である回路閾値電圧がリファレンス電圧Ｖｒｅｆに対して所定の関係を有するように設定される。ここでは、ゲート回路Ｇ１の回路閾値電圧がリファレンス電圧Ｖｒｅｆよりも大きい値（回路閾値電圧をＶｒｅｆ＋αとする）に設定されているものとする。 Although the logic function of the gate circuit G1 is not limited, in this embodiment, an inverter is used. Its input terminal is connected to the output terminal N2 of the push-pull type detection stage, and its output terminal is connected to the output terminal Vo. It is connected. The circuit threshold voltage, which is an input voltage whose output is inverted with respect to the input of the gate circuit G1, is set so as to have a predetermined relationship with the reference voltage Vref. Here, it is assumed that the circuit threshold voltage of the gate circuit G1 is set to a value larger than the reference voltage Vref (the circuit threshold voltage is set to Vref + α).

次に、本実施例の動作について動作タイミング図である図２を参照して説明する。 Next, the operation of this embodiment will be described with reference to FIG. 2 which is an operation timing chart.

先ず、入力端子Ｖｉがオープンの状態にあるときについて説明する。オペアンプ１１が出力端Ｎ１と逆相入力端とが直接接続されてイマジナリショートの状態にあるので、入力端子Ｖｉがオープンのときには、出力端Ｎ１の電圧は正相入力端に供給されるリファレンス電圧Ｖｒｅｆに等しくなる。検出器１２のプッシュプル形検出段のトランジスタはオペアンプ１１のプッシュプル形出力段のトランジスタに対してカレントミラーの関係にあり、（ＷＴ３／ＷＴ１）＝（ＷＴ４／ＷＴ２）に設定されているので、プッシュプル形検出段の出力端Ｎ２の電圧は出力端Ｎ１の電圧と同様にリファレンス電圧Ｖｒｅｆに等しくなる。 First, the case where the input terminal Vi is in an open state will be described. Since the operational amplifier 11 is in an imaginary short state because the output terminal N1 and the negative phase input terminal are directly connected, when the input terminal Vi is open, the voltage at the output terminal N1 is the reference voltage Vref supplied to the positive phase input terminal. Is equal to The transistor of the push-pull type detection stage of the detector 12 has a current mirror relationship with the transistor of the push-pull type output stage of the operational amplifier 11, and is set to (WT3 / WT1) = (WT4 / WT2). The voltage at the output terminal N2 of the push-pull type detection stage is equal to the reference voltage Vref as is the voltage at the output terminal N1.

これに対してゲート回路Ｇ１の回路閾値電圧が（Ｖｒｅｆ＋α）に設定されているので、ゲート回路Ｇ１への入力はローレベルと検出され出力端子Ｖｏにはハイレベルが出力される。すなわち、本実施例においても、入力端子がオープン状態にあるときには図７の従来例と同様に、入力オープン時の所定の出力レベルであるハイレベルが出力端子Ｖｏに出力される。 On the other hand, since the circuit threshold voltage of the gate circuit G1 is set to (Vref + α), the input to the gate circuit G1 is detected as a low level and a high level is output to the output terminal Vo. That is, also in this embodiment, when the input terminal is in an open state, a high level that is a predetermined output level when the input is open is output to the output terminal Vo, as in the conventional example of FIG.

次に入力端子Ｖｉに入力信号が加わった場合について説明する。この場合にもオペアンプ１１が出力端Ｎ１と逆相入力端とが直接接続されてイマジナリショートの状態にあるので、プッシュプル形出力段の出力端Ｎ１の電圧すなわち増幅段Ａ１の逆相入力端の電圧が、常にリファレンス電圧Ｖｒｅｆに等しい電圧を維持するように動作する。 Next, a case where an input signal is applied to the input terminal Vi will be described. Also in this case, since the operational amplifier 11 is in an imaginary short state because the output terminal N1 and the negative phase input terminal are directly connected, the voltage at the output terminal N1 of the push-pull type output stage, that is, the negative phase input terminal of the amplification stage A1. The voltage always operates to maintain a voltage equal to the reference voltage Vref.

入力端子Ｖｉの入力信号電圧が低下しリファレンス電圧Ｖｒｅｆに等しい場合には、増幅段Ａ１における第１の内部出力信号Ｓ１および第２の内部出力信号Ｓ２は入力端子Ｖｉがオープンのときと同じ電圧となり、検出器１２におけるプッシュプル形検出段の出力端Ｎ２の電圧はリファレンス電圧Ｖｒｅｆに等しい電圧となる。リファレンス電圧Ｖｒｅｆはゲート回路Ｇ１の回路閾値電圧である（Ｖｒｅｆ＋α）よりも小さいので出力端子にはハイレベルが出力される。 When the input signal voltage at the input terminal Vi decreases and is equal to the reference voltage Vref, the first internal output signal S1 and the second internal output signal S2 at the amplification stage A1 are the same voltage as when the input terminal Vi is open. The voltage at the output terminal N2 of the push-pull detection stage in the detector 12 is equal to the reference voltage Vref. Since the reference voltage Vref is smaller than (Vref + α) which is the circuit threshold voltage of the gate circuit G1, a high level is output to the output terminal.

入力端子Ｖｉの入力信号電圧がリファレンス電圧Ｖｒｅｆよりも大きいときには、増幅段Ａ１の逆相入力端の電圧がハイ側に引かれるので、増幅段Ａ１における第１の内部出力信号Ｓ１および第２の内部出力信号Ｓ２は入力オープン状態における電圧に比べて大きい値になる。これにより、ＰチャネルトランジスタＴ１の流す電流が減少し、ＮチャネルトランジスタＴ２の流す電流が増大して出力端Ｎ１の電圧すなわち増幅段Ａ１の逆相入力端の電圧をリファレンス電圧Ｖｒｅｆに引き戻す。このときには入力端子Ｖｉから入力抵抗Ｒｉ、プッシュプル形出力段の出力端Ｎ１、ＮチャネルトランジスタＴ２を通して接地へ電流が流れることになる。この状態では検出器１２におけるプッシュプル形検出段のＰチャネルトランジスタＴ３はＰチャネルトランジスタＴ１にカレントミラー接続され、ＮチャネルトランジスタＴ４はＰチャネルトランジスタＴ２にカレントミラー接続されているので、出力端Ｎ２の電圧はリファレンス電圧Ｖｒｅｆよりも小さい電圧となる。出力端Ｎ２の電圧はゲート回路Ｇ１の回路閾値電圧である（Ｖｒｅｆ＋α）よりも小さいので、出力端子にはハイレベルが出力される。 When the input signal voltage at the input terminal Vi is larger than the reference voltage Vref, the voltage at the opposite phase input terminal of the amplification stage A1 is pulled to the high side, so that the first internal output signal S1 and the second internal output signal at the amplification stage A1 are pulled. The output signal S2 has a larger value than the voltage in the input open state. As a result, the current flowing through the P-channel transistor T1 decreases, the current flowing through the N-channel transistor T2 increases, and the voltage at the output terminal N1, that is, the voltage at the negative phase input terminal of the amplification stage A1, is pulled back to the reference voltage Vref. At this time, a current flows from the input terminal Vi to the ground through the input resistor Ri, the push-pull output stage output terminal N1, and the N-channel transistor T2. In this state, the push-pull detection stage P-channel transistor T3 in the detector 12 is current-mirror connected to the P-channel transistor T1, and the N-channel transistor T4 is current-mirror connected to the P-channel transistor T2. The voltage is smaller than the reference voltage Vref. Since the voltage at the output terminal N2 is smaller than the circuit threshold voltage (Vref + α) of the gate circuit G1, a high level is output to the output terminal.

入力端子Ｖｉの入力信号電圧がリファレンス電圧Ｖｒｅｆよりも小さいときには、増幅段Ａ１の逆相入力端の電圧がロー側に引かれるので、増幅段Ａ１における第１の内部出力信号Ｓ１および第２の内部出力信号Ｓ２は入力オープン状態における電圧に比べて小さい値になる。これにより、ＰチャネルトランジスタＴ１の流す電流が増大し、ＮチャネルトランジスタＴ２の流す電流が減少して出力端Ｎ１の電圧すなわち増幅段Ａ１逆相入力端の電圧をリファレンス電圧Ｖｒｅｆに引き戻す。このときには電源ＶｄｄからＰチャネルトランジスタＴ１、プッシュプル形出力段の出力端Ｎ１、入力抵抗Ｒｉを通して入力端子Ｖｉへ電流が流れることになる。この状態では検出器１２におけるプッシュプル形検出段の出力端Ｎ２の電圧はリファレンス電圧Ｖｒｅｆよりも大きい電圧となるが、ゲート回路Ｇ１の回路閾値電圧（Ｖｒｅｆ＋α）よりも小さい間は出力端子Ｖｏがハイレベルのままである。入力信号電圧がさらに低下してプッシュプル形検出段の出力端Ｎ２の電圧がゲート回路Ｇ１の回路閾値電圧である（Ｖｒｅｆ＋α）よりも大きくなると出力端子Ｖｏにはローレベルが出力される。 When the input signal voltage at the input terminal Vi is smaller than the reference voltage Vref, the voltage at the opposite phase input terminal of the amplification stage A1 is pulled to the low side, so that the first internal output signal S1 and the second internal output signal at the amplification stage A1 The output signal S2 has a smaller value than the voltage in the input open state. As a result, the current flowing through the P-channel transistor T1 increases, the current flowing through the N-channel transistor T2 decreases, and the voltage at the output terminal N1, that is, the voltage at the negative phase input terminal of the amplification stage A1, is pulled back to the reference voltage Vref. At this time, a current flows from the power supply Vdd to the input terminal Vi through the P-channel transistor T1, the output terminal N1 of the push-pull type output stage, and the input resistance Ri. In this state, the voltage at the output terminal N2 of the push-pull detection stage in the detector 12 is higher than the reference voltage Vref, but the output terminal Vo is high while it is lower than the circuit threshold voltage (Vref + α) of the gate circuit G1. Remain in level. When the input signal voltage further decreases and the voltage at the output terminal N2 of the push-pull type detection stage becomes higher than the circuit threshold voltage (Vref + α) of the gate circuit G1, a low level is output to the output terminal Vo.

すなわち、プッシュプル形検出段の出力端Ｎ２の電圧が（Ｖｒｅｆ＋α）になるときの入力信号電圧をＶｔ１（＜Ｖｒｅｆ）とすると、Ｖｔ１より小さい入力信号電圧では出力端子Ｖｏにはローレベルが出力され、Ｖｔ１より大きい入力信号電圧では出力端子Ｖｏにはハイレベルが出力される。 That is, if the input signal voltage when the voltage at the output terminal N2 of the push-pull type detection stage becomes (Vref + α) is Vt1 (<Vref), a low level is output to the output terminal Vo at an input signal voltage lower than Vt1. When the input signal voltage is higher than Vt1, a high level is output to the output terminal Vo.

このように、第１実施例の入力回路は、入力信号がハイレベルであるか、ローレベルであるかを検出してそれぞれに対応する出力レベルの信号を出力し、入力オープン状態の時には図７の従来例と同様にハイレベルを出力することができる。また、第１実施例の回路には入力端子Ｖｉから電源Ｖｄｄに通じる電流路が存在しないので、入力信号の最大値が電源電圧より大きい場合にも従来例のように入力端子Ｖｉから電源Ｖｄｄへ電流が流れてしまうことを防止でき、入力信号による電源電圧変動を生じさせることがない。 As described above, the input circuit according to the first embodiment detects whether the input signal is at the high level or the low level, and outputs an output level signal corresponding to each of the input signals. The high level can be output as in the conventional example. Further, since the circuit of the first embodiment does not have a current path from the input terminal Vi to the power supply Vdd, even when the maximum value of the input signal is larger than the power supply voltage, the input terminal Vi is connected to the power supply Vdd as in the conventional example. Current can be prevented from flowing, and power supply voltage fluctuation due to an input signal does not occur.

次に本発明の第２実施例について説明する。第２実施例はゲート回路Ｇ１の回路閾値電圧がリファレンス電圧Ｖｒｅｆよりも小さい点のみが第１実施例と異なり、他の構成は第１実施例と同じである。ゲート回路Ｇ１の回路閾値電圧は（Ｖｒｅｆ−α）に設定される。 Next, a second embodiment of the present invention will be described. The second embodiment is different from the first embodiment only in that the circuit threshold voltage of the gate circuit G1 is smaller than the reference voltage Vref, and the other configuration is the same as that of the first embodiment. The circuit threshold voltage of the gate circuit G1 is set to (Vref−α).

この変更により、第２実施例では入力オープン状態の時には出力端子Ｖｏにはローレベルが出力される。入力端子Ｖｉに入力信号が供給されるときには、入力信号電圧がリファレンス電圧Ｖｒｅｆよりも大きい電圧Ｖｔ２においてプッシュプル形検出段の出力端Ｎ２の電圧がゲート回路Ｇ１の回路閾値電圧と等しい電圧である（Ｖｒｅｆ−α）となるため、Ｖｔ２より小さい入力信号電圧では出力端子Ｖｏにはローレベルが出力され、Ｖｔ２より大きい入力信号電圧では出力端子Ｖｏにはハイレベルが出力される。それ以外の動作および効果については第１実施例と同様であるので説明を省略する。 With this change, in the second embodiment, a low level is output to the output terminal Vo when the input is open. When an input signal is supplied to the input terminal Vi, the voltage at the output terminal N2 of the push-pull detection stage is equal to the circuit threshold voltage of the gate circuit G1 at the voltage Vt2 where the input signal voltage is larger than the reference voltage Vref ( Therefore, when the input signal voltage is lower than Vt2, a low level is output to the output terminal Vo, and when the input signal voltage is higher than Vt2, a high level is output to the output terminal Vo. Since other operations and effects are the same as those in the first embodiment, description thereof will be omitted.

次に本発明の第３実施例について説明する。第３実施例は第１実施例におけるＰチャネルトランジスタＴ１のチャネル幅ＷＴ１、ＰチャネルトランジスタＴ３のチャネル幅ＷＴ３、ＮチャネルトランジスタＴ２のチャネル幅ＷＴ２、ＮチャネルトランジスタＴ４のチャネル幅ＷＴ４について、（ＷＴ４／ＷＴ２）＞（ＷＴ３／ＷＴ１）となるように設定し、入力端子Ｖｉがオープン状態にあるときの図１におけるプッシュプル形検出段の出力端Ｎ２の電圧を（Ｖｒｅｆ−ΔＶ）に小さくし、この電圧よりもゲート回路Ｇ１の回路閾値電圧が大きくなるように設定する点のみが第１実施例と異なり、他の構成は第１実施例と同じである。ゲート回路Ｇ１の回路閾値電圧の製造ばらつきを考慮してゲート回路Ｇ１の回路閾値電圧と入力オープン時の出力端Ｎ２の電圧との差を大きくとることが容易にできるので、製造ばらつきによる誤動作の発生防止に効果が大である。 Next, a third embodiment of the present invention will be described. The third embodiment relates to the channel width WT1 of the P-channel transistor T1, the channel width WT3 of the P-channel transistor T3, the channel width WT2 of the N-channel transistor T2, and the channel width WT4 of the N-channel transistor T4 in the first embodiment (WT4 / WT2)> (WT3 / WT1), and the voltage at the output terminal N2 of the push-pull detection stage in FIG. 1 when the input terminal Vi is in the open state is reduced to (Vref−ΔV). Only the point that the circuit threshold voltage of the gate circuit G1 is set larger than the voltage is different from that of the first embodiment, and other configurations are the same as those of the first embodiment. Considering the manufacturing variation of the circuit threshold voltage of the gate circuit G1, it is easy to make a large difference between the circuit threshold voltage of the gate circuit G1 and the voltage of the output terminal N2 when the input is open. Greatly effective in prevention.

この変更により、第３実施例では入力オープン状態の時には第１実施例と同様に出力端子Ｖｏにはハイレベルが出力される。入力端子Ｖｉに入力信号が供給されるときには、入力信号電圧がリファレンス電圧Ｖｒｅｆよりも大きい電圧Ｖｔ３においてプッシュプル形検出段の出力端Ｎ２の電圧がゲート回路Ｇ１の回路閾値電圧と等しい電圧である（Ｖｒｅｆ−ΔＶ＋α）となるため、Ｖｔ３より小さい入力信号電圧では出力端子Ｖｏにはローレベルが出力され、Ｖｔ３より大きい入力信号電圧では出力端子Ｖｏにはハイレベルが出力される。それ以外の動作および効果については第１実施例と同様であるので説明を省略する。 Due to this change, in the third embodiment, when the input is open, a high level is output to the output terminal Vo as in the first embodiment. When an input signal is supplied to the input terminal Vi, the voltage at the output terminal N2 of the push-pull detection stage is equal to the circuit threshold voltage of the gate circuit G1 at the voltage Vt3 where the input signal voltage is larger than the reference voltage Vref ( Vref−ΔV + α), an input signal voltage lower than Vt3 outputs a low level to the output terminal Vo, and an input signal voltage higher than Vt3 outputs a high level to the output terminal Vo. Since other operations and effects are the same as those in the first embodiment, description thereof will be omitted.

次に本発明の第４実施例について説明する。第４実施例は第２実施例のＰチャネルトランジスタＴ１のチャネル幅ＷＴ１、ＰチャネルトランジスタＴ３のチャネル幅ＷＴ３、ＮチャネルトランジスタＴ２のチャネル幅ＷＴ２、ＮチャネルトランジスタＴ４のチャネル幅ＷＴ４に関して、（ＷＴ３／ＷＴ１）＞（ＷＴ４／ＷＴ２）となるように設定し、入力端子Ｖｉがオープン状態にあるときの図１におけるプッシュプル形検出段の出力端Ｎ２の電圧を（Ｖｒｅｆ＋ΔＶ）に大きくし、この電圧よりもゲート回路Ｇ１の回路閾値電圧が小さくなるように設定する点のみが第２実施例と異なり、他の構成は第２実施例と同じである。ゲート回路Ｇ１の回路閾値の製造ばらつきを考慮してゲート回路Ｇ１の回路閾値電圧と入力オープン時の出力端Ｎ２の電圧との差を大きくとることが容易にできるので、製造ばらつきによる誤動作の発生防止に効果が大である。 Next, a fourth embodiment of the present invention will be described. The fourth embodiment relates to the channel width WT1 of the P-channel transistor T1, the channel width WT3 of the P-channel transistor T3, the channel width WT2 of the N-channel transistor T2, and the channel width WT4 of the N-channel transistor T4 of the second embodiment (WT3 / WT1)> (WT4 / WT2), and when the input terminal Vi is in an open state, the voltage at the output terminal N2 of the push-pull detection stage in FIG. 1 is increased to (Vref + ΔV). However, only the point that the circuit threshold voltage of the gate circuit G1 is set to be small is different from the second embodiment, and the other configuration is the same as that of the second embodiment. Considering the manufacturing variation of the circuit threshold value of the gate circuit G1, it is easy to make a large difference between the circuit threshold voltage of the gate circuit G1 and the voltage of the output terminal N2 when the input is open. The effect is great.

この変更により、第４実施例では入力オープン状態の時には第２実施例と同様に出力端子Ｖｏにはローレベルが出力される。入力端子Ｖｉに入力信号が供給されるときには、入力信号電圧がリファレンス電圧Ｖｒｅｆよりも小さい電圧Ｖｔ４においてプッシュプル形検出段の出力端Ｎ２の電圧がゲート回路Ｇ１の回路閾値電圧と等しい電圧である（Ｖｒｅｆ＋ΔＶ−α）となるため、Ｖｔ４より小さい入力信号電圧では出力端子Ｖｏにはローレベルが出力され、Ｖｔ４より大きい入力信号電圧では出力端子Ｖｏにはハイレベルが出力される。それ以外の動作および効果については第２実施例と同様であるので説明を省略する。 Due to this change, in the fourth embodiment, when the input is open, a low level is output to the output terminal Vo as in the second embodiment. When an input signal is supplied to the input terminal Vi, the voltage at the output terminal N2 of the push-pull detection stage is equal to the circuit threshold voltage of the gate circuit G1 at the voltage Vt4 where the input signal voltage is smaller than the reference voltage Vref ( Vref + ΔV−α), an input signal voltage lower than Vt4 outputs a low level to the output terminal Vo, and an input signal voltage higher than Vt4 outputs a high level to the output terminal Vo. Since other operations and effects are the same as those of the second embodiment, description thereof will be omitted.

次に本発明の第５実施例について説明する。第５実施例は第３実施例の回路（図１と同じ）における検出器１２を図３（ａ）の検出器１２ａに置き換えたものである。検出器１２ａは、検出器１２のプッシュプル形検出段の出力端Ｎ２と接地との間にプルダウン抵抗Ｒ１を付加したものである。第５実施例の他部分の構成は第３実施例と同様であるが、トランジスタのチャネル幅については、好ましくは（ＷＴ４／ＷＴ２）＝（ＷＴ３／ＷＴ１）に設定される。第５実施例では、抵抗Ｒ１を通じて接地へ電流を流すことにより、第３実施例と同様に入力端子Ｖｉがオープン状態にあるときのプッシュプル形検出段の出力端Ｎ２の電圧を（Ｖｒｅｆ−ΔＶ）に小さくすることができる。ゲート回路Ｇ１の回路閾値電圧は（Ｖｒｅｆ−ΔＶ）よりも大きい値（Ｖｒｅｆ−ΔＶ＋α）に設定する。第５実施例においても、第３実施例と同様に、ゲート回路Ｇ１の回路閾値の製造ばらつきを考慮して入力オープン時の出力端Ｎ２の電圧との差を大きくとることができるので、製造ばらつきによる誤動作の発生防止に効果が大である。それ以外の動作および効果については第３実施例と同様であるので説明を省略する。 Next, a fifth embodiment of the present invention will be described. In the fifth embodiment, the detector 12 in the circuit of the third embodiment (same as FIG. 1) is replaced with the detector 12a of FIG. The detector 12a is obtained by adding a pull-down resistor R1 between the output terminal N2 of the push-pull type detection stage of the detector 12 and the ground. The structure of the other parts of the fifth embodiment is the same as that of the third embodiment, but the channel width of the transistor is preferably set to (WT4 / WT2) = (WT3 / WT1). In the fifth embodiment, by passing a current to the ground through the resistor R1, the voltage at the output terminal N2 of the push-pull detection stage when the input terminal Vi is in the open state as in the third embodiment is (Vref−ΔV ) Can be reduced. The circuit threshold voltage of the gate circuit G1 is set to a value (Vref−ΔV + α) larger than (Vref−ΔV). In the fifth embodiment, as in the third embodiment, it is possible to take a large difference from the voltage of the output terminal N2 when the input is opened in consideration of the manufacturing variation of the circuit threshold value of the gate circuit G1. This is very effective in preventing the occurrence of malfunction due to. Since other operations and effects are the same as those of the third embodiment, description thereof will be omitted.

なお、図３（ａ）のプルダウン抵抗Ｒ１を、図３（ｂ）の検出器１２ｂに示すように導通状態に設定したＮチャネルトランジスタＲＴ１で置き換えてもよい。 Note that the pull-down resistor R1 in FIG. 3A may be replaced with an N-channel transistor RT1 set in a conductive state as shown in the detector 12b in FIG.

次に本発明の第６実施例について説明する。第６実施例は第４実施例の回路（図１と同じ）における検出器１２を図４（ａ）の検出器１２ｃに置き換えたものである。検出器１２ｃは、検出器１２のプッシュプル形検出段の出力端Ｎ２と電源Ｖｄｄとの間にプルアップ抵抗Ｒ２を付加したものである。第６実施例の他部分の構成は第４実施例と同様であるが、トランジスタのチャネル幅については、好ましくは（ＷＴ４／ＷＴ２）＝（ＷＴ３／ＷＴ１）に設定される。第６実施例では、電源Ｖｄｄから抵抗Ｒ２を通じて電流を流すことにより、第４実施例と同様に入力端子Ｖｉがオープン状態にあるときのプッシュプル形検出段の出力端Ｎ２の電圧を（Ｖｒｅｆ＋ΔＶ）に大きくすることができる。ゲート回路Ｇ１の回路閾値電圧は（Ｖｒｅｆ＋ΔＶ）よりも小さい値（Ｖｒｅｆ＋ΔＶ−α）に設定する。第６実施例においても、第４実施例と同様に、ゲート回路Ｇ１の回路閾値の製造ばらつきを考慮して入力オープン時の出力端Ｎ２の電圧との差を大きくとることができるので、製造ばらつきによる誤動作の発生防止に効果が大である。それ以外の動作および効果については第４実施例と同様であるので説明を省略する。 Next, a sixth embodiment of the present invention will be described. In the sixth embodiment, the detector 12 in the circuit of the fourth embodiment (same as in FIG. 1) is replaced with the detector 12c in FIG. 4 (a). The detector 12c is obtained by adding a pull-up resistor R2 between the output terminal N2 of the push-pull type detection stage of the detector 12 and the power supply Vdd. The configuration of the other parts of the sixth embodiment is the same as that of the fourth embodiment, but the channel width of the transistor is preferably set to (WT4 / WT2) = (WT3 / WT1). In the sixth embodiment, by passing a current from the power source Vdd through the resistor R2, the voltage at the output terminal N2 of the push-pull type detection stage when the input terminal Vi is in the open state as in the fourth embodiment is (Vref + ΔV). Can be large. The circuit threshold voltage of the gate circuit G1 is set to a value (Vref + ΔV−α) smaller than (Vref + ΔV). Also in the sixth embodiment, as in the fourth embodiment, it is possible to take a large difference from the voltage at the output terminal N2 when the input is opened in consideration of the manufacturing variation of the circuit threshold value of the gate circuit G1. This is very effective in preventing the occurrence of malfunction due to. Since other operations and effects are the same as those in the fourth embodiment, description thereof will be omitted.

なお、図４（ａ）のプルアップ抵抗Ｒ２を、図４（ｂ）の検出器１２ｄに示すように導通状態に設定したＰチャネルトランジスタで置き換えてもよい。 Note that the pull-up resistor R2 in FIG. 4A may be replaced with a P-channel transistor set in a conductive state as shown in the detector 12d in FIG. 4B.

次に本発明の第７実施例について説明する。第７実施例は第１実施例の回路（図１）における検出器１２に換えて図５の複数の検出器２０ａ、２０ｂを設けたものである。 Next, a seventh embodiment of the present invention will be described. In the seventh embodiment, the detectors 20a and 20b in FIG. 5 are provided in place of the detector 12 in the circuit (FIG. 1) of the first embodiment.

検出器２０ａは、直列接続されたＰチャネルトランジスタＴ３１およびＮチャネルトランジスタＴ４１からなるプッシュプル形検出段とプルダウン抵抗Ｒ１１とゲート回路Ｇ１１とを含んでいる。 The detector 20a includes a push-pull detection stage including a P-channel transistor T31 and an N-channel transistor T41 connected in series, a pull-down resistor R11, and a gate circuit G11.

検出器２０ｂは、直列接続されたＰチャネルトランジスタＴ３２およびＮチャネルトランジスタＴ４２からなるプッシュプル形検出段とプルダウン抵抗Ｒ１２とゲート回路Ｇ１２とを含んでいる。 The detector 20b includes a push-pull detection stage including a P-channel transistor T32 and an N-channel transistor T42 connected in series, a pull-down resistor R12, and a gate circuit G12.

検出器２０ａのプッシュプル形検出段は、ソースが電源Ｖｄｄに接続されゲートに第１の内部出力信号Ｓ１が供給されたＰチャネルトランジスタＴ３１と、ドレインがＰチャネルトランジスタＴ３１のドレインに接続されるとともにプッシュプル形検出段の出力端Ｎ２１となりゲートに第２の内部出力信号Ｓ２が供給されソースが接地されたＮチャネルトランジスタＴ４１とにより構成される。 The push-pull detection stage of the detector 20a includes a P-channel transistor T31 having a source connected to the power supply Vdd and a gate supplied with the first internal output signal S1, and a drain connected to the drain of the P-channel transistor T31. The output terminal N21 of the push-pull type detection stage is constituted by an N-channel transistor T41 having a gate supplied with the second internal output signal S2 and a source grounded.

検出器２０ａのプルダウン抵抗Ｒ１１は一端をプッシュプル形検出段の出力端Ｎ２１に接続され、他端は接地される。 One end of the pull-down resistor R11 of the detector 20a is connected to the output end N21 of the push-pull detection stage, and the other end is grounded.

検出器２０ａのゲート回路Ｇ１１は、論理機能が限定されるものではないが、本実施例ではインバータを用いており、その入力端はプッシュプル形検出段の出力端Ｎ２１と接続され、出力端は出力端子Ｖｏ１に接続される。 Although the logic function of the gate circuit G11 of the detector 20a is not limited, an inverter is used in this embodiment, and its input terminal is connected to the output terminal N21 of the push-pull detection stage, and the output terminal is Connected to the output terminal Vo1.

検出器２０ｂのプッシュプル形検出段は、ソースが電源Ｖｄｄに接続されゲートに第１の内部出力信号Ｓ１が供給されたＰチャネルトランジスタＴ３２と、ドレインがＰチャネルトランジスタＴ３２のドレインに接続されるとともにプッシュプル形検出段の出力端Ｎ２２となりゲートに第２の内部出力信号Ｓ２が供給されソースが接地されたＮチャネルトランジスタＴ４２とにより構成される。 The push-pull detection stage of the detector 20b includes a P-channel transistor T32 whose source is connected to the power supply Vdd and whose gate is supplied with the first internal output signal S1, and whose drain is connected to the drain of the P-channel transistor T32. The output terminal N22 of the push-pull type detection stage is constituted by an N-channel transistor T42 to which the second internal output signal S2 is supplied to the gate and the source is grounded.

検出器２０ｂのプルダウン抵抗Ｒ１２は一端をプッシュプル形検出段の出力端Ｎ２２に接続され、他端は接地される。 One end of the pull-down resistor R12 of the detector 20b is connected to the output end N22 of the push-pull detection stage, and the other end is grounded.

検出器２０ｂのゲート回路Ｇ１２は、論理機能が限定されるものではないが、本実施例では検出器２０ａのゲート回路Ｇ１１と同様にインバータを用いており、その入力端はプッシュプル形検出段の出力端Ｎ２２と接続され、出力端は出力端子Ｖｏ２に接続される。 Although the logic function of the gate circuit G12 of the detector 20b is not limited, in the present embodiment, an inverter is used similarly to the gate circuit G11 of the detector 20a, and its input terminal is a push-pull type detection stage. The output terminal N22 is connected, and the output terminal is connected to the output terminal Vo2.

好ましくはＰチャネルトランジスタＴ３１とＰチャネルトランジスタＴ３２とには同一のチャネル長およびチャネル幅を有するトランジスタを用い、ＮチャネルトランジスタＴ４１とＮチャネルトランジスタＴ４２とには同一のチャネル長およびチャネル幅を有するトランジスタを用いる。 Preferably, transistors having the same channel length and channel width are used for P-channel transistor T31 and P-channel transistor T32, and transistors having the same channel length and channel width are used for N-channel transistor T41 and N-channel transistor T42. Use.

検出器２０ａにおける第１のプルダウン抵抗Ｒ１１の抵抗値は検出器２０ｂにおける第２のプルダウン抵抗Ｒ１２よりも大きく設定される。これにより、入力端子Ｖｉがオープン状態（および入力信号としてリファレンス電圧Ｖｒｅｆに等しい電圧が入力されたとき）における検出器２０ａのプッシュプル形検出段の出力端Ｎ２１の電圧は（Ｖｒｅｆ−ΔＶ１）となり、検出器２０ｂのプッシュプル形検出段の出力端Ｎ２２の電圧は（Ｖｒｅｆ−ΔＶ２）となる（ΔＶ２＞ΔＶ１である）。 The resistance value of the first pull-down resistor R11 in the detector 20a is set larger than the second pull-down resistor R12 in the detector 20b. As a result, the voltage at the output terminal N21 of the push-pull detection stage of the detector 20a when the input terminal Vi is in an open state (and when a voltage equal to the reference voltage Vref is input as an input signal) is (Vref−ΔV1). The voltage at the output terminal N22 of the push-pull detection stage of the detector 20b is (Vref−ΔV2) (ΔV2> ΔV1).

検出器２０ａのゲート回路Ｇ１１および検出器２０ｂのゲート回路Ｇ１２の回路閾値電圧は、入力端子Ｖｉがオープン状態における検出器２０ａのプッシュプル形検出段の出力端Ｎ２１の電圧よりも大きい同一の電圧（Ｖｒｅｆ−ΔＶ１＋α）に設定される。 The circuit threshold voltages of the gate circuit G11 of the detector 20a and the gate circuit G12 of the detector 20b are the same voltage (which is larger than the voltage of the output terminal N21 of the push-pull detection stage of the detector 20a when the input terminal Vi is open). Vref−ΔV1 + α).

このように構成された第７実施例において、入力端子Ｖｉがオープン状態では出力端子Ｖｏ１、Ｖｏ２の両方にハイレベルが出力される。入力端子Ｖｉに入力信号が供給される場合には、入力信号が大きい電圧レベルから低下し入力電圧がＶｔ７１になると先ず検出器２０ａのプッシュプル形検出段の出力端Ｎ２１の電圧が（Ｖｒｅｆ−ΔＶ１＋α）になり、検出器２０ａのゲート回路Ｇ１１が検出して出力端子Ｖｏ１がローレベルを出力する。さらに入力信号が小さくなり入力電圧がＶｔ７２になると検出器２０ｂのプッシュプル形検出段の出力端Ｎ２２の電圧が（Ｖｒｅｆ−ΔＶ１＋α）になり、検出器２０ｂのゲート回路Ｇ１２が検出して出力端子Ｖｏ２がローレベルを出力する。したがって、本実施例では、入力端子Ｖｉの入力電圧がＶｔ７１より大きいか、Ｖｔ７１とＶｔ７２の間にあるか、またはＶｔ７２よりも小さいかを検出することができる。 In the seventh embodiment configured as described above, when the input terminal Vi is in an open state, a high level is output to both the output terminals Vo1 and Vo2. When an input signal is supplied to the input terminal Vi, when the input signal drops from a large voltage level and the input voltage becomes Vt71, the voltage at the output terminal N21 of the push-pull detection stage of the detector 20a is first (Vref−ΔV1 + α). ) And the gate circuit G11 of the detector 20a detects and the output terminal Vo1 outputs a low level. When the input signal further decreases and the input voltage becomes Vt72, the voltage at the output terminal N22 of the push-pull detection stage of the detector 20b becomes (Vref−ΔV1 + α), and the gate circuit G12 of the detector 20b detects and outputs the output terminal Vo2. Outputs a low level. Therefore, in this embodiment, it is possible to detect whether the input voltage at the input terminal Vi is greater than Vt71, between Vt71 and Vt72, or smaller than Vt72.

なお、本実施例では検出器が２個である場合について説明したがこれに限定されるものではなく、３以上の個数の検出器を用いて構成することも可能である。また、本実施例においても他の実施例と同様に入力端子Ｖｉから電源Ｖｄｄに通じる電流路が存在しないので、入力信号の最大値が電源電圧より大きい場合にも入力端子Ｖｉから電源Ｖｄｄへ電流が流れることがなく、入力信号による電源電圧変動を生じさせることがない。 In the present embodiment, the case where there are two detectors has been described. However, the present invention is not limited to this, and a configuration using three or more detectors is also possible. Also in this embodiment, there is no current path from the input terminal Vi to the power source Vdd as in the other embodiments, so that the current from the input terminal Vi to the power source Vdd is also present when the maximum value of the input signal is greater than the power supply voltage. Does not flow, and power supply voltage fluctuation due to the input signal does not occur.

次に本発明の第８実施例について説明する。第８実施例は第１実施例の回路（図１）における検出器１２に換えて図６の検出器２１ａ、２１ｂを設けたものである。 Next, an eighth embodiment of the present invention will be described. In the eighth embodiment, the detectors 21a and 21b in FIG. 6 are provided in place of the detector 12 in the circuit of the first embodiment (FIG. 1).

検出器２１ａは、図５の検出器２０ａにおけるプルダウン抵抗Ｒ１１に換えて一端がプッシュプル形検出段の出力端Ｎ２１に接続され他端が電源Ｖｄｄに接続されたプルアップ抵抗Ｒ２１を有している。検出器２１ｂは、図５の検出器２０ｂにおけるプルダウン抵抗Ｒ１２に換えて一端がプッシュプル形検出段の出力端Ｎ２２に接続され他端が電源Ｖｄｄに接続されたプルアップ抵抗Ｒ２２を有している。 The detector 21a has a pull-up resistor R21 having one end connected to the output end N21 of the push-pull type detection stage and the other end connected to the power source Vdd instead of the pull-down resistor R11 in the detector 20a of FIG. . The detector 21b has a pull-up resistor R22 having one end connected to the output end N22 of the push-pull type detection stage and the other end connected to the power supply Vdd instead of the pull-down resistor R12 in the detector 20b of FIG. .

検出器２１ａのプルアップ抵抗Ｒ２１の抵抗値は検出器２１ｂのプルアップ抵抗Ｒ２２よりも大きく設定される。これにより、入力端子Ｖｉがオープン状態（および入力信号としてリファレンス電圧Ｖｒｅｆに等しい電圧が入力されたとき）における検出器２１ａのプッシュプル形検出段の出力端Ｎ２１の電圧は（Ｖｒｅｆ＋ΔＶ１）となり、検出器２１ｂのプッシュプル形検出段の出力端Ｎ２２の電圧は（Ｖｒｅｆ＋ΔＶ２）となる（ΔＶ２＞ΔＶ１である）。 The resistance value of the pull-up resistor R21 of the detector 21a is set larger than the pull-up resistor R22 of the detector 21b. As a result, the voltage at the output terminal N21 of the push-pull detection stage of the detector 21a when the input terminal Vi is in an open state (and when a voltage equal to the reference voltage Vref is input as an input signal) becomes (Vref + ΔV1). The voltage of the output terminal N22 of the push-pull detection stage 21b is (Vref + ΔV2) (ΔV2> ΔV1).

検出器２１ａのゲート回路Ｇ１１および検出器２１ｂのゲート回路Ｇ１２の回路閾値電圧は、入力端子Ｖｉがオープン状態における検出器２１ａのプッシュプル形検出段の出力端Ｎ２１の電圧よりも小さい同一の電圧（Ｖｒｅｆ＋ΔＶ１−α）に設定される。 The circuit threshold voltages of the gate circuit G11 of the detector 21a and the gate circuit G12 of the detector 21b are the same voltage (less than the voltage of the output terminal N21 of the push-pull detection stage of the detector 21a when the input terminal Vi is in the open state ( Vref + ΔV1−α).

このように構成された第８実施例において、入力端子Ｖｉがオープン状態では出力端子Ｖｏ１、Ｖｏ２の両方にローレベルが出力される。入力端子Ｖｉに入力信号が供給される場合には、入力信号が小さい電圧レベルから上昇し入力電圧がＶｔ８１になると先ず検出器２１ａのプッシュプル形検出段の出力端Ｎ２１の電圧が（Ｖｒｅｆ＋ΔＶ１−α）になり、検出器２１ａのゲート回路Ｇ１１が検出して出力端子Ｖｏ１がハイレベルに反転する。さらに入力信号が大きくなり入力電圧がＶｔ８２になると次に検出器２１ｂのプッシュプル形検出段の出力端Ｎ２２の電圧が（Ｖｒｅｆ＋ΔＶ１−α）になり、検出器２１ｂのゲート回路Ｇ１２が検出して出力端子Ｖｏ２がハイレベルに反転する。したがって、本実施例では、入力端子Ｖｉの入力電圧がＶｔ８１より小さいか、Ｖｔ８１とＶｔ８２の間にあるか、またはＶｔ８２よりも大きいかを検出することができる。 In the eighth embodiment configured as described above, when the input terminal Vi is in an open state, a low level is output to both the output terminals Vo1 and Vo2. When an input signal is supplied to the input terminal Vi, when the input signal rises from a small voltage level and the input voltage becomes Vt81, first, the voltage at the output terminal N21 of the push-pull detection stage of the detector 21a is (Vref + ΔV1-α). ), The gate circuit G11 of the detector 21a detects and the output terminal Vo1 is inverted to a high level. When the input signal further increases and the input voltage becomes Vt82, the voltage at the output terminal N22 of the push-pull detection stage of the detector 21b becomes (Vref + ΔV1-α), and the gate circuit G12 of the detector 21b detects and outputs it. The terminal Vo2 is inverted to high level. Therefore, in this embodiment, it is possible to detect whether the input voltage at the input terminal Vi is smaller than Vt81, between Vt81 and Vt82, or larger than Vt82.

本発明の入力回路の一実施例の回路図である。It is a circuit diagram of one Example of the input circuit of this invention. 第１実施例の動作タイミング図である。It is an operation | movement timing diagram of 1st Example. （ａ）、（ｂ）は第５実施例における検出器の回路図である。(A), (b) is a circuit diagram of the detector in 5th Example. （ａ）、（ｂ）は第６実施例における検出器の回路図である。(A), (b) is a circuit diagram of a detector in the sixth embodiment. 第７実施例における複数の検出器の回路図である。It is a circuit diagram of the some detector in a 7th Example. 第８実施例における複数の検出器の回路図である。It is a circuit diagram of the some detector in an 8th Example. 従来例の回路図である。It is a circuit diagram of a conventional example.

符号の説明Explanation of symbols

１入力回路
１１オペアンプ
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，２０ａ，２０ｂ，２１ａ，２１ｂ検出器
Ｔ１，Ｔ３，Ｔ３１，Ｔ３２Ｐチャネルトランジスタ
Ｔ２，Ｔ４，Ｔ４１，Ｔ４２Ｎチャネルトランジスタ
Ｖｉ入力端子
Ｖｏ，Ｖｏ１，Ｖｏ２出力端子
1 input circuit 11 operational amplifier 12, 12a, 12b, 12c, 12d, 20a, 20b, 21a, 21b detectors T1, T3, T31, T32 P-channel transistors T2, T4, T41, T42 N-channel transistors Vi input terminals Vo, Vo1 , Vo2 output terminal

Claims

入力端子と、出力端子と、
前記入力端子に一端が接続された入力抵抗と、
正相入力端にリファレンス電圧が供給され逆相入力端が前記入力抵抗の他端に接続され逆相入力端の入力を増幅し第１の出力端から第１の内部出力信号として出力し第２の出力端から第２の内部出力信号を出力する増幅段と、ソースが第１の電源に接続されゲートに前記第１の内部出力信号が供給されたＰチャネルの第１のトランジスタとドレインが前記第１のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第２の内部出力信号が供給されソースが第２の電源に接続されたＮチャネルの第２のトランジスタとを有するプッシュプル形出力段と、を含むオペアンプと、
ソースが前記第１の電源に接続されゲートに前記第１の内部出力信号が供給されたＰチャネルの第３のトランジスタとドレインが第３のトランジスタのドレインに接続されるとともに出力端となりゲートに前記第２の内部出力信号が供給されソースが接地されたＮチャネルの第４のトランジスタとを有するプッシュプル形検出段と、入力端が前記プッシュプル形検出段の出力端と接続され出力端が前記出力端子に接続されたゲート回路と、を含む検出器と、を備え、
前記オペアンプの前記プッシュプル形出力段の出力端と前記増幅段の逆相入力端とが接続されていることを特徴とする入力回路。 An input terminal, an output terminal,
An input resistor having one end connected to the input terminal;
A reference voltage is supplied to the positive phase input terminal, the negative phase input terminal is connected to the other end of the input resistor, the input of the negative phase input terminal is amplified and output from the first output terminal as the first internal output signal. An amplifier stage for outputting a second internal output signal from the output terminal of the first channel, a P-channel first transistor having a source connected to a first power supply and the gate supplied with the first internal output signal, and a drain A push-pull output having an N-channel second transistor connected to the drain of the first transistor and serving as an output terminal to which the second internal output signal is supplied to the gate and the source is connected to the second power source An operational amplifier including a stage;
A third transistor and drain of a P-channel, whose source is connected to the first power supply and the first internal output signal is supplied to the gate, are connected to the drain of the third transistor and serve as an output terminal to the gate. A push-pull detection stage having an N-channel fourth transistor to which a second internal output signal is supplied and whose source is grounded, and an input terminal is connected to an output terminal of the push-pull detection stage, and an output terminal is A gate circuit connected to the output terminal, and a detector,
An input circuit, wherein an output terminal of the push-pull output stage of the operational amplifier is connected to a negative phase input terminal of the amplification stage.

前記検出器の前記ゲート回路の回路閾値電圧が前記リファレンス電圧よりも大きい電圧に設定されたことを特徴とする請求項１に記載の入力回路。 The input circuit according to claim 1, wherein a circuit threshold voltage of the gate circuit of the detector is set to a voltage higher than the reference voltage.

前記検出器の前記ゲート回路の回路閾値電圧が前記リファレンス電圧よりも小さい電圧に設定されたことを特徴とする請求項１に記載の入力回路。 2. The input circuit according to claim 1, wherein a circuit threshold voltage of the gate circuit of the detector is set to a voltage smaller than the reference voltage.

前記第１のトランジスタのチャネル幅をＷＴ１とし前記第２のトランジスタのチャネル幅をＷＴ２とし前記第３のトランジスタのチャネル幅をＷＴ３とし前記第４のトランジスタのチャネル幅をＷＴ４としたときに（ＷＴ４／ＷＴ２）＞（ＷＴ３／ＷＴ１）を満たすように各トランジスタのチャネル幅を設定したことを特徴とする請求項１に記載の入力回路。 When the channel width of the first transistor is WT1, the channel width of the second transistor is WT2, the channel width of the third transistor is WT3, and the channel width of the fourth transistor is WT4 (WT4 / 2. The input circuit according to claim 1, wherein the channel width of each transistor is set so as to satisfy WT2)> (WT3 / WT1).

前記第１のトランジスタのチャネル幅をＷＴ１とし前記第２のトランジスタのチャネル幅をＷＴ２とし前記第３のトランジスタのチャネル幅をＷＴ３とし前記第４のトランジスタのチャネル幅をＷＴ４としたときに（ＷＴ４／ＷＴ２）＜（ＷＴ３／ＷＴ１）を満たすように各トランジスタのチャネル幅を設定したことを特徴とする請求項１に記載の入力回路。 When the channel width of the first transistor is WT1, the channel width of the second transistor is WT2, the channel width of the third transistor is WT3, and the channel width of the fourth transistor is WT4 (WT4 / 2. The input circuit according to claim 1, wherein the channel width of each transistor is set so as to satisfy WT2) <(WT3 / WT1).

前記検出器内に前記プッシュプル形検出段の出力端と前記第２の電源との間に設けられたプルダウン抵抗をさらに備えることを特徴とする請求項１に記載の入力回路。 The input circuit according to claim 1, further comprising a pull-down resistor provided between an output terminal of the push-pull type detection stage and the second power source in the detector.

前記プルダウン抵抗として導通状態となるように設定されたＮチャネルトランジスタを用いることを特徴とする請求項６に記載の入力回路。 The input circuit according to claim 6, wherein an N-channel transistor set to be in a conductive state is used as the pull-down resistor.

前記検出器内に前記プッシュプル形検出段の出力端と前記第１の電源との間に設けられたプルアップ抵抗をさらに備えることを特徴とする請求項１に記載の入力回路。 The input circuit according to claim 1, further comprising a pull-up resistor provided between an output terminal of the push-pull type detection stage and the first power source in the detector.

前記プルアップ抵抗として導通状態となるように設定されたＰチャネルトランジスタを用いることを特徴とする請求項８に記載の入力回路。 9. The input circuit according to claim 8, wherein a P-channel transistor set to be in a conductive state is used as the pull-up resistor.

前記検出器と並列に設けられ前記検出器とはプルダウン抵抗値が異なる１以上の検出器をさらに備えることを特徴とする請求項６に記載の入力回路。 The input circuit according to claim 6, further comprising at least one detector provided in parallel with the detector and having a pull-down resistance value different from that of the detector.

前記検出器と並列に設けられ前記検出器とはプルアップ抵抗値が異なる１以上の検出器をさらに備えることを特徴とする請求項８に記載の入力回路。
The input circuit according to claim 8, further comprising one or more detectors provided in parallel with the detector and having a pull-up resistance value different from that of the detector.