JP2005108991A

JP2005108991A - 実装構造体、液晶表示装置および電子機器

Info

Publication number: JP2005108991A
Application number: JP2003337819A
Authority: JP
Inventors: Toshiichi Sato; 敏一佐藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-09-29
Filing date: 2003-09-29
Publication date: 2005-04-21

Abstract

【課題】突起電極間の間隔の狭い半導体素子の高密度実装を実現した実装構造体を提供する。また、この実装構造体を搭載した液晶表示装置及び電子機器を提供する。
【解決手段】複数の突起電極が設けられた主面を有する半導体素子と、前記半導体素子が一方の面に実装される配線基板であって、前記突起電極に対応する位置に設けられた電極接続用のスルーホールと、他方の面に前記スルーホールと接続する接続電極または引き回し配線と、を有する配線基板と、を備え、前記突起電極と前記接続電極または引き回し配線とが前記スルーホールを介して電気的に接続されてなる。
【選択図】図４

Description

本発明は、配線基板に半導体素子が実装された実装構造体に関するものであり、半導体素子の高密度実装を実現する実装構造体に関するものである。

近年、携帯機器の軽量小型化、高密度化にともない、実装構造体を作製する際の半導体素子の高密度実装を図るためにチップ状の半導体素子を電子機器の配線基板等に実装する技術が開発されている（例えば、特許文献１参照）。以下、図面を参照しながら、従来の半導体素子の配線基板への実装方法について説明する。

図９−１に示したような半導体素子を配線基板上に実装する場合には、まず電子機器に組み込むプリント基板等の配線基板２０３を用意した後、図９−２に示すように、配線基板２０３の上面側にある接続用の配線電極（図示せず）上に設けられたバンプ２０４と、ベアチップ実装に用いられるチップ状の半導体素子である半導体チップ２０１の主面側の突起電極２０２とを位置合わせする。

ここで、半導体チップ２０１上には半導体集積回路に電気的に接続された図示しない電極パッドが設けられており、その電極パッド上に突起電極２０２が形成されている。突起電極２０２は、例えば半導体チップ２０１の周辺部に形成され、外部との電気的接続のための外部端子を構成する。この突起電極２０２は、バンプ、半田ボールなどの導電性金属突起から構成される。図９−１においては、突起電極は半田ボールにより構成されている。なお、図９−１においては図示していないが、半導体チップ２０１の上面のうち電極パッドを除く表面内には絶縁層が形成されている。

次に、図９−３に示すように、配線基板２０３のバンプ２０４と、半導体チップ２０１の突起電極２０２とを接続する。この際、突起電極２０２が半田ボールの場合、半田ボールを溶融させた状態で配線基板２０３のバンプ２０４と接合する。その後、半導体チップ２０１の突起電極２０２を配線基板２０３に接続した状態で、半導体チップ２０１と配線基板２０３との間隙に絶縁性樹脂等のアンダーフィル材２０５を充填封止し、次いで、アンダーフィル材２０５を硬化させて基板実装を完了する。

特開２００２−３１３９９０号公報

ところで、近年、半導体素子の高密度実装を図るために、小型化された半導体素子においては隣り合う突起電極間の間隔が狭くなり、配線間隔すなわちバンプ２０４の間隔が狭くなる方向にある。しかしながら、隣り合うバンプ２０４間にはバンプ２０４同士の接続や半導体素子実装領域から外部への引き回しのために引き回し配線２０６が配置されている。

しかしながら、配線間隔すなわちバンプ２０４の間隔が狭くなると、図１０に示すように引き回し配線２０６とバンプ２０４との間隔も狭くなるため、半導体チップ２０１の取り付け時の誤差、すなわち位置ずれにより突起電極２０２と引き回し配線２０６とが接触して配線間に短絡が生じてしまうという問題がある。

本発明は、上記に鑑みてなされたものであって、突起電極間の間隔の狭い半導体素子の高密度実装を実現した実装構造体を提供することを目的とする。また、この実装構造体を搭載した液晶表示装置及び電子機器を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、複数の突起電極が設けられた主面を有する半導体素子と、半導体素子が一方の面に実装される配線基板であって、突起電極に対応する位置に設けられた電極接続用のスルーホールと、他方の面に前記スルーホールと接続する接続電極または引き回し配線とを有する配線基板と、を備え、突起電極と接続電極または引き回し配線とがスルーホールを介して電気的に接続されてなることを特徴とする。

本発明にかかる実装構造体では、配線基板において半導体素子が実装される面とは反対側の面に引き回し配線が形成されている。そして、スルーホールを介して半導体素子側の接続電極である突起電極と配線基板側の接続電極または引き回し配線とが電気的に接続されている。すなわち、この実装構造体においては半導体素子側の接続電極である突起電極と引き回し配線とが配線基板において異なる面に配置されているため、該突起電極と引き回し配線とが接触することを防止することができる。そして、半導体素子において隣り合う突起電極間の間隔が狭くなり、配線基板における配線間隔が狭くなった場合においても突起電極と引き回し配線とが接触することを防止することができ、配線間の短絡を防止することができる。したがって、この実装構造体によれば、半導体素子の高密度実装を実現した信頼性の高い高品質の実装構造体を提供することできる。

また、本発明の好ましい態様によれば、スルーホールの内周面に、導電性材料からなり接続電極または引き回し配線と電気的に接続する被覆部が形成されていることが好ましい。これにより、突起電極と被覆部とが接触することで突起電極と接続電極とが被覆部を介して電気的に接続される。さらに突起電極と接続電極とがスルーホールを介して電気的に接続される。したがって突起電極と接続電極とを、より確実に電気的に接続することができ、より信頼性の高い高品質の実装構造体を実現することができる。

また、本発明によれば、上述の実装構造体を搭載する液晶表示装置を提供する。これにより、簡略な構成により、より信頼性の高い高品質の液晶表示装置を実現することができる。

また、本発明によれば、上述の液晶表示装置を有する電子機器を提供する。これにより、簡略な構成により、より信頼性の高い高品質の電子機器を実現することができる。

以下に、本発明にかかる実装構造体の実施例を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。

図１は本発明の実施例１にかかる液晶表示装置１を分解した様子を模式的に示す斜視図である。図２は図１の液晶表示装置１を駆動するためのドライバＩＣ（半導体装置）が液晶パネルに実装された状態を示す液晶表示装置１の縦断面図である。本実施例においては、液晶表示装置１は液晶パネル１０及びバックライトユニット１５を含んで構成されている。

図１および図２に示すように、単純マトリクス型の液晶パネル１０では、一対のガラス、石英あるいはプラスチックなどで形成された略矩形状の第１の透明基板５と第２の透明基板２とが、シール材６を挟んで所定の間隙を隔てて接着固定されている。第１の透明基板５は第１の面５ａ及び第２の面５ｂを有し、第２の透明基板２は第１の面２ａ及び第２の面２ｂを有しており、第１の透明基板５と第２の透明基板２とは、それぞれの第２の面５ｂ及び２ｂが対向するように配置されている。シール材６には、液晶を注入する際の液晶注入口６ａとしての途切れ部分が形成され、この液晶注入口６ａは液晶注入後に紫外線硬化樹脂からなる図示しない封止材で封止されている。第１の透明基板５と第２の透明基板２との間のうち、シール材６により区画形成された液晶封入領域内（シール材６により囲われた内側の領域）には液晶２５が封入されている。

また、第１の透明基板５の第１の面５ａには、該第１の面５ａに当接して矩形状の第１偏光板１６が配置される。一方、第２の透明基板２の第１の面２ａには、該第１の面２ａに当接して矩形状の第２偏光板７が配置されている。さらに、第１の透明基板５と偏光板１６の間、および第２の透明基板２と偏光板７との間には、液晶層において生じた着色を解消するための光学部材としての位相差板を必要に応じて介在させる。

第１偏光板１６における第１の透明基板５と隣り合う面と反対側の面には、第１偏光板１６と隣り合うようにバックライトユニット１５が配置されている。液晶パネル１０とバックライトユニット１５とは、バックライトユニット１５と第１偏光板１６とが両面接着性の遮光膜としての遮光テープ２０により接着固定されることにより固定されている。このバックライトユニット１５は、液晶表示装置が完成した際に実際に表示に関与する領域である有効表示領域に対応した導光板８、及びこの導光板８の端部に配置された光源としてのＬＥＤ（ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）９を含んで構成される。

第１の透明基板５及び第２の透明基板２には、互いに直交する方向に駆動用の導電パターン３、４が透明なＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜などによってストライプ状に形成されている。これらの導電パターンには、各画素の液晶を駆動するための駆動信号が印加される。また、第１の透明基板５及び第２の透明基板２の第２の面５ｂ、２ｂには、導電パターン３及び導電パターン４を覆うように、図示しない配向膜が形成されており、表示モードとしてはＳＴＮ（ＳｕｐｅｒＴｗｉｓｔｅｄＮｅｍａｔｉｃ）型などの各種の液晶モードを用いることができる。

画像表示を行う際の画素は、導電パターン３、４の交差部分に対応する液晶によって構成される。図１および図２に示した本実施例にかかる液晶表示装置１は単純マトリクス型液晶表示装置であるので、導電パターン３、４の一方が走査信号が印加される走査電極、他方がオン電圧やオフ電圧の画像信号が印加される信号電極として機能する。

液晶表示装置１において第１の透明基板５は第２の透明基板２よりも大きく形成され、図２に示すように第１の透明基板５はその一辺において第２の透明基板２の一辺から張り出した形態とされている。そして、第１の透明基板５はこの張り出した部分の第２の面５ｂに半導体装置（以下、ＩＣ）実装領域４０を有している。このＩＣ実装領域４０は、第１の透明基板５の張り出し部分４５に形成され、該ＩＣ実装領域４０に、導電パターン３、４に駆動信号を出力する半導体装置としてのドライバＩＣ１２が実装されている。

ドライバＩＣ１２は、第１電極（出力電極）１３ａと第２電極（入力電極）１３ｂを有しており、ドライバＩＣ１２の第１電極１３ａは、導電パターン３の第１配線部分３ａと異方性導電膜１４を介して電気的に接続されている。また、ドライバＩＣ１２の第２電極１３ｂは、第１の透明基板５上に導電パターン３の第２配線部分３ｂと異方性導電膜１４を介して電気的に接続されている。更に、第２配線部分３ｂには導電性粒子３２を介して液晶表示装置１を駆動するための実装構造体であるフレキシブルプリント基板（ＦＰＣに接続）５１が電気的に接続されており、フレキシブルプリント基板５１からドライバＩＣ１２に対して各種の信号や電源が供給される。

ＦＰＣ５１の表面（第２の透明基板２側の面）には、図２に示すように図示しない抵抗、コンデンサ等とともに半導体素子５２が実装されている。半導体素子５２には半導体集積回路に電気的に接続された図示しない電極パッドがその下面に設けられており、その電極パッド上に突起電極５６が形成されている。そして、半導体素子５２は図４に示すようにＦＰＣ５１の厚み方向に設けられたスルーホール５５を介して半導体素子５２側の接続電極である突起電極５６とＦＰＣ５１側の接続電極５３とが電気的に接続されてＦＰＣ５１と導通した状態とされている。ここでは突起電極５６として半田ボールを用いている。

そして、ＦＰＣ５１の裏面（第１の透明基板５側の面）の半導体素子５２に対応する領域およびその周辺領域には例えば図３に示すように半導体素子５２に接続するＦＰＣ５１側の接続電極５３および引き回し配線５４が形成されている。接続電極はＦＰＣ５１の厚み方向に設けられたスルーホール５５に接続するように形成されており、引き回し配線５４は接続電極５３と接続電極５３との間に配されている。

このように、この実装構造体においては半導体素子５２と電気的に導通する接続電極５３および引き回し配線５４が、半導体素子５２が実装される面とは反対側の面に形成されている。そして、スルーホール５５を介して半導体素子５２側の接続電極である突起電極５６とＦＰＣ５１側の接続電極５３とが電気的に接続されている。このような構成とすることによりこの実装構造体においては半導体素子５２側の接続電極である突起電極５６と引き回し配線５４とが接触して配線間の短絡が生じることが防止されている。

従来の実装構造体においては、半導体素子の隣り合う突起電極間の間隔が狭くなり、配線間隔すなわち隣り合う接続電極の間隔が狭くなると、引き回し配線と接続電極との間隔も狭くなるため、半導体素子５２の取り付け時の誤差、すなわち位置ずれにより突起電極５６と引き回し配線５４とが接触して配線間に短絡が生じてしまうという問題が生じる。しかしながら、この実装構造体では、引き回し配線５４がＦＰＣ５１の半導体素子５２が実装される面とは反対側の面に形成されているため配線間隔が狭い場合においても半導体素子５２側の接続電極である突起電極５６と引き回し配線５４とが接触することがなく、配線間の短絡が生じることが防止されている。したがって、この実装構造体では、突起電極間の間隔の狭い半導体素子の高密度実装においても配線間の短絡が防止された高品質の実装構造体が実現されている。

なお、上記においては突起電極５６と接続電極５３とが接続されている構成について説明したが、本発明においては突起電極５６と引き回し配線５４とがスルーホール５５を介して直接接続されている構成においても同様の効果を奏する。

このような実装構造体を作製する方法について図５−１〜図５−３を参照しながら説明する。上記のような実装構造体を作製するには、まずＦＰＣ５１の接続電極５３等が形成されていない面と半導体素子５２の突起電極５６が形成された面とを対向させて配置する。図５−１に示すように、ＦＰＣ５１の厚み方向に設けられたスルーホール５５の位置と半導体素子５２に設けられた突起電極５６との位置が対応するようにＦＰＣ５１と半導体素子５２とを位置合わせする。

次に図５−２に示すように、位置合わせした半導体素子５２をＦＰＣ５１上に突起電極５６とスルーホール５５とを当接させた状態で載置する。半導体素子５２は突起電極５６の先端部がスルーホール５５の中に入り込んだ状態でＦＰＣ５１に支持される。このとき、突起電極５６がスルーホール５５上部の開口形状にならって突起電極５６がスルーホール５５上部の肩部５７において略均等に肩部５７に接触するように半導体素子５２がＦＰＣ５１上に支持される。これにより突起電極５６とスルーホール５５とを精度良く位置決めすることができる。

上記の位置合わせおよび半導体素子５２を載置する際には、搭載装置の精度に依存して突起電極５６とスルーホール５５との間に位置ずれが生じる。しかしながら、本実施例においては半導体素子５２をＦＰＣ５１上に載置する際に多少の誤差が生じていても半導体素子５２をＦＰＣ５１上の所定の位置に載置することができ、ＦＰＣ５１上において突起電極５６を簡便且つ精度良く対応するスルーホール５５上に位置決めすることができる。その結果、ＦＰＣ５１と半導体素子５２との位置ずれによる接触不良の発生を防止することができる。

次いで、リフロー処理を実行して、図５−３に示すように半導体素子５２の突起電極５６とＦＰＣ５１の裏面（第１の透明基板５側の面）に形成された接続電極５３とを融着させる。このとき、突起電極５６がスルーホール５５上に精度良く位置決めされているので、突起電極５６と接続電極５３とを確実に接続することができる。また、引き回し配線５４はＦＰＣ５１の裏面、すなわち半導体素子５２が実装される側と反対側の面に形成されているため、突起電極５６と引き回し配線５４とが接触して配線間の短絡が生じることを防止することができる。

したがって、本実施例によればＦＰＣ５１上において突起電極５６を簡便且つ精度良く対応するスルーホール５５上に位置決めし、突起電極５６と接続電極５３が接触不良を生じることなく確実に接続することができる。そして、配線間の短絡を起こすことなく突起電極５６と接続電極５３とを接続して半導体素子５２をＦＰＣ５１に実装することができる。なお、図５−１〜図５−３においては、理解の容易のため引き回し配線５４を追加して記載してある。また、上記においてはＦＰＣ５１を用いた場合について説明したが、本発明においては半導体素子を実装する基板はＦＰＣに限定されるものではなく、可とう性を有さない通常のプリント配線基板についても同様に適用することができる。

図６は、本発明の実施例２にかかる実装構造体を示した要部断面図であり、本発明にかかる実装構造体の他の構成例を示した図である。以下の図面においては理解の容易のため、図４〜図５−３と同じ部材については同じ符号を付す。なお、本実施の形態においては被覆部６１以外の構成は実施例１の場合と同様であるため上記の説明を参照することとして詳細な説明は省略し、実施例１と異なる点についてのみ説明する。

図６に示すように実施例２にかかる実装構造体においては、スルーホール５５の内周面およびＦＰＣ５１の表面、すなわち半導体素子５２が実装される側の面におけるスルーホール５５の周辺部に導電性材料、例えば半田により被覆された被覆部６１が形成されている。そして、被覆部６１は、接続電極５３と電気的に接続されている。このような被覆部６１を備えることにより、この実装構造体では突起電極５６と被覆部６１とが接触することで突起電極５６と接続電極５３とが被覆部６１を介して接続された構成とされている。さらに実施例１と同様に突起電極５６と接続電極５３とがスルーホール５５を介して接続されている。これにより、突起電極５６と接続電極５３とがより確実に電気的に接続されるという効果を奏する。

また、実施例２にかかる実装構造体は被覆部６１を有すること以外は基本的構成が実施例１と同様であり、実施例１と同様の効果を得ることができる。したがって、本実施例にかかる実装構造体によれば、突起電極間の間隔の狭い半導体素子の高密度実装においても配線間の短絡が防止された高品質の実装構造体が実現されている。

次にこのような実装構造体を作製する方法について図７−１〜図７−３を参照しながら説明する。上記のような実装構造体を作製するには、まずＦＰＣ５１を準備し、このＦＰＣ５１のスルーホール５５の内周面およびＦＰＣ５１の表面、すなわち半導体素子５２が実装される側の面におけるスルーホール５５の周辺部を導電性材料、例えば半田により被覆して被覆部６１を形成する。そして、ＦＰＣ５１の接続電極５３等が形成されていない面と半導体素子５２の突起電極５６が形成された面とを対向させて配置する。図７−１に示すように、ＦＰＣ５１の厚み方向に設けられたスルーホール５５の位置と半導体素子５２に設けられた突起電極５６との位置が対応するようにＦＰＣ５１と半導体素子５２とを位置合わせする。

次に図５−２に示すように、位置合わせした半導体素子５２をＦＰＣ５１上に突起電極５６とスルーホール５５とを当接させた状態で載置する。半導体素子５２は突起電極５６の先端部がスルーホール５５の中に入り込んだ状態で被覆部６１に支持される。このとき、突起電極５６が被覆部６１上部の開口形状にならって突起電極５６が被覆部６１上部の肩部６２において該肩部６２に略均等に接触するように半導体素子５２がＦＰＣ５１上に支持される。これにより突起電極５６とスルーホール５５とを精度良く位置決めすることができる。

次いで、リフロー処理を実行して、図７−３に示すように半導体素子５２の突起電極５６とＦＰＣ５１の裏面（第１の透明基板５側の面）に形成された接続電極５３とを融着させる。このとき、突起電極５６がスルーホール５５上に精度良く位置決めされているので、突起電極５６と接続電極５３とを確実に接続することができる。また、このとき、引き回し配線５４はＦＰＣ５１の裏面、すなわち半導体素子５２が実装される側と反対側の面に形成されているため、突起電極５６と引き回し配線５４とが接触して配線間の短絡が生じることを防止することができる。

以上のようにして、突起電極５６と被覆部６１とが接触することで突起電極５６と接続電極５３とが被覆部６１を介して電気的に接続され且つ突起電極５６と接続電極５３とがスルーホール５５を介して電気的に接続された、より信頼性の高い高品質の実装構造体を作製することができる。

以上のように、本発明にかかる実装構造体は、小型化が要求される電子機器に有用であり、特に携帯電話等の携帯電子機器に適している。

液晶表示装置の分解斜視図である。液晶表示装置の要部断面図である。ＦＰＣを裏面から見た下面図である。実装構造体の要部断面図である。実装構造体の製造方法を示す工程図である。実装構造体の製造方法を示す工程図である。実装構造体の製造方法を示す工程図である。実装構造体の要部断面図である。実装構造体の製造方法を示す工程図である。実装構造体の製造方法を示す工程図である。実装構造体の製造方法を示す工程図である。携帯電話の例を示す斜視図である。腕時計型電子機器の例を示す斜視図である。携帯型情報処理装置の例を示す斜視図である。従来の実装構造体の製造方法を示す工程図である。従来の実装構造体の製造方法を示す工程図である。従来の実装構造体の製造方法を示す工程図である。従来の実装構造体の製造方法を示す工程図である。

符号の説明

１液晶表示装置、２第２の透明基板、２ａ第１の面、２ｂ第２の面、３導電パターン、４導電パターン、５第１の透明基板、５ａ第１の面、５ｂ第２の面、６シール材、６ａ液晶注入口、７第２偏光板、８導光板、９ＬＥＤ、１０液晶パネル、１２ドライバＩＣ、１５バックライトユニット、１６第１偏光板、２０遮光テープ、２５液晶、５１ＦＰＣ、５２半導体素子、５３接続電極、５４引き回し配線、５５スルーホール、５６突起電極、６１被覆部

Claims

複数の突起電極が設けられた主面を有する半導体素子と、
前記半導体素子が一方の面に実装される配線基板であって、前記突起電極に対応する位置に設けられた電極接続用のスルーホールと、他方の面に前記スルーホールと接続する接続電極または引き回し配線と、を有する配線基板と、
を備え、
前記突起電極と前記接続電極または引き回し配線とが前記スルーホールを介して電気的に接続されてなること
を特徴とする実装構造体。
前記スルーホールの内周面に、導電性材料からなり前記接続電極または引き回し配線と電気的に接続する被覆部が形成されていること
を特徴とする請求項１に記載の実装構造体。
請求項１または請求項２に記載の実装構造体を搭載することを特徴とする液晶表示装置。
請求項３に記載の液晶表示装置を備えることを特徴とする電子機器。