JP2005101965A

JP2005101965A - レベルシフト回路及びそのレベルシフト回路を有する半導体集積回路

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Publication number: JP2005101965A
Application number: JP2003333853A
Authority: JP
Inventors: Kazuya Nishimura; 一也西村
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2003-09-25
Filing date: 2003-09-25
Publication date: 2005-04-14
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Abstract

【課題】レベルシフト回路内の高電源電圧の電源が供給される回路部分に信号を出力する回路の電源である低電源電圧が低下しても誤動作を起こさないレベルシフト回路及びそのレベルシフト回路を有する半導体集積回路を得る。
【解決手段】第２電源電圧Ｖｄｄ２と接地電圧との間には、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ３，Ｎ５が直列に接続され、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ４，Ｎ６が直列に接続される。ＮＭＯＳトランジスタＮ３，Ｎ５の各ゲートには信号Ｓｉ２が入力され、ＮＭＯＳトランジスタＮ４，Ｎ６の各ゲートには信号Ｓｉ１が入力される。ＰＭＯＳトランジスタＰ１のゲートはＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ４の接続部に接続され、ＰＭＯＳトランジスタＰ２のゲートはＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ３の接続部に接続されるようにした。
【選択図】図１

Description

本発明は、内部回路の電源電圧よりも大きい電圧の信号でインタフェースを行うために、内部回路の電源電圧と該電源電圧よりも大きい電源電圧とを使用した多電源の回路におけるレベルシフト回路及びそのレベルシフト回路を有する半導体集積回路に関し、特に正側電源電圧をレベルシフトするレベルシフト回路に関する。

従来のレベルシフト回路１０１には、例えば図９で示すような回路構成のものがあった（例えば、特許文献１参照。）。
図９の回路において、低電源電圧Ｖｄｄ１側に接続されるＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１１１，１１３及びＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１１２，１１４に対して高電源電圧側に接続されるＰＭＯＳトランジスタ１１５，１１７及びＮＭＯＳトランジスタ１１６，１１８には高耐圧を目的としたトランジスタがそれぞれ使用され、該高耐圧用のトランジスタは、低電源電圧用のトランジスタと比較してしきい値電圧が大きい。

図９のレベルシフト回路１０１の場合、その動作は図１０のようになる。図１０において、入力端ＩＮからロー（Ｌｏｗ）レベルの入力信号Ｓｉが入力された場合、ＮＭＯＳトランジスタ１１８のゲートには低電源電圧Ｖｄｄ１の電圧のハイ（Ｈｉｇｈ）レベルの信号Ｓ１が入力され、ＮＭＯＳトランジスタ１１６のゲートにはローレベルの信号Ｓ２が入力される。また、入力端ＩＮからハイレベルの入力信号Ｓｉが入力された場合、ＮＭＯＳトランジスタ１１８のゲートにはローレベルの信号Ｓ１が入力され、ＮＭＯＳトランジスタ１１６のゲートには低電源電圧Ｖｄｄ１の電圧のハイレベルの信号Ｓ２が入力される。

このように、高電源電圧Ｖｄｄ２を電源とする回路のＮＭＯＳトランジスタ１１６及び１１８の各ゲートには、低電源電圧Ｖｄｄ１の電圧のハイレベルの信号が入力される。該ハイレベルの信号の電圧は、ＮＭＯＳトランジスタ１１６及び１１８の各しきい値電圧ＶｔｈＢ，ＶｔｈＡよりも大きく、ＮＭＯＳトランジスタ１１６及び１１８は問題なくオンする。このように、出力端ＯＵＴ，ＯＵＴＢから入力信号Ｓｉをレベルシフトさせた信号が出力される。
特許第３０７０３７３号公報

しかし、ノイズ等の影響により、低電源電圧Ｖｄｄ１が低下した場合、図１１のようにＮＭＯＳトランジスタ１１６又は１１８のゲートに入力される信号におけるハイレベルの電圧が、ＮＭＯＳトランジスタ１１６，１１８のしきい値電圧ＶｔｈＢ，ＶｔｈＡよりも小さくなることがある。この場合、ＮＭＯＳトランジスタ１１６又は１１８がオンしないため、正常に動作しないという問題があった。

本発明は、このような問題を解決するためになされたものであり、レベルシフト回路内の高電源電圧の電源が供給される回路部分に信号を出力する回路の電源である低電源電圧が低下しても誤動作を起こさないレベルシフト回路及びそのレベルシフト回路を有する半導体集積回路を得ることを目的とする。

この発明に係るレベルシフト回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Ｓｉ２がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Ｓｉ１がそれぞれ入力された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有するものである。

また、この発明に係るレベルシフト回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記差動信号の一方の信号Ｓｉ２が入力された第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Ｓｉ１がそれぞれ入力された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
を備え、
前記第３ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有し、前記第４ＮＭＯＳトランジスタは、第１電源電圧以上の耐圧を有するものである。

また、この発明に係るレベルシフト回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Ｓｉ２がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記差動信号の他方の信号Ｓｉ１が入力された第４ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタは、第１電源電圧以上の耐圧を有し、前記第４ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有するものである。

また、前記第１ＰＭＯＳトランジスタと前記第２出力端との間に接続され、ゲートに前記差動信号の一方の信号Ｓｉ２が入力された第３ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタと前記第１出力端との間に接続され、ゲートに前記差動信号の他方の信号Ｓｉ１が入力された第４ＰＭＯＳトランジスタとを備え、前記第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタは、それぞれ前記第２電源電圧以上の耐圧を有するトランジスタであるようにしてもよい。

一方、この発明に係る半導体集積回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路を有する半導体集積回路において、
前記レベルシフト回路は、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Ｓｉ２がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Ｓｉ１がそれぞれ入力された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有するものである。

また、この発明に係る半導体集積回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路を有する半導体集積回路において、
前記レベルシフト回路は、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記差動信号の一方の信号Ｓｉ２が入力された第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Ｓｉ１がそれぞれ入力された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
を備え、
前記第３ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有し、前記第４ＮＭＯＳトランジスタは、第１電源電圧以上の耐圧を有するものである。

また、この発明に係る半導体集積回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路を有する半導体集積回路において、
前記レベルシフト回路は、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Ｓｉ２がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記差動信号の他方の信号Ｓｉ１が入力された第４ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタは、第１電源電圧以上の耐圧を有し、前記第４ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有するものである。

本発明のレベルシフト回路及びそのレベルシフト回路を有する半導体集積回路によれば、第１電源電圧の電圧が低下して、第２電源電圧以上の耐圧を有するトランジスタのしきい値電圧よりも小さくなった場合においても、誤動作を防止することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルシフト回路の回路例を示した図である。なお、図１では、入力されたデジタル信号を差動信号に変換すると共にレベルシフトして出力する場合を例にして示している。
図１のレベルシフト回路１において、入力端ＩＮに入力されたデジタル信号Ｓｉは、第１のインバータ回路部２で信号レベルが反転されて出力され、第１のインバータ回路部２から出力された信号は、更に第２のインバータ回路部３で信号レベルが反転されて出力される。第１のインバータ回路部２の出力信号をＳｉ１とし第２のインバータ回路部３の出力信号をＳｉ２とすると、信号Ｓｉ１及びＳｉ２は１対の差動信号をなし、レベルシフト回路部４にそれぞれ入力される。

第１及び第２の各インバータ回路部２，３は、所定の第１電源電圧Ｖｄｄ１を電源にして作動し、各出力信号Ｓｉ１及びＳｉ２は接地電圧と第１電源電圧Ｖｄｄ１との間の振幅を有する信号となってそれぞれ出力される。レベルシフト回路部４は、前記第１電源電圧Ｖｄｄ１よりも電圧の大きい第２電源電圧Ｖｄｄ２で作動し、前記各信号Ｓｉ１，Ｓｉ２のハイレベルの電圧を第２電源電圧にそれぞれレベルシフトさせて１対の出力端ＯＵＴ及びＯＵＴＢからそれぞれ出力する。

レベルシフト回路部４は、第２電源電圧Ｖｄｄ２以上の耐圧（以下、これを高耐圧と呼ぶ）を有するＰＭＯＳトランジスタＰ１及びＰ２と、高耐圧のデプレッション型トランジスタであるＮＭＯＳトランジスタＮ３及びＮ４と、第１電源電圧Ｖｄｄ１以上の耐圧（以下、これを低耐圧と呼ぶ）を有するＮＭＯＳトランジスタＮ５及びＮ６とで構成されている。低耐圧のＮＭＯＳトランジスタＮ５及びＮ６は、図９の従来技術で使用される高耐圧のＮＭＯＳトランジスタ１１６及び１１８と比較してしきい値電圧Ｖｔｈが小さい。また、デプレッション型のＮＭＯＳトランジスタＮ３及びＮ４のしきい値電圧は、通常、０Ｖ〜−０．数Ｖである。

第２電源電圧Ｖｄｄ２と接地電圧との間には、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ３及びＮ５が直列に接続されると共に、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ４及びＮ６が直列に接続されている。ＮＭＯＳトランジスタＮ３及びＮ５の各ゲートには、第２のインバータ回路部３の出力信号Ｓｉ２が入力され、ＮＭＯＳトランジスタＮ４及びＮ６の各ゲートには、第１のインバータ回路部２からの出力信号Ｓｉ１がそれぞれ入力されている。ＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ４の接続部に接続され、該接続部が出力端ＯＵＴをなす。また、ＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ３の接続部に接続され、該接続部が出力端ＯＵＴＢをなす。

なお、出力端ＯＵＴが第１出力端を、出力端ＯＵＴＢが第２出力端をそれぞれなし、ＰＭＯＳトランジスタＰ１が第１ＰＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ２が第２ＰＭＯＳトランジスタをそれぞれなす。また、ＮＭＯＳトランジスタＮ３が第１ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ５が第２ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ４が第３ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ６が第４ＮＭＯＳトランジスタをそれぞれなす。

このような構成において、低電源電圧である第１電源電圧Ｖｄｄ１が低下した場合における図１のレベルシフト回路部４の動作は、例えば図２のようになる。ＮＭＯＳトランジスタＮ３及びＮ４は、デプレッション型のトランジスタであることからそれぞれ常にオンした状態である。図２から分かるように、ＮＭＯＳトランジスタＮ５又はＮ６のハイレベルのゲート電圧が低下、すなわち出力信号Ｓｉ１又はＳｉ２のハイレベルの電圧が低下した場合においても、ＮＭＯＳトランジスタＮ５及びＮ６の各しきい値電圧が小さいため、ＮＭＯＳトランジスタＮ５及びＮ６が誤動作することはない。

また、ＮＭＯＳトランジスタＮ５及びＮ６はそれぞれ低耐圧であるが、ＮＭＯＳトランジスタＮ３及びＮ５のゲート電圧がそれぞれ０Ｖの場合、ＮＭＯＳトランジスタＮ４及びＮ６のゲートにはそれぞれ第１電源電圧Ｖｄｄ１とほぼ同電圧のハイレベルの信号Ｓｉ１がそれぞれ入力されていることからＰＭＯＳトランジスタＰ１はオンし、ＮＭＯＳトランジスタＮ３及びＮ５がそれぞれオフする。このような状態で、ＮＭＯＳトランジスタＮ３とＮ５との接続部Ａの電圧は、ＮＭＯＳトランジスタＮ３のゲート電圧Ｖｇ３からＮＭＯＳトランジスタＮ３のしきい値電圧Ｖｔｈ３を減算した（Ｖｇ３−Ｖｔｈ３）となるため、０．数Ｖの電圧となってＮＭＯＳトランジスタＮ５の耐圧を超えることはない。

同様に、ＮＭＯＳトランジスタＮ４及びＮ６のゲート電圧がそれぞれ０Ｖの場合、ＮＭＯＳトランジスタＮ３及びＮ５のゲートには第１電源電圧Ｖｄｄ１とほぼ同電圧のハイレベルの信号Ｓｉ２がそれぞれ入力されていることからＰＭＯＳトランジスタＰ２はオンし、ＮＭＯＳトランジスタＮ４及びＮ６がそれぞれオフする。このような状態で、ＮＭＯＳトランジスタＮ４とＮ６との接続部Ｂの電圧は、ＮＭＯＳトランジスタＮ４のゲート電圧Ｖｇ４からＮＭＯＳトランジスタＮ４のしきい値電圧Ｖｔｈ４を減算した（Ｖｇ４−Ｖｔｈ４）となるため、０．数Ｖの電圧となってＮＭＯＳトランジスタＮ６の耐圧を超えることはない。

また、ＮＭＯＳトランジスタＮ３及びＮ５の各ゲートに第１電源電圧Ｖｄｄ１とほぼ同電圧のハイレベルの信号Ｓｉ２がそれぞれ入力されている場合、ＮＭＯＳトランジスタＮ３及びＮ５がそれぞれオンすると共に、ＮＭＯＳトランジスタＮ４及びＮ６のゲートにはそれぞれ０Ｖの電圧のローレベルの信号Ｓｉ１がそれぞれ入力されていることからＰＭＯＳトランジスタＰ１はオフし、出力端ＯＵＴＢは０Ｖになってローレベルとなり、接続部Ａも０Ｖになることから、ＮＭＯＳトランジスタＮ５の耐圧を超えることはない。

同様に、ＮＭＯＳトランジスタＮ４及びＮ６の各ゲートに第１電源電圧Ｖｄｄ１とほぼ同電圧のハイレベルの信号Ｓｉ１がそれぞれ入力されている場合、ＮＭＯＳトランジスタＮ４及びＮ６がそれぞれオンすると共に、ＮＭＯＳトランジスタＮ３及びＮ５のゲートにはそれぞれ０Ｖの電圧のローレベルの信号Ｓｉ２がそれぞれ入力されていることからＰＭＯＳトランジスタＰ２はオフし、出力端ＯＵＴは０Ｖになってローレベルとなり、接続部Ｂも０Ｖになることから、ＮＭＯＳトランジスタＮ６の耐圧を超えることはない。

なお、図１において、第１のインバータ回路部２からの信号Ｓｉ１におけるハイレベルのノイズによる誤動作のみを防止する場合は、図３で示すように、ＮＭＯＳトランジスタＮ３をなくし、第２電源電圧Ｖｄｄ２と接地電圧との間には、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ５が直列に接続されるようにしてもよい。この場合、ＮＭＯＳトランジスタＮ５には高耐圧のものを使用し、ＮＭＯＳトランジスタＮ５のゲートのみに、第２のインバータ回路部３からの信号Ｓｉ２が入力される。同様に、図１において、第２のインバータ回路部３からの信号Ｓｉ２におけるハイレベルのノイズによる誤動作のみを防止する場合は、図４で示すように、ＮＭＯＳトランジスタＮ４をなくし、第２電源電圧Ｖｄｄ２と接地電圧との間には、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ６が直列に接続されるようにしてもよい。この場合、ＮＭＯＳトランジスタＮ６には高耐圧のものを使用し、ＮＭＯＳトランジスタＮ６のゲートのみに、第１のインバータ回路部２からの信号Ｓｉ１が入力される。図３及び図４のようにすることにより、トランジスタ数を削減することができる。

一方、図１では、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ３及びＮ５の直列回路、並びにＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ４及びＮ６の直列回路にそれぞれ貫通電流が流れる場合がある。該貫通電流の発生を防止するために、図５で示すように、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３との間にＰＭＯＳトランジスタＰ３を追加すると共に、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４との間にＰＭＯＳトランジスタＰ４を追加するようにしてもよい。この場合、ＰＭＯＳトランジスタＰ３のゲートには第２のインバータ回路部３からの信号Ｓｉ２が、ＰＭＯＳトランジスタＰ４のゲートには第１のインバータ回路部２からの信号Ｓｉ１がそれぞれ入力されるようにする。なお、図３及び図４の場合も図１の場合と同様であるのでその説明を省略する。このようにすることにより、レベルシフト回路部４に貫通電流が流れることを防止できる。

次に、前記レベルシフト回路１の使用例について説明する。一般的に、図６のように内部回路１１の電源電圧Ｖｄｄ１よりも大きい電圧の信号ＳＨを外部回路１３に出力するためには、半導体集積回路側は、図７で示すような、電源電圧Ｖｄｄ１系の信号を電源電圧Ｖｄｄ１よりも電圧の大きい電源電圧Ｖｄｄ２系の信号に変換するレベルシフト回路１を有する出力回路１２を備えた回路構成となる。また、図８のように、半導体集積回路の内部回路内で電源電圧が異なる回路が存在する場合も同様にレベルシフト回路１を備えている。このように、レベルシフト回路１は、図６で示すように、半導体集積回路から外部回路に出力する信号のハイレベルの電圧レベルをシフトさせたり、図８で示すように、半導体集積回路内の低電圧系回路３１における出力信号のハイレベルの電圧レベルをシフトさせて、同じ半導体集積回路内の高電圧系回路３２に出力する。

このように、本第１の実施の形態におけるレベルシフト回路は、レベルシフト回路部４が、２つの入力端に、それぞれ高耐圧で低しきい値電圧の素子をなすように高耐圧のデプレッション型のＮＭＯＳトランジスタと低耐圧のＮＭＯＳトランジスタを直列に接続して使用したことから、低電源電圧である第１電源電圧Ｖｄｄ１の低下時においても誤動作の発生を防止することができる。また、ＮＭＯＳトランジスタＮ３及びＮ４のように、しきい値電圧がマイナスであるデプレッション型のＮＭＯＳトランジスタを使用することによって、ＮＭＯＳトランジスタＮ５及びＮ６の各ドレイン電圧の低下を防止して動作スピードの低下を防止することができる。更に、ＮＭＯＳトランジスタＮ３及びＮ４の各ゲートには、低電源電圧系の回路である第１及び第２の各インバータ回路部２，３からの信号が対応して入力されている。このことから、ＮＭＯＳトランジスタＮ５のドレイン電圧である接続部Ａの電圧、及びＮＭＯＳトランジスタＮ６のドレイン電圧である接続部Ｂの電圧は、ＮＭＯＳトランジスタＮ５及びＮ６がオフしていても、ＮＭＯＳトランジスタＮ５及びＮ６の耐圧を超えないようにすることができる。

本発明の第１の実施の形態におけるレベルシフト回路の回路例を示した図である。図１のレベルシフト回路１の動作例を示したタイミングチャートである。本発明の第１の実施の形態におけるレベルシフト回路の他の回路例を示した図である。本発明の第１の実施の形態におけるレベルシフト回路の他の回路例を示した図である。本発明の第１の実施の形態におけるレベルシフト回路の他の回路例を示した図である。本発明の第１の実施の形態におけるレベルシフト回路を使用した半導体集積回路の例を示した図である。図６の出力回路１２の回路例を示した図である。本発明の第１の実施の形態におけるレベルシフト回路を使用した半導体集積回路の内部構成例を示した図である。従来のレベルシフト回路の回路例を示した図である。図９のレベルシフト回路における正常時の動作例を示したタイミングチャートである。図９のレベルシフト回路における異常時の動作例を示したタイミングチャートである。

符号の説明

１レベルシフト回路
２第１のインバータ回路部
３第２のインバータ回路部
４レベルシフト回路部
１１内部回路
１２出力回路
３１低電圧系回路
３２高電圧系回路
Ｐ１〜Ｐ４ＰＭＯＳトランジスタ
Ｎ３，Ｎ４デプレッション型ＮＭＯＳトランジスタ
Ｎ５，Ｎ６ＮＭＯＳトランジスタ

Claims

所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Ｓｉ２がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Ｓｉ１がそれぞれ入力された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有することを特徴とするレベルシフト回路。
所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記差動信号の一方の信号Ｓｉ２が入力された第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Ｓｉ１がそれぞれ入力された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
を備え、
前記第３ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有し、前記第４ＮＭＯＳトランジスタは、第１電源電圧以上の耐圧を有することを特徴とするレベルシフト回路。
所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Ｓｉ２がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記差動信号の他方の信号Ｓｉ１が入力された第４ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタは、第１電源電圧以上の耐圧を有し、前記第４ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有することを特徴とするレベルシフト回路。
前記第１ＰＭＯＳトランジスタと前記第２出力端との間に接続され、ゲートに前記差動信号の一方の信号Ｓｉ２が入力された第３ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタと前記第１出力端との間に接続され、ゲートに前記差動信号の他方の信号Ｓｉ１が入力された第４ＰＭＯＳトランジスタとを備え、前記第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタは、それぞれ前記第２電源電圧以上の耐圧を有するトランジスタであることを特徴とする請求項１、２又は３記載のレベルシフト回路。
所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路を有する半導体集積回路において、
前記レベルシフト回路は、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Ｓｉ２がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Ｓｉ１がそれぞれ入力された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有することを特徴とする半導体集積回路。
所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路を有する半導体集積回路において、
前記レベルシフト回路は、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に接続され、ゲートに前記差動信号の一方の信号Ｓｉ２が入力された第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Ｓｉ１がそれぞれ入力された第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
を備え、
前記第３ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有し、前記第４ＮＭＯＳトランジスタは、第１電源電圧以上の耐圧を有することを特徴とする半導体集積回路。
所定の第１電源電圧の振幅を有する差動信号をなす１対の信号Ｓｉ１，Ｓｉ２に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路を有する半導体集積回路において、
前記レベルシフト回路は、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Ｓｉ２がそれぞれ入力された第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に接続され、ゲートに前記差動信号の他方の信号Ｓｉ１が入力された第４ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタは、第１電源電圧以上の耐圧を有し、前記第４ＮＭＯＳトランジスタは、第２電源電圧以上の耐圧を有することを特徴とする半導体集積回路。
前記第１ＰＭＯＳトランジスタと前記第２出力端との間に接続され、ゲートに前記差動信号の一方の信号Ｓｉ２が入力された第３ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタと前記第１出力端との間に接続され、ゲートに前記差動信号の他方の信号Ｓｉ１が入力された第４ＰＭＯＳトランジスタとを備え、前記第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタは、それぞれ前記第２電源電圧以上の耐圧を有するトランジスタであることを特徴とする請求項５、６又は７記載の半導体集積回路。