JP4456464B2 - レベルシフト回路 - Google Patents
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Description
また、従来のレベルシフト回路において、図9で示すように、インバータ102の電源電圧を第1電源電圧VCC1にし、インバータ102の出力端と接地電圧との間に、抵抗とダイオード等を直列に接続し、インバータ102の出力端の電圧を低下させるものがあった(例えば、特許文献1参照。)。
また、インバータ101のしきい値電圧VthAは、接地電圧と第1電源電圧VCC1との間にあり、通常はVCC1/2近辺である。また、インバータ102のしきい値電圧VthBが接地電圧と第2電源電圧VCC2との間にあり、通常はVCC2/2近辺である。これらのことから、第2電源電圧VCC2と第1電源電圧VCC1との電圧差が大きくなれば、インバータ101及び102の各しきい値電圧VthA,VthBの電圧差が大きくなり、図10で示すように、入力信号Siに対する出力信号Soにおける、立ち上がりの遅延時間Trと立ち下がりの遅延時間Tfとの差が大きくなる。なお、図10のGNDは接地電圧を示している。
また、図9のようなレベルシフト回路では、インバータ102の出力端に接続された抵抗及びダイオードの影響で、出力信号Soの信号レベルの立ち上がりが遅くなるという問題があった。
前記入力信号の信号レベルを反転させて出力する、前記第1正側電源電圧を電源として作動する第1インバータ回路と、
該第1インバータ回路の出力信号の信号レベルを反転させて出力する、第1正側電源電圧を電源として作動する第2インバータ回路と、
前記第1正側電源電圧と前記出力端との間に直列に接続された、制御電極に前記第2インバータ回路の出力信号が入力された第1PMOSトランジスタ及び制御電極に前記第1インバータ回路の出力信号が入力された第2PMOSトランジスタと、
前記出力端と負側電源電圧との間に接続され、制御電極に前記第1インバータ回路の出力信号が入力されたNMOSトランジスタと、
前記第2正側電源電圧と前記出力端との間に接続され、制御電極に前記第1インバータ回路の出力信号が入力された第3PMOSトランジスタと、
を備えるものである。
前記入力信号の信号レベルを反転させて出力する、第1正側電源電圧を電源として作動する第2インバータ回路と、
前記第1正側電源電圧と前記出力端との間に直列に接続された、制御電極に前記第2インバータ回路の出力信号が入力された第1PMOSトランジスタ及び制御電極に前記入力信号が入力された第2PMOSトランジスタと、
前記出力端と負側電源電圧との間に接続され、制御電極に前記入力信号が入力されたNMOSトランジスタと、
前記第2正側電源電圧と前記出力端との間に接続され、制御電極に前記入力信号が入力された第3PMOSトランジスタと、
を備えるものである。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるレベルシフト回路の構成例を示した図である。
図1において、レベルシフト回路1は、負側電源電圧である接地電圧と第1正側電源電圧(以下、第1電源電圧と呼ぶ)VCC1との振幅を有する、入力端INに入力された2値の入力信号Sinに対して、ハイレベルのみを第1電源電圧VCC1よりも小さい第2正側電源電圧(以下、第2電源電圧と呼ぶ)VCC2にレベルシフトさせて、接地電圧と第2電源電圧VCC2との振幅を有する2値の出力信号Soutを生成して出力端OUTから出力する。
インバータ2は、第1電源電圧VCC1と接地電圧との間にPMOSトランジスタP1及びNMOSトランジスタN1が直列に接続されてなり、PMOSトランジスタP1とNMOSトランジスタN1の各ゲートは接続され、該接続部に入力信号Sinが入力されている。また、PMOSトランジスタP1とNMOSトランジスタN1との接続部から出力信号So1が出力される。
レベルシフト回路1のしきい値電圧は、第1電源電圧VCC1から電源供給されるPMOSトランジスタP11,P12及び第2電源電圧VCC2から電源供給されるPMOSトランジスタP13及びNMOSトランジスタN11の各電流駆動能力によって決定される。
図3は、PMOSトランジスタP11,P13及びNMOSトランジスタN11をP−基板のウェハ上に形成した場合の断面図を示している。図3では、PMOSトランジスタP11,P13の各ソース及び各ドレインを構成するP+フィールド、NMOSトランジスタN11のソース及びドレインを構成するN+フィールド、各MOSトランジスタのゲート電極、PMOSトランジスタP11及びP13の各サブストレートゲートを構成するN−ウェル、対応する電源電圧が供給されるN+フィールド、NMOSトランジスタN11のサブストレートゲートを構成するP−ウェル、並びに接地電圧が供給されるP+フィールドのみを図示している。
ここで、図1では、PMOSトランジスタP11及びP13の各サブストレートゲートに供給する電圧が異なっていたため、図3で示すように、N−ウェルは分離され、各N+フィールドに第1電源電圧VCC1及び第2電源電圧VCC2が対応して入力されるようにした。PMOSトランジスタP13は、出力端OUTに第2電源電圧VCC2を出力するためのものであることから、サブストレートゲートを第1電源電圧VCC1に接続することもできる。この場合、PMOSトランジスタP11〜P13の各サブストレートゲートを共通にすることができ、図3は、図4のようにすることができるため、セル面積を縮小させることができる。
図5では、レベルシフト回路1は、ICチップの外部から入力された、接地電圧と第1電源電圧VCC1との電圧幅の振幅を有する入力信号Sinを、接地電圧と第2電源電圧VCC2との電圧幅の振幅を有する信号に変換し出力している。また、図5では、レベルシフト回路1は、ICチップの外部から入力された、接地電圧と第1電源電圧VCC1との電圧幅の振幅を有する入力信号Sinが入力された第1電源電圧を電源として作動する高電圧系回路21の出力信号を、接地電圧と第2電源電圧VCC2との電圧幅の振幅を有する信号に変換し出力している場合を示している。
2,INV1 インバータ
3 レベルシフト回路部
P1,P11〜P13 PMOSトランジスタ
N1,N11 NMOSトランジスタ
Claims (5)
- 所定の負側電源電圧から所定の第1正側電源電圧の振幅を有する2値の入力信号に対して、ハイレベルのみの電圧を該第1正側電源電圧よりも小さい所定の第2正側電源電圧にレベルシフトさせて出力端から出力するレベルシフト回路において、
前記入力信号の信号レベルを反転させて出力する、前記第1正側電源電圧を電源として作動する第1インバータ回路と、
該第1インバータ回路の出力信号の信号レベルを反転させて出力する、第1正側電源電圧を電源として作動する第2インバータ回路と、
前記第1正側電源電圧と前記出力端との間に直列に接続された、制御電極に前記第2インバータ回路の出力信号が入力された第1PMOSトランジスタ及び制御電極に前記第1インバータ回路の出力信号が入力された第2PMOSトランジスタと、
前記出力端と負側電源電圧との間に接続され、制御電極に前記第1インバータ回路の出力信号が入力されたNMOSトランジスタと、
前記第2正側電源電圧と前記出力端との間に接続され、制御電極に前記第1インバータ回路の出力信号が入力された第3PMOSトランジスタと、
を備えることを特徴とするレベルシフト回路。 - 所定の負側電源電圧から所定の第1正側電源電圧の振幅を有する2値の入力信号に対して、信号レベルを反転させると共に該反転させた信号のハイレベルのみの電圧を該第1正側電源電圧よりも小さい所定の第2正側電源電圧にレベルシフトさせて出力端から出力するレベルシフト回路において、
前記入力信号の信号レベルを反転させて出力する、第1正側電源電圧を電源として作動する第2インバータ回路と、
前記第1正側電源電圧と前記出力端との間に直列に接続された、制御電極に前記第2インバータ回路の出力信号が入力された第1PMOSトランジスタ及び制御電極に前記入力信号が入力された第2PMOSトランジスタと、
前記出力端と負側電源電圧との間に接続され、制御電極に前記入力信号が入力されたNMOSトランジスタと、
前記第2正側電源電圧と前記出力端との間に接続され、制御電極に前記入力信号が入力された第3PMOSトランジスタと、
を備えることを特徴とするレベルシフト回路。 - 前記第2インバータ回路、第1PMOSトランジスタ、第2PMOSトランジスタ、第3PMOSトランジスタ及びNMOSトランジスタは、前記第1正側電源電圧以上の耐圧を有する素子で構成されることを特徴とする請求項1又は2記載のレベルシフト回路。
- 前記第1PMOSトランジスタ及び第2PMOSトランジスタの各サブストレートゲートは、前記第1正側電源電圧にそれぞれ接続され、前記第3PMOSトランジスタのサブストレートゲートは、前記第2正側電源電圧に接続され、前記NMOSトランジスタのサブストレートゲートは、前記負側電源電圧に接続されることを特徴とする請求項1、2又は3記載のレベルシフト回路。
- 前記第1PMOSトランジスタ、第2PMOSトランジスタ及び第3PMOSトランジスタの各サブストレートゲートは、前記第1正側電源電圧にそれぞれ接続され、前記NMOSトランジスタのサブストレートゲートは、前記負側電源電圧に接続されることを特徴とする請求項3記載のレベルシフト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004318048A JP4456464B2 (ja) | 2004-11-01 | 2004-11-01 | レベルシフト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004318048A JP4456464B2 (ja) | 2004-11-01 | 2004-11-01 | レベルシフト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006129361A JP2006129361A (ja) | 2006-05-18 |
JP4456464B2 true JP4456464B2 (ja) | 2010-04-28 |
Family
ID=36723520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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JP (1) | JP4456464B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP5262531B2 (ja) * | 2008-09-30 | 2013-08-14 | ヤマハ株式会社 | レベルシフト回路 |
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---|---|
JP2006129361A (ja) | 2006-05-18 |
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