JP2005062725A - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP2005062725A JP2005062725A JP2003296004A JP2003296004A JP2005062725A JP 2005062725 A JP2005062725 A JP 2005062725A JP 2003296004 A JP2003296004 A JP 2003296004A JP 2003296004 A JP2003296004 A JP 2003296004A JP 2005062725 A JP2005062725 A JP 2005062725A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- lines
- signal lines
- display device
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
【課題】輝線状表示不良を高い信頼性で防止する。
【解決手段】表示装置は複数のゲート線Yと、これらゲート線Yに交差する複数の信号線Xと、複数のゲート線Yおよび複数の信号線Xとの交差位置近傍に配置される複数の表示画素PXと、複数のゲート線Yを選択的に駆動するゲート線駆動回路15と、外部からの映像信号を複数の信号線Xにそれぞれ出力する複数のスイッチ部S1,S2,…と、各々対応ゲート線Yを介して駆動され対応信号線X上の映像信号を対応表示画素PXに供給する複数の薄膜トランジスタ13と、複数のスイッチング素子部S1,S2,…に複数の信号線Xを介して印加される不所望な逆バイアス高電圧を除去する保護回路36とを備える。
【選択図】図3
【解決手段】表示装置は複数のゲート線Yと、これらゲート線Yに交差する複数の信号線Xと、複数のゲート線Yおよび複数の信号線Xとの交差位置近傍に配置される複数の表示画素PXと、複数のゲート線Yを選択的に駆動するゲート線駆動回路15と、外部からの映像信号を複数の信号線Xにそれぞれ出力する複数のスイッチ部S1,S2,…と、各々対応ゲート線Yを介して駆動され対応信号線X上の映像信号を対応表示画素PXに供給する複数の薄膜トランジスタ13と、複数のスイッチング素子部S1,S2,…に複数の信号線Xを介して印加される不所望な逆バイアス高電圧を除去する保護回路36とを備える。
【選択図】図3
Description
本発明は、一般に複数の表示画素が単一のスイッチング素子に共通に接続される表示装置に関し、特にこれら表示画素がスイッチング素子の出力電圧に比べて高電圧に設定される配線に隣接する表示装置に関する。
近年では、コンピュータのオペレーションシステムの改善、もしくはアプリケーションの改善に伴って、マルチメディアやインターネットで扱う動画等の大量の情報を表示できることが液晶表示装置に要求されている。さらに、用途によっては、オフィス、自宅、その他の場所に容易に移動できるような可搬性も要求されている。このため、液晶表示装置の薄型化、軽量化、大画面化、高精細化が精力的に図られている。
液晶表示装置は、一般に液晶層がアレイ基板および対向基板間に液晶層を挟持した構造を有する。例えばアクティブマトリクス型液晶表示装置では、アレイ基板がマトリクス状に配置される複数の画素電極、これら画素電極の行に沿って配置される複数のゲート線、これら画素電極の列に沿って配置される複数の信号線、およびこれら走査線および信号線の交差位置近傍に配置される複数の画素スイッチング素子を含む。また、対向基板は複数の画素電極に対向する単一の対向電極を含む。液晶層は複数の画素電極および対向電極と協力して、これら電極間の電位差に対応する画像を表示する複数の表示画素を構成する。各画素スイッチング素子は例えばアモルファスシリコンまたはポリシリコン薄膜を用いた薄膜トランジスタ(TFT)により構成され、各々ゲート線からの制御により信号線からの映像信号を取り込んで画素電極に印加する。
最近では、画素スイッチング素子がポリシリコン薄膜トランジスタである場合に、この画素スイッチング素子と同一プロセスで形成されるポリシリコン薄膜トランジスタを用いてゲート線駆動回路および信号線駆動回路の一部あるいは全部をアレイ基板と一体化することが試みられている(例えば、特許文献1参照)。このような構成は、アレイ基板に接続される外部ユニットとしてゲート線駆動回路および信号線駆動回路を設ける場合よりも総部品点数やアレイ基板および外部ユニット間の接続配線数等を低減できる。
ところで、これら駆動回路はアレイ基板において画像表示領域の周囲に設けられる僅かなスペースに配置されなくてはならない。また、ポリシリコン薄膜トランジスタの性能はアモルファスシリコン薄膜トランジスタより優れているが、単結晶トランジスタに比べるとはるかに劣っている。通常、薄膜トランジスタが信号線駆動回路に組み込まれる場合、この薄膜トランジスタは画素スイッチング素子の薄膜トランジスタと同等の2V〜5Vの耐圧でよいが、映像信号の1水平走査期間に含まれる有効映像期間を全信号線数で割った極めて短い時間内に信号線電位の設定を完了するように極めて高速でスイッチング動作する必要がある。これに対して、薄膜トランジスタがゲート線駆動回路に組み込まれる場合、この薄膜トランジスタは信号線駆動回路に組み込まれる薄膜トランジスタの4〜5倍である15〜20Vの耐圧を必要とするが、1水平走査期間に一回程度の割合でスイッチング動作すればよい。従って、ゲート線駆動回路全体をアレイ基板と一体化することは比較的容易であるが、信号線駆動回路についてはゲート線駆動回路のように容易ではない。このため、信号線駆動回路については、複数の信号線にそれぞれスイッチング素子として接続される薄膜トランジスタ群からなるようなアクティブスイッチングドライバをアレイ基板上に配置し、例えばデジタル・アナログ変換回路(DAC)のような信号線駆動回路の残り駆動部をアレイ基板に接続される外部ユニットに配置することが実用的である。
特開2001−134238号公報
ところで、アクティブスイッチングドライバをアレイ基板上に配置した液晶表示装置では、線状の表示不良が配線の断線や短絡のような外観上の異常なしに発生している。我々が故障した液晶表示装置を調査したところ、上述のよう表示不良が全体の約1%程度の割合で発生することが確認された。例えば輝線状の表示不良は一般に信号線の断線によって発生するが、信号線用スイッチング素子の動作停止に起因するものもある。高温下での動作信頼性試験を行ったところ、発生頻度としては少ないものの、初期段階で画素の表示不良(点欠陥)であったものが、試験開始から90時間ほど経過した後に信号線用スイッチング素子が正常に動作しなくなって、輝線状表示不良になることが判明した。このような輝線状表示不良は画面品位を著しく損ねる結果となる。
本発明の目的は輝線状表示不良を高い信頼性で防止できる表示装置を提供することにある。
本発明によれば、複数のゲート線と、これらゲート線に交差する複数の信号線と、複数のゲート線および複数の信号線との交差位置近傍に配置される複数の表示画素と、複数のゲート線を選択的に駆動するゲート線駆動回路と、外部からの映像信号を複数の信号線にそれぞれ出力する複数のスイッチング素子部と、各々対応ゲート線を介して駆動され対応信号線上の映像信号を対応表示画素に供給する複数の薄膜トランジスタと、複数のスイッチング素子部に複数の信号線を介して印加される不所望な逆バイアス高電圧を除去する保護回路とを備える表示装置が提供される。
この表示装置では、保護回路が複数の信号線を介して複数のスイッチング素子部に印加される不所望な逆バイアス高電圧を除去する。例えばゲート線やその他の隣接配線からの高電圧が表示画素に付着した異物や画素内の配線欠陥によって信号線を介してスイッチング素子部を逆バイアスしても、逆バイアス高電圧は保護回路によって除去されるため、スイッチング素子部の特性が逆バイアス高電圧の継続的な印加によって劣化することがない。従って、このスイッチング素子部の動作停止による輝線状表示不良を高い信頼性で防止することができる。
本発明によれば、輝線状表示不良を高い信頼性で防止できる表示装置を提供することができる。
以下、本発明の一実施形態に係る液晶表示装置について図面を参照して説明する。この液晶表示装置は例えば対角15インチのサイズに設定される光透過型有効表示領域を有し、ポリシリコン薄膜トランジスタを用いて構成される。
図1はこの液晶表示装置の平面構造を概略的に示し、図2は図1に示す液晶表示装置の内部構造を部分的に示し、図3は図1および図2に示すアレイ基板上の回路構成を示す。
図1に示すように、液晶表示装置はアレイ基板ARと、このアレイ基板ARに対して所定の間隔をおいて対向するように配置された対向基板CTと、これらアレイ基板ARと対向基板CTとの間にそれぞれ配向膜を介して挟持される液晶層LQとを備える。アレイ基板ARと対向基板CTとは、これらの外周端部に配置されるシール材によって貼り合わせている。
アレイ基板ARは、マトリクス状に配置されるm×n個の画素電極11と、これら画素電極11の行に沿って配置されたm本のゲート線Y(Y1,Y2,Y3,…Ym)と、これら画素電極11の列に沿って配置されたn本の信号線X(X1,X2,X3,…Xn)と、これらゲート線Yと信号線Xとの交差位置近傍に配置されたm×n個の画素スイッチング素子13とを備える。対向基板CTは各々対応列の画素電極11に対して形成される赤色(R),緑色(G),および青色(B)のカラーフィルタCFおよびこれらカラーフィルタCF上に形成されm×n個の画素電極11に対向する対向電極10を含む。アレイ基板ARにおいて、各画素電極11はこれらゲート線Yおよび信号線Xによって囲まれた領域で対向基板CT側の対向電極10、カラーフィルタCF、および液晶層LQと協力して表示画素PXを構成する。
各画素スイッチング素子13はポリシリコン半導体薄膜を用いたポリシリコン薄膜トランジスタからなる。この薄膜トランジスタのゲート電極は対応ゲート線Yに接続され、ソース電極は対応信号線Xに接続され、ドレイン電極は対応画素電極11に接続される。この画素電極11は液晶層LQを介して対向電極CTと液晶容量を構成する。
この液晶表示装置は、m本、例えば768本のゲート線Yを駆動するゲート線駆動回路15、n本、例えば1024×3本の信号線Xを駆動する信号線駆動回路16、並びにゲート線駆動回路15および信号線駆動回路16を制御するプリント回路基板PCBを備える。ゲート線駆動回路15は画素スイッチング素子13と同一プロセスでアレイ基板AR上に一体的に形成されるポリシリコン薄膜トランジスタを組み合わせて構成される。信号線駆動回路16は画素スイッチング素子13と同一プロセスでアレイ基板AR上に形成されるポリシリコン薄膜トランジスタを組み合わせて構成される選択回路17と、各々ドライバIC18をフレキシブル配線基板上に実装し外部ユニットとしてアレイ基板11に接続されるテープキャリアパッケージTCP1〜TPC6とによって構成される。
選択回路17はn本の信号線Xを半数ずつ含むように区分して得られる第1および第2信号線ブロックを各水平走査期間に含まれる有効映像期間において順次選択し、テープキャリアパッケージTCP1〜TCP6から得られる1信号線ブロック分の映像信号を選択信号線ブロックに対応する半数の信号線Xに順次出力するアクティブスイッチングドライバである。
テープキャリアパッケージTCP1〜TCP6はアレイ基板ARの一辺に沿って並んで固定され、さらにプリント回路基板PCBに接続される。
このプリント回路基板PCBは、外部からのデジタル映像信号、垂直同期信号、および水平同期信号を受け取り、垂直同期信号、および水平同期信号に基づいて様々な制御信号を発生して映像信号DATAと共に出力する制御IC20および階調基準電圧VREF等を出力する電源回路21などが実装されている。様々な制御信号は水平スタート信号STH、水平クロック信号CKH、垂直スタート信号STV、垂直クロック信号CKV、ロード信号LOAD、ブロック選択信号SEL1,ブロック選択信号SEL2等を含む。水平スタート信号STHは1水平走査期間(1H)において第1および第2信号線ブロックの各々について発生されるパルスであり、水平クロック信号CKHは各水平走査期間において各信号線ブロックの信号線数分発生されるパルスであり、垂直スタート信号STVは1垂直走査期間毎に発生されるパルスであり、垂直クロック信号CHVは各垂直走査期間において走査線数分発生されるパルスであり、ロード信号LOADは1水平走査期間のうちの有効映像期間の前半および後半開始タイミングで低レベルに設定され、この有効映像期間の前半および後半終了タイミングで高レベルに設定される信号である。
ブロック選択信号SEL1は第1水平走査期間のうちの有効映像期間の前半および後半でそれぞれ低レベルおよび高レベルに設定され、この第1水平走査期間に続く第2水平走査期間のうちの有効映像期間の前半および後半でそれぞれ高レベルおよび低レベルに設定される信号である。ブロック選択信号SEL2は第1水平走査期間のうちの有効映像期間の前半および後半でそれぞれ高レベルおよび低レベルに設定され、この第1水平走査期間に続く第2水平走査期間のうちの有効映像期間の前半および後半でそれぞれ低レベルおよび高レベルに設定される信号である。このレベル関係は、2水平走査期間単位に繰り返される。
テープキャリアパッケージTCP1〜TCP6の各々は、図3に示すように、プリント回路基板PCBに形成された接続配線上の接続端子に接続される回路基板側パッドPD1と、アレイ基板ARに形成された接続配線上の接続端子に接続されるアレイ基板側パッドPD2と、これらのパッド間を接続する各種配線とを備えている。これらの回路基板側パッドPD1およびアレイ基板側パッドPD2は、異方性導電フィルム(ACF)を介してそれぞれプリント回路基板PCBおよびアレイ基板ARに電気的に接続されている。
垂直スタート信号STVおよび垂直クロック信号CKVのような制御信号はプリント回路基板PCBからゲート線駆動回路15に供給され、水平スタート信号STH,水平クロック信号CKH,ブロック選択信号SEL1,ブロック選択信号SEL2、ロード信号LOADのような制御信号,デジタル映像信号DATA,および階調基準電圧はVREFプリント回路基板PCBから信号線駆動回路16に供給される。ゲート線駆動回路15は垂直スタート信号STVを垂直クロック信号CKVに同期してシフトすることによりm本のゲート線Yを水平走査期間のうちの有効映像期間のあいだに順次選択するゲート駆動電圧を選択ゲート線Yに供給する。信号線駆動回路16は水平スタート信号STHを水平クロック信号CKHに同期してシフトすることにより各信号線ブロックの信号線Xを順次選択し、これら信号線Xに対して供給される映像信号DATAに基づいて対応信号線ブロックの信号線Xを駆動する。
信号線駆動回路16の各ドライバIC18は、図3に示すようにシフトレジスタ30,データレジスタ31,D/Aコンバータ32,および出力バッファ回路33を含む。シフトレジスタ30は水平スタート信号STHを水平クロック信号CKHに同期してシフトする。データレジスタ31は、ロード信号LOADの立ち下がり後にシフトレジスタ521の制御によりデジタル映像信号DATAを順次取り込み保持する。D/Aコンバータ32は階調基準電圧VREFを分圧することにより所定数の階調電圧を発生し、これら階調電圧をデータレジスタ31に保持された映像信号DATAに対応して選択的に出力することによりD/A変換を行う。出力バッファ回路33はロード信号LOADの立ち上がりに伴って高インピーダンス状態に設定され、ロード信号LOADの立ち下がりに伴ってD/Aコンバータ32からのアナログ映像信号をアレイ基板AR上の選択回路17に水平走査期間のうちの有効映像期間のあいだ出力し、ブランキング期間のあいだは再び出力バッファスイッチにより選択回路17と電気的に切り離されハイインピーダンスに設定される。
選択回路17は、テープキャリアパッケージTCP1〜TCP6側に並ぶ6個の駆動IC18の出力端子OUT1,OUT2…からの映像信号をそれぞれ2本の隣接信号線X1およびX2,X3およびX4,X5およびX6…に水平走査期間のうちの有効映像期間の前後半でそれぞれ分配するn/2個のスイッチ部S1,S2,S3,…を備える。これらスイッチ部S1,S2,S3,…の各々は、ブロック選択信号SEL1,SEL2の制御により出力端子OUT1,OUT2…の対応する1個を対応隣接信号線X1およびX2,X3およびX4,X5およびX6…の一方に接続するスイッチング素子ASW1および対応隣接信号線X1およびX2,X3およびX4,X5およびX6…の他方に接続するスイッチング素子ASW2を含む。
選択回路17は、テープキャリアパッケージTCP1〜TCP6側に並ぶ6個の駆動IC18の出力端子OUT1,OUT2…からの映像信号をそれぞれ2本の隣接信号線X1およびX2,X3およびX4,X5およびX6…に水平走査期間のうちの有効映像期間の前後半でそれぞれ分配するn/2個のスイッチ部S1,S2,S3,…を備える。これらスイッチ部S1,S2,S3,…の各々は、ブロック選択信号SEL1,SEL2の制御により出力端子OUT1,OUT2…の対応する1個を対応隣接信号線X1およびX2,X3およびX4,X5およびX6…の一方に接続するスイッチング素子ASW1および対応隣接信号線X1およびX2,X3およびX4,X5およびX6…の他方に接続するスイッチング素子ASW2を含む。
これらスイッチング素子ASW1,ASW2は例えばPチャネルポリシリコン薄膜トランジスタにより構成される。ここでは、n/2本の信号線X1,X3,X5,X7…が第1信号線ブロックとしてスイッチ部S1,S2,S3,…の第1スイッチング素子ASW1に割り当てられ、n/2本の信号線X2,X4,X6,X8…が第2信号線ブロックとしてスイッチ部S1,S2,S3,…の第2スイッチング素子ASW2に割り当てられる。
例えばブロック選択信号SEL1が低レベルに設定され、スイッチ部S1,S2,S3,…の第1スイッチング素子ASW1を導通させると、出力端子OUT1,OUT2…から出力される映像信号が、水平走査期間のうちの有効映像期間の前半でそれぞれ第1信号線ブロックの信号線X1,X3,X5,X7…に供給される。また、ブロック選択信号SEL2がブロック選択信号SEL1に代わって低レベルに設定され、スイッチ部S1,S2,S3,…の第1スイッチング素子ASW2を導通させると、出力端子OUT1,OUT2…から出力される映像信号が、水平走査期間のうちの有効映像期間の前半でそれぞれ第2信号線ブロックの信号線X2,X4,X6,X8…に供給される。
アレイ基板ARはさらに各駆動IC18の全出力端子OUT1,OUT2,OUT3,…からの映像信号を受け取る全スイッチ部S1,S2,S3,…の入力端に接続される第1保護回路35、および全信号線X1,X2,X3,X4,…に接続される第2保護回路36を備える。
第1保護回路35は各々対応入力線を介してスイッチ部S1,S2,S3,…のスイッチング素子ASW1およびASW2に印加される逆バイアス高電圧を除去するn/2個の保護ダイオード部35Dを有する。各保護ダイオード部35Dは基準電位端子VSSと入力端との間において逆バイアス接続された2個のポリシリコン薄膜トランジスタ、および基準電位端子VSSよりも高い電位に設定される電源電位端子VDDと入力端との間において逆バイアス接続された2個のポリシリコン薄膜トランジスタからなる。ここで、奇数番目のスイッチ部S1,S3,…に対する保護ダイオード部35Dでは、4個のポリシリコン薄膜トランジスタがすべてNチャネル型で構成されている。また、偶数番目のスイッチ部S2,S4,…に対する保護ダイオード部35Dでは、4個のポリシリコン薄膜トランジスタがすべてPチャネル型で構成されている。
第2保護回路36は各々対応信号線Xを介してスイッチ部S1,S2,S3,…のスイッチング素子ASW1およびASW2に印加される逆バイアス高電圧を除去するn個の保護ダイオード部36Dを有する。各保護ダイオード部36Dは基準電位端子VSSと信号線Xとの間において逆バイアス接続された1個のポリシリコン薄膜トランジスタ、および基準電位端子VSSよりも高い電位に設定される電源電位端子VDDと信号線Xとの間において逆バイアス接続された1個のポリシリコン薄膜トランジスタからなる。ここで、奇数番目のスイッチ部S1,S3,…に対する一対の保護ダイオード部36Dの各々では、2個のポリシリコン薄膜トランジスタがNチャネル型で構成されている。また、偶数番目のスイッチ部S2,S4,…に対する一対の保護ダイオード部35Dの各々では、2個のポリシリコン薄膜トランジスタがPチャネル型で構成されている。
本実施形態に係る液晶表示装置では、信号線駆動回路16がn本の信号線Xをn/2本ずつ含むように区分して得られる第1および第2信号線ブロックを映像信号DATAの有効映像期間の前半および後半において順次選択する選択回路17およびこの選択回路17によって選択された信号線ブロックに含まれるn/2本の信号線Xを駆動する駆動部として6個の信号線駆動IC18を含む。従って、表示画面の高精細化において接続配線数を低減でき、これらの接続配線間に十分なピッチを確保することができる。また、この接続配線数の低減は表示画面の大型化に伴ってアレイ基板AR上で引き回される配線長に依存した映像信号の劣化も緩和できる。
また、例えば静電気等による不所望な著しい高電圧がアレイ基板ARの外部から選択回路17の入力端に印加された場合に、保護回路35が選択回路17を保護する。具体的には、この高電圧による電流が保護ダイオード部35Dを介して流れる。これにより、選択回路17のスイッチング素子ASW1およびASW2の破壊を防止することができる。
さらに、例えば表示画素PXに付着した異物や配線欠陥によって信号線Xとゲート線Yとが短絡し、ゲート線Yからの高電圧が信号線Xを介して選択回路17に印加されて選択回路17のスイッチング素子ASW1およびASW2を逆バイアスした場合に、保護回路36が選択回路17を保護する。具体的には、この高電圧による電流が保護ダイオード部36Dを介して基準電位端子VSS側に流れる。これにより、選択回路17のスイッチング素子ASW1およびASW2が逆バイアスされた状態に維持されることが無くなり、スイッチング素子ASW1またはASW2の特性劣化による動作不良を防止できる。従って動作不良のスイッチング素子ASW1またはASW2に信号線Xを介して接続された1列分の表示画素PXが全て点灯しない輝線状の表示不良によって画面品位が著しく損なわれることが無い。このような輝線状の表示不良が出荷前の初期段階で発生すれば、製品の歩留まりを低下させる致命的な問題となる。また、出荷後の利用段階で発生しても、製品の信頼性を低下させる致命的な問題となる。
ちなみに、製品によっては、蓄積容量線が画素電極11の電位変動を低減するために各行の表示画素PXに沿って形成されることがある。この場合、蓄積容量線と信号線とが表示画素PXに付着した異物や配線欠陥によって短絡し、この結果として蓄積容量線からの高電圧が信号線Xを介して選択回路17に印加されて選択回路17のスイッチング素子ASW1およびASW2を逆バイアスする可能性がある。しかし、上述の保護回路36が設けられていれば、この高電圧による電流が保護ダイオード部36Dを介して基準電位端子VDD側に流れる。従って、ゲート線Yと信号線Xとが短絡した場合と同様に選択回路17のスイッチング素子ASW1およびASW2が逆バイアスされた状態に維持されることが無くなり、スイッチング素子ASW1またはASW2の特性劣化による動作不良を防止できる。
また、上述の保護回路35および36は、画素スイッチング素子13と同様のプロセスで形成される薄膜トランジスタを用いて構成され、製造プロセスの増大を必要としないため、製造コストの上昇を防止することが可能である。
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
上述の実施形態では、n本の信号線が第1および第2信号線ブロックに区分されたが、アレイ基板ARと外部との接続配線数を低減するために信号線ブロック数をさらに増大してもよい。
AR…アレイ基板、CT…対向基板、LQ…液晶層、PX…表示画素、11…画素電極、13…画素スイッチング素子、15…ゲート線駆動回路、16…信号線駆動回路、17…選択回路、18…ドライバIC、35…第1保護回路、35D…保護ダイオード部、36…第2保護回路、36D…保護ダイオード部。
Claims (4)
- 複数のゲート線と、前記複数のゲート線に交差する複数の信号線と、前記複数のゲート線および前記複数の信号線との交差位置近傍に配置される複数の表示画素と、前記複数のゲート線を選択的に駆動するゲート線駆動回路と、外部からの映像信号を前記複数の信号線にそれぞれ出力する複数のスイッチング素子部と、各々対応ゲート線を介して駆動され対応信号線上の映像信号を対応表示画素に供給する複数の薄膜トランジスタと、前記複数のスイッチング素子部に前記複数の信号線を介して印加される不所望な逆バイアス高電圧を除去する保護回路とを備えることを特徴とする表示装置。
- 前記複数のスイッチング素子部に映像信号の入力端を介して印加される不所望な逆バイアス高電圧を除去する保護回路をさらに備えることを特徴とする請求項1に記載の表示装置。
- 各スイッチング素子部は、少なくとも2本の隣接信号線にそれぞれ接続され選択的に導通する複数の薄膜トランジスタからなることを特徴とする請求項1に記載の表示装置。
- 前記保護回路は基準電位端子と前記信号線との間において逆バイアス接続された少なくとも1個の薄膜トランジスタ、および前記基準電位端子よりも高い電位に設定される電源電位端子と前記信号線との間において逆バイアス接続された少なくとも1個の薄膜トランジスタからなる保護ダイオード部を含むことを特徴とする請求項1に記載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003296004A JP2005062725A (ja) | 2003-08-20 | 2003-08-20 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003296004A JP2005062725A (ja) | 2003-08-20 | 2003-08-20 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005062725A true JP2005062725A (ja) | 2005-03-10 |
JP2005062725A5 JP2005062725A5 (ja) | 2006-10-05 |
Family
ID=34372048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003296004A Pending JP2005062725A (ja) | 2003-08-20 | 2003-08-20 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005062725A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006284941A (ja) * | 2005-03-31 | 2006-10-19 | Toshiba Matsushita Display Technology Co Ltd | 表示装置及びアレイ基板 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1010493A (ja) * | 1996-06-24 | 1998-01-16 | Hitachi Ltd | 液晶表示装置および液晶表示基板 |
JPH11295684A (ja) * | 1998-04-13 | 1999-10-29 | Seiko Instruments Inc | Lcdコントローラーicの保護回路 |
WO2000044049A1 (fr) * | 1999-01-19 | 2000-07-27 | Seiko Epson Corporation | Circuit de protection contre l'electricite statique, et circuit integre |
JP2001134238A (ja) * | 1999-11-05 | 2001-05-18 | Toshiba Corp | 表示装置 |
JP2002268614A (ja) * | 2000-12-06 | 2002-09-20 | Samsung Electronics Co Ltd | 液晶表示装置ドライバ回路 |
JP2003308050A (ja) * | 2002-04-16 | 2003-10-31 | Seiko Epson Corp | 駆動回路および電気光学パネル |
JP2004078187A (ja) * | 2002-08-13 | 2004-03-11 | Lg Philips Lcd Co Ltd | 静電気防止のための液晶パネル |
-
2003
- 2003-08-20 JP JP2003296004A patent/JP2005062725A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1010493A (ja) * | 1996-06-24 | 1998-01-16 | Hitachi Ltd | 液晶表示装置および液晶表示基板 |
JPH11295684A (ja) * | 1998-04-13 | 1999-10-29 | Seiko Instruments Inc | Lcdコントローラーicの保護回路 |
WO2000044049A1 (fr) * | 1999-01-19 | 2000-07-27 | Seiko Epson Corporation | Circuit de protection contre l'electricite statique, et circuit integre |
JP2001134238A (ja) * | 1999-11-05 | 2001-05-18 | Toshiba Corp | 表示装置 |
JP2002268614A (ja) * | 2000-12-06 | 2002-09-20 | Samsung Electronics Co Ltd | 液晶表示装置ドライバ回路 |
JP2003308050A (ja) * | 2002-04-16 | 2003-10-31 | Seiko Epson Corp | 駆動回路および電気光学パネル |
JP2004078187A (ja) * | 2002-08-13 | 2004-03-11 | Lg Philips Lcd Co Ltd | 静電気防止のための液晶パネル |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006284941A (ja) * | 2005-03-31 | 2006-10-19 | Toshiba Matsushita Display Technology Co Ltd | 表示装置及びアレイ基板 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5778485B2 (ja) | パネル表示装置のデータドライバ | |
US9570011B2 (en) | Source driver IC chip | |
US7663395B2 (en) | Display device, display panel therefor, and inspection method thereof | |
JP4573703B2 (ja) | フラットパネルディスプレイ装置、その駆動方法およびフラットパネルディスプレイ装置制御用デマルチプレクサ | |
KR101303736B1 (ko) | 액정표시장치용 게이트드라이버 | |
KR100360157B1 (ko) | 어레이기판 및 어레이기판의 검사방법 | |
US20080284758A1 (en) | Liquid crystal display and method of driving the same | |
JP4764166B2 (ja) | 表示装置用アレイ基板及び表示装置 | |
US11308831B2 (en) | LED display panel and repairing method | |
JP2008122965A (ja) | 液晶表示装置及びその製造方法 | |
KR101133768B1 (ko) | 표시 장치 | |
JP2001109435A (ja) | 表示装置 | |
EP1421433A1 (en) | Liquid crystal display with redundant column drive circuitry | |
KR100688367B1 (ko) | 표시 장치용 어레이 기판 및 표시 장치 | |
US20210375226A1 (en) | Display device | |
JP4664466B2 (ja) | 表示装置 | |
JP2005062725A (ja) | 表示装置 | |
JP4649333B2 (ja) | 平面表示装置用アレイ基板 | |
JPH04251892A (ja) | 液晶表示装置 | |
JP2001312255A (ja) | 表示装置 | |
JP2001195033A (ja) | 表示装置の検査方法 | |
JP4551519B2 (ja) | 表示装置 | |
US20180033390A1 (en) | Electrooptical device, electronic apparatus, and method for driving electrooptical device | |
JP2001134238A (ja) | 表示装置 | |
US8411001B2 (en) | Display device with floating bar |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Effective date: 20060816 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060816 |
|
A131 | Notification of reasons for refusal |
Effective date: 20091201 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100330 |