JP2005039687A - 波形等化装置 - Google Patents

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Abstract

【課題】 波形等化装置の低消費電力化を図る。
【解決手段】 波形等化装置として、入力信号を所定量遅延させて得られる複数のタップ値とこれらタップ値に対応する複数のタップ係数との畳み込み演算を行って、出力信号を生成するデジタルフィルタ部（１０）と、デジタルフィルタ部（１０）からの出力信号の誤差を検出する誤差検出部（２０）と、誤差検出部（２０）によって検出された誤差に基づいて前記複数のタップ係数を更新するタップ係数更新部（３０）と、デジタルフィルタ部（１０）における各タップに対応する演算精度制御値を算出する演算精度制御部（４０）とを備えたものとする。そして、デジタルフィルタ部（１０）は、演算精度制御部（４０）によって算出された演算精度制御値に応じて、畳み込み演算の精度を変更する。
【選択図】 図１

Description

本発明は、適応的にデジタル変調信号の波形等化を行う波形等化装置に関するものである。
近年のデジタル通信技術と半導体技術の進展に伴い、テレビ放送のデジタル化が推し進められている。その中で、デジタル放送に用いられる伝送路は多岐にわたり、それに伴い伝送路も均一で高品質な状態ではなくなってきている。そこで、伝送路における伝送劣化を最小限に抑えるために、適応制御された波形等化装置を用いて伝送路特性を補償することが行われている。
一般に、波形等化装置は比較的高精度の乗算を行う乗算器を多数備えている。このため、回路規模および消費電力の増大が問題となる。この問題を解決するために、従来、波形等化装置から出力される信号の予測誤差のビット長を低減し、タップ係数を算出する乗算器にこのビット長を低減した予測誤差を与えている。これにより、回路規模および消費電力を低減している（たとえば、特許文献１参照）。
特開平９―９７４７７号公報（第４頁、第１図）
上記の従来の波形等化装置では、すべてのタップ係数演算用の乗算器が常に動作するため、消費電力は依然として大きい。また、演算精度が固定されているため、その固定演算精度に見合う、すなわち、比較的大規模な演算器を持つ必要がある。このため、波形等化装置全体としての回路規模は依然として大きい。
上記問題に鑑み、本発明は、波形等化装置の消費電力の低減、さらに、回路面積の低減を課題とする。
上記課題を解決するために本発明が講じた手段は、波形等化装置として、入力信号を所定量遅延させて得られる複数のタップ値とこれらタップ値に対応する複数のタップ係数との畳み込み演算を行って、出力信号を生成するデジタルフィルタ部と、前記デジタルフィルタ部からの出力信号の誤差を検出する誤差検出部と、前記誤差検出部によって検出された誤差に基づいて前記複数のタップ係数を更新するタップ係数更新部と、前記デジタルフィルタ部における各タップに対応する演算精度制御値を算出する演算精度制御部とを備えたものとする。そして、前記デジタルフィルタ部は、前記演算精度制御部によって算出された演算精度制御値に応じて、前記畳み込み演算の精度を変更するものとする。
本発明によると、デジタルフィルタ部によって適応的に入力信号の波形等化が行われる際に、演算精度制御部によって算出された演算精度制御値に応じて、畳み込み演算の精度が変更される。これにより、たとえば、出力信号が希望信号にほぼ収束したときには、デジタルフィルタ部における畳み込み演算の精度を落として、消費電力を低減することができる。
具体的には、前記演算精度制御部は、前記各タップ係数とこれに対応する所定の閾値との大小比較を行い、この比較結果を前記各演算精度制御値として出力する大小比較部を有する。
また、具体的には、前記デジタルフィルタ部は、前記各タップ値とそれに対応する前記タップ係数との乗算を行い、かつ、前記演算精度制御値に応じて有効ビット長を変化させる乗算部を有する。
より具体的には、前記乗算部は、少なくとも前記タップ係数の上位および下位ビットのいずれか一方を取得する情報取得部を有し、前記演算精度制御値が前記デジタルフィルタ部における畳み込み演算の精度を下げる指示をするものであるとき、前記情報取得部によって取得した前記タップ係数の上位および下位ビットのいずれか一方をマスクするものである。
一方、好ましくは、本発明に係る波形等化装置は、さらに、前記デジタルフィルタ部からの出力信号の品質を評価する信号品質評価部を備えたものとする。そして、前記演算精度制御部は、前記信号品質評価部によって生成された品質評価値から前記演算精度制御値を算出するものであり、かつ、前記品質評価値によって前記出力信号の品質が相対的に低いことが示されるとき、前記デジタルフィルタ部における畳み込み演算の精度が上がるように前記演算精度制御値を算出する一方、前記品質評価値によって前記品質が相対的に高いことが示されるとき、前記精度が下がるように前記演算精度制御値を算出するものである。
これによると、出力信号の品質をフィードバックしながら波形等化を行うことができるため、特性劣化を最小限に抑えつつ消費電力を低減することができる。
具体的には、前記演算精度制御部は、前記出力信号の過去の品質評価値を保持する評価値保持部と、前記出力信号の新たな品質評価値と前記評価値保持部に保持された品質評価値との比較を行う比較部と、前記デジタルフィルタ部における各タップに対応して設けられ、前記各演算精度制御値を算出する複数のタップ別演算精度制御部と、前記複数のタップ別演算精度制御部を時分割制御する制御部とを有する。そして、前記各タップ別演算精度制御部は、前記比較部による比較結果から、前記出力信号の新たな品質が過去の品質よりも高いことが示されるとき、前記デジタルフィルタ部における畳み込み演算の精度が下がるように前記演算精度制御値を算出する一方、前記出力信号の新たな品質が過去の品質よりも低いことが示されるとき、前記精度が上がるように前記演算精度制御値を算出する。
また、本発明に係る波形等化装置において、好ましくは、前記デジタルフィルタ部は、前記演算精度制御値に応じて、当該波形等化装置が有する演算リソースを前記各タップに配分するものとする。
これによると、高精度の演算を行う必要がなくなったタップには比較的少なめの演算リソースを割り当て、高精度の演算が要求されるタップには比較的多くの演算リソースを割り当てることができる。すなわち、限られた演算リソースを最適に配分することができるため、波形等化装置が備えるべき演算リソース量を削減することができ、結果として、回路規模を低減することができる。
本発明によると、デジタルフィルタリング処理をした結果への寄与が大きいタップのタップ係数演算には高い演算精度を割り当て、寄与が小さいタップのタップ係数演算には低い演算精度を割り当てることにより、波形等化装置の低消費電力化が実現される。また、回路面積を低減するために演算器の個数を削減しても、特性劣化が最小限になるように適応制御される。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る波形等化装置の構成を示す。本実施形態に係る波形等化装置は、デジタルフィルタ部１０と、誤差検出部２０と、タップ係数更新部３０と、演算精度制御部４０とを備えている。
デジタルフィルタ部１０は、タップ係数更新部３０から出力される複数のタップ係数ｃおよび演算精度制御部４０から出力される複数の演算精度制御値ａを用いて、入力信号q(n)についてデジタルフィルタリング処理を施し、出力信号v(n)を生成する。デジタルフィルタ部１０については後ほど詳細に説明する。
誤差検出部２０は、出力信号v(n)を入力し、誤差信号errを出力する。具体的には、スライサ部２１において、出力信号v(n)に存在する希望信号の推定値を硬判定によって算出し、推定信号estを生成する。そして、減算器２２において、出力信号v(n)から推定信号estを減ずることによって誤差成分を算出し、誤差信号errとして出力する。
タップ係数更新部３０は、入力信号q(n)および誤差信号errに基づいてタップ係数ｃを更新する。具体的には、遅延部３１において、入力信号q(n)を、デジタルフィルタ部１０における信号遅延分だけ補償する。そして、ＬＭＳ係数更新部３２において、一般的なＬＭＳ型の係数更新アルゴリズムを用いて、遅延部３１からの出力および誤差信号errからタップ係数ｃを適応的に算出する。
演算精度制御部４０は、タップ係数ｃを入力し、演算精度制御値ａを出力する。図２は、演算精度制御部４０の内部構成を示す。演算精度制御部４０は、各タップ係数ｃkに対応して各演算精度制御値ａkを生成する演算精度決定部４１を複数備えている。演算精度決定部４１は、大小比較部４１１において、与えられたタップ係数ｃkとこれに対応する所定の閾値との大小を比較し、タップ係数ｃkが閾値よりも大きいときは演算精度制御値ａkとして“１”を出力する一方、それ以外のときは“０”を出力する。
次に、デジタルフィルタ部１０について詳細に説明する。図３は、デジタルフィルタ部１０の内部構成を示す。デジタルフィルタ部１０は、入力信号q(n)を所定量遅延させてそれぞれタップ値q(n-1)、q(n-2)およびq(n-3)を生成する３個の遅延部１１と、タップ値q(n)〜q(n-3)とこれらに対応するタップ係数ｃ0〜ｃ3との乗算を行う４個の乗算部１２と、これら乗算部１２の出力を合計する加算部１３とから構成されるＦＩＲ型のデジタルフィルタ、および加算部１３と、出力信号v(n)を所定量遅延させてそれぞれタップ値v(n-1)およびv(n-2)を生成する２個の遅延部１１と、タップ値v(n-1)およびv(n-2)とこれらに対応するタップ係数ｃ4およびｃ5との乗算を行う２個の乗算部１２とから構成されるＩＩＲ型のデジタルフィルタが縦続接続された構成となっている。デジタルフィルタ部１０は、各タップ値とそれに対応するタップ係数との畳み込み演算を行って、出力信号v(n)を生成する。なお、このデジタルフィルタ部１０の構成は説明のための一例であり、遅延部１１および乗算部１２の個数は任意である。
乗算部１２は、演算精度制御値ａkに応じて有効ビット長を変更することができる。図４は、乗算部１２の内部構成図を示す。上位情報取得部１２１は、タップ係数ｃkの上位ビットを取得する。下位情報取得部１２２は、タップ係数ｃkの下位ビットを取得する。タップ係数ｃkの下位ビットは、乗算器１２３においてタップ値q(m)と乗算される。
一方、タップ係数ｃkの上位ビットについては、演算精度制御値ａkに応じて、乗算器１２４においてタップ値q(m)と乗算されるか否かが決まる。すなわち、演算精度制御値ａkが“１”のとき、信号選択部１２５においてタップ値q(m)が選択されるとともに、信号選択部１２６においてタップ係数ｃkの上位ビットが選択されることによって、乗算器１２４においてタップ値q(m)とタップ係数ｃkの上位ビットとの乗算が行われる。一方、演算精度制御値ａkが“０”のとき、信号選択部１２５および１２６において“０”が選択されるため、乗算器１２４においてタップ係数ｃkの上位ビットについて乗算は行われない。加算部１２７は、乗算器１２３および１２４のそれぞれの乗算結果を加算して、乗算部１２の出力を生成する。
乗算部１２は、演算精度制御値ａkが“１”のとき、最大精度、すなわち、従来の波形等化装置における乗算器と同等の精度で演算を行う。一方、演算精度制御値ａkが“０”のとき、タップ値q(m)およびタップ係数ｃkの上位ビットが、それぞれ信号選択部１２５および１２６によってマスクされるため、乗算部１２の一部である乗算器１２４の動作が停止する。結果として、乗算部１２は、従来の波形等化装置における乗算器よりも精度を落として演算を行う。
デジタルフィルタ部１０からの出力信号v(n)が希望信号にほぼ収束したとき、デジタルフィルタ部１０は、もはや高精度で波形等化処理を行う必要はなく、精度を落としても出力信号の品質に支障は生じない。そして、精度を落とす、すなわち、乗算部１２の一部の動作を停止させることによって、消費電力を低減することができる。
以上、本実施形態によると、演算精度が必要とされないタップ係数の演算において演算器の動作の一部を停止することができる。これにより、多数の演算器から構成されるために消費電力が大きくなる傾向にある波形等化装置の消費電力を低減することができる。
なお、乗算部１２は、演算精度を落とすために、タップ係数ｃkの上位ビットをマスクしているが、下位ビットをマスクするようにしてもよい。
また、乗算部１２は、演算精度の変更は２段階となっているが、３段階以上に変更可能としてもよい。このようにした場合であっても、上記と同様の効果を得ることができる。
また、乗算部１２は、与えられたタップ係数ｃkが所定の閾値以下の場合は、乗算結果として“０”を出力するようにしてもよい。
また、誤差検出部２０は、上記波形等化装置の後段に設けられる誤り訂正部から出力される信号を入力して、誤差成分を算出するようにしてもよい。
また、演算精度制御部４０を、外部からの信号に基づいて動作を停止し、または再開するように構成してもよい。
また、本実施形態では、乗算部１２の演算精度を適応制御することによって、デジタルフィルタ部１０の畳み込み演算の精度を変更しているが、本発明は、これに限定されるものではない。各タップ値や加算部１３の演算精度を適応制御するようにしても、デジタルフィルタ部１０の畳み込み演算の精度を変更することが可能である。
（第２の実施形態）
図５は、本発明の第２の実施形態に係る波形等化装置の構成を示す。本実施形態に係る波形等化装置は、第１の実施形態に係る波形等化装置とは異なる演算精度制御部４０´と、信号品質評価部５０とを備えている。その他の構成については、第１の実施形態と同様であるので説明を省略する。
信号品質評価部５０は、デジタルフィルタ部１０からの出力信号v(n)の品質を評価し、品質評価値evlを出力する。具体的には、信号品質評価部５０は、位相誤差、振幅誤差、Ｃ／Ｎ値、復調部出力ビットエラーレート、ビタビ復号器出力ビットエラーレートおよびリードソロモン復号器出力パケットエラーレートの中からいずれか一つ、あるいはこれらのうちの複数を重み付け加算したものを、品質評価値evlとして出力する。
演算精度制御部４０´は、信号品質評価部５０からの品質評価値evlに基づいて、演算精度制御値ａを生成する。図６は、演算精度制御部４０´の内部構成を示す。演算精度制御部４０´は、過去の品質評価値を記憶保持する評価値保持部４２と、新たに与えられた品質評価値と評価値保持部４２に保持された過去の品質評価値との比較を行う比較部４３と、各演算精度制御値ａkを算出する複数のタップ別演算精度制御部４４と、タップ別演算精度制御部４４を時分割制御する制御部４５とを備えている。
演算精度制御部４０´に新たな品質評価値evlが与えられると、比較部４３において、過去の品質評価値と当該新たな品質評価値とが比較される。評価値保持部４２は、当該新たな品質評価値evlを、過去の品質評価値として新たに記憶保持する。あるいは、過去の品質評価値の平均値を保持するようにしてもよい。比較部４３による比較の結果、新たな品質評価値evlが現状のままかあるいは良くなっていることが判明したとき、タップ別演算精度制御部４４に対して演算精度を低くする指示が出される。一方、品質評価値が悪くなっていることが判明したとき、演算精度を高くする指示が出される。
タップ別演算精度制御部４４は、制御部４５によって時分割制御される。制御部４３から受けた信号が“０”のとき、タップ別演算精度制御部４４における信号選択部４４１によって固定値“０”が選択される。このとき、タップ別演算精度制御部４４における演算精度制御値更新部４４２は、演算精度制御値ａkの更新を行わない。一方、制御部４３から受けた信号が“１”のとき、信号選択部４４１によって比較部４３からの出力が選択される。これにより、演算精度制御値更新部４４２は、演算精度制御値ａkの更新を行い、新たな演算精度制御値ａkを保持する。なお、タップ別演算精度制御部４４の時分割制御は、いずれか一つのタップ別演算精度制御部４４が動作するようにしてもよいし、複数のタップ別演算精度制御部４４が同時に動作するようにしてもよい。
このように、タップ別演算精度制御部４４を時分割制御することによって、すべてのタップ別演算精度制御部４４が同時に動作することがないため、消費電力を低減することができる。また、比較部４３は一つだけ備えればよいため、波形等化装置の回路規模を低減することができる。
以上、本実施形態によると、出力信号v(n)の品質をフィードバックしながら波形等化を行うことができ、特性劣化を最小限に抑えつつ、波形等化装置のさらなる消費電力の低減が可能となる。また、波形等化装置のさらなる回路規模の低減が可能となる。
なお、信号品質評価部５０は、出力信号v(n)に代えて、誤差検出部２０からの誤差信号errを入力するようにしてもよい。この場合、品質評価値evlの算出のために、入力した誤差信号errをそのまま用いてもよいし、平均化したものを用いるようにしてもよい。
（第３の実施形態）
第１および第２の実施形態では、デジタルフィルタ部１０における乗算部１２は、タップごとに一定数の乗算器を備えているものとしたが、タップごとに必要な乗算器を動的に配分するようにしてもよい。すなわち、波形等化装置が有する所定量の演算リソースを、演算精度制御部４０からの演算精度制御値ａに応じて、各タップに配分するようにしてもよい。
図７は、本発明の第３の実施形態に係るデジタルフィルタ部の構成を示す。本実施形態に係るデジタルフィルタ部１０´は、ｎビットのタップ値ｘ0、ｘ1およびｘ2とこれらに対応するｍビットのタップ係数ｃ0、ｃ1およびｃ2との乗算を行う３個の乗算器１４と、演算精度制御値ａに応じて、タップ値ｘ0〜ｘ2およびタップ係数ｃ0〜ｃ2の中からいずれか一つの組み合わせであるタップ値ｘおよびタップ係数ｃを選択する選択部１５と、演算リソースとしての乗算器１６および１７とを備えている。なお、デジタルフィルタ部１０´は、図１および図５におけるデジタルフィルタ部１０と代替可能である。
各乗算器１４は、各タップ係数ｃ0〜ｃ2の下位（ｍ−ｋ）ビットのみを用いて乗算を行い、それぞれ、（ｎ＋ｍ−ｋ）ビットの演算結果ｙ0、ｙ1およびｙ2を出力する。すなわち、乗算器１４は、それぞれ精度を落として演算を行う。
乗算器１６は、選択部１５によって選択されたタップ係数ｃの上位ｋビットとタップ値ｘとの乗算を行う。また、乗算器１７は、乗算器１６からの出力を、（ｍ−ｋ）ビットだけシフトして、乗算器１４からの出力ｙとの桁揃えを行う。そして、加算部１３によって、乗算器１４および１７からの出力が累積加算される。
上記の構成により、タップ値ｘ0〜ｘ2のうち選択部１５によって選択されたものについては高精度で演算を行い、その他のものについては低精度で演算を行うことができる。
以上、本実施形態によると、限られた演算リソースを、高精度の演算が必要とされるタップに優先的に割り当てることができる。これにより、デジタルフィルタ部１０´が備えるべき演算リソースを最適化することができ、波形等化装置の消費電力を低減しつつ、さらに回路規模を縮小することができる。
なお、演算リソースとして、さらに多くの個数の乗算器１６および１７を設けるようにしてもよい。また、デジタルフィルタ部１０´以外の機能ブロックが保有する演算リソースを配分するようにしてもよい。
また、上記説明では、乗算器１４の演算精度はすべて等しくしているが、演算精度に差を付けてもよい。この場合でも、上記と同様の効果を得ることができる。
本発明に係る波形等化装置は、低消費電力化が求められるデジタル放送受信機などに有用である。
本発明の第１の実施形態に係る波形等化装置の構成図である。 図１の波形等化装置における演算精度制御部の内部構成図である。 図１の波形等化装置におけるデジタルフィルタ部の内部構成図である。 図３のデジタルフィルタ部における乗算部の内部構成図である。 本発明の第２の実施形態に係る波形等化装置の構成図である。 図５の波形等化装置における演算精度制御部の内部構成図である。 本発明の第３の実施形態に係るデジタルフィルタ部の構成図である。
符号の説明
１０，１０´ デジタルフィルタ部
１２ 乗算部
１２１ 上位情報取得部（情報取得部）
１２２ 下位情報取得部（情報取得部）
１６、１７ 乗算器（演算リソース）
２０ 誤差検出部
３０ タップ係数更新部
４０ 演算精度制御部
４１１ 大小比較部
４２ 評価値保持部
４３ 比較部
４４ タップ別演算精度制御部
４５ 制御部
５０ 信号品質評価部
q(n) 入力信号
v(n) 出力信号
ｃ，ｃk タップ係数
ａ，ａk 演算精度制御値
evl 信号品質評価値

Claims (7)

  1. 入力信号を所定量遅延させて得られる複数のタップ値とこれらタップ値に対応する複数のタップ係数との畳み込み演算を行って、出力信号を生成するデジタルフィルタ部と、
    前記デジタルフィルタ部からの出力信号の誤差を検出する誤差検出部と、
    前記誤差検出部によって検出された誤差に基づいて前記複数のタップ係数を更新するタップ係数更新部と、
    前記デジタルフィルタ部における各タップに対応する演算精度制御値を算出する演算精度制御部とを備え、
    前記デジタルフィルタ部は、前記演算精度制御部によって算出された演算精度制御値に応じて、前記畳み込み演算の精度を変更する
    ことを特徴とする波形等化装置。
  2. 請求項１に記載の波形等化装置において、
    前記演算精度制御部は、前記各タップ係数とこれに対応する所定の閾値との大小比較を行い、この比較結果を前記各演算精度制御値として出力する大小比較部を有する
    ことを特徴とする波形等化装置。
  3. 請求項１に記載の波形等化装置において、
    前記デジタルフィルタ部は、前記各タップ値とそれに対応する前記タップ係数との乗算を行い、かつ、前記演算精度制御値に応じて有効ビット長を変化させる乗算部を有する
    ことを特徴とする波形等化装置。
  4. 請求項３に記載の波形等化装置において、
    前記乗算部は、少なくとも前記タップ係数の上位および下位ビットのいずれか一方を取得する情報取得部を有し、前記演算精度制御値が前記デジタルフィルタ部における畳み込み演算の精度を下げる指示をするものであるとき、前記情報取得部によって取得した前記タップ係数の上位および下位ビットのいずれか一方をマスクする
    ことを特徴とする波形等化装置。
  5. 請求項１に記載の波形等化装置において、
    前記デジタルフィルタ部からの出力信号の品質を評価する信号品質評価部を備え、
    前記演算精度制御部は、前記信号品質評価部によって生成された品質評価値から前記演算精度制御値を算出するものであり、かつ、前記品質評価値によって前記出力信号の品質が相対的に低いことが示されるとき、前記デジタルフィルタ部における畳み込み演算の精度が上がるように前記演算精度制御値を算出する一方、前記品質評価値によって前記品質が相対的に高いことが示されるとき、前記精度が下がるように前記演算精度制御値を算出する
    ことを特徴とする波形等化装置。
  6. 請求項５に記載の波形等化装置において、
    前記演算精度制御部は、
    前記出力信号の過去の品質評価値を保持する評価値保持部と、
    前記出力信号の新たな品質評価値と前記評価値保持部に保持された品質評価値との比較を行う比較部と、
    前記デジタルフィルタ部における各タップに対応して設けられ、前記各演算精度制御値を算出する複数のタップ別演算精度制御部と、
    前記複数のタップ別演算精度制御部を時分割制御する制御部とを有し、
    前記各タップ別演算精度制御部は、前記比較部による比較結果から、前記出力信号の新たな品質が過去の品質よりも高いことが示されるとき、前記デジタルフィルタ部における畳み込み演算の精度が下がるように前記演算精度制御値を算出する一方、前記出力信号の新たな品質が過去の品質よりも低いことが示されるとき、前記精度が上がるように前記演算精度制御値を算出する
    ことを特徴とする波形等化装置。
  7. 請求項１に記載の波形等化装置において、
    前記デジタルフィルタ部は、前記演算精度制御値に応じて、当該波形等化装置が有する演算リソースを前記各タップに配分する
    ことを特徴とする波形等化装置。
JP2003276503A 2003-07-18 2003-07-18 波形等化装置 Ceased JP2005039687A (ja)

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