JP5817516B2

JP5817516B2 - 受信回路

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Publication number: JP5817516B2
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Inventors: 田村　泰孝; 泰孝田村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-12-27
Filing date: 2011-12-27
Publication date: 2015-11-18
Anticipated expiration: 2031-12-27
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Description

本発明は、受信回路に関する。

コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上してきた。例えば、メモリ、プロセッサ、スイッチ用ＬＳＩ（大規模集積回路）の性能向上が挙げられる。システムの性能を向上するためには、部品の性能を上げることに加えてこれらの部品あるいは要素の間の信号伝送速度の向上（伝送容量の増加及び伝送遅延の減少）が必要となる。例えば、コンピュータ（サーバ）の性能向上はＳＲＡＭ（スタティックランダムアクセスメモリ）やＤＲＡＭ（ダイナミックランダムアクセスメモリ）等のメモリとプロセッサの間の信号伝送レート、及びサーバ間の信号伝送レートを向上する必要がある。また、サーバ以外でも通信基幹向け装置等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。

近年は、データレートを高くする要求に加えて、高いデータレートをできるだけ低い消費電力で行うことが求められている。データレート向上と低電力化の需要に応えるため、多くの集積回路において入出力回路（Ｉ／Ｏ）のデータレートを数Ｇビット／秒から数１０Ｇビット／秒に増加させることが必要となっている。高性能の機器においては、このように高いデータレートのＩ／Ｏポートを１個の集積回路に多数個集積化することも必要である。高速Ｉ／Ｏは増幅回路、等化器（イコライザ）、タイミング発生回路など多くのアナログ回路を必要とするが、設計容易性、多数のＩ／Ｏの集積化のためには、これらのアナログ回路をデジタル回路に置き換えることが望ましい。

また、データ列を表す入力アナログ信号をクロック信号に同期してアナログデジタル変換することにより、データ列のデータ間隔より短い間隔でサンプルしたデジタルコードの列を生成するアナログデジタル変換器と、デジタルコードが値を取り得る範囲の略中心にある所定のコード値の位置とデジタルコードの列を補間して得られる線分とが交差するクロス点の位置をデジタルコードの列から算出する位相検出器と、クロス点の位置に基づいてデータ列のデータ中心点の推定位置を求める位相推定器と、クロス点の位置とデータ中心点の推定位置とに基づいてデジタルコードの列からデータ判定値の列を抽出するデータ判定部とを含むデータ復元回路が知られている（例えば、特許文献１参照）。

特開２０１０−１３０３６６号公報

本発明の目的は、少ないハードウェア量で高精度のデータ復元をすることができる受信回路を提供することである。

受信回路は、２値レベルの入力データの１ユニットインターバルのセンタ位相を挟む２個の入力データを選択するデータ選択回路と、前記データ選択回路により選択された入力データを補正する補正回路と、前記補正回路により補正された入力データを基に、入力データのレベルが遷移する位相を前記１ユニットインターバルのバウンダリ位相として検出する位相検出回路と、前記位相検出回路により検出されたバウンダリ位相を基に前記１ユニットインターバルのセンタ位相を演算する演算器と、前記センタ位相及び前記バウンダリ位相を基に、前記選択及び補正された２個の入力データのうちのいずれかのデータのレベルを判定して出力するデータ判定回路とを有し、前記データ選択回路は、前記演算器により演算されたセンタ位相を基に前記選択を行い、前記補正回路は、前記データ判定回路により出力された過去のデータのレベルに応じた補正値を基に前記補正を行う。

少ないハードウェア量で高精度のデータ復元をすることができ、省面積化及び省電力化を実現することができる。

第１の実施形態による受信回路の構成例を示す図である。図２（Ａ）は２値レベルの入力データの遷移を示す図であり、図２（Ｂ）は図１の位相検出回路によるバウンダリ位相の検出方法を説明するための図である。図３（Ａ）及び（Ｂ）は図１のデータ判定回路のデータ判定方法を説明するための図である。図１の補正回路の補正方法を説明するための図である。図１の補正回路の補正方法を説明するための他の図である。図１の位相検出回路の他の位相検出方法を説明するための図である。図６の位相検出回路を実現するための構成例を示す図である。図１のループフィルタの構成例を示す図である。受信回路のシミュレーション結果を示す図である。受信回路の他のシミュレーション結果を示す図である。第２の実施形態による受信回路の構成例を示す図である。図１２（Ａ）は第２の実施形態の受信回路の一部の構成例を示す図であり、図１２（Ｂ）は図１１の等化器選択回路の構成例を示す図である。第３の実施形態による受信回路の構成例を示す図である。第４の実施形態による受信回路の構成例を示す図である。第５の実施形態による受信回路の構成例を示す図である。図１５の位相検出器の位相検出方法を説明するための図である。図１５の等化器により制御された入力データの遷移を示す図である。図１５の等化器の構成例を示す図である。図１５のＬＭＳ適応制御回路の構成例を示す図である。第５の実施形態による受信回路のシミュレーション結果を示す図である。

（第１の実施形態）
図１は、第１の実施形態による受信回路の構成例を示す図である。受信回路は、例えば、ＬＳＩチップ間の信号伝送あるいは筐体内の複数の回路ブロック間での信号伝送、筐体間での信号伝送に用いられ、高速伝送が可能である。受信回路は、伝送線路を介して、送信回路から２値レベルのデータを入力する。

受信回路は、クロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路を有し、入力データＤｉを基に出力データＤｏを復元する。判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer）１１１は、補正回路１０５、位相検出回路１０６、データ判定回路１０７及び補正値発生回路１０８を有する。

等化器１０１は、フィードフォワード等化器（ＦＦＥ：Feed Forward Equalizer）であり、伝送線路の伝送特性に応じて、２値レベルの入力データＤｉを等化処理することにより、伝送線路による入力データ波形の歪みを除去する。サンプリング回路１０２は、送信回路のクロック信号とは非同期のクロック信号に同期して、等化器１０１により出力されるデータをサンプリングする。

図２（Ａ）は、２値レベルの入力データＤｉの遷移を示す図である。１ユニットインターバル（１ＵＩ）は１ビットデータの持続時間であり、各ビットデータの１ユニットインターバルは略一定である。バウンダリ位相Ｐｂは、１ユニットインターバル（１ＵＩ）の境界の位相であり、入力データＤｉのレベルが遷移可能な位相である。センタ位相Ｐｃは、１ユニットインターバル（１ＵＩ）の中央の位相であり、バウンダリ位相Ｐｂに対して０．５ユニットインターバルの位相差を有する。入力データＤｉは、ＮＲＺ（non-return to zero）バイナリデータであり、伝送レートが例えば２．５Ｇビット／秒である。

図１のサンプリング回路１０２は、例えば、１ユニットインターバル当たり２個のサンプルデータをサンリング（２倍オーバーサンプリング）する。アナログデジタル変換器１０３は、サンプリング回路１０２によりサンプリングされたデータをアナログからデジタルに変換する。例えば、アナログデジタル変換器１０３は、４ビットのアナログデジタル変換器であり、５Ｇサンプル／秒のサンプルレートでデジタルに変換する。

データ選択回路１０４は、加算器１１０からセンタ位相Ｐｃを入力し、アナログデジタル変換器１０３により変換されたデジタルのデータの１ユニットインターバルのセンタ位相Ｐｃを挟む２個の入力データを選択する。補正回路１０５は、例えば加算器であり、補正値発生回路１０８から補正値を入力し、データ選択回路１０４により選択された入力データと補正値とを加算することにより、入力データを補正する。

位相検出回路１０６は、補正回路１０５により補正された入力データを基に、入力データのレベルが遷移する位相を１ユニットインターバルのバウンダリ位相Ｐｂとして検出する。ループフィルタ１０９は、ローパスフィルタであり、バウンダリ位相Ｐｂを平滑化し、平滑化したバウンダリ位相を出力する。加算器１１０は、ループフィルタ１０９の出力信号と０．５ユニットインターバルとを加算し、１ユニットインターバルのセンタ位相Ｐｃを出力する。なお、加算器１１０は、加算値が１ユニットインターバルより大きいときには、その加算値から１を引いた値を出力する。なお、ループフィルタ１０９は、加算器１１０の後段に設けてもよく、ローパスフィルタ１０９及び加算器１１０は、演算器を構成し、ローパスフィルタ１０９を用いて平滑化されたセンタ位相Ｐｃを出力するものであればよい。

データ判定回路１０７は、センタ位相Ｐｃ及びバウンダリ位相Ｐｂを基に、選択回路１０４で選択され補正回路１０５で補正された２個の入力データのうちのいずれかのデータのレベルを判定して出力データＤｏとして出力する。例えば、データレベルが０より大きければ「＋１」のレベルのデータとして判定し、データレベルが０より小さければ「−１」のレベルのデータとして判定する。

データ選択回路１０４は、加算器１１０により加算されたセンタ位相Ｐｃを基に上記の選択を行う。補正値発生回路１０８は、データ判定回路１０７により出力された過去のデータのレベルに応じた補正値を生成する。例えば、補正値発生回路１０８は、補正値テーブルを有し、過去のデータが「−１」のときには「＋ｄ」の補正値を出力し、過去のデータが「＋１」のときには「−ｄ」の補正値を出力する。なお、過去のデータは、１ビットでもよいし、２ビット以上でもよい。補正回路１０５は、データ選択回路１０４により選択された入力データと、補正値発生回路１０８により生成された補正値とを加算し、位相検出回路１０６に出力する。

補正値発生回路１０８は、データ判定回路１０７の過去の出力データＤｏに応じて補正値を発生する。例えば、１タップの判定帰還型等化器１１１の場合は過去の１ビット分のデータＤｏ、２タップの判定帰還型等化器１１１の場合は過去の２ビット分の出力データＤｏを使って補正値を発生させる。ｍタップの場合は２^m通りの補正値を発生させる必要がある。補正値は、前もって決めた値を用いてもよいが、適応制御により最適な値を決めてもよい。

図２（Ｂ）は、図１の位相検出回路１０６によるバウンダリ位相Ｐｂの検出方法を説明するための図である。入力データＤｉは、例えば「＋１」又は「−１」の２値レベルを有する。位相検出回路１０６は、例えば、隣接する２個の入力データａ及びｂを入力する。入力データａは、位相が０ユニットインターバルであり、レベルが０より小さい。入力データｂは、位相が０．５ユニットインターバルであり、レベルが０より大きい。位相検出回路１０６は、入力データａから入力データｂに遷移する間にレベルが０になる位相をバウンダリ位相Ｐｂとして検出する。具体的には、位相検出回路１０６は、直線補間により、Ｐｂ＝０．５×ａ／（ａ−ｂ）を演算し、バウンダリ位相Ｐｂ［ＵＩ］を求める。

なお、図２（Ｂ）は、０〜０．５ユニットインターバル間にバウンダリ位相Ｐｂが存在する場合を例に説明した。０〜０．５ユニットインターバル間にバウンダリ位相Ｐｂが存在しない場合には、０．５〜１ユニットインターバル間に存在するバウンダリ位相Ｐｂを検出する。

図３（Ａ）及び（Ｂ）は、図１のデータ判定回路１０７のデータ判定方法を説明するための図である。図２（Ａ）に示すように、バウンダリ位相Ｐｂ付近は、データのレベルが遷移可能であるため、バウンダリ位相Ｐｂの付近のデータを基にデータを復元することは好ましくない。これに対し、センタ位相Ｐｃは、データのレベルが比較的安定している。したがって、データ判定回路１０７は、センタ位相Ｐｃ付近のデータを基にデータを復元することが好ましい。

図３（Ａ）では、センタ位相Ｐｃを挟む２個の入力データが入力データｂ及びｃであり、バウンダリ位相Ｐｂが入力データｂ及びｃの間にある。この場合、データ判定回路１０７は、センタ位相Ｐｃがバウンダリ位相Ｐｂより小さいときには、入力データｂを２値判定し、「＋１」又は「−１」のデータを復元データとして出力する。これに対し、データ判定回路１０７は、センタ位相Ｐｃがバウンダリ位相Ｐｂより大きいときには、入力データｃを２値判定し、「＋１」又は「−１」のデータを復元データとして出力する。

図３（Ｂ）では、センタ位相Ｐｃを挟む２個の入力データが入力データａ及びｂであり、バウンダリ位相Ｐｂが入力データｂ及びｃの間にある。この場合、入力データａ及びｂの判定レベルが同じであるので、データ判定回路１０７は、入力データａ又はｂのいずれかを２値判定し、「＋１」又は「−１」のデータを復元データとして出力する。

また、データ判定回路１０７は、下記の方法により、高精度のデータ判定を行ってもよい。データ判定回路１０７は、図３（Ｂ）のように、センタ位相Ｐｃがバウンダリ位相Ｐｂより小さいときには、入力データａを２値判定し、「＋１」又は「−１」のデータを復元データとして出力する。これに対し、データ判定回路１０７は、センタ位相Ｐｃがバウンダリ位相Ｐｂより大きいときには、入力データｂを２値判定し、「＋１」又は「−１」のデータを復元データとして出力する。

図４は、図１の補正回路１０５の補正方法を説明するための図である。データａ、ｂ及びｃは、入力データ４０３をサンプリングしたデータである。補正回路１０５は、前回の１ユニットインターバル４０１のデータ（過去のデータ）を基に、今回の１ユニットインターバル４０２のセンタ位相Ｐｃを挟むデータｂ及びｃに同じ補正値を加算することにより、符号間干渉を除去し、補正後のデータ４０４を出力する。データｂ及びｃの補正値の大きさは同じである。

図５は、図１の補正回路１０５の補正方法を説明するための他の図である。補正回路１０５は、補正前のデータｂ１及びｃ１にそれぞれ「−ｄ」の補正値を加算することにより、補正後のデータｂ２及びｃ２を出力する。位相検出回路１０６の線形補間により、センタ位相Ｐｃ（バウンダリ位相Ｐｂ）を求める場合、サンプリング回路１０２の２倍オーバーサンプリングでは、インパルス応答が１ユニットインターバル幅の矩形波となる場合に線形補間が正確になる。線形補間が正確であるなら、区間の両端のデータｂ１及びｃ１に「−ｄ」の同じ補正値を加算すれば、センタ位相Ｐｃのデータに補正値を加算したことと同等になる。

図６は、図１の位相検出回路１０６の他の位相検出方法を説明するための図である。データａは、位相が０ユニットインターバルのデータである。データｂは、位相が１／２（＝０．５）ユニットインターバルのデータである。例えば、データａのレベルは正値であり、データｂのレベルは負値である。データａ及びデータｂの間の線形補間を行う。

ここで、ａはデータａのレベルを示し、ｂはデータｂのレベルを示す。０［ＵＩ］のレベルはａ、１／１６［ＵＩ］のレベルは（７ａ＋ｂ）／８、２／１６［ＵＩ］のレベルは（３ａ＋ｂ）／４、３／１６［ＵＩ］のレベルは（５ａ＋３ｂ）／８、４／１６［ＵＩ］のレベルは（ａ＋ｂ）／２、５／１６［ＵＩ］のレベルは（３ａ＋５ｂ）／８、６／１６［ＵＩ］のレベルは（ａ＋３ｂ）／４、７／１６［ＵＩ］のレベルは（ａ＋７ｂ）／８、８／１６［ＵＩ］のレベルはｂである。

位相検出回路１０６は、「ａ」と「（７ａ＋ｂ）／８」の値の正負符号が違うときには、バウンダリ位相Ｐｂが０〜１／１６［ＵＩ］の間に存在することを示す位相「０００」をバウンダリ位相Ｐｂとして出力する。

また、位相検出回路１０６は、「（７ａ＋ｂ）／８」と「（３ａ＋ｂ）／４」の値の正負符号が違うときには、バウンダリ位相Ｐｂが１／１６〜２／１６［ＵＩ］の間に存在することを示す位相「００１」をバウンダリ位相Ｐｂとして出力する。

また、位相検出回路１０６は、「（３ａ＋ｂ）／４」と「（５ａ＋３ｂ）／８」の値の正負符号が違うときには、バウンダリ位相Ｐｂが２／１６〜３／１６［ＵＩ］の間に存在することを示す位相「０１０」をバウンダリ位相Ｐｂとして出力する。

また、位相検出回路１０６は、「（５ａ＋３ｂ）／８」と「（ａ＋ｂ）／２」の値の正負符号が違うときには、バウンダリ位相Ｐｂが３／１６〜４／１６［ＵＩ］の間に存在することを示す位相「０１１」をバウンダリ位相Ｐｂとして出力する。

また、位相検出回路１０６は、「（ａ＋ｂ）／２」と「（３ａ＋５ｂ）／８」の値の正負符号が違うときには、バウンダリ位相Ｐｂが４／１６〜５／１６［ＵＩ］の間に存在することを示す位相「１００」をバウンダリ位相Ｐｂとして出力する。

また、位相検出回路１０６は、「（３ａ＋５ｂ）／８」と「（ａ＋３ｂ）／４」の値の正負符号が違うときには、バウンダリ位相Ｐｂが５／１６〜６／１６［ＵＩ］の間に存在することを示す位相「１０１」をバウンダリ位相Ｐｂとして出力する。

また、位相検出回路１０６は、「（ａ＋３ｂ）／４」と「（ａ＋７ｂ）／８」の値の正負符号が違うときには、バウンダリ位相Ｐｂが６／１６〜７／１６［ＵＩ］の間に存在することを示す位相「１１０」をバウンダリ位相Ｐｂとして出力する。

また、位相検出回路１０６は、「（ａ＋７ｂ）／８」と「ｂ」の値の正負符号が違うときには、バウンダリ位相Ｐｂが７／１６〜８／１６［ＵＩ］の間に存在することを示す位相「１１１」をバウンダリ位相Ｐｂとして出力する。

なお、０．５〜１［ＵＩ］の間にバウンダリ位相Ｐｂが存在する場合には、上記と同様に、０．５〜１［ＵＩ］の間の線形補間によりバウンダリ位相Ｐｂを検出することができる。

図７は、図６の位相検出回路１０６を実現するための構成例を示す図である。乗算器７０１は、「ａ」を２倍し、「２ａ」を出力する。加算器７０２は、「ａ」及び「ｂ」を加算し、「ａ＋ｂ」を出力する。乗算器７０３は、「ｂ」を２倍し、「２ｂ」を出力する。乗算器７０４は、「２ａ」を２倍し、「４ａ」を出力する。加算器７０５は、「２ａ」及び「ａ＋ｂ」を加算し、「３ａ＋ｂ」を出力する。乗算器７０６は、「ａ＋２ｂ」を２倍し、「２ａ＋２ｂ」を出力する。加算器７０７は、「ａ＋ｂ」及び「２ｂ」を加算し、「ａ＋３ｂ」を出力する。乗算器７０８は、「２ｂ」を２倍し、「４ｂ」を出力する。加算器７０９は、「４ａ」及び「３ａ＋ｂ」を加算し、「７ａ＋ｂ」を出力する。加算器７１０は、「３ａ＋ｂ」及び「２ａ＋２ｂ」を加算し、「５ａ＋３ｂ」を出力する。加算器７１１は、「２ａ＋２ｂ」及び「ａ＋３ｂ」を加算し、「３ａ＋５ｂ」を出力する。加算器７１２は、「ａ＋３ｂ」及び「４ｂ」を加算し、「ａ＋７ｂ」を出力する。検出器７１３は、上記の図６の方法により、「ａ」、「７ａ＋ｂ」、「５ａ＋３ｂ」、「３ａ＋５ｂ」、「ａ＋７ｂ」及び「ｂ」の正負符号を基に、「０００」〜「１１１」のバウンダリ位相Ｐｂを出力する。乗算器７０１，７０３，７０４，７０６，７０８は、ビットシフトにより２倍の乗算を行うことができる。また、検出器７１３は、正負符号ビット同士の排他的論理和演算により、正負符号の異同を検出することができる。

図８は、図１のループフィルタ１０９の構成例を示す図である。ループフィルタ１０９は、２個の積分器を有する２次ローパスフィルタである。減算器８０１は、バウンダリ位相Ｐｂから平均バウンダリ位相Ｐａを減算して出力する。加算器８０２は、減算器８０１の出力値と遅延器８０３の出力値とを加算して出力する。遅延器８０３は、加算器８０２の出力値を１サンプルデータ分遅延して出力する。乗算器８０４は、遅延器８０３の出力値に係数ｋｆを乗算して出力する。加算器８０５は、乗算器８０４の出力値と遅延器８０６の出力値とを加算して出力する。遅延器８０６は、加算器８０５の出力値を１サンプルデータ分遅延して出力する。乗算器８０７は、遅延器８０６の出力値に係数ｋｐを乗算し、平均位相Ｐａを減算器８０１及び加算器１１０（図１）に出力する。なお、バウンダリ位相Ｐｂは、１［ＵＩ］を０〜２^m−１の整数で表し、加減算はｍｏｄ２^mで行う。すなわち、加減算は、位相が１［ＵＩ］を超えたときには１［ＵＩ］を引いた値にする。

図１のように、アナログデジタル変換器１０３を用いた受信回路における回路規模と消費電力の問題を解決するには、等化処理及びデータ判定の方式を改善してアナログデジタル変換器１０３に必要とされるビット数を減らすのが有効である。例えば、高速なアナログデジタル変換器に使われるフラッシュ（Ｆｌａｓｈ）型アナログデジタル変換器の消費電力と面積は、必要なビット数が減ると、指数関数的に減少する（１ビット減らすと半分になる）。

等化処理方式の改善で有効なのは、アナログ等化器１０１をアナログデジタル変換器１０３の前段に設置し、アナログデジタル変換器１０３の後段に判定帰還型等化器１１１を組み合わせることである。アナログ等化器１０１をアナログデジタル変換器１０３の前段に置く構成は、等化器１０１によりアナログデジタル変換器１０３の量子化ノイズが増幅されないため、アナログデジタル変換器１０３の所要ビット数を少なくできる利点がある。判定帰還型等化器１１１をアナログ等化器１０１の後段に配置すると、判定帰還型等化器１１１は信号に含まれるノイズ成分を増幅せずに信号レベルを復元できるため、アナログ等化器１０１の要求帯域を減らし、アナログデジタル変換器１０３の必要ビット数をさらに削減できる。

本実施形態では、センタ位相Ｐｃでの信号値を明示的に求める回路を使わず、補正回路１０５がデータ選択回路１０４により選択されたサンプルデータに補正値を加算することで、少ないハードウェア量で、センタ位相Ｐｃでの信号値を求める判定帰還型等化器と同じ効果が得られる。判定帰還型等化器１１１を実装することで、等化処理の性能が向上し、受信回路の性能は向上する。

図９は、受信回路のシミュレーション結果を示す図である。受信回路は、サンプリング回路１０２により、入力データに対して非同期のクロック信号でサンプリングを行う。横軸はジッタの周波数を示し、縦軸はジッタの振幅を示す。特性９０３は、図１の受信回路の特性を示す。特性９０２は、判定帰還型等化器１１１がない受信回路の特性を示す。特性９０１は、センタ位相Ｐｃでの信号値を求める判定帰還型等化器を用いた受信回路の特性を示す。本実施形態の特性９０３は、判定帰還型等化器１１１がない受信回路の特性９０２に比べて高い高周波ジッタ耐性を持ち、センタ位相Ｐｃでの信号値を求める判定帰還型等化器を用いた受信回路の特性９０１と同等の特性を有する。

図１０は、受信回路の他のシミュレーション結果を示す図である。横軸はジッタの周波数を示し、縦軸はジッタの振幅を示す。特性１００３は、図１の受信回路の特性を示す。特性１００２は、センタ位相Ｐｃに応じた補正値で補正を行う補間型ＣＤＲ回路の特性を示す。特性１００１は、サンプリングクロック周波数の同期制御を行うトラッキング型ＣＤＲ回路の特性を示す。本実施形態の特性１００３は、特性１００１及び１００２に比べ、簡単は回路構成で、同等の性能を実現することができる。

本実施形態は、判定帰還型等化器１１１を設けることにより等化特性が向上し、アナログデジタル変換器１０３のビット数が削減でき、センタ位相Ｐｃでの信号値を求める回路が不要になることにより、受信回路のハードウェア量と消費電力を削減することが可能となる。

（第２の実施形態）
図１１は、第２の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。補正器１０５ａ及び１０５ｂは、図１の補正回路１０５に対応する。補正器１０５ａは、加算器であり、データ選択回路１０４により選択された入力データに「＋ｄ」の補正値を加算することにより補正後の入力データを出力する。補正器１０５ｂは、加算器であり、データ選択回路１０４により選択された入力データに「−ｄ」の補正値を加算することにより補正後の入力データを出力する。

位相検出器１０６ａ〜１０６ｃは、図１の位相検出回路１０６に対応する。位相検出器１０６ａは、補正器１０５ａにより補正された入力データを基に、入力データのレベルが遷移する位相をバウンダリ位相Ｐｂとして検出する。位相検出器１０６ｂは、補正器１０５ｂにより補正された入力データを基に、入力データのレベルが遷移する位相をバウンダリ位相Ｐｂとして検出する。第１の位相検出器１０６ｃは、アナログデジタル変換器１０３により変換された入力データを基に、入力データのレベルが遷移する位相をバウンダリ位相Ｐｂとして検出し、ループフィルタ１０９に出力する。ループフィルタ１０９は、第１の位相検出器１０６ｃにより検出されたバウンダリ位相Ｐｂを平滑化したバウンダリ位相を出力する。加算器１１０は、ループフィルタ１０９により出力されるバウンダリ位相に０．５［ＵＩ］を加算し、センタ位相Ｐｃを出力する。

データ判定器１０７ａ及び１０７ｂは、図１のデータ判定回路１０７に対応する。データ判定器１０７ａは、センタ位相Ｐｃ及び位相検出器１０６ａにより検出されたバウンダリ位相Ｐｂを基に、補正器１０５ａにより補正された２個の入力データのうちのいずれかのデータのレベルを判定して出力する。データ判定器１０７ｂは、センタ位相Ｐｃ及び位相検出器１０６ｂにより検出されたバウンダリ位相Ｐｂを基に、補正器１０５ｂにより補正された２個の入力データのうちのいずれかのデータのレベルを判定して出力する。

等化器選択回路１１０１は、記憶部１１０２に記憶されている過去のデータのレベルに応じて、データ判定器１０７ａ及び１０７ｂにより出力されたデータのレベルのうちのいずれかのデータのレベルを選択して出力データＤｏを出力する。記憶部１１０２は、等化器選択回路１１０１が出力する１ビット又は複数ビットの過去のデータを記憶する。記憶部１１０２が１ビットの過去のデータを記憶する場合には、図１１のように、２組みの補正器１０５ａ，１０５ｂ、位相検出器１０６ａ，１０６ｂ及びデータ判定器１０７ａ，１０７ｂを設ければよい。

記憶部１１０２が２ビット以上の過去のデータを記憶する場合には、３組み以上の補正器１０５ａ，１０５ｂ等、位相検出器１０６ａ，１０６ｂ等及びデータ判定器１０７ａ，１０７ｂ等を設ければよい。その場合、複数の補正器１０５ａ，１０５ｂ等は、図１の補正回路１０５に対応し、複数の補正値を基に、選択回路１０４により選択された入力データの補正を行う。複数の位相検出器１０６ａ，１０６ｂ等は、図１の位相検出回路１０６に対応し、複数の補正器１０５ａ，１０５ｂ等により補正された入力データを基に、入力データのレベルが遷移する位相をバウンダリ位相Ｐｂとしてそれぞれ検出する。複数のデータ判定器１０７ａ，１０７ｂ等は、図１のデータ判定回路１０７に対応し、センタ位相Ｐｃ及び複数の位相検出器１０６ａ，１０６ｂ等により検出された複数のバウンダリ位相Ｐｂを基に、複数の補正器１０５ａ，１０５ｂ等によりそれぞれ補正された２個の入力データのうちのいずれかのデータのレベルをそれぞれ判定して出力する。等化器選択回路１１０１は、記憶部１１０２に記憶されている過去のデータのレベルに応じて、複数のデータ判定器１０７ａ，１０７ｂ等により出力されたデータのレベルのうちのいずれかのデータのレベルを選択して出力する。

本実施形態は、過去のデータに応じて発生される補正値を帰還して入力データに加算するのではなく、予めすべての場合に対応する補正値を加算したデータを作り、これらのすべてのデータに対して位相検出及びデータ判定を行う。図１１では、１タップの等化器の例を示すので、２¹＝２個の補正値（＋ｄ及び−ｄ）を発生し、入力データに加算する。補正を加えた全てのデータに対応する判定値が出力された時点で、過去のデータの値に応じて適切な補正値を加算していた方のパスの出力を正しい判定値として選択し出力する。この選択は、データレートと同じ周波数で判定処理を行うフルレート設計の場合は、過去のデータにより２つの入力のうち１つを選択する選択回路で行う。

図１２（Ａ）は、本実施形態の受信回路の一部の構成例を示す図である。デマルチプレクサ１２０１は、上記のアナログデジタル変換器１０３及び選択回路１０４の間に設けられる。デマルチプレクサ１２０１は、１：１６のデマルチプレクサであり、例えば３１２．５ＭＨｚのクロック周波数を用いて、アナログデジタル変換器１０３により出力されるシリアルデータを１６ビット幅の並列デジタルデータに変換する。

図１２（Ｂ）は、図１１の等化器選択回路１１０１の構成例を示す図である。等化器選択回路１１０１は、セレクタ１２０２、フリップフリップ１２０３及びセレクタ１２０４を有し、ｍタップの等化器のデータをＬビット並列で処理する。データ判定器１０７ａ，１０７ｂ等の動作周波数がデータレート周波数の１／Ｌの場合、データ判定器１０７ａ，１０７ｂ等はＬ個の並列ビットデータを出力する。Ｌ個のセレクタ１２０２は、ｍ個の過去データ系列に対応して２^m個の異なる補正値を加えた判定値の中から選択する。セレクタ１２０２を制御する過去データ系列には、注目しているビットより以前の判定値を使用するため、あるビットの判定値を次のビットが等化器の選択に使われるという「判定値の伝搬」が必要である。

（第３の実施形態）
図１３は、第３の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第２の実施形態と異なる点を説明する。本実施形態（図１３）は、第２の実施形態（図１１）に対して、第１の位相検出器１０６ｃの代わりに、位相選択回路１３０１を設けたものである。位相選択回路１３０１は、記憶部１１０２に記憶されている過去のデータのレベルに応じて、複数の位相検出器１０６ａ，１０６ｂにより検出された複数のバウンダリ位相Ｐｂのうちのいずれかのバウンダリ位相を選択して出力する。ループフィルタ１０９は、位相選択回路１３０１により選択されたバウンダリ位相Ｐｂを平滑化したバウンダリ位相を出力する。加算器１１０は、ループフィルタ１０９により出力されるバウンダリ位相に０．５［ＵＩ］を加算し、センタ位相Ｐｃを出力する。

位相選択回路１３０１は、等化器選択回路１１０１と同様に、記憶部１１０２に記憶されている過去のデータを基にバウンダリ位相を選択する。これにより、適切に補正されたデータに基づいて検出されたバウンダリ位相Ｐｂをループフィルタ１０９に出力することができ、ループフィルタ１０９の出力精度が向上する利点がある。

（第４の実施形態）
図１４は、第４の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第２の実施形態と異なる点を説明する。本実施形態（図１４）は、第２の実施形態（図１１）に対して、第１の位相検出器１０６ｃを削除したものである。ループフィルタ１０９は、位相検出器１０６ａにより検出されたバウンダリ位相Ｐｂを平滑化したバウンダリ位相を出力する。加算器１１０は、ループフィルタ１０９により出力されるバウンダリ位相に０．５［ＵＩ］を加算し、センタ位相Ｐｃを出力する。

なお、ループフィルタ１０９は、位相検出器１０６ａではなく、位相検出器１０６ｂにより検出されたバウンダリ位相Ｐｂを入力するようにしてもよい。ループフィルタ１０９は、複数の位相検出器１０６ａ，１０６ｂのうちのいずれか１個により検出されたバウンダリ位相Ｐｂを平滑化すればよい。

本実施形態では、一定のバイアス（偏り）がかかったバウンダリ位相Ｐｂがループフィルタ１０９に入力されるが、ループフィルタ１０９で平均を取ることにより、平均バウンダリ位相はほとんど偏りの無い値が得られることが実験的に証明されている。平均値に片寄りが得られない理由は、入力データの遷移が−１→＋１になる確率と＋１→−１になる確率がほぼ等しく、同じ過去のデータに対し、それぞれの場合で値が等しく正負符号の異なる位相ズレとなるからである。すなわち、平均すると偏りの無い平均位相が得られる。本実施形態は、第２の実施形態に比べて、使用する位相検出器の個数を減らすことができ、ハードウェア量が削減されるメリットがある。

（第５の実施形態）
図１５は、第５の実施形態による受信回路の構成例を示す図である。以下、本実施形態が第２の実施形態と異なる点を説明する。本実施形態（図１５）は、第２の実施形態（図１１）に対して、等化器１０１の代わりに等化器１５０１を設け、イネーブル制御回路１５０３及び最小平均二乗（ＬＭＳ：Least Mean Square）適応制御回路１５０２を追加したものである。イネーブル制御回路１５０３は、センタ位相Ｐｃを基にイネーブル信号をＬＭＳ適応制御回路１５０２に出力する。ＬＭＳ適用制御回路１５０２は、イネーブル信号が活性化状態の場合に、等化器１５０１のタップ係数及び補正値ｄを演算し、タップ係数を等化器１５０１に出力する。

図１６は、図１５の位相検出器１０６ａ〜１０６ｃの位相検出方法を説明するための図である。位相検出器１０６ａ〜１０６ｃは、それぞれ、入力データａのレベルが特定の傾きＳＬで入力データｂのレベルに遷移すると仮定して、入力データのレベルが遷移するバウンダリ位相Ｐｂを検出する。「ａ」の絶対値｜ａ｜が「ｂ」の絶対値｜ｂ｜以下である場合には、バウンダリ位相Ｐｂは、Ｐｂ＝｜ａ｜／ＳＬになる。これに対し、「ａ」の絶対値｜ａ｜が「ｂ」の絶対値｜ｂ｜より大きい場合には、バウンダリ位相Ｐｂは、Ｐｂ＝０．５［ＵＩ］−｜ｂ｜／ＳＬになる。なお、データ遷移の傾きが特定の傾きＳＬになるように、図１５の等化器１５０１を制御する。等化器１５０１は、入力データのレベルが特定の傾きＳＬで遷移するように入力データＤｉの等化処理を行う。等化器１５０１の制御方法は、後述する。

図１７は、図１５の等化器１５０１により制御された入力データの遷移を示す図である。入力データは、特定の傾きＳＬで遷移するようなダイヤモンド型の波形に制御されている。図１５のイネーブル制御回路１５０３は、入力データが遷移するバウンダリ位相Ｐｂを含む０．２［ＵＩ］の領域ではイネーブル信号を非活性化し、その他の境域１７０１ではイネーブル信号を活性化する。領域１７０１は、データ遷移波形が崩れていない領域であるので、ＬＭＳ適応制御回路１５０２は、領域１７０１でのみ適応制御を行う。

図１８は、図１５の等化器１５０１の構成例を示す図である。乗算器１８０１は、入力データＤｉにタップ係数ｃ０を乗算して出力する。減算器１８０２は、乗算器１８０１の出力値から乗算器１８０４の出力値を減算してデータＥＱｏを図１５のサンプリング回路１０２に出力する。判定回路１８０３は、データＥＱｏを２値判定し、「＋１」又は「−１」のデータを出力する。乗算器１８０４は、判定回路１８０３の出力値にタップ係数ｃ１を乗算し、減算器１８０２に出力する。

図１９は、図１５のＬＭＳ適応制御回路１５０２の構成例を示す図である。イネーブル信号ＣＴＬは、図１５のイネーブル制御回路１５０３の出力信号である。期待値ＤＥは、図１８の判定回路１８０３の出力データであり、「＋１」又は「−１」のデータである。正負符号ＳＩは、入力データＤｉの正負符号である。

乗算器１９０２は、期待値ＤＥ及びイネーブル信号ＣＴＬを乗算して出力する。減算器１９０３は、乗算器１９０２の出力値からデータＥＱｏを減算して誤差を出力する。乗算器１９０４は、減算器１９０３により出力される誤差と入力データＤｉを乗算して出力する。乗算器１９０９は、減算器１９０３により出力される誤差と正負符号ＳＩを乗算して出力する。乗算器１９０５は、乗算器１９０４の出力値と係数μｃ０とを乗算して出力する。乗算器１９１０は、乗算器１９０９の出力値と係数μｃ１とを乗算して出力する。

論理回路１９０１は、イネーブル信号ＣＴＬが０でないときには１を乗算器１９０６及び１９１１に出力し、イネーブル信号ＣＴＬが０であるときには０を乗算器１９０６及び１９１１に出力する。乗算器１９０６は、乗算器１９０５及び論理回路１９０１の出力値を乗算して出力する。乗算器１９１１は、乗算器１９１０及び論理回路１９０１の出力値を乗算して出力する。加算器１９０７は、乗算器１９０６及びフリップフロップ１９０８の出力値を加算し、タップ係数ｃ０を図１８の等化器に出力する。加算器１９１２は、乗算器１９１１及びフリップフロップ１９１３の出力値を加算し、タップ係数ｃ１を図１８の等化器に出力する。図１８の等化器には、タップ係数ｃ０及ｃ１が設定される。フリップフロップ１９０８は、加算器１９０７により出力されるタップ係数ｃ０を記憶する。フリップフロップ１９１３は、加算器１９１２により出力されるタップ係数ｃ１を記憶する。

本実施形態は、第２の実施形態に対して、位相検出器１０６ａ，１０６ｂの構成が異なり、ＬＭＳ適応制御回路１５０２が付加されている点が異なる。位相検出器１０６ａ及び１０６ｂは、図１６に示したように、バウンダリ位相Ｐｂを特定の傾きＳＬから計算する。仮に、遷移時のデータ波形の傾きＳＬが一定であれば、サンプル値そのものが位相を表すので、位相検出器１０６ａ及び１０６ｂが大幅に簡単化する利点がある。

ただし、この方法ではデータ遷移時の傾きが一定の傾きＳＬになることが必要なため、それをＬＭＳ適応制御回路１５０２の制御により行う。ＬＭＳ適応制御回路１５０２は、ＬＭＳアルゴリズムを用いて、データＥＱｏと望ましい期待値ＤＥとの間の誤差が最小になるように、タップ係数ｃ０及びｃ１を最適な方向に動かしていく。

イネーブル制御回路１５０３は、ＬＭＳ適応制御回路１５０２による制御を実施するかしないかをセンタ位相Ｐｃに応じて決める。これは、位相の範囲によっては適応制御の精度が低くなる問題を避けるためである。例えば、バウンダリ位相Ｐｂを含む０．２［ＵＩ］の領域で適応制御を行わず、それ以外の領域１７０１で適応制御を行うことで、安定な適応制御を行うことができる。

図２０は、本実施形態による受信回路のシミュレーション結果を示す図である。横軸はジッタの周波数を示し、縦軸はジッタの振幅を示す。特性２００１は、図１５の受信回路の特性を示す。特性２００２は、通常の位相検出器及びＬＭＳアルゴリズムを用いた受信回路の特性を示す。本実施形態の特性２００１は、特性２００２に比べ、位相検出器１０６ａ及び１０６ｂを簡略化しても、同等の特性を実現することができる。

以上のように、第１〜第５の実施形態によれば、少ないハードウェア量で判定帰還型等化器１１１を実装することが可能となる。その結果、等化処理の性能が上がり、より少ないアナログデジタル変換器１０３のビット数で、より大きなチャネル損失の補償ができる。また、補正値発生回路１０８は、位相に関係なく、所定の補正値を発生させるので、ハードウェア量を削減することができる。アナログデジタル変換器１０３及びデジタル回路のハードウェア量が減ることにより、受信回路の省面積化と省電力化を実現できるという効果がある。第１〜第５の実施形態は、少ないハードウェア量で高精度のデータ復元をすることができ、省面積化及び省電力化を実現することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１等化器
１０２サンプリング回路
１０３アナログデジタル変換器
１０４データ選択回路
１０５補正回路
１０６位相検出回路
１０７データ判定回路
１０８補正値発生回路
１０９ループフィルタ
１１０加算器
１１１判定帰還型等化器

Claims

２値レベルの入力データの１ユニットインターバルのセンタ位相を挟む２個の入力データを選択するデータ選択回路と、
前記データ選択回路により選択された入力データを補正する補正回路と、
前記補正回路により補正された入力データを基に、入力データのレベルが遷移する位相を前記１ユニットインターバルのバウンダリ位相として検出する位相検出回路と、
前記位相検出回路により検出されたバウンダリ位相を基に前記１ユニットインターバルのセンタ位相を演算する演算器と、
前記センタ位相及び前記バウンダリ位相を基に、前記選択及び補正された２個の入力データのうちのいずれかのデータのレベルを判定して出力するデータ判定回路とを有し、
前記データ選択回路は、前記演算器により演算されたセンタ位相を基に前記選択を行い、
前記補正回路は、前記データ判定回路により出力された過去のデータのレベルに応じた補正値を基に前記補正を行うことを特徴とする受信回路。
前記演算器は、ローパスフィルタを用いて平滑化された前記センタ位相を出力することを特徴とする請求項１記載の受信回路。
前記補正回路は、複数の補正値を基に入力データの補正を行う複数の補正器を有し、
前記位相検出回路は、前記複数の補正器により補正された入力データを基に、入力データのレベルが遷移する位相を前記１ユニットインターバルのバウンダリ位相としてそれぞれ検出する複数の位相検出器を有し、
前記データ判定回路は、前記センタ位相及び前記複数の位相検出器により検出された複数のバウンダリ位相を基に、前記複数の補正器によりそれぞれ補正された２個の入力データのうちのいずれかのデータのレベルをそれぞれ判定して出力する複数のデータ判定器を有し、
さらに、過去のデータのレベルに応じて、前記複数のデータ判定器により出力されたデータのレベルのうちのいずれかのデータのレベルを選択して出力する等化器選択回路を有することを特徴とする請求項１又は２記載の受信回路。
前記位相検出回路は、さらに、入力データを基に、入力データのレベルが遷移する位相を前記１ユニットインターバルのバウンダリ位相として検出する第１の位相検出器を有し、
前記演算器は、前記第１の位相検出器により検出されたバウンダリ位相を基に前記センタ位相を演算することを特徴とする請求項３記載の受信回路。
さらに、前記等化器選択回路により出力される過去のデータのレベルに応じて、前記複数の位相検出器により検出された複数のバウンダリ位相のうちのいずれかのバウンダリ位相を選択して出力する位相選択回路を有し、
前記演算器は、前記位相選択回路により出力されたバウンダリ位相を基に前記センタ位相を演算することを特徴とする請求項３記載の受信回路。
前記演算器は、前記複数の位相検出器のうちのいずれか１個により検出されたバウンダリ位相を基に前記センタ位相を演算することを特徴とする請求項３記載の受信回路。
前記位相検出回路は、入力データのレベルが特定の傾きで遷移すると仮定して、入力データのレベルが遷移する位相を検出し、
さらに、入力データのレベルが前記特定の傾きで遷移するように入力データの等化処理を行って前記データ選択回路に出力する等化器を有することを特徴とする請求項１又は２記載の受信回路。