JP5191075B2 - 表示装置、表示装置の駆動方法、及び表示装置の駆動回路 - Google Patents

表示装置、表示装置の駆動方法、及び表示装置の駆動回路 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、有機ＥＬ（エレクトロルミネッセンス）表示装置のようなドットマトリクス型の表示装置、表示装置の駆動方法、及び表示装置の駆動回路に関するものである。
【０００２】
【従来の技術】
図２９は、従来の有機ＥＬ表示装置の回路図である。図２９に示されるように、従来の表示装置は、ｎ行の走査線ＣＯＭ１〜ＣＯＭｎと、ｍ列のデータ線ＳＥＧ１〜ＳＥＧｍと、走査線及びデータ線の交点に配置された（ｎ×ｍ）個のＥＬ素子ＰＥ１ , １〜ＰＥｍ , ｎとを有している。また、この表示装置は、走査線ＣＯＭ１〜ＣＯＭｎをアース電位部ＧＮＤ（電位ＶＧ）又は走査線用高電位部２０（走査線電源電位ＶＣ）のいずれかに接続するスイッチング素子ＳＷＣ１〜ＳＷＣｎと、データ線ＳＥＧ１〜ＳＥＧｍをアース電位部ＧＮＤ（電位ＶＧ）又はデータ線用高電位部３０（データ線電源電位ＶＳ）のいずれかに接続するスイッチング素子ＳＷＳ１〜ＳＷＳｍと、スイッチング素子ＳＷＣ１〜ＳＷＣｎ及びＳＷＳ１〜ＳＷＳｍを制御する駆動制御回路１０とを有している。なお、図２９において、符号１１は、定電流出力回路である。
【０００３】
図３０は、図２９の表示装置の動作を示す波形図である。図３０に示されるように、この表示装置においては、走査期間Ｐ０内の表示期間Ｐ２毎に走査線を順次選択して、選択した走査線をアース電位ＶＧにし、非選択走査線を走査線電源電位ＶＣ（逆バイアス電位）にする。表示期間Ｐ２においては、駆動制御回路１０に入力される信号に基づいて、選択するデータ線をデータ線電源電位ＶＳにし、非選択データ線をアース電位ＶＧにする。図３０の表示期間Ｐ２（期間ｔ２〜ｔ３）においてはデータ線ＳＥＧ１が選択されているので、図２９に示されるように、ＥＬ素子ＰＥ１ , １に電流Ｉ１が流れ、ＥＬ素子ＰＥ１ , １が発光状態になる。
【０００４】
また、図３０に示されるように、この表示装置においては、走査期間Ｐ０内のディスチャージ期間Ｐ１において走査線ＣＯＭ１〜ＣＯＭｎ及びデータ線ＳＥＧ１〜ＳＥＧｍを全てアース電位ＶＧにする。ディスチャージ期間Ｐ１により、走査線ＣＯＭ１〜ＣＯＭｎ及びデータ線ＳＥＧ１〜ＳＥＧｍに蓄積された電荷が放出される。
【０００５】
【発明が解決しようとする課題】
上記したような従来の表示装置においては、例えば、ＥＬ素子ＰＥ１ , １を表示状態にするときに、ＥＬ素子ＰＥ１ , １を通る電流経路（データ線用高電位部３０→スイッチング素子ＳＷＳ１→データ線ＳＥＧ１→選択ＥＬ素子ＰＥ１ , １→走査線ＣＯＭ１→スイッチング素子ＳＷＣ１→アース電位部ＧＮＤ）を形成する。しかしながら、このような表示装置においては、例えば、ｔ１時やｔ２時において本来電流が流れるべきではない非発光ＥＬ素子を経由した電流経路（例えば、データ線用高電位部３０→スイッチング素子ＳＷＳ１→データ線ＳＥＧ１→非選択ＥＬ素子ＰＥ１ , ２〜ＰＥ１ , ｎ→非選択走査線ＣＯＭ２〜ＣＯＭｎ→スイッチング素子ＳＷＣ２〜ＳＷＣｎ→アース電位部ＧＮＤ）が瞬間的に形成されて貫通電流（即ち、“非選択ＥＬ素子経由の貫通電流”）が流れ、電力が無駄に消費されるという問題があった。また、スイッチング素子ＳＷＣ１〜ＳＷＣｎをＣＭＯＳ回路により構成した場合には、ＣＭＯＳ回路の反転動作時にＣＭＯＳ回路を経由した電流経路（走査線用高電位部２０→ＰＭＯＳトランジスタ→ＮＭＯＳトランジスタ→アース電位部ＧＮＤ）が瞬間的に形成されて貫通電流（即ち、“ＣＭＯＳ回路の貫通電流”）が流れ、電力が無駄に消費されるという問題があった。
【０００６】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、スイッチング素子のオン・オフに伴う貫通電流を減らすことによって消費電力を低減することができる表示装置及びその駆動方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の一形態の表示装置は、ｎ行（ｎは正の整数）の走査線と、ｍ列（ｍは正の整数）のデータ線と、前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、走査線用低電位部と、前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、データ線用低電位部と、前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子とを有し、選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置であって、表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する駆動制御回路を有し、この駆動制御回路からの信号に基づいて、前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、前記ディスチャージ期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記ｎ行の走査線をハイインピーダンス状態にし、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続することを特徴としている。
【０００９】
また、本発明の他の形態の表示装置は、ｎ行（ｎは正の整数）の走査線と、ｍ列（ｍは正の整数）のデータ線と、前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、走査線用低電位部と、前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、データ線用低電位部と、前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、
前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子とを有し、選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置において、表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する駆動制御回路を有し、この駆動制御回路からの信号に基づいて、前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、前記ディスチャージ期間において、前記第１スイッチング素子をオフにし前記第２スイッチング素子をオンにすることによって前記ｎ行の走査線を前記走査線用高電位部に接続し、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続することを特徴としている。
【００１１】
また、本発明の他の形態の表示装置は、ｎ行（ｎは正の整数）の走査線と、ｍ列（ｍは正の整数）のデータ線と、前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、走査線用低電位部と、前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、データ線用低電位部と、前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子とを有し、選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置において、表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する駆動制御回路を有し、この駆動制御回路からの信号に基づいて、前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、前記ディスチャージ期間において、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記ｎ行の走査線を前記走査線用低電位部に接続し、前記ディスチャージ期間の開始時点の直前に前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続してこの状態を前記ディスチャージ期間の終了直後まで維持し、前記ディスチャージ期間の終了直後に選択状態にするデータ線の前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって選択状態にするデータ線を前記データ線用高電位部に接続することを特徴としている。
【００１２】
また、前記走査線用高電位部を走査線電源電位にする走査線電源回路と、前記データ線用高電位部をデータ線電源電位にするデータ線電源回路とを有し、前記走査線用低電位部がアースに接続され、前記データ線用低電位部がアースに接続された構成とすることができる。
【００１３】
また、前記走査線用高電位部を走査線電源電位にする走査線電源回路と、前記データ線用高電位部をデータ線電源電位にするデータ線電源回路と、前記データ線用低電位部を、アース電位よりも高く前記データ線電源電位よりも低い中間電位にする中間電位部とを有し、前記走査線用低電位部がアースに接続され、前記データ線用低電位部が前記中間電位に接続された構成とすることもできる。
【００１５】
また、前記走査線用高電位部をアース電位よりも高く走査線電源電位よりも低い中間電位とし、前記データ線用低電位部をアース電位よりも高くデータ線電源電位よりも低い中間電位とすることができる。
【００１６】
また、同じ走査線に接続された前記第１スイッチング素子及び前記第２スイッチング素子の１組を、ＣＭＯＳ回路により構成し、同じデータ線に接続された前記第３スイッチング素子及び前記第４スイッチング素子の１組を、ＣＭＯＳ回路により構成することができる。
【００１７】
また、前記走査線用高電位部の走査線電源電位を前記データ線用高電位部のデータ線電源電位よりも低い電位にすることができる。
【００１８】
また、本発明の一態様の表示装置の駆動方法は、ｎ行（ｎは正の整数）の走査線と、ｍ列（ｍは正の整数）のデータ線と、前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、走査線用低電位部と、前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、データ線用低電位部と、前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子とを有し、選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になり、表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する表示装置の駆動方法であって、前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、前記ディスチャージ期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記ｎ行の走査線をハイインピーダンス状態にし、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続することを特徴としている。
【００２０】
また、本発明の一態様の表示装置の駆動回路は、ｎ行（ｎは正の整数）の走査線と、ｍ列（ｍは正の整数）のデータ線と、前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、走査線用低電位部と、前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、データ線用低電位部と、前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子とを有し、選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置に用いられ、表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する表示装置の駆動回路において、前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、前記ディスチャージ期間において、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記ｎ行の走査線をハイインピーダンス状態にし、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続することを特徴としている。
【００２２】
【発明の実施の形態】
〈第１の実施形態〉
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の回路図である。ただし、本発明は、有機ＥＬ表示装置以外の電流駆動型の他のドットマトリクス型表示装置（例えば、液晶表示装置）にも適用可能である。
【００２３】
図１に示されるように、第１の実施形態の表示装置は、ｎ行（ｎは正の整数）の走査線ＣＯＭ（個々の走査線を示す場合には、符号ＣＯＭ１〜ＣＯＭｎを用いる。）と、ｍ列（ｍは正の整数）のデータ線ＳＥＧ（個々のデータ線を示す場合には、符号ＳＥＧ１〜ＳＥＧｍを用いる。）と、ｎ行の走査線及びｍ列のデータ線の交点に配置された（ｎ×ｍ）個のＥＬ（electroluminescence）素子ＰＥ（個々のＥＬ素子を示す場合には、符号ＰＥ１ , １〜ＰＥｍ , ｎを用いる。）とを有している。
【００２４】
また、第１の実施形態の表示装置は、アース電位ＶＧを提供するアース電位部ＧＮＤと、アース電位ＶＧより高い所定の走査線電源電位ＶＣを提供する走査線用高電位部２０と、アース電位ＶＧより高い所定のデータ線電源電位ＶＳを提供するデータ線用高電位部３０とを有している。走査線用高電位部２０は、電源回路（図示せず）の走査線電源電位ＶＣ出力部に接続された端子である。データ線用高電位部３０は、電源回路（図示せず）のデータ線電源電位ＶＳ出力部に接続された端子である。データ線電源電位ＶＳは、ＥＬ素子ＰＥ１ , １〜ＰＥｍ , ｎを発光させることができる値以上（具体的には、ＥＬ素子を発光させることができる最低の電位（しきい値電位）に、ＥＬ素子以外の他の電流経路による降下電位を加えた値以上）の電位である。また、ＶＳ＝ＶＣとするのが一般的であるが、第１の実施形態においては、ＶＳ＞ＶＣとすることも可能である。
【００２５】
また、第１の実施形態の表示装置は、走査線用スイッチ回路２１と、データ線用スイッチ回路３１と、走査線用スイッチ回路２１及びデータ線用スイッチ回路３１の動作を制御する駆動制御回路１０と、データ線用高電位部３０とデータ線用スイッチ回路３１との間に配置された定電流出力回路１１とを有している。
【００２６】
走査線用スイッチ回路２１は、ｎ行の走査線ＣＯＭ１〜ＣＯＭｎのそれぞれに接続されており、ＯＮ（オン）状態のときに走査線ＣＯＭ１〜ＣＯＭｎをアース電位部ＧＮＤに接続するｎ個のＮＭＯＳトランジスタ２２（個々のＮＭＯＳトランジスタを示す場合には、符号２２１〜２２ｎを用いる。）と、ｎ行の走査線ＣＯＭ１〜ＣＯＭｎのそれぞれに接続されており、ＯＮ状態のときに走査線ＣＯＭ１〜ＣＯＭｎを走査線用高電位部２０に接続するｎ個のＰＭＯＳトランジスタ２３（個々のＰＭＯＳトランジスタを示す場合には、符号２３１〜２３ｎを用いる。）とを有している。ここで、同じ走査線ＣＯＭに接続されている１組のＮＭＯＳトランジスタ２２及びＰＭＯＳトランジスタ２３は１つのＣＭＯＳ回路２４（個々のＣＭＯＳ回路を示す場合には、符号２４１〜２４ｎを用いる。）によって構成されている。ただし、ＣＭＯＳ回路２４を用いずに、ＰＭＯＳトランジスタのみ、又は、ＮＭＯＳトランジスタの一方を用いて走査線用スイッチ回路２１を構成してもよい。
【００２７】
また、データ線用スイッチ回路３１は、ｍ列のデータ線ＳＥＧ１〜ＳＥＧｍのそれぞれに接続されており、ＯＮ状態のときにデータ線ＳＥＧ１〜ＳＥＧｍをアース電位部ＧＮＤに接続するｍ個のＮＭＯＳトランジスタ３２（個々のＮＭＯＳトランジスタを示す場合には、符号３２１〜３２ｍを用いる。）と、ｍ列のデータ線ＳＥＧ１〜ＳＥＧｍのそれぞれに接続されており、ＯＮ状態のときにデータ線ＳＥＧ１〜ＳＥＧｍをデータ線用高電位部３０に接続するｍ個のＰＭＯＳトランジスタ３３（個々のＰＭＯＳトランジスタを示す場合には、符号３３１〜３３ｍを用いる。）とを有している。ここで、同じデータ線ＳＥＧに接続されている１組のＮＭＯＳトランジスタ３２及びＰＭＯＳトランジスタ３３は１つのＣＭＯＳ回路３４（個々のＣＭＯＳ回路を示す場合には、符号３４１〜３４ｍを用いる。）によって構成されている。ただし、ＣＭＯＳ回路３４を用いずに、ＰＭＯＳトランジスタのみ、又は、ＮＭＯＳトランジスタの一方を用いてデータ線用スイッチ回路３１を構成してもよい。
【００２８】
駆動制御回路１０は、入力信号に基づいて、ＥＬ素子ＰＥ１ , １〜ＰＥｍ , ｎを選択的に表示状態（ＥＬ素子においては、発光状態）にする表示期間（図２におけるＰ２）及びデータ線ＳＥＧ又は走査線ＣＯＭに蓄積された電荷を放出するディスチャージ期間（図２におけるＰ１）を含む走査期間（図２におけるＰ０）のそれぞれにおいて、ｎ個のＮＭＯＳトランジスタ２２１〜２２ｎ、ｎ個のＰＭＯＳトランジスタ２３１〜２３ｎ、ｍ個のＮＭＯＳトランジスタ３２１〜３２ｍ、及びｍ個のＰＭＯＳトランジスタ３３１〜３３ｍのＯＮ・ＯＦＦ（オン・オフ）を制御する。ＥＬ素子ＰＥは、定電流出力回路１１、データ線用ＣＭＯＳ回路を経由して定電流が供給され、ＥＬ素子ＰＥに印加される電位が発光しきい値電圧以上となった時点で、発光を始める。
【００２９】
（第１の実施形態の動作（１））
図２は、第１の実施形態の動作（１）を示す波形図である。図２に示されるように、第１の実施形態の動作（１）においては、選択状態にある走査線ＣＯＭと選択状態にあるデータ線ＳＥＧの交点のＥＬ素子ＰＥが表示状態になる。走査線ＣＯＭを選択状態にするときには、ＮＭＯＳトランジスタ２２をＯＮにしＰＭＯＳトランジスタ２３をＯＦＦにすることによって走査線ＣＯＭをアース電位部ＧＮＤ（電位ＶＧ）に接続する。走査線ＣＯＭを非選択状態にするときには、ＮＭＯＳトランジスタ２２及びＰＭＯＳトランジスタ２３の両方をＯＦＦ（オフ）にすることによって走査線ＣＯＭをＨｉ−Ｚ状態（ハイインピーダンス状態）（図２における斜線部分）にする。また、図２に示されるように、データ線ＳＥＧを選択状態にするときには、ＮＭＯＳトランジスタ３２をＯＦＦにしＰＭＯＳトランジスタ３３をＯＮにすることによってデータ線ＳＥＧをデータ線用高電位部３０（電位ＶＳ）に接続する。データ線ＳＥＧを非選択状態にするときには、ＮＭＯＳトランジスタ３２をＯＮにしＰＭＯＳトランジスタ３３をＯＦＦにすることによってデータ線ＳＥＧをアース電位部ＧＮＤ（電位ＶＧ）に接続する。
【００３０】
また、図２に示されるように、第１の実施形態の動作（１）においては、走査期間Ｐ０内の表示期間Ｐ２毎に走査線ＣＯＭ１〜ＣＯＭｎを順次選択してアース電位ＶＧにしている。また、図２に示されるように、第１の実施形態の動作（１）においては、走査期間Ｐ０内のディスチャージ期間Ｐ１において走査線ＣＯＭ１〜ＣＯＭｎの全てをＨｉ−Ｚ状態にし、データ線ＳＥＧ１〜ＳＥＧｍの全てをアース電位ＶＧにしている。ディスチャージ期間Ｐ１により、データ線ＳＥＧに蓄積された電荷が放出される。
【００３１】
図３（ａ）〜（ｃ）は、第１の実施形態の動作（１）の説明図である。また、図４（ａ）〜（ｃ）は、図３０に示される動作をする表示装置（比較例）の説明図である。
【００３２】
図３（ａ）は、図２のｔ２時（表示期間Ｐ２の開始時点）の動作を示す。図３（ａ）に示されるように、ｔ２時に、走査線スイッチ回路２１においては、ＮＭＯＳトランジスタ２２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ２３１がＯＦＦのままであり、ＮＭＯＳトランジスタ２２２，２２３，…がＯＦＦのままであり、ＰＭＯＳトランジスタ２３２，２３３，…がＯＦＦのままである。また、図３（ａ）に示されるように、ｔ２時に、データ線スイッチ回路３１においては、ＮＭＯＳトランジスタ３２１がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ３３１がＯＦＦからＯＮになる。
【００３３】
このように、第１の実施形態の動作（１）によれば、ｔ２時に、走査線スイッチ回路２１においては、ＮＭＯＳトランジスタ２２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ２３１がＯＦＦのままであり、走査線用ＣＭＯＳ回路２４１の反転動作（ＮＭＯＳトランジスタ２２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ２３１がＯＮからＯＦＦになる動作、又は、その逆の動作）が存在しない。したがって、ｔ２時において、“走査線用ＣＭＯＳ回路２４１の貫通電流”（例えば、図４（ｃ）の比較例における貫通電流Ｉ１１に相当する電流）は流れない。また、ｔ２時においては、ＮＭＯＳトランジスタ２２２，２２３，…がＯＦＦのままであり、ＰＭＯＳトランジスタ２３２，２３３，…がＯＦＦのままであり、ＣＭＯＳ回路２４２，２４３，…の反転動作が存在しない。したがって、ｔ２時において、“走査線用ＣＭＯＳ回路２４２，２４３，…の貫通電流”（例えば、図４（ａ）の比較例におけるＩ１２，Ｉ１３，…に相当する電流）は流れない。
【００３４】
また、第１の実施形態の動作（１）によれば、ｔ２時に、データ線用スイッチ回路３１において、ＮＭＯＳトランジスタ３２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ３３１がＯＮからＯＦＦになるが、非選択走査線ＣＯＭ２〜ＣＯＭｎはＨｉ−Ｚ状態のままであるので、“非選択ＥＬ素子経由の貫通電流”（例えば、図４（ａ）の比較例におけるＩ２２，Ｉ２３，…に相当する電流）は流れない。
【００３５】
図３（ｂ）は、図２のｔ３時（表示期間Ｐ２の終了時点であり、ディスチャージ期間Ｐ１の開始時点である）の動作を示す。図３（ｂ）に示されるように、ｔ３時に、走査線スイッチ回路２１においては、ＮＭＯＳトランジスタ２２１がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ２３１がＯＦＦのままであり、ＮＭＯＳトランジスタ２２２，２２３，…がＯＦＦのままであり、ＰＭＯＳトランジスタ２３２，２３３，…がＯＦＦのままである。また、図３（ｂ）に示されるように、ｔ３時に、データ線スイッチ回路３１においては、ＮＭＯＳトランジスタ３２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ３３１がＯＮからＯＦＦになる。
【００３６】
このように、第１の実施形態の動作（１）によれば、ｔ３時に、走査線スイッチ回路２１おいては、ＮＭＯＳトランジスタ２２１がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ２３１がＯＦＦのままであり、ＣＭＯＳ回路２４１の反転動作は存在しない。したがって、ｔ３時に、走査線スイッチ回路２１おいては、“走査線用ＣＭＯＳ回路２４１の貫通電流”は流れない。また、ｔ３時に、走査線スイッチ回路２１おいては、ＮＭＯＳトランジスタ２２２，２２３，…がＯＦＦのままであり、ＰＭＯＳトランジスタ２３２，２３３，…がＯＦＦのままであり、走査線用ＣＭＯＳ回路２４２，２４３，…の反転動作が存在しない。したがって、ｔ３時において、“走査線用ＣＭＯＳ回路２４２，２４３，…の貫通電流”（例えば、図４（ｂ）の従来例におけるＩ３２，Ｉ３３，…に相当する電流）は流れない。
【００３７】
また、第１の実施形態の動作（１）によれば、ｔ３時に、データ線用スイッチ回路３１において、ＮＭＯＳトランジスタ３２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ３３１がＯＮからＯＦＦになるが、非選択走査線ＣＯＭ２〜ＣＯＭｎはＨｉ−Ｚ状態のままであるので、“非選択ＥＬ素子経由の貫通電流”（例えば、図４（ｂ）の従来例におけるＩ４２，Ｉ４３，…に相当する電流）は流れない。
【００３８】
図３（ｃ）は、図２のｔ４時（ディスチャージ期間Ｐ１の終了時点であり、次の表示期間Ｐ２の開始時点である。）の動作を示す。図３（ｃ）に示されるように、ｔ４時の動作は、選択走査線が次の行に移る点を除き、ｔ２時の動作と同じである。したがって、ｔ４時においては、ｔ２時と同様に、走査線用ＣＭＯＳ回路２４の反転動作が存在しないので、“走査線用ＣＭＯＳ回路２４の貫通電流”は流れない。
【００３９】
また、ｔ４時においては、ｔ２時と同様に、非選択走査線ＣＯＭ１、ＣＯＭ３〜ＣＯＭｎはＨｉ−Ｚ状態のままであるので、“非選択ＥＬ素子経由の貫通電流”は流れない。
【００４０】
以上に説明したように、第１の実施形態の動作（１）によれば、非選択走査線がＨｉ−Ｚ状態になるように走査線用ＣＭＯＳ回路２４のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方をＯＦＦにすることによって、走査線用ＣＭＯＳ回路２４の反転動作をなくしている。このため、図４の比較例に示されるような“走査線用ＣＭＯＳ回路の貫通電流”はなくなり、そのため消費電力を低減することができる。また、ディスチャージ期間において走査線用のＣＭＯＳ回路２４をＨｉ−Ｚ状態にしているので、データ線用高電位部３０から、データ線用ＣＭＯＳ回路３４、非選択ＥＬ素子、走査線用ＣＭＯＳ回路２４を経由して流れる“非選択ＥＬ素子経由の貫通電流”をなくすることができ、消費電力を低減することができる。さらにまた、第１の実施形態の動作（１）によれば、非選択走査線用のＣＭＯＳ回路２４をＨｉ−Ｚ状態としているので、走査線用高電位部２０の走査線電源電位ＶＣをデータ線用高電位部３０のデータ線電源電位ＶＳよりも低くすることが可能になり、走査線電源電位ＶＣを低くしたことによる消費電力の低減効果もある。
【００４１】
（第１の実施形態の動作（２））
図５は、第１の実施形態の動作（２）を示す波形図である。図５に示されるように、第１の実施形態の動作（２）においては、走査期間Ｐ０内の表示期間Ｐ２毎に走査線ＣＯＭ１〜ＣＯＭｎを順次選択してアース電位ＶＧにする。また、図５に斜線部分で示されるように、表示期間Ｐ２において、非選択走査線をＨｉ−Ｚ状態にしている。また、図５に示されるように、第１の実施形態の動作（２）においては、走査期間Ｐ０内のディスチャージ期間Ｐ１において走査線ＣＯＭ１〜ＣＯＭｎの全てを走査線電源電位ＶＣにし、データ線ＳＥＧ１〜ＳＥＧｍの全てをアース電位ＶＧにしている。第１の実施形態の動作（２）においては、ディスチャージ期間Ｐ１により、データ線ＳＥＧに蓄積された電荷が放出される。
【００４２】
図６（ａ）〜（ｃ）は、第１の実施形態の動作（２）の説明図である。図６（ａ）は、図５のｔ２時（表示期間Ｐ２の開始時点）の動作を示す。図６（ａ）に示されるように、ｔ２時に、走査線スイッチ回路２１においては、ＮＭＯＳトランジスタ２２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ２３１がＯＮからＯＦＦになり、ＮＭＯＳトランジスタ２２２，２２３，…がＯＦＦのままであり、ＰＭＯＳトランジスタ２３２，２３３，…がＯＮからＯＦＦになる。また、図６（ａ）に示されるように、ｔ２時に、データ線スイッチ回路３１においては、ＮＭＯＳトランジスタ３２１がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ３３１がＯＦＦからＯＮになる。
【００４３】
このように、第１の実施形態の動作（２）によれば、ｔ２時に、走査線用ＣＭＯＳ回路２４１の反転動作が存在するが、走査線用ＣＭＯＳ回路２４２，２４３，…の反転動作は存在しない。したがって、ｔ２時において、“走査線用ＣＭＯＳ回路２４１の貫通電流”は流れるが、“他の走査線用ＣＭＯＳ回路２４２，２４３，…の貫通電流”は流れない。
【００４４】
また、第１の実施形態の動作（２）によれば、ｔ２時において、ＮＭＯＳトランジスタ３２１がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ３３１がＯＦＦからＯＮになるが、非選択走査線ＣＯＭ２〜ＣＯＭｎは走査線電源電位ＶＣ又はＨｉ−Ｚ状態にあるので、“非選択ＥＬ素子経由の貫通電流”は小さい。
【００４５】
図６（ｂ）は、図５のｔ３時（表示期間Ｐ２の終了時点であり、ディスチャージ期間Ｐ１の開始時点である）の動作を示す。図６（ｂ）に示されるように、ｔ３時に、走査線スイッチ回路２１においては、ＮＭＯＳトランジスタ２２１がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ２３１がＯＦＦからＯＮになり、ＮＭＯＳトランジスタ２２２，２２３，…がＯＦＦのままであり、ＰＭＯＳトランジスタ２３２，２３３，…がＯＦＦからＯＮになる。また、図６（ｂ）に示されるように、ｔ３時に、データ線スイッチ回路３１においては、ＮＭＯＳトランジスタ３２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ３３１がＯＮからＯＦＦになる。
【００４６】
このように、第１の実施形態の動作（２）によれば、ｔ３時においては、ＣＭＯＳ回路２４１の反転動作が存在するが、ＣＭＯＳ回路２４２，２４３，…の反転動作は存在しない。したがって、ｔ３時において、“ＣＭＯＳ回路２４２，２４３，…の貫通電流”は流れない。
【００４７】
また、第１の実施形態の動作（２）によれば、ｔ３時において、ＮＭＯＳトランジスタ３２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ３３１がＯＮからＯＦＦになるが、非選択走査線ＣＯＭ２〜ＣＯＭｎはＨｉ−Ｚ状態のままであるので、“非選択ＥＬ素子経由の貫通電流”（例えば、図４（ｂ）の従来例におけるＩ５２，Ｉ５３，…に相当する電流）は流れない。
【００４８】
図６（ｃ）は、図５のｔ４時（ディスチャージ期間Ｐ１の終了時点であり、次の表示期間Ｐ２の開始時点である。）の動作を示す。図６（ｃ）に示されるように、ｔ４時の動作は、選択走査線が次の行に移る点を除き、ｔ２時の動作と同じである。したがって、ｔ４時においては、ｔ２時と同様に、ＣＭＯＳ回路２４２の反転動作が存在するが、ＣＭＯＳ回路２４１及び２４３，２４４…の反転動作は存在しない。したがって、ｔ２時において、“ＣＭＯＳ回路２４１２の貫通電流”は流れるが、“他のＣＭＯＳ回路２４１及び２４３，２４４…の貫通電流”は流れない。
【００４９】
また、ｔ４時においては、ｔ２時と同様に、非選択走査線ＣＯＭ１、ＣＯＭ３〜ＣＯＭｎはＨｉ−Ｚ状態又は走査線電源電位ＶＣにあるので、“非選択ＥＬ素子経由の貫通電流”は小さい。
【００５０】
以上に説明したように、第１の実施形態の動作（２）によれば、走査線用の非選択ＣＭＯＳ回路をＨｉ−Ｚ状態とすることによって、走査線用ＣＭＯＳ回路の反転動作の回数を少なくしている。このため、“走査線用ＣＭＯＳ回路の貫通電流”は減少し、消費電力を低減することができる。また、ディスチャージ期間において走査線用のＣＭＯＳ回路を走査線電源電位ＶＣにしているので、“非選択ＥＬ素子経由の貫通電流”を少なくすることができ、消費電力を低減することができる。
【００５１】
（第１の実施形態の動作（３））
図７は、第１の実施形態の動作（３）を示す波形図である。図７に示されるように、第１の実施形態の動作（３）においては、走査期間Ｐ０内の表示期間Ｐ２毎に走査線ＣＯＭ１〜ＣＯＭｎを順次選択してアース電位ＶＧにする。また、図７に斜線部分で示されるように、表示期間Ｐ２において、非選択走査線をＨｉ−Ｚ状態にしている。また、図７に示されるように、第１の実施形態の動作（３）においては、走査期間Ｐ０内のディスチャージ期間Ｐ１において走査線ＣＯＭ１〜ＣＯＭｎの全てをアース電位ＶＧにし、データ線ＳＥＧ１〜ＳＥＧｍの全てをアース電位ＶＧにしている。第１の実施形態の動作（３）においては、ディスチャージ期間Ｐ１により、データ線ＳＥＧに蓄積された電荷及び走査線ＣＯＭに蓄積された電荷が放出されて、発光不良防止が図られている。
【００５２】
図８（ａ）〜（ｃ）は、第１の実施形態の動作（３）の説明図である。図８（ａ）は、図７のｔ２時（表示期間Ｐ２の開始時点）の動作を示す。図８（ａ）に示されるように、ｔ２時に、走査線スイッチ回路２１においては、ＮＭＯＳトランジスタ２２１がＯＮのままであり、ＰＭＯＳトランジスタ２３１がＯＦＦのままであり、ＮＭＯＳトランジスタ２２２，２２３，…がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ２３２，２３３，…がＯＦＦのままである。また、図８（ａ）に示されるように、ｔ２時に、データ線スイッチ回路３１においては、ＮＭＯＳトランジスタ３２１がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ３３１がＯＦＦからＯＮになる。
【００５３】
このように、第１の実施形態の動作（３）によれば、走査線用ＣＭＯＳ回路２４の反転動作は存在しない。したがって、ｔ２時において、“走査線用ＣＭＯＳ回路２４の貫通電流”は流れない。
【００５４】
また、第１の実施形態の動作（３）によれば、ｔ２時において、ＮＭＯＳトランジスタ３２１がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ３３１がＯＦＦからＯＮになるが、非選択走査線ＣＯＭ２〜ＣＯＭｎはアース電位ＶＧ又はＨｉ−Ｚ状態にあるので、“非選択ＥＬ素子経由の貫通電流”が流れる場合がある。
【００５５】
図８（ｂ）は、図７のｔ３時（表示期間Ｐ２の終了時点であり、ディスチャージ期間Ｐ１の開始時点である）の動作を示す。図８（ｂ）に示されるように、ｔ３時に、走査線スイッチ回路２１においては、ＮＭＯＳトランジスタ２２１がＯＮのままであり、ＰＭＯＳトランジスタ２３１がＯＦＦのままであり、ＮＭＯＳトランジスタ２２２，２２３，…がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ２３２，２３３，…がＯＦＦのままである。また、図８（ｂ）に示されるように、ｔ３時に、データ線スイッチ回路３１においては、ＮＭＯＳトランジスタ３２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ３３１がＯＮからＯＦＦになる。
【００５６】
このように、第１の実施形態の動作（３）によれば、ｔ３時においては、ＣＭＯＳ回路２４の反転動作は存在しない。したがって、ｔ３時において、“ＣＭＯＳ回路２４の貫通電流”は流れない。
【００５７】
また、第１の実施形態の動作（３）によれば、ｔ３時において、ＮＭＯＳトランジスタ３２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ３３１がＯＮからＯＦＦになるが、非選択走査線ＣＯＭ２〜ＣＯＭｎはＨｉ−Ｚ状態又はアース電位ＶＧであるので、“非選択ＥＬ素子経由の貫通電流”が流れる場合がある。
【００５８】
図８（ｃ）は、図７のｔ４時（ディスチャージ期間Ｐ１の終了時点であり、次の表示期間Ｐ２の開始時点である。）の動作を示す。図８（ｃ）に示されるように、ｔ４時の動作は、選択走査線が次の行に移る点を除き、ｔ２時の動作と同じである。したがって、ｔ４時においては、ｔ２時と同様に、走査線用ＣＭＯＳ回路２４の反転動作が存在しないので、“走査線用ＣＭＯＳ回路２４の貫通電流”は流れない。
【００５９】
以上に説明したように、第１の実施形態の動作（３）によれば、走査線用の非選択ＣＭＯＳ回路をＨｉ−Ｚ状態とすることによって、走査線用ＣＭＯＳ回路の反転動作をなくしている。このため、“走査線用ＣＭＯＳ回路の貫通電流”は減少し、そのため消費電力を低減することができる。
【００６０】
（第１の実施形態の動作（４））
図９は、第１の実施形態の動作（４）を示す波形図である。図９に示されるように、第１の実施形態の動作（４）においては、走査期間Ｐ１０内の表示期間Ｐ１２毎に走査線ＣＯＭ１〜ＣＯＭｎを順次選択してアース電位ＶＧにする。また、図９に斜線部分で示されるように、表示期間Ｐ１２において、非選択走査線をＨｉ−Ｚ状態にしている。また、図９に示されるように、第１の実施形態の動作（４）においては、走査期間Ｐ０内のディスチャージ期間Ｐ１１において走査線ＣＯＭ１〜ＣＯＭｎの全てをアース電位ＶＧにしている。
【００６１】
また、第１の実施形態の動作（４）においては、ディスチャージ期間Ｐ１１の開始時点ｔ１２の直前（ｔ１１時）にＮＭＯＳトランジスタ３２をＯＦＦからＯＮにし、ＰＭＯＳトランジスタ３３をＯＮからＯＦＦにしてデータ線をアース電位ＶＧに接続してこの状態をディスチャージ期間の終了時ｔ１３の直後（ｔ１４時）まで維持し、ディスチャージ期間の終了直後（ｔ１４時）に選択状態にするデータ線のＮＭＯＳトランジスタ３２をＯＦＦにしＰＭＯＳトランジスタ３３をＯＮにすることによって選択状態にするデータ線をデータ線用高電位部３０に接続している。言い換えれば、データ線用のＣＭＯＳ回路３４の反転動作を、ディスチャージ期間Ｐ１１の開始時点ｔ１２より所定時間ｔｓ１早めた時点（ｔ１１時）、及び、ディスチャージ期間Ｐ１１の終了時点ｔ１３より所定時間ｔｓ２遅らせた時点（ｔ１２時）、即ち、非選択走査線がＨｉ−Ｚ状態になっているときに行っている。
【００６２】
図１０（ａ）〜（ｄ）は、第１の実施形態の動作（４）の説明図である。図１０（ａ）は、図７のｔ１１時の動作を示す。図１０（ａ）に示されるように、ｔ１１時に、走査線スイッチ回路２１においては、ＮＭＯＳトランジスタ２２１がＯＦＦのままであり、ＰＭＯＳトランジスタ２３１がＯＦＦのままであり、ＮＭＯＳトランジスタ２２２，２２３，…がＯＦＦのままであり、ＰＭＯＳトランジスタ２３２，２３３，…がＯＦＦのままである。即ち、全ての走査線がＨｉ−Ｚ状態にある。また、図１０（ａ）に示されるように、ｔ１１時に、データ線スイッチ回路３１においては、ＮＭＯＳトランジスタ３２１がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ３３１がＯＮからＯＦＦになる。即ち、ＣＭＯＳ回路３４１が反転動作する。
【００６３】
このように、第１の実施形態の動作（４）によれば、ｔ１１時において、ＮＭＯＳトランジスタ３２１がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ３３１がＯＦＦからＯＮになるが、走査線ＣＯＭ２〜ＣＯＭｎはＨｉ−Ｚ状態にあるので、“非選択ＥＬ素子経由の貫通電流”は流れない。
【００６４】
図１０（ｂ）は、図９のｔ１２時の動作を示す。図１０（ｂ）に示されるように、ｔ１２時に、走査線スイッチ回路２１においては、ＮＭＯＳトランジスタ２２がＯＦＦからＯＮになり、ＰＭＯＳトランジスタ２３がＯＦＦのままである。また、図１０（ｂ）に示されるように、ｔ１２時に、データ線スイッチ回路３１においては、ＮＭＯＳトランジスタ３２１がＯＮのままであり、ＰＭＯＳトランジスタ３３１がＯＦＦのままである。
【００６５】
このように、第１の実施形態の動作（４）によれば、ＣＭＯＳ回路２４の反転動作は存在しない。したがって、ｔ１２時において、走査線用“ＣＭＯＳ回路２４の貫通電流”は流れない。
【００６６】
図１０（ｃ）は、図９のｔ１３時の動作を示す。図１０（ｃ）に示されるように、ｔ１３時に、走査線スイッチ回路２１においては、ＮＭＯＳトランジスタ２２１がＯＮのままであり、ＰＭＯＳトランジスタ２３１がＯＦＦのままであり、ＮＭＯＳトランジスタ２２２，２２３，…がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ２３２，２３３，…がＯＦＦのままである。また、図１０（ｃ）に示されるように、ｔ１３時に、データ線スイッチ回路３１においては、ＮＭＯＳトランジスタ３２１がＯＮのままであり、ＰＭＯＳトランジスタ３３１がＯＦＦのままである。
【００６７】
このように、第１の実施形態の動作（３）によれば、ｔ１３時においては、走査線用ＣＭＯＳ回路２４の反転動作は存在しない。したがって、ｔ１３時において、“走査線用ＣＭＯＳ回路２４の貫通電流”は流れない。
【００６８】
図１０（ｄ）は、図９のｔ１４時の動作を示す。図１０（ｄ）に示されるように、ｔ１４時に、走査線スイッチ回路２１においては、ＮＭＯＳトランジスタ２２１がＯＮのままであり、ＰＭＯＳトランジスタ２３１がＯＦＦのままであり、ＮＭＯＳトランジスタ２２２，２２３，…がＯＦＦのままであり、ＰＭＯＳトランジスタ２３２，２３３，…がＯＦＦのままである。また、図１０（ｄ）に示されるように、ｔ１４時に、データ線スイッチ回路３１においては、ＮＭＯＳトランジスタ３２１がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ３３１がＯＦＦからＯＮになる。
【００６９】
このように、第１の実施形態の動作（４）によれば、ｔ１４時において、ＮＭＯＳトランジスタ３２１がＯＮからＯＦＦになり、ＰＭＯＳトランジスタ３３１がＯＦＦからＯＮになるが、走査線ＣＯＭ２〜ＣＯＭｎはＨｉ−Ｚ状態にあるので、“非選択ＥＬ素子経由の貫通電流”は流れない。
【００７０】
以上に説明したように、第１の実施形態の動作（４）によれば、データ線用ＣＭＯＳ回路の反転動作を、走査線ＣＯＭがＨｉ−Ｚ状態にあるときに行うように動作させているので、“非選択ＥＬ素子経由の貫通電流”は流れず、そのため消費電力を低減することができる。
【００７１】
なお、第１の実施形態の動作（４）は、上記第１の実施形態の動作（３）のデータ線用ＣＭＯＳ回路の反転タイミングを時間ｔｓ１，ｔｓ２ずらした例に相当するが、このようなデータ線用ＣＭＯＳ回路の反転タイミングを上記第１の実施形態の動作（１）及び（２）に適用してもよい。
【００７２】
〈第２の実施形態〉
図１１は、本発明の第２の実施形態に係る有機ＥＬ表示装置の回路図である。図１１において、図１と同一又は対応する構成には、同一の符号を付す。第２の実施形態は、アース電位ＶＧよりも高くデータ線用高電位部３０のデータ線電源電位ＶＳより低い中間電位ＶＳＩを提供する電圧レギュレータ４０を有し、データ線スイッチ回路３１のＮＭＯＳトランジスタ３２を、アースＧＮＤに代えて、電圧レギュレータ４０の中間電位ＶＳＩ出力部に接続した点のみが上記第１の実施の形態と相違する。なお、電圧レギュレータ４０に代えて、外部電源等の他の手段を用いてもよい。
【００７３】
（第２の実施形態の動作（１））
図１２は、第２の実施形態の動作（１）を示す波形図であり、図１３（ａ）〜（ｃ）は、第２の実施形態の動作（１）の説明図である。図１２及び図１３（ａ）〜（ｃ）に示される第２の実施形態の動作（１）は、データ線スイッチ回路３１のＮＭＯＳトランジスタ３２を、電圧レギュレータ４０の中間電位ＶＳＩ出力部に接続して、非選択データ線ＳＥＧの電位を中間電位ＶＳＩにした点が、図２及び図３（ａ）〜（ｃ）に示される上記第１の実施形態の動作（１）と相違する。
【００７４】
第２の実施形態の動作（１）によれば、非選択データ線が中間電位ＶＳＩをとるので選択データ線の電位ＶＳとの電位差が、非選択データ線をアース電位ＶＧとした場合に比べ小さくなり、データ線用ＣＭＯＳ回路３４の反転動作に伴う“データ線用ＣＭＯＳ回路３４の貫通電流”を低減させることができる。また、データ線の選択時の電位ＶＳとディスチャージ期間におけるデータ線の電位（中間電位ＶＳＩ）との差を小さくできるので、点灯応答を早くすることができる。なお、第２の実施形態の動作（１）において、上記以外の点は、上記第１の実施形態の動作（１）と同じである。
【００７５】
（第２の実施形態の動作（２））
図１４は、第２の実施形態の動作（２）を示す波形図であり、図１５（ａ）〜（ｃ）は、第２の実施形態の動作（２）の説明図である。図１４及び図１５（ａ）〜（ｃ）に示される第２の実施形態の動作（２）は、データ線スイッチ回路３１のＮＭＯＳトランジスタ３２を、電圧レギュレータ４０の中間電位ＶＳＩ出力部に接続して、非選択データ線ＳＥＧの電位を中間電位ＶＳＩにした点が、図５及び図６（ａ）〜（ｃ）に示される上記第１の実施形態の動作（２）と相違する。
【００７６】
第２の実施形態の動作（２）によれば、非選択データ線が中間電位ＶＳＩをとるので選択データ線の電位ＶＳとの電位差が、非選択データ線をアース電位ＶＧとした場合に比べ小さくなり、データ線用ＣＭＯＳ回路３４の反転動作に伴う“データ線用ＣＭＯＳ回路３４の貫通電流”を低減させることができる。また、データ線の選択時の電位ＶＳとディスチャージ期間におけるデータ線の電位（中間電位ＶＳＩ）との差を小さくできるので、点灯応答を早くすることができる。なお、第２の実施形態の動作（２）において、上記以外の点は、上記第１の実施形態の動作（２）と同じである。
【００７７】
（第２の実施形態の動作（３））
図１６は、第２の実施形態の動作（３）を示す波形図であり、図１７（ａ）〜（ｃ）は、第２の実施形態の動作（３）の説明図である。図１６及び図１７（ａ）〜（ｃ）に示される第２の実施形態の動作（３）は、データ線スイッチ回路３１のＮＭＯＳトランジスタ３２を、電圧レギュレータ４０の中間電位ＶＳＩ出力部に接続して、非選択データ線ＳＥＧの電位を中間電位ＶＳＩにした点が、図７及び図８（ａ）〜（ｃ）に示される上記第１の実施形態の動作（３）と相違する。
【００７８】
第２の実施形態の動作（３）によれば、非選択データ線が中間電位ＶＳＩをとるので選択データ線の電位ＶＳとの電位差が、非選択データ線をアース電位ＶＧとした場合に比べ小さくなり、データ線用ＣＭＯＳ回路３４の反転動作に伴う“データ線用ＣＭＯＳ回路３４の貫通電流”を低減させることができる。また、データ線の選択時の電位ＶＳとディスチャージ期間におけるデータ線の電位（中間電位ＶＳＩ）との差を小さくできるので、点灯応答を早くすることができる。なお、第２の実施形態の動作（３）において、上記以外の点は、上記第１の実施形態の動作（３）と同じである。
【００７９】
（第２の実施形態の動作（４））
図１８は、第２の実施形態の動作（４）を示す波形図であり、図１９（ａ）〜（ｃ）は、第２の実施形態の動作（４）の説明図である。図１８及び図１９（ａ）〜（ｃ）に示される第２の実施形態の動作（４）は、データ線スイッチ回路３１のＮＭＯＳトランジスタ３２を、電圧レギュレータ４０の中間電位ＶＳＩ出力部に接続して、非選択データ線ＳＥＧの電位を中間電位ＶＳＩにした点が、図９及び図１０（ａ）〜（ｃ）に示される上記第１の実施形態の動作（４）と相違する。
【００８０】
第２の実施形態の動作（４）によれば、非選択データ線が中間電位ＶＳＩをとるので選択データ線の電位ＶＳとの電位差が、非選択データ線をアース電位ＶＧとした場合に比べ小さくなり、データ線用ＣＭＯＳ回路３４の反転動作に伴う“データ線用ＣＭＯＳ回路３４の貫通電流”を低減させることができる。また、データ線の選択時の電位ＶＳとディスチャージ期間におけるデータ線の電位（中間電位ＶＳＩ）との差を小さくできるので、点灯応答を早くすることができる。なお、第２の実施形態の動作（４）において、上記以外の点は、上記第１の実施形態の動作（４）と同じである。
【００８１】
〈第３の実施形態〉
図２０は、本発明の第３の実施形態に係る有機ＥＬ表示装置の回路図である。図２０において、図１又は図１１と同一又は対応する構成には、同一の符号を付す。第３の実施形態の表示装置は、アース電位ＶＧよりも高くデータ線用高電位部３０のデータ線電源電位ＶＳより低い中間電位ＶＳＩ、及び、アース電位ＶＧよりも高く走査線用高電位部２０の走査線電源電位ＶＣより低い中間電位ＶＣＩを提供する電圧レギュレータ４０を有する。データ線スイッチ回路３１のＮＭＯＳトランジスタ３２を、アース電位部ＧＮＤに代えて、電圧レギュレータ４０の中間電位ＶＳＩ出力部に接続し、走査線スイッチ回路２１のＮＭＯＳトランジスタ２２を、走査線電源電位ＶＣに代えて、電圧レギュレータ４０の中間電位ＶＣＩ出力部に接続している点、及び、駆動制御回路１０による制御内容が上記第１及び第２の実施形態と相違する。電圧レギュレータ４０が提供する中間電位ＶＳＩ及びＶＣＩは、非選択ＥＬ素子が発光しないように、即ち、非選択ＥＬ素子の両端電圧がＥＬ素子の発光しきい値電圧以上にならないように（即ち、ＶＳＩ−ＶＣＩがＥＬ素子の発光しきい値電圧と電流経路による電圧降下を加算した電圧）以上にならないように設定される。なお、データ線ＳＥＧ及び走査線ＣＯＭの非選択時の電位及びディスチャージ時の電位は、発光不良を防ぐために、ＥＬ素子がバイアスゼロ又は逆バイアス印加の状態になるように設定することが望ましい。
【００８２】
図２１は、第３の実施形態の動作を示す波形図であり、図２２（ａ）〜（ｃ）は、第３の実施形態の動作の説明図である。図２１及び図２２（ａ）〜（ｃ）に示される第３の実施形態の動作は、データ線スイッチ回路３１のＮＭＯＳトランジスタ３２を、電圧レギュレータ４０の中間電位ＶＳＩ出力部に接続して、非選択データ線ＳＥＧの電位を中間電位ＶＳＩにした点が、図２及び図３（ａ）〜（ｃ）に示される上記第１の実施形態の動作（１）と相違する。また、第３の実施形態の動作は、非選択走査線ＣＯＭをＨｉ−Ｚ状態にするのではなく、中間電位ＶＣＩにした点が、図２及び図３（ａ）〜（ｃ）に示される上記第１の実施形態の動作（１）と相違する。また、第３の実施形態の動作は、ディスチャージ期間Ｐ１における走査線ＣＯＭをＨｉ−Ｚ状態にするのではなく、中間電位ＶＣＩにした点が、図２及び図３（ａ）〜（ｃ）に示される上記第１の実施形態の動作（１）と相違する。
【００８３】
第３の実施形態の動作によれば、非選択データ線を中間電位ＶＳＩとしたので選択データ線の電位ＶＳとの電位差が、非選択データ線をアース電位ＶＧとした場合に比べ小さくなり、データ線用ＣＭＯＳ回路３４の反転動作に伴う“データ線用ＣＭＯＳ回路３４の貫通電流”を低減させることができる。また、非選択走査線を中間電位ＶＣＩとしたので選択走査線の電位ＶＣとの電位差が、非選択走査線をアース電位ＶＧとした場合に比べ小さくなり、 “走査線用ＣＭＯＳ回路の貫通電流”を低減させることができる。また、データ線及び走査線の選択・非選択時の電位とディスチャージ期間における電位との差を小さくできるので、点灯応答を早くすることができる。なお、第３の実施形態において、上記第１の実施形態の動作（４）と同様に、データ線用ＣＭＯＳ回路の反転動作のタイミングをずらしてもよい。また、第３の実施形態の動作において、上記以外の点は、上記第１の実施形態又は第２実施形態の動作と同じである。
【００８４】
〈第４の実施形態〉
図２３は、本発明の第４の実施形態に係る有機ＥＬ表示装置の回路図である。図２３において、図１又は図２０と同一又は対応する構成には、同一の符号を付す。図２４は、第４の実施形態の動作を示す波形図であり、図２５（ａ）〜（ｃ）は、第４の実施形態の動作の説明図である。第４の実施形態の表示装置は、走査線用中間電位ＶＣＩに代えて、走査線用電源電位ＶＣを用いた点が第３の実施形態と相違する。なお、第４の実施形態において、上記第１の実施形態の動作（４）と同様に、データ線用ＣＭＯＳ回路の反転動作のタイミングをずらしてもよい。また、第４の実施形態の動作において、上記以外の点は、上記第３の実施形態と同じである。
【００８５】
〈第５の実施形態〉
図２６は、本発明の第５の実施形態に係る有機ＥＬ表示装置の回路図である。図２６において、図１又は図２０と同一又は対応する構成には、同一の符号を付す。図２７は、第４の実施形態の動作を示す波形図であり、図２８（ａ）〜（ｃ）は、第５の実施形態の動作の説明図である。第５の実施形態の表示装置は、データ線用中間電位ＶＳＩに代えて、アース電位ＶＧを用いた点が第３の実施形態と相違する。なお、第５の実施形態において、上記第１の実施形態の動作（４）と同様に、データ線用ＣＭＯＳ回路の反転動作のタイミングをずらしてもよい。また、第５の実施形態の動作において、上記以外の点は、上記第３の実施形態と同じである。
【００８６】
【発明の効果】
以上に説明したように、請求項１〜７の表示装置によれば、非選択走査線をＨｉ−Ｚ状態とすることによって、走査線用スイッチング素子の反転動作をなくしている。このため、走査線用スイッチング素子の貫通電流はなくなり、そのため消費電力を低減することができるという効果がある。
【００８７】
また、請求項１の表示装置によれば、ディスチャージ期間において走査線をＨｉ−Ｚ状態にしているので、データ線用高電位部から、データ線用スイッチング素子、非選択表示素子、走査線用スイッチング素子を経由して流れる非選択表示素子経由の貫通電流をなくすることができ、消費電力を低減することができるという効果がある。
【００８８】
また、請求項２の表示装置によれば、ディスチャージ期間において走査線を走査線電源電位にしているので、データ線用高電位部から、データ線用スイッチング素子、非選択表示素子、走査線用スイッチング素子を経由して流れる非選択表示素子経由の貫通電流をなくすることができ、消費電力を低減することができるという効果がある。
【００８９】
また、請求項３の表示装置によれば、データ線用のスイッチング素子の反転動作を、走査線がＨｉ−Ｚ状態にあるときに行うように動作させているので、非選択表示素子経由の貫通電流は流れず、そのため消費電力を低減することができるという効果がある。
【００９０】
また、請求項５の表示装置によれば、非選択データ線が中間電位をとるので選択データ線のデータ線電源電位との電位差が小さくなり、データ線用のスイッチング素子の貫通電流を低減させることができるという効果がある。また、請求項７の表示装置によれば、データ線の選択・非選択時の電位とディスチャージ期間における電位との差を小さくできるので、点灯応答を早くすることができるという効果がある。
【００９２】
また、請求項１１の表示装置によれば、走査線電源電位をデータ線電源電位よりも低くしているので、走査線電源電位を低くしたことによる消費電力の低減効果がある。
【００９３】
また、請求項１２の表示装置の駆動方法によれば、非選択走査線をＨｉ−Ｚ状態とすることによって、走査線用スイッチング素子の反転動作をなくしている。このため、走査線用スイッチング素子の貫通電流はなくなり、そのため消費電力を低減することができるという効果がある。
【００９４】
また、請求項８の表示装置の駆動方法によれば、ディスチャージ期間において走査線をＨｉ−Ｚ状態にしているので、データ線用高電位部から、データ線用スイッチング素子、非選択表示素子、走査線用スイッチング素子を経由して流れる非選択表示素子経由の貫通電流をなくすることができ、消費電力を低減することができるという効果がある。
【００９５】
また、請求項９の表示装置の駆動方法によれば、ディスチャージ期間において走査線を走査線電源電位にしているので、データ線用高電位部から、データ線用スイッチング素子、非選択表示素子、走査線用スイッチング素子を経由して流れる非選択表示素子経由の貫通電流をなくすることができ、消費電力を低減することができるという効果がある。
【００９６】
また、請求項１０の表示装置の駆動方法によれば、データ線用スイッチング素子の反転動作を、走査線がＨｉ−Ｚ状態にあるときに行うように動作させているので、非選択表示素子経由の貫通電流は流れず、そのため消費電力を低減することができるという効果がある。
【００９７】
また、請求項１２の表示装置の駆動方法によれば、非選択データ線が中間電位をとるので選択データ線のデータ線電源電位との電位差が小さくなり、データ線用スイッチング素子の貫通電流を低減させることができるという効果がある。また、請求項１６の表示装置の駆動方法によれば、データ線の選択・非選択時の電位とディスチャージ期間における電位との差を小さくできるので、点灯応答を早くすることができるという効果がある。
【００９９】
また、請求項２２の表示装置の駆動方法によれば、走査線電源電位をデータ線電源電位よりも低くしているので、走査線電源電位を低くしたことによる消費電力の低減効果がある。
【０１００】
また、請求項２３の表示装置の駆動回路によれば、非選択走査線をＨｉ−Ｚ状態とすることによって、走査線用スイッチング素子の反転動作をなくしている。このため、走査線用スイッチング素子の貫通電流はなくなり、そのため消費電力を低減することができるという効果がある。
【０１０１】
また、請求項１５の表示装置の駆動回路によれば、ディスチャージ期間において走査線をＨｉ−Ｚ状態にしているので、データ線用高電位部から、データ線用スイッチング素子、非選択表示素子、走査線用スイッチング素子を経由して流れる非選択表示素子経由の貫通電流をなくすることができ、消費電力を低減することができるという効果がある。
【０１０２】
また、請求項１６の表示装置の駆動回路によれば、ディスチャージ期間において走査線を走査線電源電位にしているので、データ線用高電位部から、データ線用スイッチング素子、非選択表示素子、走査線用スイッチング素子を経由して流れる非選択表示素子経由の貫通電流をなくすることができ、消費電力を低減することができるという効果がある。
【０１０３】
また、請求項１７の表示装置の駆動回路によれば、データ線用スイッチング素子の反転動作を、走査線がＨｉ−Ｚ状態にあるときに行うように動作させているので、非選択表示素子経由の貫通電流は流れず、そのため消費電力を低減することができるという効果がある。
【０１０４】
また、請求項１９の表示装置の駆動回路によれば、非選択データ線が中間電位をとるので選択データ線のデータ線電源電位との電位差が小さくなり、データ線用スイッチング素子の貫通電流を低減させることができるという効果がある。また、請求項２９の表示装置の駆動回路によれば、データ線の選択・非選択時の電位とディスチャージ期間における電位との差を小さくできるので、点灯応答を早くすることができるという効果がある。
【０１０６】
また、請求項３３の表示装置の駆動回路によれば、走査線電源電位をデータ線電源電位よりも低くしているので、走査線電源電位を低くしたことによる消費電力の低減効果がある。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る有機ＥＬ表示装置の回路図である。
【図２】 第１の実施形態の動作（１）を示す波形図である。
【図３】 （ａ）〜（ｃ）は、第１の実施形態の動作（１）の説明図である。
【図４】 （ａ）〜（ｃ）は、比較例の動作の説明図である。
【図５】 第１の実施形態の動作（２）を示す波形図である。
【図６】 （ａ）〜（ｃ）は、第１の実施形態の動作（２）の説明図である。
【図７】 第１の実施形態の動作（３）を示す波形図である。
【図８】 （ａ）〜（ｃ）は、第１の実施形態の動作（３）の説明図である。
【図９】 第１の実施形態の動作（４）を示す波形図である。
【図１０】 （ａ）〜（ｄ）は、第１の実施形態の動作（４）の説明図である。
【図１１】 本発明の第２の実施形態に係る有機ＥＬ表示装置の回路図である。
【図１２】 第２の実施形態の動作（１）を示す波形図である。
【図１３】 （ａ）〜（ｃ）は、第２の実施形態の動作（１）の説明図である。
【図１４】 第２の実施形態の動作（２）を示す波形図である。
【図１５】 （ａ）〜（ｃ）は、第２の実施形態の動作（２）の説明図である。
【図１６】 第２の実施形態の動作（３）を示す波形図である。
【図１７】 （ａ）〜（ｃ）は、第２の実施形態の動作（３）の説明図である。
【図１８】 第２の実施形態の動作（４）を示す波形図である。
【図１９】 （ａ）〜（ｄ）は、第２の実施形態の動作（４）の説明図である。
【図２０】 本発明の第３の実施形態に係る有機ＥＬ表示装置の回路図である。
【図２１】 第３の実施形態の動作を示す波形図である。
【図２２】 （ａ）〜（ｃ）は、第３の実施形態の動作の説明図である。
【図２３】 本発明の第４の実施形態に係る有機ＥＬ表示装置の回路図である。
【図２４】 第４の実施形態の動作を示す波形図である。
【図２５】 （ａ）〜（ｃ）は、第４の実施形態の動作の説明図である。
【図２６】 本発明の第５の実施形態に係る有機ＥＬ表示装置の回路図である。
【図２７】 第５の実施形態の動作を示す波形図である。
【図２８】 （ａ）〜（ｃ）は、第５の実施形態の動作の説明図である。
【図２９】 従来の表示装置の回路図である。
【図３０】 図２９の有機ＥＬ表示装置の動作を示す波形図である。
【符号の説明】
１０ 駆動制御回路、
１１ 定電流出力回路、
２０ 走査線用高電位部、
２１ 走査線スイッチ回路、
２２（２２１〜２２ｎ） ＮＭＯＳトランジスタ、
２３（２３１〜２３ｎ） ＰＭＯＳトランジスタ、
２４（２４１〜２４ｎ） ＣＭＯＳ回路、
３０ データ線用高電位部、
３１ データ線スイッチ回路、
３２（３２１〜３２ｎ） ＮＭＯＳトランジスタ、
３３（３３１〜３３ｎ） ＰＭＯＳトランジスタ、
３４（３４１〜３４ｎ） ＣＭＯＳ回路、
４０ 電圧レギュレータ、
ＣＯＭ（ＣＯＭ１〜ＣＯＭｎ） 走査線（陰極線）、
ＳＥＧ（ＳＥＧ１〜ＳＥＧｍ） データ線（陽極線）、
ＰＥ（ＰＥ１ , １〜ＰＥｍ , ｎ） ＥＬ素子、
ＶＣ 走査線電源電位、
ＶＣＩ 走査線用中間電位、
ＶＳ データ線電源電位、
ＶＳＩ データ線用中間電位、
ＧＮＤ アース電位部、
ＶＧ アース電位、
Ｐ０，Ｐ１０ 走査期間、
Ｐ１，Ｐ１１ ディスチャージ期間、
Ｐ２，Ｐ１２ 表示期間
ｔ１，ｔ３，ｔ５，ｔ７ 表示期間Ｐ２の終了時点（ディスチャージ期間Ｐ１の開始時点）、
ｔ２，ｔ４，ｔ６ 表示期間Ｐ２の開始時点（ディスチャージ期間Ｐ１の終了時点）。

Claims (21)

  1. ｎ行（ｎは正の整数）の走査線と、
    ｍ列（ｍは正の整数）のデータ線と、
    前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、
    走査線用低電位部と、
    前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、
    データ線用低電位部と、
    前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子と
    を有し、
    選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置において、
    表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する駆動制御回路を有し、この駆動制御回路からの信号に基づいて、
    前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、
    前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、
    前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、
    前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、
    前記ディスチャージ期間において、
    前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記ｎ行の走査線をハイインピーダンス状態にし、
    前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続する
    ことを特徴とする表示装置。
  2. ｎ行（ｎは正の整数）の走査線と、
    ｍ列（ｍは正の整数）のデータ線と、
    前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、
    走査線用低電位部と、
    前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、
    データ線用低電位部と、
    前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子と
    を有し、
    選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置において、
    表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する駆動制御回路を有し、この駆動制御回路からの信号に基づいて、
    前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、
    前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、
    前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、
    前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、
    前記ディスチャージ期間において、
    前記第１スイッチング素子をオフにし前記第２スイッチング素子をオンにすることによって前記ｎ行の走査線を前記走査線用高電位部に接続し、
    前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続する
    ことを特徴とする表示装置。
  3. ｎ行（ｎは正の整数）の走査線と、
    ｍ列（ｍは正の整数）のデータ線と、
    前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、
    走査線用低電位部と、
    前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、
    データ線用低電位部と、
    前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子と
    を有し、
    選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置において、
    表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する駆動制御回路を有し、この駆動制御回路からの信号に基づいて、
    前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、
    前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、
    前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、
    前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、
    前記ディスチャージ期間において、
    前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記ｎ行の走査線を前記走査線用低電位部に接続し、
    前記ディスチャージ期間の開始時点の直前に前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続してこの状態を前記ディスチャージ期間の終了直後まで維持し、
    前記ディスチャージ期間の終了直後に選択状態にするデータ線の前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって選択状態にするデータ線を前記データ線用高電位部に接続する
    ことを特徴とする表示装置。
  4. 前記走査線用高電位部を走査線電源電位にする走査線電源回路と、
    前記データ線用高電位部をデータ線電源電位にするデータ線電源回路と
    を有し、
    前記走査線用低電位部がアースに接続され、
    前記データ線用低電位部がアースに接続された
    ことを特徴とする請求項１から３までのいずれかに記載の表示装置。
  5. 前記走査線用高電位部を走査線電源電位にする走査線電源回路と、
    前記データ線用高電位部をデータ線電源電位にするデータ線電源回路と、
    前記データ線用低電位部を、アース電位よりも高く前記データ線電源電位よりも低い中間電位にする中間電位部と
    を有し、
    前記走査線用低電位部がアースに接続され、前記データ線用低電位部が前記中間電位に接続された
    ことを特徴とする請求項１から３までのいずれかに記載の表示装置。
  6. 同じ走査線に接続された前記第１スイッチング素子及び前記第２スイッチング素子の１組を、ＣＭＯＳ回路により構成し、
    同じデータ線に接続された前記第３スイッチング素子及び前記第４スイッチング素子の１組を、ＣＭＯＳ回路により構成した
    ことを特徴とする請求項１から５までのいずれかに記載の表示装置。
  7. 前記走査線用高電位部の走査線電源電位を前記データ線用高電位部のデータ線電源電位よりも低い電位にしたことを特徴とする請求項１から６までのいずれかに記載の表示装置。
  8. ｎ行（ｎは正の整数）の走査線と、
    ｍ列（ｍは正の整数）のデータ線と、
    前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、
    走査線用低電位部と、
    前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、
    データ線用低電位部と、
    前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子と
    を有し、
    選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置の駆動方法であって、
    表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する表示装置の駆動方法において、
    前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、
    前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、
    前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、
    前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、
    前記ディスチャージ期間において、
    前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記ｎ行の走査線をハイインピーダンス状態にし、
    前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続する
    ことを特徴とする表示装置の駆動方法。
  9. ｎ行（ｎは正の整数）の走査線と、
    ｍ列（ｍは正の整数）のデータ線と、
    前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、
    走査線用低電位部と、
    前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、
    データ線用低電位部と、
    前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子と
    を有し、
    選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置の駆動方法であって、
    表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する表示装置の駆動方法において、
    前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、
    前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、
    前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、
    前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、
    前記ディスチャージ期間において、
    前記第１スイッチング素子をオフにし前記第２スイッチング素子をオンにすることによって前記ｎ行の走査線を前記走査線用高電位部に接続し、
    前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続する
    ことを特徴とする表示装置の駆動方法。
  10. ｎ行（ｎは正の整数）の走査線と、
    ｍ列（ｍは正の整数）のデータ線と、
    前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、
    走査線用低電位部と、
    前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、
    データ線用低電位部と、
    前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子と
    を有し、
    選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置の駆動方法であって、
    表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する表示装置の駆動方法において、
    前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、
    前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、
    前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、
    前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、
    前記ディスチャージ期間において、
    前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記ｎ行の走査線を前記走査線用低電位部に接続し、
    前記ディスチャージ期間の開始時点の直前に前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続してこの状態を前記ディスチャージ期間の終了直後まで維持し、
    前記ディスチャージ期間の終了直後に選択状態にするデータ線の前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって選択状態にするデータ線を前記データ線用高電位部に接続する
    ことを特徴とする表示装置の駆動方法。
  11. 前記走査線用低電位部がアースに接続され、
    前記データ線用低電位部がアースに接続された
    ことを特徴とする請求項８から１０までのいずれかに記載の表示装置の駆動方法。
  12. 前記走査線用低電位部がアースに接続され、
    前記データ線用低電位部がアース電位よりも高く前記データ線用高電位部の電位より低い中間電位に接続された
    ことを特徴とする請求項８から１０までのいずれかに記載の表示装置の駆動方法。
  13. 同じ走査線に接続された前記第１スイッチング素子及び前記第２スイッチング素子の１組を、ＣＭＯＳ回路により構成し、
    同じデータ線に接続された前記第３スイッチング素子及び前記第４スイッチング素子の１組を、ＣＭＯＳ回路により構成した
    ことを特徴とする請求項８から１２までのいずれかに記載の表示装置の駆動方法。
  14. 前記走査線用高電位部の走査線電源電位を前記データ線用高電位部のデータ線電源電位よりも低い電位にしたことを特徴とする請求項８から１３までのいずれかに記載の表示装置の駆動方法。
  15. ｎ行（ｎは正の整数）の走査線と、
    ｍ列（ｍは正の整数）のデータ線と、
    前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、
    走査線用低電位部と、
    前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、
    データ線用低電位部と、
    前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子と
    を有し、
    選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置に用いられ、
    表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する表示装置の駆動回路において、
    前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、
    前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、
    前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、
    前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、
    前記ディスチャージ期間において、
    前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記ｎ行の走査線をハイインピーダンス状態にし、
    前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続する
    ことを特徴とする表示装置の駆動回路。
  16. ｎ行（ｎは正の整数）の走査線と、
    ｍ列（ｍは正の整数）のデータ線と、
    前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、
    走査線用低電位部と、
    前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、
    データ線用低電位部と、
    前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子と
    を有し、
    選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置に用いられ、
    表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する表示装置の駆動回路において、
    前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、
    前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、
    前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、
    前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、
    前記ディスチャージ期間において、
    前記第１スイッチング素子をオフにし前記第２スイッチング素子をオンにすることによって前記ｎ行の走査線を前記走査線用高電位部に接続し、
    前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続する
    ことを特徴とする表示装置の駆動回路。
  17. ｎ行（ｎは正の整数）の走査線と、
    ｍ列（ｍは正の整数）のデータ線と、
    前記ｎ行の走査線及び前記ｍ列のデータ線の交点に配置された（ｎ×ｍ）個の表示素子と、
    走査線用低電位部と、
    前記走査線用低電位部の電位より高い走査線電源電位の走査線用高電位部と、
    データ線用低電位部と、
    前記データ線用低電位部の電位より高いデータ線電源電位のデータ線用高電位部と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用低電位部に接続するｎ個の第１スイッチング素子と、
    前記ｎ行の走査線のそれぞれに接続されており、オン状態のときに前記走査線を前記走査線用高電位部に接続するｎ個の第２スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用低電位部に接続するｍ個の第３スイッチング素子と、
    前記ｍ列のデータ線のそれぞれに接続されており、オン状態のときに前記データ線を前記データ線用高電位部に接続するｍ個の第４スイッチング素子と
    を有し、
    選択状態にある走査線と選択状態にあるデータ線の交点の表示素子が表示状態になる表示装置に用いられ、
    表示素子を選択的に表示状態にする表示期間及びディスチャージ期間を含む走査期間のそれぞれにおいて、前記ｎ個の第１スイッチング素子、前記ｎ個の第２スイッチング素子、前記ｍ個の第３スイッチング素子、及び前記ｍ個の第４スイッチング素子のオン・オフを制御する表示装置の駆動回路において、
    前記走査線を選択状態にするときには、前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記走査線を前記走査線用低電位部に接続し、
    前記走査線を非選択状態にするときには、前記第１スイッチング素子及び前記第２スイッチング素子の両方をオフにすることによって前記走査線をハイインピーダンス状態にし、
    前記データ線を選択状態にするときには、前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって前記データ線を前記データ線用高電位部に接続し、
    前記データ線を非選択状態にするときには、前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記データ線を前記データ線用低電位部に接続し、
    前記ディスチャージ期間において、
    前記第１スイッチング素子をオンにし前記第２スイッチング素子をオフにすることによって前記ｎ行の走査線を前記走査線用低電位部に接続し、
    前記ディスチャージ期間の開始時点の直前に前記第３スイッチング素子をオンにし前記第４スイッチング素子をオフにすることによって前記ｍ列のデータ線を前記データ線用低電位部に接続してこの状態を前記ディスチャージ期間の終了直後まで維持し、
    前記ディスチャージ期間の終了直後に選択状態にするデータ線の前記第３スイッチング素子をオフにし前記第４スイッチング素子をオンにすることによって選択状態にするデータ線を前記データ線用高電位部に接続する
    ことを特徴とする表示装置の駆動回路。
  18. 前記走査線用低電位部がアースに接続され、
    前記データ線用低電位部がアースに接続された
    ことを特徴とする請求項１５から１７までのいずれかに記載の表示装置の駆動回路。
  19. 前記走査線用低電位部がアースに接続され、
    前記データ線用低電位部がアース電位よりも高く前記データ線用高電位部の電位より低い中間電位に接続された
    ことを特徴とする請求項１５から１７までのいずれかに記載の表示装置の駆動回路。
  20. 同じ走査線に接続された前記第１スイッチング素子及び前記第２スイッチング素子の１組を、ＣＭＯＳ回路により構成し、
    同じデータ線に接続された前記第３スイッチング素子及び前記第４スイッチング素子の１組を、ＣＭＯＳ回路により構成した
    ことを特徴とする請求項１５から１９までのいずれかに記載の表示装置の駆動回路。
  21. 前記走査線用高電位部の走査線電源電位を前記データ線用高電位部のデータ線電源電位よりも低い電位にしたことを特徴とする請求項１５から２０までのいずれかに記載の表示装置の駆動回路。
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