JP2005017973A - 表示装置 - Google Patents
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Abstract
【課題】消費電流が増加することを抑制することが可能な表示装置を提供する。
【解決手段】この表示装置は、負側電位（ＨＶＳＳ）に接続され、クロック信号に応答してオンするトランジスタＰＴ１と、正側電位（ＨＶＤＤ）に接続されたトランジスタＰＴ２と、トランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするトランジスタＰＴ３とを有する第１回路部４ｂ１と、負側電位に接続され、クロック信号に応答してオンするトランジスタＰＴ４と、正側電位に接続されたトランジスタＰＴ５と、トランジスタＰＴ３がオン状態のときにオフ状態になるとともに、トランジスタＰＴ５がオン状態のときにトランジスタＰＴ４をオフ状態にするトランジスタＰＴ６とを有する第２回路部４ｃ１とを含む。
【選択図】図２
【解決手段】この表示装置は、負側電位（ＨＶＳＳ）に接続され、クロック信号に応答してオンするトランジスタＰＴ１と、正側電位（ＨＶＤＤ）に接続されたトランジスタＰＴ２と、トランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするトランジスタＰＴ３とを有する第１回路部４ｂ１と、負側電位に接続され、クロック信号に応答してオンするトランジスタＰＴ４と、正側電位に接続されたトランジスタＰＴ５と、トランジスタＰＴ３がオン状態のときにオフ状態になるとともに、トランジスタＰＴ５がオン状態のときにトランジスタＰＴ４をオフ状態にするトランジスタＰＴ６とを有する第２回路部４ｃ１とを含む。
【選択図】図２
Description
【０００１】
【発明の属する技術分野】
この発明は、表示装置に関し、特に、シフトレジスタ回路を備えた表示装置に関する。
【０００２】
【従来の技術】
従来、負荷抵抗を有する抵抗負荷型のインバータ回路が知られている（たとえば、非特許文献１参照）。
【０００３】
また、従来、上記非特許文献１に開示された抵抗負荷型のインバータ回路を備えたシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いられる。図１３は、従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。図１３を参照して、従来の１段目のシフトレジスタ回路１０４ａ１は、第１回路部１０４ｂ１と第２回路部１０４ｃ１とによって構成されている。また、シフトレジスタ回路１０４ａ１の次段のシフトレジスタ回路１０４ａ２は、第１回路部１０４ｂ２と第２回路部１０４ｃ２とによって構成されている。
【０００４】
１段目のシフトレジスタ回路１０４ａ１の第１回路部１０４ｂ１は、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２と、容量Ｃ１０１と、抵抗Ｒ１０１とを備えている。以下、本従来技術の説明においてはｎチャネルトランジスタＮＴ１０１、ＮＴ１０２およびＮＴ１０３は、それぞれ、トランジスタＮＴ１０１、ＮＴ１０２およびＮＴ１０３と称する。トランジスタＮＴ１０１のドレインには、スタート信号ＳＴが入力されるとともに、ソースはノードＮＤ１０１に接続されている。このトランジスタＮＴ１０１のゲートには、クロック信号線ＣＬＫ１が接続されている。また、トランジスタＮＴ１０２のソースは、負側電位（ＶＳＳ）に接続されているとともに、ドレインはノードＮＤ１０２に接続されている。また、容量Ｃ１０１の一方の電極は、負側電位（ＶＳＳ）に接続されているとともに、他方の電極はノードＮＤ１０１に接続されている。また、ノードＮＤ１０２と正側電位（ＶＤＤ）との間には、抵抗Ｒ１０１が接続されている。トランジスタＮＴ１０２と抵抗Ｒ１０１とによってインバータ回路が構成されている。
【０００５】
また、１段目のシフトレジスタ回路１０４ａ１の第２回路部１０４ｃ１は、トランジスタＮＴ１０３と、抵抗Ｒ１０２とからなるインバータ回路により構成されている。トランジスタＮＴ１０３のソースは負側電位（ＶＳＳ）に接続されているとともに、ドレインはノードＮＤ１０３に接続されている。また、トランジスタＮＴ１０３のゲートは、第１回路部１０４ｂ１のノードＮＤ１０２に接続されている。また、ノードＮＤ１０３と正側電位（ＶＤＤ）との間には、抵抗Ｒ１０２が接続されている。また、ノードＮＤ１０３から１段目のシフトレジスタ回路１０４ａ１の出力信号ＳＲ１が出力される。また、ノードＮＤ１０３には、２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２が接続されている。
【０００６】
また、２段目以降のシフトレジスタ回路も上記した１段目のシフトレジスタ回路１０４ａ１の構成と同様に構成されている。なお、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【０００７】
図１４は、図１３に示した従来のシフトレジスタ回路のタイミングチャートである。次に、図１３および図１４を参照して、従来のシフトレジスタ回路の動作について説明する。
【０００８】
まず、初期状態として、Ｌレベルのスタート信号ＳＴが入力されている。そして、スタート信号ＳＴをＨレベルにした後、クロック信号ＣＬＫ１をＨレベルにする。これにより、１段目のシフトレジスタ回路１０４ａ１の第１回路部１０４ｂ１のトランジスタＮＴ１０１のゲートにＨレベルのクロック信号ＣＬＫ１が供給されるので、トランジスタＮＴ１０１がオン状態となる。このため、トランジスタＮＴ１０２のゲートに、Ｈレベルのスタート信号ＳＴが供給されるので、トランジスタＮＴ１０２がオン状態となる。これにより、ノードＮＤ１０２の電位がＬレベルに降下するので、トランジスタＮＴ１０３がオフ状態となる。これにより、ノードＮＤ１０３の電位が上昇するので、１段目のシフトレジスタ回路１０４ａ１から出力信号ＳＲ１としてＨレベルの信号が出力される。このＨレベルの信号は、２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２にも供給される。なお、クロック信号ＣＬＫ１がＨレベルである期間には、容量Ｃ１０１にＨレベルの電位が蓄積される。
【０００９】
次に、クロック信号ＣＬＫ１をＬレベルにする。これにより、トランジスタＮＴ１０１はオフ状態となる。この後、スタート信号ＳＴをＬレベルにする。この際、トランジスタＮＴ１０１がオフ状態になったとしても、ノードＮＤ１０１の電位は、容量Ｃ１０１に蓄積されたＨレベルの電位によりＨレベルに保持されるので、トランジスタＮＴ１０２はオン状態のまま保持される。これにより、ノードＮＤ１０２の電位はＬレベルに保持されるので、トランジスタＮＴ１０３のゲートの電位はＬレベルに保持される。これにより、トランジスタＮＴ１０３がオフ状態に保持されるので、１段目のシフトレジスタ回路１０４ａ１の第２回路部１０４ｃ１からは、出力信号ＳＲ１としてＨレベルの信号が出力され続ける。
【００１０】
次に、２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２に入力されるクロック信号ＣＬＫ２をＨレベルにする。これにより、２段目のシフトレジスタ回路１０４ａ２では、１段目のシフトレジスタ回路１０４ａ１からのＨレベルの出力信号ＳＲ１が入力された状態でＨレベルのクロック信号ＣＬＫ２が入力されることによって、上記した１段目のシフトレジスタ回路１０４ａ１と同様の動作が行われる。このため、２段目のシフトレジスタ回路１０４ａ２の第２回路部１０４ｃ２からＨレベルの出力信号ＳＲ２が出力される。
【００１１】
この後、クロック信号ＣＬＫ１を、再度、Ｈレベルにする。これにより、１段目のシフトレジスタ回路１０４ａ１の第１回路部１０４ｂ１のトランジスタＮＴ１０１はオン状態となる。この際、ノードＮＤ１０１の電位は、スタート信号ＳＴがＬレベルとなっていることによりＬレベルに降下する。このため、トランジスタＮＴ１０２はオフ状態となるので、ノードＮＤ１０２の電位がＨレベルに上昇する。これにより、トランジスタＮＴ１０３がオン状態となるので、ノードＮＤ１０３の電位がＨレベルからＬレベルに降下する。このため、１段目のシフトレジスタ回路１０４ａ１の第２回路部１０４ｃ１からはＬレベルの出力信号ＳＲ１が出力される。上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３、…）が順次出力される。
【００１２】
【非特許文献１】
岸野正剛著「半導体デバイスの基礎」オーム社出版、１９８５年４月２５日、ｐｐ．１８４−１８７
【発明が解決しようとする課題】
しかしながら、図１３に示した従来のシフトレジスタ回路では、１段目のシフトレジスタ回路１０４ａ１において、出力信号ＳＲ１がＨレベルの期間は、トランジスタＮＴ１０２がオン状態に保持されているので、抵抗Ｒ１０１およびトランジスタＮＴ１０２を介して正側電位（ＶＤＤ）と負側電位（ＶＳＳ）との間に貫通電流が流れるという不都合がある。また、出力信号ＳＲ１がＬレベルの期間は、トランジスタＮＴ１０３がオン状態に保持されているので、抵抗Ｒ１０２およびトランジスタＮＴ１０３を介して正側電位（ＶＤＤ）と負側電位（ＶＳＳ）との間に貫通電流が流れるという不都合がある。これにより、出力信号ＳＲ１がＨレベルのときもＬレベルのときも、常に、正側電位（ＶＤＤ）と負側電位（ＶＳＳ）との間に貫通電流が流れるという不都合がある。また、他の段のシフトレジスタ回路においても、１段目のシフトレジスタ回路１０４ａ１と同様の構成を有しているので、１段目のシフトレジスタ回路１０４ａ１と同様に、出力信号がＨレベルのときもＬレベルのときも、常に、正側電位（ＶＤＤ）と負側電位（ＶＳＳ）との間に貫通電流が流れるという不都合がある。その結果、上記した従来のシフトレジスタ回路を液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いた場合には、液晶表示装置や有機ＥＬ表示装置の消費電流が増加するという問題点があった。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流が増加することを抑制することが可能な表示装置を提供することである。
【００１４】
【課題を解決するための手段および発明の効果】
この発明の一の局面における表示装置は、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第２電位との間に接続され、第２トランジスタがオン状態のときに第１トランジスタをオフ状態にするための第１導電型の第３トランジスタとを有する第１回路部と、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第４トランジスタと、第２電位側に接続された第１導電型の第５トランジスタと、第４トランジスタのゲートと第２電位との間に接続され、第３トランジスタがオン状態のときにオフ状態になるとともに、第５トランジスタがオン状態のときに第４トランジスタをオフ状態にするための第１導電型の第６トランジスタとを有する第２回路部とを含むシフトレジスタ回路を備えている。
【００１５】
この一の局面による表示装置では、上記のように、第１回路部に、第２トランジスタがオン状態のときに、第１トランジスタをオフ状態にするための第３トランジスタを設けることによって、第１電位側に接続される第１トランジスタと第２電位側に接続される第２トランジスタとが同時にオン状態になるのが抑制されるので、第１回路部において、第１トランジスタと第２トランジスタとを介して第１電位と第２電位との間に貫通電流が流れるのを抑制することができる。また、第２回路部に、第５トランジスタがオン状態のときに、第４トランジスタをオフ状態にするための第６トランジスタを設けることによって、第１電位側に接続される第４トランジスタと第２電位側に接続される第５トランジスタとが同時にオン状態になるのが抑制されるので、第２回路部において、第４トランジスタと第５トランジスタとを介して第１電位と第２電位との間に貫通電流が流れるのを抑制することができる。このように、第１回路部と第２回路部とにおいて、貫通電流が流れるのを抑制することができるので、消費電流が増加することを抑制することができる。また、第１トランジスタおよび第４トランジスタをオンさせるためにクロック信号を用いることによって、クロック信号のオン状態である期間は所定の期間に限られるので、第１トランジスタおよび第４トランジスタをオンさせるために連続的なオン信号を用いる場合に比べて、オン信号を供給している期間が短くなる。これにより、第１回路部において、第３トランジスタがオン状態のときにクロック信号がオン状態となった場合に、第３トランジスタを介して、クロック信号を供給するクロック信号線と第２電位との間に貫通電流が流れる期間を短くすることができる。また、第２回路部において、第６トランジスタがオン状態のときにクロック信号がオン状態となった場合に、第６トランジスタを介して、クロック信号を供給するクロック信号線と第２電位との間に貫通電流が流れる期間を短くすることができる。このように、第１回路部および第２回路部において、貫通電流が流れる期間を短くすることができるので、これによっても、消費電流が増加することを抑制することができる。また、第６トランジスタを第３トランジスタがオン状態のときにオフするように構成することによって、第３トランジスタと第６トランジスタとが同時にオンすることがないので、第１回路部と第２回路部とで同時に貫通電流が流れることもない。これによっても、消費電流が増加することを抑制することができる。また、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタを、第１導電型に形成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。
【００１６】
上記一の局面による表示装置において、好ましくは、クロック信号は、クロック信号が入力されるトランジスタをオン状態にする期間が、オフ状態とする期間よりも短くなるように設定されている。このように構成すれば、クロック信号がオン状態である期間がより短くなるので、クロック信号線と第２電位との間に貫通電流が流れる期間をより短くすることができる。これにより、消費電流が増加することをより抑制することができる。
【００１７】
上記一の局面による表示装置において、好ましくは、第１トランジスタのゲートとソースとの間には、第１容量が接続されており、第４トランジスタのゲートとソースとの間には、第２容量が接続されている。このように構成すれば、容易に、第１容量が接続された第１トランジスタのゲート−ソース間電圧および第２容量が接続された第４トランジスタのゲート−ソース間電圧を維持するように、第１および第４トランジスタのソース電位の上昇または低下に伴って第１および第４トランジスタのゲート電位を上昇または低下させることができる。これにより、容易に、第１トランジスタおよび第４トランジスタを、それぞれ、常時オン状態に維持することができる。その結果、第１回路部および第２回路部の出力電位（第１および第４トランジスタのソース電位）を第１電位になるまで上昇または低下させることができる。
【００１８】
上記一の局面による表示装置において、好ましくは、第１トランジスタのゲートと、クロック信号を供給するクロック信号線との間には、第１ダイオードが接続されており、第４トランジスタのゲートとクロック信号を供給するクロック信号線との間には、第２ダイオードが接続されている。このように構成すれば、クロック信号線と第４トランジスタのゲートとの間で電流が逆流するのが防止されるので、より確実に第１トランジスタのゲート−ソース間電圧および第４トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができる。これにより、より確実に、第１トランジスタおよび第４トランジスタをオン状態に保持することができる。
【００１９】
この場合、好ましくは、第１ダイオードは、ダイオード接続された第１導電型の第７トランジスタを含み、第２ダイオードは、ダイオード接続された第１導電型の第８トランジスタを含む。このように構成すれば、ダイオードを設けたとしても、第１導電型のトランジスタのみでシフトレジスタ回路を形成することができるので、イオン注入工程の回数およびイオン注入マスクの枚数が増加することがない。これにより、製造プロセスが複雑化することを抑制することができるとともに、製造コストが増大することを抑制することができる。
【００２０】
上記一の局面による表示装置において、好ましくは、少なくとも第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタは、ｐ型の電界効果型トランジスタである。このように構成すれば、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。この利点を除けばｐチャネルトランジスタをｎチャネルトランジスタに置き換えてもよい。
【００２１】
上記一の局面による表示装置において、好ましくは、第２回路部の第４トランジスタと、クロック信号が供給されるクロック信号線との間には、高抵抗が接続されている。このように構成すれば、第４トランジスタがオン状態になりにくくなるので、第２回路部の第４トランジスタがオン状態になるときの応答速度が遅くなるとともに、第４トランジスタがオフ状態になるときの応答速度が速くなる。これにより、第４トランジスタがオン状態のときに第２回路部から出力される信号を遅延させることができるとともに、第４トランジスタがオフ状態のときに第２回路部から出力される信号を速めることができる。この場合、所定段のシフトレジスタ回路の第４トランジスタがオン状態で、所定段より２つ前の段のシフトレジスタ回路の第４トランジスタがオフ状態になるとすると、所定段のシフトレジスタ回路に対応した水平スイッチの応答速度が遅くなるとともに、所定段より２つ前の段のシフトレジスタ回路に対応した水平スイッチの応答速度は速くなる。これにより、所定段の水平スイッチがオフ状態からオン状態になる瞬間と、所定段より２つ前の段の水平スイッチがオン状態からオフ状態になる瞬間とが重なることを抑制することができる。このため、所定段より２つ前の段の水平スイッチがオフ状態になった後で、所定段の水平スイッチをオン状態にすることができるので、所定段より２つ前の段の水平スイッチがオン状態からオフ状態になる瞬間に、所定段の水平スイッチがオン状態になることに起因して、映像信号にノイズが発生することを抑制することができる。これにより、ノイズに起因する画像の劣化を抑制することができる。
【００２２】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、ドレイン線を駆動するためのシフトレジスタ回路において、容易に、消費電流が増加することを抑制することができるとともに、ゲート線を駆動するためのシフトレジスタ回路において、容易に、消費電流が増加することを抑制することができる。また、ドレイン線を駆動するためのシフトレジスタ回路とゲート線を駆動するためのシフトレジスタ回路との両方に適用すれば、消費電流が増加することをより抑制することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【００２５】
まず、図１を参照して、この第１実施形態では、基板５０上に表示部１が設けられている。なお、図１の表示部１は、１画素分の構成を示している。この表示部１には、画素２がマトリクス状に配置されている。各々の画素２は、ｐチャネルトランジスタ２ａ、画素電極２ｂ、それに対向配置され、各画素２に共通の対向電極２ｃ、これら画素電極２ｂと対向電極２ｃとの間に挟持された液晶２ｄ、および補助容量２ｅによって構成されている。ｐチャネルトランジスタ２ａのゲートは、ゲート線に接続されている。また、ｐチャネルトランジスタ２ａのドレインは、ドレイン線に接続されている。また、ｐチャネルトランジスタ２ａのソースには、画素電極２ｂおよび補助容量２ｅが接続されている。
【００２６】
また、表示部１の一辺に沿うように、基板５０上に、表示部１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部１の他の辺に沿うように、基板５０上に、表示部１のゲート線を駆動（走査）するためのＶドライバ５が設けられている。なお、図１において、ＨＳＷは２つだけ記載しているが、画素の数に応じた数だけ配置されるものであり、またＨドライバ４およびＶドライバ５についてもそれらを構成するシフトレジスタを２つだけ記載しているが、画素の数に応じた数だけ配置されるものである。また、基板５０の外部には、駆動ＩＣ６が設置されている。この駆動ＩＣ６は、信号発生回路６ａおよび電源回路６ｂを備えている。駆動ＩＣ６からＨドライバ４へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＨＳＴ、クロック信号ＨＣＬＫ、正側電位ＨＶＤＤおよび負側電位ＨＶＳＳが供給される。また、駆動ＩＣ６からＶドライバ５へは、スタート信号ＶＳＴ、クロック信号ＶＣＬＫ、イネーブル信号ＥＮＢ、正側電位ＶＶＤＤおよび負側電位ＶＶＳＳが供給される。
【００２７】
また、図２を参照して、Ｈドライバ４の内部には、複数段のシフトレジスタ回路４ａ１、４ａ２および４ａ３が設けられている。なお、図２では、図面の簡略化のため、３段のシフトレジスタ回路４ａ１、４ａ２および４ａ３のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、１段目のシフトレジスタ回路４ａ１は、第１回路部４ｂ１および第２回路部４ｃ１によって構成されている。１段目のシフトレジスタ回路４ａ１の第１回路部４ｂ１は、３つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１、ｐチャネルトランジスタＰＴ２およびｐチャネルトランジスタＰＴ３）と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１と、ｐチャネルトランジスタをダイオード接続することにより形成されたダイオードＤ１とを備えている。また、１段目のシフトレジスタ回路４ａ１の第２回路部４ｃ１は、３つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ４、ｐチャネルトランジスタＰＴ５およびｐチャネルトランジスタＰＴ６）と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ２と、ダイオード接続されたｐチャネルトランジスタからなるダイオードＤ２と、高抵抗Ｒ１とを備えている。
【００２８】
なお、ｐチャネルトランジスタＰＴ１、ｐチャネルトランジスタＰＴ２、ｐチャネルトランジスタＰＴ３、ｐチャネルトランジスタＰＴ４、ｐチャネルトランジスタＰＴ５およびｐチャネルトランジスタＰＴ６は、それぞれ、本発明における「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ダイオードＤ１およびダイオードＤ２は、それぞれ、本発明における「第１ダイオード」および「第２ダイオード」の一例である。また、容量Ｃ１および容量Ｃ２は、それぞれ、本発明における「第１容量」および「第２容量」の一例である。また、高抵抗Ｒ１は、本発明における「高抵抗」の一例である。
【００２９】
ここで、第１実施形態では、第１回路部４ｂ１および第２回路部４ｃ１に設けられたｐチャネルトランジスタＰＴ１〜ＰＴ６、容量Ｃ１およびＣ２を構成するｐチャネルトランジスタおよびダイオードＤ１およびＤ２を構成するｐチャネルトランジスタは、全てｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、この第１実施形態において、ｐチャネルトランジスタＰＴ１〜ＰＴ６は、トランジスタＰＴ１〜ＰＴ６と称する。
【００３０】
また、第１回路部４ｂ１において、トランジスタＰＴ１のドレインは、負側電位（ＨＶＳＳ）に接続されている。なお、この負側電位（ＨＶＳＳ）は本発明における「第１電位」の一例である。この負側電位（ＨＶＳＳ）は駆動ＩＣ６（図１参照）から供給される。トランジスタＰＴ１のソースはトランジスタＰＴ２のドレインと接続されている。また、トランジスタＰＴ１のゲートはクロック信号線ＨＣＬＫ１に接続されている。トランジスタＰＴ２のソースは、正側電位（ＨＶＤＤ）に接続されている。なお、この正側電位（ＨＶＤＤ）は本発明における「第２電位」の一例である。この正側電位（ＨＶＤＤ）は、駆動ＩＣ６（図１参照）から供給される。また、トランジスタＰＴ２のゲートにはスタート信号ＨＳＴが供給される。
【００３１】
ここで、第１実施形態では、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と、正側電位（ＨＶＤＤ）との間には、トランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３が接続されている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になるのが抑制される。また、トランジスタＰＴ３のゲートには、スタート信号ＨＳＴが供給される。
【００３２】
また、第１実施形態では、トランジスタＰＴ１のゲートとソースとの間には、容量Ｃ１が接続されている。また、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と、クロック信号線ＨＣＬＫ１との間にダイオードＤ１が接続されている。このダイオードＤ１により、クロック信号のＨレベルのパルス電圧が、クロック信号線ＨＣＬＫ１から容量Ｃ１へ逆流することが抑制される。
【００３３】
また、第２回路部４ｃ１において、トランジスタＰＴ４のドレインは、負側電位（ＨＶＳＳ）に接続されている。トランジスタＰＴ４のソースは、トランジスタＰＴ５のドレインと接続されている。また、トランジスタＰＴ４のゲートは、クロック信号線ＨＣＬＫ１に接続されている。トランジスタＰＴ５のソースは、正側電位（ＨＶＤＤ）に接続されている。また、トランジスタＰＴ５のゲートは、第１回路部４ｂ１のノードＮＤ２に接続されている。
【００３４】
ここで、第１実施形態では、トランジスタＰＴ４のゲートが接続されたノードＮＤ３と、正側電位（ＨＶＤＤ）との間には、トランジスタＰＴ５がオン状態のときにトランジスタＰＴ４をオフ状態にするためのトランジスタＰＴ６が接続されている。これにより、トランジスタＰＴ５とトランジスタＰＴ４とが同時にオン状態になるのが抑制される。また、トランジスタＰＴ６のゲートは、第１回路部４ｂ１のノードＮＤ２に接続されている。
【００３５】
また、第１実施形態では、トランジスタＰＴ４のゲートとソースとの間には、容量Ｃ２が接続されている。また、トランジスタＰＴ４のゲートが接続されたノードＮＤ３と、クロック信号線ＨＣＬＫ１との間にダイオードＤ２が接続されている。このダイオードＤ２により、クロック信号のＨレベルのパルス電圧が、クロック信号線ＨＣＬＫ１から容量Ｃ２へ逆流することが抑制される。
【００３６】
また、第１実施形態では、トランジスタＰＴ４のゲートが接続されたノードＮＤ３と、クロック信号線ＨＣＬＫ１との間には、約１００ｋΩの抵抗値を有する高抵抗Ｒ１が接続されている。これにより、トランジスタＰＴ４がオン状態になりにくくなるので、トランジスタＰＴ４がオン状態になるときの応答速度が遅くなるとともに、トランジスタＰＴ４がオフ状態になるときの応答速度が速くなる。このため、トランジスタＰＴ４がオン状態のときに第２回路部４ｃ１から出力される信号を遅延させることができるとともに、トランジスタＰＴ４がオフ状態のときに第２回路部４ｃ１から出力させる信号を速めることが可能となる。
【００３７】
また、トランジスタＰＴ４のソースとトランジスタＰＴ５のドレインとの間に設けられたノードＮＤ４（出力ノード）から１段目のシフトレジスタ回路４ａ１の出力信号ＳＲ１が出力される。この出力信号ＳＲ１は、水平スイッチ３に供給される。水平スイッチ３は、図２に示すように、複数のトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２を備えている。トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路４ａ１〜４ａ３の出力ＳＲ１、ＳＲ２およびＳＲ３に接続されている。また、トランジスタＰＴ２０〜ＰＴ２２のドレインは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のソースは、１本のビデオ信号線Ｖｉｄｅｏに接続されている。また、１段目のシフトレジスタ回路４ａ１のノードＮＤ４（出力ノード）には、２段目のシフトレジスタ回路４ａ２の第１回路部４ｂ２が接続されている。
【００３８】
２段目のシフトレジスタ回路４ａ２は、第１回路部４ｂ２および第２回路部４ｃ２によって構成されている。この２段目のシフトレジスタ回路４ａ２の第１回路部４ｂ２および第２回路部４ｃ２は、それぞれ、上記した１段目のシフトレジスタ回路４ａ１の第１回路部４ｂ１および第２回路部４ｃ１の構成と同様に構成されている。また、２段目のシフトレジスタ回路４ａ２の出力ノードからは、出力信号ＳＲ２が出力される。また、２段目のシフトレジスタ回路４ａ２の出力ノードには、水平スイッチ３のトランジスタＰＴ２１のゲートが接続されている。このトランジスタＰＴ２１のソースには、ビデオ信号線Ｖｉｄｅｏが接続されている。トランジスタＰＴ２１のドレインには、ドレイン線が接続されている。また、２段目のシフトレジスタ回路４ａ２の出力ノードには、３段目のシフトレジスタ回路４ａ３の第１回路部４ｂ３が接続されている。
【００３９】
３段目のシフトレジスタ回路４ａ３は、第１回路部４ｂ３および第２回路部４ｃ３によって構成されている。この３段目のシフトレジスタ回路４ａ３の第１回路部４ｂ３および第２回路部４ｃ３は、それぞれ、上記した１段目のシフトレジスタ回路４ａ１の第１回路部４ｂ１および第２回路部４ｃ１の構成と同様に構成されている。また、３段目のシフトレジスタ回路４ａ３の出力ノードからは、出力信号ＳＲ３が出力される。また、３段目のシフトレジスタ回路４ａ３の出力ノードには、水平スイッチ３のトランジスタＰＴ２２のゲートが接続されている。このトランジスタＰＴ２１のソースには、ビデオ信号線Ｖｉｄｅｏが接続されている。トランジスタＰＴ２１のドレインには、ドレイン線が接続されている。また、３段目のシフトレジスタ回路４ａ３の出力ノードには、４段目のシフトレジスタ回路（図示せず）の第１回路部が接続されている。
【００４０】
４段目以降のシフトレジスタ回路は、上記した１段目〜３段目のシフトレジスタ回路４ａ１〜４ａ３の構成と同様に構成されている。なお、上記の２段目のシフトレジスタ回路４ａ２には、クロック信号線ＨＣＬＫ２が接続されている。また、上記の３段目のシフトレジスタ回路４ａ３には、１段目のシフトレジスタ回路４ａ１と同様に、クロック信号線ＨＣＬＫ１が接続されている。このように、複数段のシフトレジスタ回路には、交互にクロック信号線ＨＣＬＫ１とクロック信号線ＨＣＬＫ２とが接続されている。また、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【００４１】
図３は、図１に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。なお、図３において、ＳＲ１、ＳＲ２、ＳＲ３およびＳＲ４は、それぞれ、１段目、２段目、３段目および４段目のシフトレジスタ回路からの出力信号を示している。次に、図２および図３を参照して、第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路の動作について説明する。
【００４２】
まず、初期状態として、Ｈレベルのスタート信号ＨＳＴが１段目のシフトレジスタ回路４ａ１の第１回路部４ｂ１に入力されている。これにより、トランジスタＰＴ２およびＰＴ３は、オフ状態になるとともに、トランジスタＰＴ１がオン状態になるため、ノードＮＤ２の電位はＬレベルとなる。このため、トランジスタＰＴ５およびＰＴ６は、オン状態になる。トランジスタＰＴ６がオン状態になることにより、ノードＮＤ３の電位はＨレベルになるので、トランジスタＰＴ４はオフ状態になる。このようにトランジスタＰＴ５がオン状態になるとともに、トランジスタＰＴ４がオフ状態になるので、ノードＮＤ４の電位はＨレベルになる。これにより、初期状態では、１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力されている。
【００４３】
この状態で、Ｌレベルのスタート信号ＨＳＴが入力されると、トランジスタＰＴ２およびトランジスタＰＴ３がオン状態となる。これにより、ノードＮＤ１およびノードＮＤ２の電位は、共にＨレベルとなるので、トランジスタＰＴ１は、オフ状態に保持される。そして、ノードＮＤ２の電位がＨレベルになることにより、第２回路部４ｃ１のトランジスタＰＴ５およびトランジスタＰＴ６はオフ状態となる。このとき、ノードＮＤ３の電位はＨレベルの状態で保持されるので、トランジスタＰＴ４は、オフ状態のまま保持される。このため、ノードＮＤ４の電位はＨレベルのまま保持される。これにより、１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力される。
【００４４】
次に、ダイオードＤ１を介して、Ｌレベルのクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ３はオン状態であるため、ノードＮＤ１の電位はＨレベルに保持される。これにより、トランジスタＰＴ１は、オフ状態に保持される。なお、クロック信号ＨＣＬＫ１がＬレベルの期間中、ダイオードＤ１およびトランジスタＰＴ３を介してクロック信号線ＨＣＬＫ１と正側電位（ＨＶＤＤ）との間に貫通電流が流れる。
【００４５】
この際、第１実施形態では、クロック信号ＨＣＬＫ１は、Ｌレベルである期間がＨレベルである期間よりも短くなるように設定されている。具体的には、クロック信号がＬレベルである期間は、デューティ比が約１／３０（Ｌレベルの期間：約８０ｎｓｅｃ〜約１６０ｎｓｅｃ）となるように設定されている。これにより、クロック信号線ＨＣＬＫ１と正側電位（ＨＶＤＤ）との間に貫通電流が流れる期間は、クロック信号がＬレベルである約８０ｎｓｅｃ〜約１６０ｎｓｅｃの短い期間に限られる。
【００４６】
一方、第２回路部４ｃ１にも、高抵抗Ｒ１およびダイオードＤ２を介してＬレベルのクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ６がオフ状態であるため、ノードＮＤ３の電位がＬレベルとなることにより、トランジスタＰＴ４がオン状態となる。
【００４７】
この際、第１実施形態では、高抵抗Ｒ１により、トランジスタＰＴ４がオン状態になりにくいので、トランジスタＰＴ４がオン状態になるときの応答速度が遅くなる。
【００４８】
このとき、トランジスタＰＴ５はオフ状態であるため、オン状態のトランジスタＰＴ４を介して、ノードＮＤ４の電位は負側電位（ＨＶＳＳ）側に低下する。この場合、ノードＮＤ３は、容量Ｃ２によって、トランジスタＰＴ４のゲート−ソース間電圧が維持されるように、ノードＮＤ４の電位の低下に伴って、電位が低下する。また、トランジスタＰＴ６がオフ状態であるとともに、ダイオードＤ２にはクロック信号線ＨＣＬＫ１からのＨレベルの信号がノードＮＤ３側に逆流することはないので、容量Ｃ２の保持電圧（トランジスタＰＴ４のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ４の電位が低下していくときに、トランジスタＰＴ４が常時オン状態に維持されるので、出力電位であるノードＮＤ４の電位はＨＶＳＳまで低下する。その結果、第２回路部４ｃ１からＬレベルの出力信号ＳＲ１が出力される。
【００４９】
次に、第１回路部４ｂ１に入力されるスタート信号ＨＳＴがＨレベルになると、トランジスタＰＴ２およびトランジスタＰＴ３がオフ状態になる。この場合には、ノードＮＤ１およびノードＮＤ２は、Ｈレベルに保持された状態でフローティング状態となる。このため、他の部分へ影響が与えられることはないので、第２回路部４ｃ１からはＬレベルの出力信号ＳＲ１が維持される。
【００５０】
次に、再度、クロック信号線ＨＣＬＫ１から第１回路部４ｂ１のダイオードＤ２を介してＬレベルのクロック信号が入力される。これにより、トランジスタＰＴ１がオン状態になる。これにより、ノードＮＤ２の電位は、負側電位（ＨＶＳＳ）側に低下する。この場合、ノードＮＤ１は、容量Ｃ１によって、トランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ２の電位の低下に伴って、電位が低下する。また、トランジスタＰＴ３がオフ状態であるとともに、ダイオードＤ１にはクロック信号線ＨＣＬＫ１からのＨレベルの信号がノードＮＤ１側に逆流することはないので、容量Ｃ１の保持電圧（トランジスタＰＴ１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ２の電位が低下していくときに、トランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ２の電位はＨＶＳＳまで低下してＬレベルになる。このため、第２回路部４ｃ１のトランジスタＰＴ５およびトランジスタＰＴ６は、オン状態になる。
【００５１】
ここで、第１実施形態では、トランジスタＰＴ６によって、トランジスタＰＴ６がオン状態のときに、トランジスタＰＴ４がオフ状態にされるので、トランジスタＰＴ５とトランジスタＰＴ４とが同時にオン状態になるのが抑制される。これにより、トランジスタＰＴ４およびトランジスタＰＴ５を介して正側電位（ＨＶＤＤ）と負側電位（ＨＶＳＳ）との間に貫通電流が流れることが抑制される。
【００５２】
そして、トランジスタＰＴ５がオン状態になるとともに、トランジスタＰＴ４がオフ状態になることにより、ノードＮＤ４の電位はＨＶＳＳから正側電位（ＨＶＤＤ）に上昇してＨレベルになる。このため、第２回路部４ｃ１からＨレベルの出力信号ＳＲ１が出力される。
【００５３】
以上のように、第１実施形態によるシフトレジスタ回路４ａ１では、第１回路部４ｂ１にＬレベルのスタート信号ＨＳＴが入力されているときに、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、第２回路部４ｃ１からＬレベルの出力信号ＳＲ１が出力される。そして、第２回路部４ｃ１からＬレベルの出力信号ＳＲ１が出力されている状態で、再度、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、第２回路部４ｃ１からの出力信号ＳＲ１はＨレベルになる。
【００５４】
なお、１段目のシフトレジスタ回路４ａ１の第２回路部４ｃ１からの出力信号は、２段目のシフトレジスタ回路４ａ２の第１回路部４ｂ２に入力される。２段目のシフトレジスタ回路４ａ２では、１つ目の第１回路部４ｂ２に１段目のシフトレジスタ回路４ａ１のＬレベルの出力信号ＳＲ１が入力されている場合に、Ｈレベルのクロック信号ＨＣＬＫ１およびＬレベルのクロック信号ＨＣＬＫ２が入力されると、２つ目の第１回路部４ｃ２からＬレベルの出力信号ＳＲ２が出力される。さらに、３段目のシフトレジスタ回路４ａ３では、１つ目の第１回路部４ｂ３に２段目のシフトレジスタ回路４ａ２のＬレベルの出力信号ＳＲ２が入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ１およびＨレベルのクロック信号ＨＣＬＫ２が入力されると、２つ目の第１回路部４ｃ３からＬレベルの出力信号ＳＲ３が出力される。このように、前段のシフトレジスタ回路からの出力信号が次段のシフトレジスタ回路に入力されるとともに、Ｌレベルになるタイミングが互いにずれたクロック信号ＨＣＬＫ１およびＨＣＬＫ２が、各段のシフトレジスタ回路に交互に入力される。これにより、各段のシフトレジスタ回路からＬレベルの出力信号が出力されるタイミングがシフトする。
【００５５】
タイミングがシフトしたＬレベルの信号が水平スイッチ３のトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のゲートに入力されることにより、トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２は、順次、オン状態になる。これにより、各段のドレイン線にビデオ信号線Ｖｉｄｅｏからビデオ信号が供給されるので、各段のドレイン線は、順次、駆動（走査）される。そして、１本のゲート線に繋がる全ての段のドレイン線の走査が終了すると、次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が、最後のゲート線に繋がる各段のドレイン線の走査が終了されるまで繰り返されることによって、一画面の走査が終了する。
【００５６】
第１実施形態では、上記のように、第１回路部４ｂ１にトランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３を設けることによって、負側電位（ＨＶＳＳ）側に接続されるトランジスタＰＴ１と正側電位（ＨＶＤＤ）側に接続されるトランジスタＰＴ２とが同時にオン状態になるのが抑制されるので、第１回路部４ｂ１においてトランジスタＰＴ１とトランジスタＰＴ２とを介して負側電位（ＨＶＳＳ）と正側電位（ＨＶＤＤ）との間に貫通電流が流れるのを抑制することができる。また、第２回路部４ｃ１にトランジスタＰＴ５がオン状態のときにトランジスタＰＴ４をオフ状態にするためのトランジスタＰＴ６を設けることによって、負側電位（ＨＶＳＳ）に接続されるトランジスタＰＴ４と正側電位（ＨＶＤＤ）に接続されるトランジスタＰＴ５とが同時にオン状態になるのが抑制されるので、第２回路部４ｃ１においてトランジスタＰＴ４とトランジスタＰＴ５とを介して負側電位（ＨＶＳＳ）と正側電位（ＨＶＤＤ）との間に貫通電流が流れるのを抑制することができる。このように、第１回路部４ｂ１と第２回路部４ｃ１とにおいて、貫通電流が流れるのを抑制することができるので、液晶表示装置の消費電流が増加することを抑制することができる。
【００５７】
また、第１実施形態では、トランジスタＰＴ１およびトランジスタＰＴ４をオンさせるためにクロック信号を用いるとともに、クロック信号のデューティ比を約１／３０と短く設定することによって、Ｌレベルの信号を供給している期間が短くなる。これにより、第１回路部４ｂ１において、トランジスタＰＴ３がオン状態のときにクロック信号がＬレベルとなった場合に、トランジスタＰＴ３を介してクロック信号を供給するクロック信号線ＨＣＬＫ１と正側電位（ＨＶＤＤ）との間に貫通電流が流れる期間を短くすることができる。また、第２回路部４ｃ１において、トランジスタＰＴ６がオン状態のときにクロック信号がＬレベルとなった場合に、トランジスタＰＴ６を介してクロック信号を供給するクロック信号線ＨＣＬＫ１と正側電位（ＨＶＤＤ）との間に貫通電流が流れる期間を短くすることができる。このように、第１回路部４ｂ１および第２回路部４ｃ１において、貫通電流が流れる期間を短くすることができるので、これによっても、液晶表示装置の消費電流が増加することを抑制することができる。
【００５８】
また、第１実施形態では、トランジスタＰＴ６をトランジスタＰＴ３がオン状態のときにオフするように構成することによって、トランジスタＰＴ３とトランジスタＰＴ６とが同時にオンすることがないので、第１回路部４ｂ１と第２回路部４ｃ１とで同時に貫通電流が流れることもない。これによっても、液晶表示装置の消費電流が増加することを抑制することができる。
【００５９】
また、第１実施形態では、第１回路部４ｂ１および第２回路部４ｃ１に設けられたトランジスタＰＴ１〜ＰＴ６、容量Ｃ１およびＣ２を構成するトランジスタおよびダイオードＤ１およびＤ２を構成するトランジスタをｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）で構成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。また、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。
【００６０】
また、第１実施形態では、第２回路部４ｃ１のトランジスタＰＴ４とクロック信号が供給されるクロック信号線ＨＣＬＫ１との間に約１００ｋΩの抵抗値を有する高抵抗Ｒ１を接続することによって、トランジスタＰＴ４がオン状態になりにくくなるので、第２回路部４ｃ１のトランジスタＰＴ４がオン状態になるときの応答速度が遅くなるとともに、トランジスタＰＴ４がオフ状態になるときの応答速度が速くなる。これにより、トランジスタＰＴ４がオン状態のときに第２回路部４ｃ１から出力される信号を遅延させることができるとともに、トランジスタＰＴ４がオフ状態のときに第２回路部４ｃ１から出力される信号を速めることができる。この場合、たとえば３段目のシフトレジスタ回路４ａ３のトランジスタＰＴ４がオン状態で、１段目のシフトレジスタ回路４ａ１のトランジスタＰＴ４がオフ状態になるとすると、３段目のシフトレジスタ回路４ａ３に対応した水平スイッチ３の応答速度が遅くなるとともに、１段目のシフトレジスタ回路４ａ１に対応した水平スイッチ３の応答速度は速くなる。これにより、３段目の水平スイッチ３がオフ状態からオン状態になる瞬間と、１段目の水平スイッチ３がオン状態からオフ状態になる瞬間とが重なるのを抑制することができる。このため、１段目の水平スイッチ３がオフ状態になった後で、３段目の水平スイッチ３をオン状態にすることができるので、１段目の水平スイッチ３がオン状態からオフ状態になる瞬間に、３段目の水平スイッチ３がオン状態になることに起因して、映像信号にノイズが発生することを抑制することができる。これにより、ノイズに起因する画像の劣化を抑制することができる。
【００６１】
（第２実施形態）
図４は、本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。図４を参照して、この第２実施形態では、上記第１実施形態と異なり、ゲート線を駆動（走査）するためのＶドライバに本発明を適用した場合について説明する。
【００６２】
すなわち、この第２実施形態による液晶表示装置のＶドライバ５では、図４に示すように、複数段のシフトレジスタ回路５ａ１および５ａ２が設けられている。なお、図４では、図面の簡略化のため、２段のシフトレジスタ回路５ａ１および５ａ２のみ図示している。また、１段目のシフトレジスタ回路５ａ１は、第１回路部５ｂ１１、５ｂ１２および５ｂ１３、および、第２回路部５ｃ１によって構成されている。１段目のシフトレジスタ回路５ａ１の第１回路部５ｂ１１は、３つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１、ＰＴ２およびＰＴ３）と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１と、ｐチャネルトランジスタをダイオード接続することにより形成されたダイオードＤ１とを備えている。また、１段目のシフトレジスタ回路５ａ１の第２回路部５ｃ１は、４つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１１、ＰＴ１２、ＰＴ１３、ＰＴ１４、ＰＴ１５およびＰＴ１６）と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１０およびＣ１１と、ダイオード接続されたｐチャネルトランジスタからなるダイオードＤ１０およびＤ１１とを備えている。なお、ｐチャネルトランジスタＰＴ１５およびＰＴ１６は、各々のドレインとソースとが互いに接続されている。
【００６３】
ここで、第２実施形態では、第１回路部５ｂ１１および第２回路部５ｃ１に設けられたｐチャネルトランジスタＰＴ１〜ＰＴ３およびＰＴ１１〜ＰＴ１６、容量Ｃ１、Ｃ１０およびＣ１１を構成するｐチャネルトランジスタ、ダイオードＤ１、Ｄ１０およびＤ１１を構成するｐチャネルトランジスタおよびトランスファゲートＴＧ１を構成するｐチャネルトランジスタは、全てｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、この第２実施形態において、ｐチャネルトランジスタＰＴ１〜ＰＴ３およびＰＴ１１〜ＰＴ１６は、トランジスタＰＴ１〜ＰＴ３およびＰＴ１１〜ＰＴ１６と称する。
【００６４】
また、第１回路部５ｂ１１において、トランジスタＰＴ１のドレインは、負側電位（ＶＶＳＳ）に接続されている。トランジスタＰＴ１のソースは、トランジスタＰＴ２のドレインと接続されている。また、トランジスタＰＴ１のゲートはクロック信号線ＶＣＬＫ１に接続されている。トランジスタＰＴ２のソースは、正側電位（ＶＶＤＤ）に接続されている。また、トランジスタＰＴ２のゲートにはスタート信号ＶＳＴが供給される。
【００６５】
ここで、第２実施形態では、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と、正側電位（ＶＶＤＤ）との間にはトランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３が設けられている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になるのが抑制される。また、トランジスタＰＴ３のゲートにはスタート信号ＶＳＴが供給される。
【００６６】
また、第２実施形態では、トランジスタＰＴ１のゲートとソースとの間には容量Ｃ１が接続されている。また、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と、クロック信号線ＶＣＬＫ１との間にダイオードＤ１が接続されている。このダイオードＤ１により、クロック信号のＨレベルのパルス電圧がクロック信号線ＶＣＬＫ１から容量Ｃ１へ逆流するのが抑制される。
【００６７】
また、上記した第１回路部５ｂ１１と同様の構成を有する第１回路部５ｂ１２および５ｂ１３が直列に接続されている。そして、３つ目の第１回路部５ｂ１３のノードＮＤ２には第２回路部５ｃ１が接続されている。
【００６８】
第２回路部５ｃ１において、トランジスタＰＴ１１のドレインはトランジスタＰＴ１２のソースに接続されている。トランジスタＰＴ１２のドレインは、負側電位（ＶＶＳＳ）に接続されている。また、トランジスタＰＴ１２のゲートは、ダイオードＤ１０を介してＸＥＮＢ信号線（反転イネーブル信号線）に接続されている。また、トランジスタＰＴ１２のゲートとダイオードＤ１０との間に設けられたノードＮＤ１３には、トランジスタＰＴ１３のドレインが接続されている。トランジスタＰＴ１３のソースは、正側電位（ＶＶＤＤ）に接続されている。また、トランジスタＰＴ１３のゲートはＥＮＢ信号線（イネーブル信号線）に接続されている。また、トランジスタＰＴ１２のゲートとソースとの間には容量Ｃ１０が接続されている。
【００６９】
また、トランジスタＰＴ１１のソースは、トランジスタＰＴ１５およびＰＴ１６のドレインと接続されている。トランジスタＰＴ１５およびＰＴ１６のソースは、正側電位（ＶＶＤＤ）に接続されている。トランジスタＰＴ１５のゲートは、３つ目の第１回路部５ｂ１３のノードＮＤ２に接続されている。トランジスタＰＴ１６のゲートは、ＥＮＢ信号線に接続されている。
【００７０】
また、トランジスタＰＴ１１のゲートが接続されたノードＮＤ１１と、正側電位（ＶＶＤＤ）との間にはトランジスタＰＴ１４が接続されている。このトランジスタＰＴ１４のゲートは、３つ目の第１回路部５ｂ１３のノードＮＤ２に接続されている。また、トランジスタＰＴ１１のゲートとソースとの間には容量Ｃ１１が接続されている。また、トランジスタＰＴ１１のゲートが接続されたノードＮＤ１１と、クロック信号線ＶＣＬＫ２との間にはダイオードＤ１１が接続されている。
【００７１】
また、トランジスタＰＴ１１のソースとトランジスタＰＴ１５およびＰＴ１６のドレインとの間に設けられたノードＮＤ１２（出力ノード）から１段目のシフトレジスタ回路５ａ１の出力信号ｇａｔｅ１が出力される。このノードＮＤ１２にはゲート線が接続されている。また、ノードＮＤ１２には２段目のシフトレジスタ回路５ａ２の第１回路部５ｂ２１が接続されている。２段目のシフトレジスタ回路５ａ２は、第１回路部５ｂ２１、５ｂ２２および５ｂ２３と第２回路部５ｃ２とによって構成されている。この２段目のシフトレジスタ回路５ａ２の第１回路部５ｂ２１、５ｂ２２および５ｂ２３、および、第２回路部５ｃ２は、それぞれ、上記した１段目のシフトレジスタ回路５ａ１の第１回路部５ｂ１１、５ｂ１２および５ｂ１３、および、第２回路部５ｃ１の構成と同様に構成されている。
【００７２】
また、２段目のシフトレジスタ回路５ａ２の出力ノードからは出力信号ｇａｔｅ２が出力される。この２段目のシフトレジスタ回路５ａ２の出力ノードにはゲート線が接続されている。また、２段目のシフトレジスタ回路５ａ２の出力ノードには、３段目のシフトレジスタ回路（図示せず）の第１回路部が接続されている。なお、３段目以降のシフトレジスタ回路は、上記した１段目のシフトレジスタ回路５ａ１の構成と同様に構成されている。
【００７３】
図５は、図４に示した第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。なお、図５において、ｇａｔｅ１、ｇａｔｅ２、ｇａｔｅ３およびｇａｔｅ４は、それぞれ、１段目、２段目、３段目および４段目のシフトレジスタ回路からゲート線に出力される出力信号を示している。次に、図４および図５を参照して、第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路の動作について説明する。
【００７４】
図４に示した第２実施形態によるＶドライバ５の１段目のシフトレジスタ回路５ａ１の第１回路部５ｂ１１および第１回路部５ｂ１２の構成は、図２に示した第１実施形態によるシフトレジスタ回路４ａ１の第１回路部４ｂ１および第２回路部４ｃ１から高抵抗Ｒ１を除いた構成に相当する。したがって、第２実施形態によるシフトレジスタ回路５ａ１の第１回路部５ｂ１１および第１回路部５ｂ１２のスタート信号ＶＳＴおよびクロック信号ＶＣＬＫ１に応答して行われる動作は、図２に示した第１実施形態によるシフトレジスタ回路４ａ１の第１回路部４ｂ１および第２回路部４ｃ１のスタート信号ＨＳＴおよびクロック信号ＨＣＬＫ１に応答して行われる動作に相当する。
【００７５】
すなわち、まず、初期状態としてＨレベルのスタート信号ＶＳＴが１段目のシフトレジスタ回路５ａ１の第１回路部５ｂ１１に入力される。これにより、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＨレベルの信号が出力される。このＨレベルの信号は、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびトランジスタＰＴ３のゲートに入力される。これにより、トランジスタＰＴ２およびＰＴ３はオフ状態になるので、３つ目の第１回路部５ｂ１３からＬレベルの信号が出力される。
【００７６】
この３つ目の第１回路部５ｂ１３からのＬレベルの出力信号は、第２回路部５ｃ１のトランジスタＰＴ１４のゲートおよびトランジスタＰＴ１５のゲートに入力される。これにより、トランジスタＰＴ１４およびトランジスタＰＴ１５はオン状態になる。これにより、ノードＮＤ１２の電位はＨレベルになるので、初期状態では１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が出力されている。
【００７７】
この状態でＬレベルのスタート信号ＶＳＴが入力されると、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＨレベルの信号が出力されるので、初期状態と同様、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００７８】
次に、クロック信号線ＶＣＬＫ１からＬレベルのクロック信号が入力されると、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＬレベルの信号が出力される。このＬレベルの出力信号が３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３のゲートに入力されるので、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３はオン状態になる。このとき、３つ目の第１回路部５ｂ１３のトランジスタＰＴ１はオフ状態であるので、３つ目の第１回路部５ｂ１３からＨレベルの信号が出力される。このＨレベルの信号は、第２回路部５ｃ１のトランジスタＰＴ１４のゲートおよびトランジスタＰＴ１５のゲートに入力される。これにより、トランジスタＰＴ１５はオフ状態になる。このとき、ＥＮＢ信号はＨレベルに保持されているので、トランジスタＰＴ１６はオフ状態になる。また、ノードＮＤ１１はＨレベルに保持された状態でフローティング状態になるので、トランジスタＰＴ１１もオフ状態のまま維持される。これにより、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００７９】
次に、スタート信号ＶＳＴがＨレベルになった場合にも、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＬレベルの信号が続けて出力される。これにより、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００８０】
次に、ＥＮＢ信号がＬレベルになるとともに、ＸＥＮＢ信号がＨレベルになる。これにより、ＬレベルのＥＮＢ信号が入力されるトランジスタＰＴ１６はオン状態になる。また、ＬレベルのＥＮＢ信号はトランジスタＰＴ１３のゲートにも入力されるので、トランジスタＰＴ１３はオン状態になる。これにより、ノードＮＤ１３の電位がＨレベルになるので、ノードＮＤ１３にゲートが接続されたトランジスタＰＴ１２はオフ状態になる。これにより、ノードＮＤ１２の電位はＨレベルになるので、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００８１】
次に、ＥＮＢ信号がＬレベルの状態で、クロック信号線ＶＣＬＫ２から３つ目の第１回路部５ｂ１３のダイオードＤ１を介してＬレベルのクロック信号が入力される。このとき、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３はオン状態であるので、３つ目の第１回路部５ｂ１３のノードＮＤ１の電位はＨレベルに保持される。これにより、３つ目の第１回路部５ｂ１３のトランジスタＰＴ１はオフ状態になるので、３つ目の第１回路部５ｂ１３からはＨレベルの信号が出力される。このＨレベルの出力信号は、第２回路部５ｃ１のトランジスタＰＴ１４のゲートおよびトランジスタＰＴ１５のゲートに入力される。これにより、トランジスタＰＴ１４およびＰＴ１５はオフ状態に保持される。これに対して、トランジスタＰＴ１６のゲートにはＬレベルのＥＮＢ信号が入力されているので、トランジスタＰＴ１６はオン状態に保持される。
【００８２】
一方、第２回路部５ｃ１にもダイオードＤ１１を介してクロック信号線ＶＣＬＫ２からＬレベルのクロック信号が入力される。これにより、ノードＮＤ１１の電位はＬレベルになるので、トランジスタＰＴ１１はオン状態になる。ただし、この場合、ＥＮＢ信号はＬレベルであるので、トランジスタＰＴ１３はオン状態に保持される。このため、トランジスタＰＴ１２はオフ状態に保持されるので、結局、ノードＮＤ１２はＨレベルに保持される。これにより、この状態では１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が保持される。
【００８３】
この後、ＥＮＢ信号がＨレベルになるとともに、ＸＥＮＢ信号がＬレベルになることによって、トランジスタＰＴ１６およびトランジスタＰＴ１３はオフ状態になる。また、ダイオードＤ１０を介してゲートにＬレベルのＸＥＮＢ信号が入力されるトランジスタＰＴ１２はオン状態になる。これにより、トランジスタＰＴ１１およびＰＴ１２がオン状態になるとともに、トランジスタＰＴ１５およびＰＴ１６がオフ状態になるので、ノードＮＤ１２の電位は容量Ｃ１１の機能によりＶＶＳＳまで低下し、Ｌレベルになる。このため、１段目のシフトレジスタ回路５ａ１からゲート線へＬレベルの出力信号ｇａｔｅ１が出力される。この状態で、ＶＣＬＫ１がＬレベルになった場合にも、１段目のシフトレジスタ回路５ａ１からゲート線への出力信号ｇａｔｅ１はＬレベルに保持される。
【００８４】
次に、ＥＮＢ信号がＬレベルになるとともに、ＸＥＮＢ信号がＨレベルになることによって、トランスファゲートＴＧ１およびトランジスタＰＴ１３がオン状態になる。トランジスタＰＴ１４がオン状態になることにより、ノードＮＤ１３の電位はＨレベルになる。これにより、ゲートがノードＮＤ１３に接続されたトランジスタＰＴ１２はオフ状態になる。このため、トランスファゲートＴＧ１がオン状態になるとともに、トランジスタＰＴ１２がオフ状態になることにより、ノードＮＤ１２の電位はＨレベルになる。これにより、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が出力される。
【００８５】
また、１段目のシフトレジスタ回路５ａ１からのＨレベルの出力信号ｇａｔｅ１は、２段目のシフトレジスタ回路５ａ２の第１回路部５ｂ２１にも入力される。２段目以降のシフトレジスタ回路は、前段のシフトレジスタ回路からの出力信号、クロック信号ＶＣＬＫ１およびＶＣＬＫ２、ＥＮＢ信号およびＸＥＮＢ信号により、上記した１段目のシフトレジスタ回路５ａ１と同様の動作を行う。これにより、各段のゲート線が、順次、駆動（走査）される。この場合、ＥＮＢ信号がＬレベルの間はシフトレジスタ回路の出力が強制的にＨレベルに保持されるので、図５に示したようなタイミングでＥＮＢ信号をＬレベルにすることによって、前段のシフトレジスタ回路と後段のシフトレジスタ回路のＬレベルの出力信号が重なるのが防止されている。
【００８６】
第２実施形態では、上記のように、第１回路部５ｂ１１、５ｂ１２および５ｂ１３に、トランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３を設けることによって、負側電位（ＶＶＳＳ）側に接続されるトランジスタＰＴ１と正側電位（ＶＶＤＤ）側に接続されるトランジスタＰＴ２とが同時にオン状態になるのが抑制されるので、第１回路部５ｂ１１、５ｂ１２および５ｂ１３において、トランジスタＰＴ１とトランジスタＰＴ２とを介して負側電位（ＶＶＳＳ）と正側電位（ＶＶＤＤ）との間に貫通電流が流れるのを抑制することができる。また、第２回路部５ｃ１にトランジスタＰＴ１５がオン状態のときにトランジスタＰＴ１１をオフ状態にするためのトランジスタＰＴ１４を設けることによって、負側電位（ＶＶＳＳ）に接続されるトランジスタＰＴ１１と正側電位（ＶＶＤＤ）に接続されるトランジスタＰＴ１５とが同時にオン状態になるのが抑制されるので、第２回路部５ｃ１においてトランジスタＰＴ１１とトランジスタＰＴ１５とを介して負側電位（ＶＶＳＳ）と正側電位（ＶＶＤＤ）との間に貫通電流が流れるのを抑制することができる。このように、第１回路部５ｂ１１、５ｂ１２および５ｂ１３と第２回路部５ｃ１とにおいて貫通電流が流れるのを抑制することができるので、液晶表示装置の消費電流が増加することを抑制することができる。
【００８７】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００８８】
（第３実施形態）
図６は、本発明の第３実施形態による液晶表示装置を示した平面図である。図７は、図６に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。この第３実施形態では、ドレイン線を駆動（走査）するためのＨドライバをｎチャネルトランジスタで構成した例について説明する。
【００８９】
まず、図６を参照して、この第３実施形態の液晶表示装置では、基板６０上に表示部１１が設けられている。なお、図６の表示部１１は、１画素分の構成を示している。また、表示部１１にマトリクス状に配置された各画素１２は、ｎチャネルトランジスタ１２ａ、画素電極１２ｂ、それに対向配置され、各画素１２に共通の対向電極１２ｃ、これら画素電極１２ｂと対向電極１２ｃとの間に挟持された液晶１２ｄ、および補助容量１２ｅによって構成されている。ｎチャネルトランジスタ１２ａのゲートはゲート線に接続されている。また、ｎチャネルトランジスタ１２ａのドレインはドレイン線に接続されている。また、ｎチャネルトランジスタ１２ａのソースには、画素電極１２ｂおよび補助容量１２ｅが接続されている。また、表示部１１の一辺に沿うように、基板６０上に、表示部１１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）１３およびＨドライバ１４が設けられている。また、表示部１１の他の辺に沿うように、基板６０上に、表示部１１のゲート線を駆動（走査）するためのＶドライバ１５が設けられている。なお、図６において、ＨＳＷは２つだけ記載しているが、画素の数に応じた数だけ配置されるものであり、またＨドライバ１４およびＶドライバ１５についてもそれらを構成するシフトレジスタを２つだけ記載しているが、画素の数に応じた数だけ配置されるものである。
【００９０】
また、図７を参照して、Ｈドライバ１４の内部には複数段のシフトレジスタ回路１４ａ１、１４ａ２および１４ａ３が設けられている。なお、図７では、図面の簡略化のため、３段のシフトレジスタ回路１４ａ１、１４ａ２および１４ａ３のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、１段目のシフトレジスタ回路１４ａ１は、第１回路部１４ｂ１および第２回路部１４ｃ１によって構成されている。また、シフトレジスタ回路１４ａ１の第１回路部１４ｂ１は、３つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１、ＮＴ２およびＮＴ３）と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１と、ｎチャネルトランジスタをダイオード接続することにより形成されたダイオードＤ１とを備えている。また、シフトレジスタ回路１４ａ１の第２回路部１４ｃ１は、３つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ４、ＮＴ５およびＮＴ６）と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ２と、ダイオード接続されたｎチャネルトランジスタからなるダイオードＤ２とを備えている。ただし、図７では、第１回路部１４ｂ１の容量Ｃ１と第２回路部１４ｃ１の容量Ｃ２とがｎチャネルトランジスタによって形成されている点は図示していない。
【００９１】
ここで、第３実施形態では、第１回路部１４ｂ１および第２回路部１４ｃ１に設けられたｎチャネルトランジスタＮＴ１〜ＮＴ６、容量Ｃ１およびＣ２を構成するｎチャネルトランジスタおよびダイオードＤ１およびＤ２を構成するｎチャネルトランジスタは、全てｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、この第３実施形態において、ｎチャネルトランジスタＮＴ１〜ＮＴ６は、トランジスタＮＴ１〜ＮＴ６と称する。
【００９２】
なお、この第３実施形態によるシフトレジスタ回路１４ａ１の第２回路部１４ｃ１では、上記した第１実施形態によるシフトレジスタ回路と異なり、トランジスタＮＴ４のゲートとクロック信号線ＨＣＬＫ１との間には高抵抗が接続されていない。そして、トランジスタＮＴ２、ＮＴ３、ＮＴ５およびＮＴ６のソースは、それぞれ、負側電位（ＨＶＳＳ）に接続されるとともに、トランジスタＮＴ１およびＮＴ４のドレインは、それぞれ、正側電位（ＨＶＤＤ）に接続されている。この第３実施形態によるシフトレジスタ回路１４ａ１のこれら以外の部分の構成は、上記した第１実施形態によるシフトレジスタ回路４ａ１（図２参照）と同様である。
【００９３】
また、水平スイッチ１３は、図７に示すように、複数のトランジスタＮＴ３０、ＮＴ３１およびＮＴ３２を備えている。トランジスタＮＴ３０、ＮＴ３１およびＮＴ３２のゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路１４ａ１〜１４ａ３の出力ＳＲ１、ＳＲ２およびＳＲ３に接続されている。また、トランジスタＮＴ３０〜ＮＴ３２のソースは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＮＴ３０〜ＮＴ３２のドレインは、１本のビデオ信号線Ｖｉｄｅｏに接続されている。
【００９４】
図８は、図６に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。図８を参照して、第３実施形態によるシフトレジスタ回路では、図３に示した第１実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴとして入力する。これにより、第３実施形態による液晶表示装置のシフトレジスタ回路からは図３に示した第１実施形態によるシフトレジスタ回路からの出力信号ＳＲ１〜ＳＲ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第３実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第１実施形態によるシフトレジスタ回路４ａ１と同様である。
【００９５】
第３実施形態では、上記のように構成することによって、Ｈドライバの消費電流の増加を抑制することができるなどの第１実施形態と同様の効果を得ることができる。
【００９６】
（第４実施形態）
図９は、本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。この第４実施形態では、ゲート線を駆動（走査）するためのＶドライバをｎチャネルトランジスタで構成した例について説明する。
【００９７】
図９を参照して、Ｖドライバ１５の内部には複数段のシフトレジスタ回路１５ａ１および１５ａ２が設けられている。なお、図９では、図面の簡略化のため、２段のシフトレジスタ回路１５ａ１および１５ａ２のみ図示しているが、実際は画素の数に応じた段数が設けられている。１段目のシフトレジスタ回路１５ａ１は、第１回路部１５ｂ１１および第２回路部１５ｃ１によって構成されている。また、２段目のシフトレジスタ回路１５ａ２は、３つの第１回路部１５ｂ２１、１５ｂ２２および１５ｂ２３と第２回路部１５ｃ２とによって構成されている。なお、第１回路部１５ｂ１１、１５ｂ２１、１５ｂ２２および１５ｂ２３は、全て同様の回路構成を有している。また、第２回路部１５ｃ１と第２回路部１５ｃ２とは、同様の回路構成を有している。
【００９８】
また、１段目のシフトレジスタ回路１５ａ１の第１回路部１５ｂ１１は、３つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１、ＮＴ２およびＮＴ３）と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１と、ｎチャネルトランジスタをダイオード接続することにより形成されたダイオードＤ１とを備えている。また、１段目のシフトレジスタ回路１５ａ１の第２回路部１５ｃ１は、４つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３、ＮＴ１４、ＮＴ１５およびＮＴ１６）と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１０およびＣ１１と、ｎチャネルトランジスタをダイオード接続することにより形成されたダイオードＤ１０およびＤ１１とを備えている。ただし、図９では、第１回路部１５ｂ１１の容量Ｃ１と第２回路部１５ｃ１の容量Ｃ１０およびＣ１１とがｎチャネルトランジスタによって形成されている点は図示していない。また、ｎチャネルトランジスタＮＴ１５およびＮＴ１６は、各々のドレインとソースとが互いに接続されている。
【００９９】
ここで、第４実施形態では、第１回路部１５ｂ１１および第２回路部１５ｃ１に設けられたｎチャネルトランジスタＮＴ１〜ＮＴ３およびＮＴ１１〜ＮＴ１６、容量Ｃ１、Ｃ１０およびＣ１１を構成するｎチャネルトランジスタ、ダイオードＤ１、Ｄ１０およびＤ１１を構成するｎチャネルトランジスタは、全てｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【０１００】
なお、この第４実施形態によるシフトレジスタ回路１５ａ１および１５ａ２の上記以外の部分の構成は、上記した第２実施形態によるシフトレジスタ回路５ａ１（図４参照）と同様である。
【０１０１】
図１０は、図９に示した第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。図１０を参照して、第４実施形態によるＶドライバのシフトレジスタ回路では、図５に示した第２実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号ＶＣＬＫ１およびＶＣＬＫ２、および、スタート信号ＶＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＶＣＬＫ１およびＶＣＬＫ２、および、スタート信号ＶＳＴとして入力する。これにより、第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路からは、図５に示した第２実施形態によるシフトレジスタ回路からの出力信号ｇａｔｅ１〜ｇａｔｅ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第２実施形態によるシフトレジスタ回路５ａ１と同様である。
【０１０２】
第４実施形態では、上記のように構成することによって、Ｖドライバの消費電流の増加を抑制することができるなどの第２実施形態と同様の効果を得ることができる。
【０１０３】
（第５実施形態）
図１１は、本発明の第５実施形態による有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置を示した平面図である。図１１を参照して、この第５実施形態では、本発明を有機ＥＬ表示装置に適用した例について説明する。
【０１０４】
この第５実施形態の有機ＥＬ表示装置では、図１１に示すように、基板７０上に表示部２１が設けられている。なお、図１１の表示部２１は、１画素分の構成を示している。また、表示部２１にマトリクス状に配置された各画素２２は、２つのｐチャネルトランジスタ２２ａおよび２２ｂ（以下、トランジスタ２２ａおよび２２ｂという）と、補助容量２２ｃと、陽極２２ｄと、それに対向配置された陰極２２ｅと、これら陽極２２ｄと陰極２２ｅとの間に挟持された有機ＥＬ素子２２ｆとによって構成されている。トランジスタ２２ａのゲートは、ゲート線に接続されている。また、トランジスタ２２ａのソースはドレイン線に接続されている。また、トランジスタ２２ａのドレインには、補助容量２２ｃおよびトランジスタ２２ｂのゲートが接続されている。また、トランジスタ２２ｂのドレインは陽極２２ｄに接続されている。また、Ｈドライバ４内部の回路構成は、図２に示したトランジスタを用いたシフトレジスタ回路によるＨドライバ４の構成と同様である。また、Ｖドライバ５内部の回路構成は、図４に示したトランジスタを用いたシフトレジスタ回路によるＶドライバ５の構成と同様である。第５実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０１０５】
第５実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＨドライバおよびＶドライバの消費電流の増加を抑制することができるなどの第１および第２実施形態と同様の効果を得ることができる。
【０１０６】
（第６実施形態）
図１２は、本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。図１２を参照して、この第６実施形態では、本発明を有機ＥＬ表示装置に適用した例について説明する。
【０１０７】
この第６実施形態の有機ＥＬ表示装置では、図１２に示すように、基板８０上に表示部３１が設けられている。なお、図１２の表示部３１は、１画素分の構成を示している。また、表示部３１にマトリクス状に配置された各画素３２は、２つのｎチャネルトランジスタ３２ａおよび３２ｂ（以下、トランジスタ３２ａおよび３２ｂという）と、補助容量３２ｃと、陽極３２ｄと、それに対向配置された陰極３２ｅと、これら陽極３２ｄと陰極３２ｅとの間に挟持された有機ＥＬ素子３２ｆとによって構成されている。トランジスタ３２ａのゲートは、ゲート線に接続されている。また、トランジスタ３２ａのドレインはドレイン線に接続されている。また、トランジスタ３２ａのソースには、補助容量３２ｃおよびトランジスタ３２ｂのゲートが接続されている。また、トランジスタ３２ｂのソースは陽極３２ｄに接続されている。また、Ｈドライバ１４内部の回路構成は、図７に示したトランジスタを用いたシフトレジスタ回路によるＨドライバ１４の構成と同様である。また、Ｖドライバ１５内部の回路構成は、図９に示したトランジスタを用いたシフトレジスタ回路によるＶドライバ１５の構成と同様である。第６実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図６に示した第３実施形態による液晶表示装置と同様である。
【０１０８】
第６実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＨドライバおよびＶドライバの消費電流の増加を抑制することができるなどの第３および第４実施形態と同様の効果を得ることができる。
【０１０９】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１１０】
たとえば、上記実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０１１１】
また、上記実施形態では、ＨドライバまたはＶドライバのいずれか一方のみに本発明のシフトレジスタ回路を適用した例を示したが、本発明はこれに限らず、ＨドライバおよびＶドライバの両方に本発明によるシフトレジスタ回路を適用するようにしてもよい。この場合には、消費電流をより低減することができる。
【０１１２】
また、上記実施形態では、シフトレジスタ回路に入力するクロック信号のＬレベルである期間をデューティ比が約１／３０（Ｌレベルの期間：約８０ｎｓｅｃ〜約１６０ｎｓｅｃ）になるように設定したが、本発明はこれに限らず、クロック信号のＬレベルである期間は、Ｈレベルである期間よりも短ければどのような期間に設定してもよい。すなわち、クロック信号のＬレベルである期間をデューティ比が１／２未満となるどのような期間に設定してもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図３】図１に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図４】本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図５】図４に示した第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。
【図６】本発明の第３実施形態による液晶表示装置を示した平面図である。
【図７】図６に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図８】図６に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図９】本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図１０】図９に示した第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。
【図１１】本発明の第５実施形態による有機ＥＬ表示装置を示した平面図である。
【図１２】本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。
【図１３】従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。
【図１４】図１３に示した従来のシフトレジスタ回路のタイミングチャートである。
【符号の説明】
４ａ１、４ａ２、４ａ３、５ａ１、５ａ２、１４ａ１、１４ａ２、１４ａ３、１５ａ１、１５ａ２ シフトレジスタ回路
４ｂ１、４ｂ２、４ｂ３、５ｂ１１、５ｂ１２、５ｂ１３、５ｂ２１、５ｂ２２、５ｂ２３、１４ｂ１、１４ｂ２、１４ｂ３、１５ｂ１１、１５ｂ２１、１５ｂ２２、１５ｂ２３ 第１回路部
４ｃ１、４ｃ２、４ｃ３、５ｃ１、５ｃ２、１４ｃ１、１４ｃ２、１４ｃ３、１５ｃ１、１５ｃ２ 第２回路部
【発明の属する技術分野】
この発明は、表示装置に関し、特に、シフトレジスタ回路を備えた表示装置に関する。
【０００２】
【従来の技術】
従来、負荷抵抗を有する抵抗負荷型のインバータ回路が知られている（たとえば、非特許文献１参照）。
【０００３】
また、従来、上記非特許文献１に開示された抵抗負荷型のインバータ回路を備えたシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いられる。図１３は、従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。図１３を参照して、従来の１段目のシフトレジスタ回路１０４ａ１は、第１回路部１０４ｂ１と第２回路部１０４ｃ１とによって構成されている。また、シフトレジスタ回路１０４ａ１の次段のシフトレジスタ回路１０４ａ２は、第１回路部１０４ｂ２と第２回路部１０４ｃ２とによって構成されている。
【０００４】
１段目のシフトレジスタ回路１０４ａ１の第１回路部１０４ｂ１は、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２と、容量Ｃ１０１と、抵抗Ｒ１０１とを備えている。以下、本従来技術の説明においてはｎチャネルトランジスタＮＴ１０１、ＮＴ１０２およびＮＴ１０３は、それぞれ、トランジスタＮＴ１０１、ＮＴ１０２およびＮＴ１０３と称する。トランジスタＮＴ１０１のドレインには、スタート信号ＳＴが入力されるとともに、ソースはノードＮＤ１０１に接続されている。このトランジスタＮＴ１０１のゲートには、クロック信号線ＣＬＫ１が接続されている。また、トランジスタＮＴ１０２のソースは、負側電位（ＶＳＳ）に接続されているとともに、ドレインはノードＮＤ１０２に接続されている。また、容量Ｃ１０１の一方の電極は、負側電位（ＶＳＳ）に接続されているとともに、他方の電極はノードＮＤ１０１に接続されている。また、ノードＮＤ１０２と正側電位（ＶＤＤ）との間には、抵抗Ｒ１０１が接続されている。トランジスタＮＴ１０２と抵抗Ｒ１０１とによってインバータ回路が構成されている。
【０００５】
また、１段目のシフトレジスタ回路１０４ａ１の第２回路部１０４ｃ１は、トランジスタＮＴ１０３と、抵抗Ｒ１０２とからなるインバータ回路により構成されている。トランジスタＮＴ１０３のソースは負側電位（ＶＳＳ）に接続されているとともに、ドレインはノードＮＤ１０３に接続されている。また、トランジスタＮＴ１０３のゲートは、第１回路部１０４ｂ１のノードＮＤ１０２に接続されている。また、ノードＮＤ１０３と正側電位（ＶＤＤ）との間には、抵抗Ｒ１０２が接続されている。また、ノードＮＤ１０３から１段目のシフトレジスタ回路１０４ａ１の出力信号ＳＲ１が出力される。また、ノードＮＤ１０３には、２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２が接続されている。
【０００６】
また、２段目以降のシフトレジスタ回路も上記した１段目のシフトレジスタ回路１０４ａ１の構成と同様に構成されている。なお、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【０００７】
図１４は、図１３に示した従来のシフトレジスタ回路のタイミングチャートである。次に、図１３および図１４を参照して、従来のシフトレジスタ回路の動作について説明する。
【０００８】
まず、初期状態として、Ｌレベルのスタート信号ＳＴが入力されている。そして、スタート信号ＳＴをＨレベルにした後、クロック信号ＣＬＫ１をＨレベルにする。これにより、１段目のシフトレジスタ回路１０４ａ１の第１回路部１０４ｂ１のトランジスタＮＴ１０１のゲートにＨレベルのクロック信号ＣＬＫ１が供給されるので、トランジスタＮＴ１０１がオン状態となる。このため、トランジスタＮＴ１０２のゲートに、Ｈレベルのスタート信号ＳＴが供給されるので、トランジスタＮＴ１０２がオン状態となる。これにより、ノードＮＤ１０２の電位がＬレベルに降下するので、トランジスタＮＴ１０３がオフ状態となる。これにより、ノードＮＤ１０３の電位が上昇するので、１段目のシフトレジスタ回路１０４ａ１から出力信号ＳＲ１としてＨレベルの信号が出力される。このＨレベルの信号は、２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２にも供給される。なお、クロック信号ＣＬＫ１がＨレベルである期間には、容量Ｃ１０１にＨレベルの電位が蓄積される。
【０００９】
次に、クロック信号ＣＬＫ１をＬレベルにする。これにより、トランジスタＮＴ１０１はオフ状態となる。この後、スタート信号ＳＴをＬレベルにする。この際、トランジスタＮＴ１０１がオフ状態になったとしても、ノードＮＤ１０１の電位は、容量Ｃ１０１に蓄積されたＨレベルの電位によりＨレベルに保持されるので、トランジスタＮＴ１０２はオン状態のまま保持される。これにより、ノードＮＤ１０２の電位はＬレベルに保持されるので、トランジスタＮＴ１０３のゲートの電位はＬレベルに保持される。これにより、トランジスタＮＴ１０３がオフ状態に保持されるので、１段目のシフトレジスタ回路１０４ａ１の第２回路部１０４ｃ１からは、出力信号ＳＲ１としてＨレベルの信号が出力され続ける。
【００１０】
次に、２段目のシフトレジスタ回路１０４ａ２の第１回路部１０４ｂ２に入力されるクロック信号ＣＬＫ２をＨレベルにする。これにより、２段目のシフトレジスタ回路１０４ａ２では、１段目のシフトレジスタ回路１０４ａ１からのＨレベルの出力信号ＳＲ１が入力された状態でＨレベルのクロック信号ＣＬＫ２が入力されることによって、上記した１段目のシフトレジスタ回路１０４ａ１と同様の動作が行われる。このため、２段目のシフトレジスタ回路１０４ａ２の第２回路部１０４ｃ２からＨレベルの出力信号ＳＲ２が出力される。
【００１１】
この後、クロック信号ＣＬＫ１を、再度、Ｈレベルにする。これにより、１段目のシフトレジスタ回路１０４ａ１の第１回路部１０４ｂ１のトランジスタＮＴ１０１はオン状態となる。この際、ノードＮＤ１０１の電位は、スタート信号ＳＴがＬレベルとなっていることによりＬレベルに降下する。このため、トランジスタＮＴ１０２はオフ状態となるので、ノードＮＤ１０２の電位がＨレベルに上昇する。これにより、トランジスタＮＴ１０３がオン状態となるので、ノードＮＤ１０３の電位がＨレベルからＬレベルに降下する。このため、１段目のシフトレジスタ回路１０４ａ１の第２回路部１０４ｃ１からはＬレベルの出力信号ＳＲ１が出力される。上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３、…）が順次出力される。
【００１２】
【非特許文献１】
岸野正剛著「半導体デバイスの基礎」オーム社出版、１９８５年４月２５日、ｐｐ．１８４−１８７
【発明が解決しようとする課題】
しかしながら、図１３に示した従来のシフトレジスタ回路では、１段目のシフトレジスタ回路１０４ａ１において、出力信号ＳＲ１がＨレベルの期間は、トランジスタＮＴ１０２がオン状態に保持されているので、抵抗Ｒ１０１およびトランジスタＮＴ１０２を介して正側電位（ＶＤＤ）と負側電位（ＶＳＳ）との間に貫通電流が流れるという不都合がある。また、出力信号ＳＲ１がＬレベルの期間は、トランジスタＮＴ１０３がオン状態に保持されているので、抵抗Ｒ１０２およびトランジスタＮＴ１０３を介して正側電位（ＶＤＤ）と負側電位（ＶＳＳ）との間に貫通電流が流れるという不都合がある。これにより、出力信号ＳＲ１がＨレベルのときもＬレベルのときも、常に、正側電位（ＶＤＤ）と負側電位（ＶＳＳ）との間に貫通電流が流れるという不都合がある。また、他の段のシフトレジスタ回路においても、１段目のシフトレジスタ回路１０４ａ１と同様の構成を有しているので、１段目のシフトレジスタ回路１０４ａ１と同様に、出力信号がＨレベルのときもＬレベルのときも、常に、正側電位（ＶＤＤ）と負側電位（ＶＳＳ）との間に貫通電流が流れるという不都合がある。その結果、上記した従来のシフトレジスタ回路を液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いた場合には、液晶表示装置や有機ＥＬ表示装置の消費電流が増加するという問題点があった。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流が増加することを抑制することが可能な表示装置を提供することである。
【００１４】
【課題を解決するための手段および発明の効果】
この発明の一の局面における表示装置は、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第２電位との間に接続され、第２トランジスタがオン状態のときに第１トランジスタをオフ状態にするための第１導電型の第３トランジスタとを有する第１回路部と、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第４トランジスタと、第２電位側に接続された第１導電型の第５トランジスタと、第４トランジスタのゲートと第２電位との間に接続され、第３トランジスタがオン状態のときにオフ状態になるとともに、第５トランジスタがオン状態のときに第４トランジスタをオフ状態にするための第１導電型の第６トランジスタとを有する第２回路部とを含むシフトレジスタ回路を備えている。
【００１５】
この一の局面による表示装置では、上記のように、第１回路部に、第２トランジスタがオン状態のときに、第１トランジスタをオフ状態にするための第３トランジスタを設けることによって、第１電位側に接続される第１トランジスタと第２電位側に接続される第２トランジスタとが同時にオン状態になるのが抑制されるので、第１回路部において、第１トランジスタと第２トランジスタとを介して第１電位と第２電位との間に貫通電流が流れるのを抑制することができる。また、第２回路部に、第５トランジスタがオン状態のときに、第４トランジスタをオフ状態にするための第６トランジスタを設けることによって、第１電位側に接続される第４トランジスタと第２電位側に接続される第５トランジスタとが同時にオン状態になるのが抑制されるので、第２回路部において、第４トランジスタと第５トランジスタとを介して第１電位と第２電位との間に貫通電流が流れるのを抑制することができる。このように、第１回路部と第２回路部とにおいて、貫通電流が流れるのを抑制することができるので、消費電流が増加することを抑制することができる。また、第１トランジスタおよび第４トランジスタをオンさせるためにクロック信号を用いることによって、クロック信号のオン状態である期間は所定の期間に限られるので、第１トランジスタおよび第４トランジスタをオンさせるために連続的なオン信号を用いる場合に比べて、オン信号を供給している期間が短くなる。これにより、第１回路部において、第３トランジスタがオン状態のときにクロック信号がオン状態となった場合に、第３トランジスタを介して、クロック信号を供給するクロック信号線と第２電位との間に貫通電流が流れる期間を短くすることができる。また、第２回路部において、第６トランジスタがオン状態のときにクロック信号がオン状態となった場合に、第６トランジスタを介して、クロック信号を供給するクロック信号線と第２電位との間に貫通電流が流れる期間を短くすることができる。このように、第１回路部および第２回路部において、貫通電流が流れる期間を短くすることができるので、これによっても、消費電流が増加することを抑制することができる。また、第６トランジスタを第３トランジスタがオン状態のときにオフするように構成することによって、第３トランジスタと第６トランジスタとが同時にオンすることがないので、第１回路部と第２回路部とで同時に貫通電流が流れることもない。これによっても、消費電流が増加することを抑制することができる。また、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタを、第１導電型に形成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。
【００１６】
上記一の局面による表示装置において、好ましくは、クロック信号は、クロック信号が入力されるトランジスタをオン状態にする期間が、オフ状態とする期間よりも短くなるように設定されている。このように構成すれば、クロック信号がオン状態である期間がより短くなるので、クロック信号線と第２電位との間に貫通電流が流れる期間をより短くすることができる。これにより、消費電流が増加することをより抑制することができる。
【００１７】
上記一の局面による表示装置において、好ましくは、第１トランジスタのゲートとソースとの間には、第１容量が接続されており、第４トランジスタのゲートとソースとの間には、第２容量が接続されている。このように構成すれば、容易に、第１容量が接続された第１トランジスタのゲート−ソース間電圧および第２容量が接続された第４トランジスタのゲート−ソース間電圧を維持するように、第１および第４トランジスタのソース電位の上昇または低下に伴って第１および第４トランジスタのゲート電位を上昇または低下させることができる。これにより、容易に、第１トランジスタおよび第４トランジスタを、それぞれ、常時オン状態に維持することができる。その結果、第１回路部および第２回路部の出力電位（第１および第４トランジスタのソース電位）を第１電位になるまで上昇または低下させることができる。
【００１８】
上記一の局面による表示装置において、好ましくは、第１トランジスタのゲートと、クロック信号を供給するクロック信号線との間には、第１ダイオードが接続されており、第４トランジスタのゲートとクロック信号を供給するクロック信号線との間には、第２ダイオードが接続されている。このように構成すれば、クロック信号線と第４トランジスタのゲートとの間で電流が逆流するのが防止されるので、より確実に第１トランジスタのゲート−ソース間電圧および第４トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができる。これにより、より確実に、第１トランジスタおよび第４トランジスタをオン状態に保持することができる。
【００１９】
この場合、好ましくは、第１ダイオードは、ダイオード接続された第１導電型の第７トランジスタを含み、第２ダイオードは、ダイオード接続された第１導電型の第８トランジスタを含む。このように構成すれば、ダイオードを設けたとしても、第１導電型のトランジスタのみでシフトレジスタ回路を形成することができるので、イオン注入工程の回数およびイオン注入マスクの枚数が増加することがない。これにより、製造プロセスが複雑化することを抑制することができるとともに、製造コストが増大することを抑制することができる。
【００２０】
上記一の局面による表示装置において、好ましくは、少なくとも第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタは、ｐ型の電界効果型トランジスタである。このように構成すれば、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。この利点を除けばｐチャネルトランジスタをｎチャネルトランジスタに置き換えてもよい。
【００２１】
上記一の局面による表示装置において、好ましくは、第２回路部の第４トランジスタと、クロック信号が供給されるクロック信号線との間には、高抵抗が接続されている。このように構成すれば、第４トランジスタがオン状態になりにくくなるので、第２回路部の第４トランジスタがオン状態になるときの応答速度が遅くなるとともに、第４トランジスタがオフ状態になるときの応答速度が速くなる。これにより、第４トランジスタがオン状態のときに第２回路部から出力される信号を遅延させることができるとともに、第４トランジスタがオフ状態のときに第２回路部から出力される信号を速めることができる。この場合、所定段のシフトレジスタ回路の第４トランジスタがオン状態で、所定段より２つ前の段のシフトレジスタ回路の第４トランジスタがオフ状態になるとすると、所定段のシフトレジスタ回路に対応した水平スイッチの応答速度が遅くなるとともに、所定段より２つ前の段のシフトレジスタ回路に対応した水平スイッチの応答速度は速くなる。これにより、所定段の水平スイッチがオフ状態からオン状態になる瞬間と、所定段より２つ前の段の水平スイッチがオン状態からオフ状態になる瞬間とが重なることを抑制することができる。このため、所定段より２つ前の段の水平スイッチがオフ状態になった後で、所定段の水平スイッチをオン状態にすることができるので、所定段より２つ前の段の水平スイッチがオン状態からオフ状態になる瞬間に、所定段の水平スイッチがオン状態になることに起因して、映像信号にノイズが発生することを抑制することができる。これにより、ノイズに起因する画像の劣化を抑制することができる。
【００２２】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、ドレイン線を駆動するためのシフトレジスタ回路において、容易に、消費電流が増加することを抑制することができるとともに、ゲート線を駆動するためのシフトレジスタ回路において、容易に、消費電流が増加することを抑制することができる。また、ドレイン線を駆動するためのシフトレジスタ回路とゲート線を駆動するためのシフトレジスタ回路との両方に適用すれば、消費電流が増加することをより抑制することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【００２５】
まず、図１を参照して、この第１実施形態では、基板５０上に表示部１が設けられている。なお、図１の表示部１は、１画素分の構成を示している。この表示部１には、画素２がマトリクス状に配置されている。各々の画素２は、ｐチャネルトランジスタ２ａ、画素電極２ｂ、それに対向配置され、各画素２に共通の対向電極２ｃ、これら画素電極２ｂと対向電極２ｃとの間に挟持された液晶２ｄ、および補助容量２ｅによって構成されている。ｐチャネルトランジスタ２ａのゲートは、ゲート線に接続されている。また、ｐチャネルトランジスタ２ａのドレインは、ドレイン線に接続されている。また、ｐチャネルトランジスタ２ａのソースには、画素電極２ｂおよび補助容量２ｅが接続されている。
【００２６】
また、表示部１の一辺に沿うように、基板５０上に、表示部１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部１の他の辺に沿うように、基板５０上に、表示部１のゲート線を駆動（走査）するためのＶドライバ５が設けられている。なお、図１において、ＨＳＷは２つだけ記載しているが、画素の数に応じた数だけ配置されるものであり、またＨドライバ４およびＶドライバ５についてもそれらを構成するシフトレジスタを２つだけ記載しているが、画素の数に応じた数だけ配置されるものである。また、基板５０の外部には、駆動ＩＣ６が設置されている。この駆動ＩＣ６は、信号発生回路６ａおよび電源回路６ｂを備えている。駆動ＩＣ６からＨドライバ４へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＨＳＴ、クロック信号ＨＣＬＫ、正側電位ＨＶＤＤおよび負側電位ＨＶＳＳが供給される。また、駆動ＩＣ６からＶドライバ５へは、スタート信号ＶＳＴ、クロック信号ＶＣＬＫ、イネーブル信号ＥＮＢ、正側電位ＶＶＤＤおよび負側電位ＶＶＳＳが供給される。
【００２７】
また、図２を参照して、Ｈドライバ４の内部には、複数段のシフトレジスタ回路４ａ１、４ａ２および４ａ３が設けられている。なお、図２では、図面の簡略化のため、３段のシフトレジスタ回路４ａ１、４ａ２および４ａ３のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、１段目のシフトレジスタ回路４ａ１は、第１回路部４ｂ１および第２回路部４ｃ１によって構成されている。１段目のシフトレジスタ回路４ａ１の第１回路部４ｂ１は、３つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１、ｐチャネルトランジスタＰＴ２およびｐチャネルトランジスタＰＴ３）と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１と、ｐチャネルトランジスタをダイオード接続することにより形成されたダイオードＤ１とを備えている。また、１段目のシフトレジスタ回路４ａ１の第２回路部４ｃ１は、３つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ４、ｐチャネルトランジスタＰＴ５およびｐチャネルトランジスタＰＴ６）と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ２と、ダイオード接続されたｐチャネルトランジスタからなるダイオードＤ２と、高抵抗Ｒ１とを備えている。
【００２８】
なお、ｐチャネルトランジスタＰＴ１、ｐチャネルトランジスタＰＴ２、ｐチャネルトランジスタＰＴ３、ｐチャネルトランジスタＰＴ４、ｐチャネルトランジスタＰＴ５およびｐチャネルトランジスタＰＴ６は、それぞれ、本発明における「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「第４トランジスタ」、「第５トランジスタ」および「第６トランジスタ」の一例である。また、ダイオードＤ１およびダイオードＤ２は、それぞれ、本発明における「第１ダイオード」および「第２ダイオード」の一例である。また、容量Ｃ１および容量Ｃ２は、それぞれ、本発明における「第１容量」および「第２容量」の一例である。また、高抵抗Ｒ１は、本発明における「高抵抗」の一例である。
【００２９】
ここで、第１実施形態では、第１回路部４ｂ１および第２回路部４ｃ１に設けられたｐチャネルトランジスタＰＴ１〜ＰＴ６、容量Ｃ１およびＣ２を構成するｐチャネルトランジスタおよびダイオードＤ１およびＤ２を構成するｐチャネルトランジスタは、全てｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、この第１実施形態において、ｐチャネルトランジスタＰＴ１〜ＰＴ６は、トランジスタＰＴ１〜ＰＴ６と称する。
【００３０】
また、第１回路部４ｂ１において、トランジスタＰＴ１のドレインは、負側電位（ＨＶＳＳ）に接続されている。なお、この負側電位（ＨＶＳＳ）は本発明における「第１電位」の一例である。この負側電位（ＨＶＳＳ）は駆動ＩＣ６（図１参照）から供給される。トランジスタＰＴ１のソースはトランジスタＰＴ２のドレインと接続されている。また、トランジスタＰＴ１のゲートはクロック信号線ＨＣＬＫ１に接続されている。トランジスタＰＴ２のソースは、正側電位（ＨＶＤＤ）に接続されている。なお、この正側電位（ＨＶＤＤ）は本発明における「第２電位」の一例である。この正側電位（ＨＶＤＤ）は、駆動ＩＣ６（図１参照）から供給される。また、トランジスタＰＴ２のゲートにはスタート信号ＨＳＴが供給される。
【００３１】
ここで、第１実施形態では、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と、正側電位（ＨＶＤＤ）との間には、トランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３が接続されている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になるのが抑制される。また、トランジスタＰＴ３のゲートには、スタート信号ＨＳＴが供給される。
【００３２】
また、第１実施形態では、トランジスタＰＴ１のゲートとソースとの間には、容量Ｃ１が接続されている。また、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と、クロック信号線ＨＣＬＫ１との間にダイオードＤ１が接続されている。このダイオードＤ１により、クロック信号のＨレベルのパルス電圧が、クロック信号線ＨＣＬＫ１から容量Ｃ１へ逆流することが抑制される。
【００３３】
また、第２回路部４ｃ１において、トランジスタＰＴ４のドレインは、負側電位（ＨＶＳＳ）に接続されている。トランジスタＰＴ４のソースは、トランジスタＰＴ５のドレインと接続されている。また、トランジスタＰＴ４のゲートは、クロック信号線ＨＣＬＫ１に接続されている。トランジスタＰＴ５のソースは、正側電位（ＨＶＤＤ）に接続されている。また、トランジスタＰＴ５のゲートは、第１回路部４ｂ１のノードＮＤ２に接続されている。
【００３４】
ここで、第１実施形態では、トランジスタＰＴ４のゲートが接続されたノードＮＤ３と、正側電位（ＨＶＤＤ）との間には、トランジスタＰＴ５がオン状態のときにトランジスタＰＴ４をオフ状態にするためのトランジスタＰＴ６が接続されている。これにより、トランジスタＰＴ５とトランジスタＰＴ４とが同時にオン状態になるのが抑制される。また、トランジスタＰＴ６のゲートは、第１回路部４ｂ１のノードＮＤ２に接続されている。
【００３５】
また、第１実施形態では、トランジスタＰＴ４のゲートとソースとの間には、容量Ｃ２が接続されている。また、トランジスタＰＴ４のゲートが接続されたノードＮＤ３と、クロック信号線ＨＣＬＫ１との間にダイオードＤ２が接続されている。このダイオードＤ２により、クロック信号のＨレベルのパルス電圧が、クロック信号線ＨＣＬＫ１から容量Ｃ２へ逆流することが抑制される。
【００３６】
また、第１実施形態では、トランジスタＰＴ４のゲートが接続されたノードＮＤ３と、クロック信号線ＨＣＬＫ１との間には、約１００ｋΩの抵抗値を有する高抵抗Ｒ１が接続されている。これにより、トランジスタＰＴ４がオン状態になりにくくなるので、トランジスタＰＴ４がオン状態になるときの応答速度が遅くなるとともに、トランジスタＰＴ４がオフ状態になるときの応答速度が速くなる。このため、トランジスタＰＴ４がオン状態のときに第２回路部４ｃ１から出力される信号を遅延させることができるとともに、トランジスタＰＴ４がオフ状態のときに第２回路部４ｃ１から出力させる信号を速めることが可能となる。
【００３７】
また、トランジスタＰＴ４のソースとトランジスタＰＴ５のドレインとの間に設けられたノードＮＤ４（出力ノード）から１段目のシフトレジスタ回路４ａ１の出力信号ＳＲ１が出力される。この出力信号ＳＲ１は、水平スイッチ３に供給される。水平スイッチ３は、図２に示すように、複数のトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２を備えている。トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路４ａ１〜４ａ３の出力ＳＲ１、ＳＲ２およびＳＲ３に接続されている。また、トランジスタＰＴ２０〜ＰＴ２２のドレインは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のソースは、１本のビデオ信号線Ｖｉｄｅｏに接続されている。また、１段目のシフトレジスタ回路４ａ１のノードＮＤ４（出力ノード）には、２段目のシフトレジスタ回路４ａ２の第１回路部４ｂ２が接続されている。
【００３８】
２段目のシフトレジスタ回路４ａ２は、第１回路部４ｂ２および第２回路部４ｃ２によって構成されている。この２段目のシフトレジスタ回路４ａ２の第１回路部４ｂ２および第２回路部４ｃ２は、それぞれ、上記した１段目のシフトレジスタ回路４ａ１の第１回路部４ｂ１および第２回路部４ｃ１の構成と同様に構成されている。また、２段目のシフトレジスタ回路４ａ２の出力ノードからは、出力信号ＳＲ２が出力される。また、２段目のシフトレジスタ回路４ａ２の出力ノードには、水平スイッチ３のトランジスタＰＴ２１のゲートが接続されている。このトランジスタＰＴ２１のソースには、ビデオ信号線Ｖｉｄｅｏが接続されている。トランジスタＰＴ２１のドレインには、ドレイン線が接続されている。また、２段目のシフトレジスタ回路４ａ２の出力ノードには、３段目のシフトレジスタ回路４ａ３の第１回路部４ｂ３が接続されている。
【００３９】
３段目のシフトレジスタ回路４ａ３は、第１回路部４ｂ３および第２回路部４ｃ３によって構成されている。この３段目のシフトレジスタ回路４ａ３の第１回路部４ｂ３および第２回路部４ｃ３は、それぞれ、上記した１段目のシフトレジスタ回路４ａ１の第１回路部４ｂ１および第２回路部４ｃ１の構成と同様に構成されている。また、３段目のシフトレジスタ回路４ａ３の出力ノードからは、出力信号ＳＲ３が出力される。また、３段目のシフトレジスタ回路４ａ３の出力ノードには、水平スイッチ３のトランジスタＰＴ２２のゲートが接続されている。このトランジスタＰＴ２１のソースには、ビデオ信号線Ｖｉｄｅｏが接続されている。トランジスタＰＴ２１のドレインには、ドレイン線が接続されている。また、３段目のシフトレジスタ回路４ａ３の出力ノードには、４段目のシフトレジスタ回路（図示せず）の第１回路部が接続されている。
【００４０】
４段目以降のシフトレジスタ回路は、上記した１段目〜３段目のシフトレジスタ回路４ａ１〜４ａ３の構成と同様に構成されている。なお、上記の２段目のシフトレジスタ回路４ａ２には、クロック信号線ＨＣＬＫ２が接続されている。また、上記の３段目のシフトレジスタ回路４ａ３には、１段目のシフトレジスタ回路４ａ１と同様に、クロック信号線ＨＣＬＫ１が接続されている。このように、複数段のシフトレジスタ回路には、交互にクロック信号線ＨＣＬＫ１とクロック信号線ＨＣＬＫ２とが接続されている。また、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【００４１】
図３は、図１に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。なお、図３において、ＳＲ１、ＳＲ２、ＳＲ３およびＳＲ４は、それぞれ、１段目、２段目、３段目および４段目のシフトレジスタ回路からの出力信号を示している。次に、図２および図３を参照して、第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路の動作について説明する。
【００４２】
まず、初期状態として、Ｈレベルのスタート信号ＨＳＴが１段目のシフトレジスタ回路４ａ１の第１回路部４ｂ１に入力されている。これにより、トランジスタＰＴ２およびＰＴ３は、オフ状態になるとともに、トランジスタＰＴ１がオン状態になるため、ノードＮＤ２の電位はＬレベルとなる。このため、トランジスタＰＴ５およびＰＴ６は、オン状態になる。トランジスタＰＴ６がオン状態になることにより、ノードＮＤ３の電位はＨレベルになるので、トランジスタＰＴ４はオフ状態になる。このようにトランジスタＰＴ５がオン状態になるとともに、トランジスタＰＴ４がオフ状態になるので、ノードＮＤ４の電位はＨレベルになる。これにより、初期状態では、１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力されている。
【００４３】
この状態で、Ｌレベルのスタート信号ＨＳＴが入力されると、トランジスタＰＴ２およびトランジスタＰＴ３がオン状態となる。これにより、ノードＮＤ１およびノードＮＤ２の電位は、共にＨレベルとなるので、トランジスタＰＴ１は、オフ状態に保持される。そして、ノードＮＤ２の電位がＨレベルになることにより、第２回路部４ｃ１のトランジスタＰＴ５およびトランジスタＰＴ６はオフ状態となる。このとき、ノードＮＤ３の電位はＨレベルの状態で保持されるので、トランジスタＰＴ４は、オフ状態のまま保持される。このため、ノードＮＤ４の電位はＨレベルのまま保持される。これにより、１段目のシフトレジスタ回路４ａ１からＨレベルの出力信号ＳＲ１が出力される。
【００４４】
次に、ダイオードＤ１を介して、Ｌレベルのクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ３はオン状態であるため、ノードＮＤ１の電位はＨレベルに保持される。これにより、トランジスタＰＴ１は、オフ状態に保持される。なお、クロック信号ＨＣＬＫ１がＬレベルの期間中、ダイオードＤ１およびトランジスタＰＴ３を介してクロック信号線ＨＣＬＫ１と正側電位（ＨＶＤＤ）との間に貫通電流が流れる。
【００４５】
この際、第１実施形態では、クロック信号ＨＣＬＫ１は、Ｌレベルである期間がＨレベルである期間よりも短くなるように設定されている。具体的には、クロック信号がＬレベルである期間は、デューティ比が約１／３０（Ｌレベルの期間：約８０ｎｓｅｃ〜約１６０ｎｓｅｃ）となるように設定されている。これにより、クロック信号線ＨＣＬＫ１と正側電位（ＨＶＤＤ）との間に貫通電流が流れる期間は、クロック信号がＬレベルである約８０ｎｓｅｃ〜約１６０ｎｓｅｃの短い期間に限られる。
【００４６】
一方、第２回路部４ｃ１にも、高抵抗Ｒ１およびダイオードＤ２を介してＬレベルのクロック信号ＨＣＬＫ１が入力される。この際、トランジスタＰＴ６がオフ状態であるため、ノードＮＤ３の電位がＬレベルとなることにより、トランジスタＰＴ４がオン状態となる。
【００４７】
この際、第１実施形態では、高抵抗Ｒ１により、トランジスタＰＴ４がオン状態になりにくいので、トランジスタＰＴ４がオン状態になるときの応答速度が遅くなる。
【００４８】
このとき、トランジスタＰＴ５はオフ状態であるため、オン状態のトランジスタＰＴ４を介して、ノードＮＤ４の電位は負側電位（ＨＶＳＳ）側に低下する。この場合、ノードＮＤ３は、容量Ｃ２によって、トランジスタＰＴ４のゲート−ソース間電圧が維持されるように、ノードＮＤ４の電位の低下に伴って、電位が低下する。また、トランジスタＰＴ６がオフ状態であるとともに、ダイオードＤ２にはクロック信号線ＨＣＬＫ１からのＨレベルの信号がノードＮＤ３側に逆流することはないので、容量Ｃ２の保持電圧（トランジスタＰＴ４のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ４の電位が低下していくときに、トランジスタＰＴ４が常時オン状態に維持されるので、出力電位であるノードＮＤ４の電位はＨＶＳＳまで低下する。その結果、第２回路部４ｃ１からＬレベルの出力信号ＳＲ１が出力される。
【００４９】
次に、第１回路部４ｂ１に入力されるスタート信号ＨＳＴがＨレベルになると、トランジスタＰＴ２およびトランジスタＰＴ３がオフ状態になる。この場合には、ノードＮＤ１およびノードＮＤ２は、Ｈレベルに保持された状態でフローティング状態となる。このため、他の部分へ影響が与えられることはないので、第２回路部４ｃ１からはＬレベルの出力信号ＳＲ１が維持される。
【００５０】
次に、再度、クロック信号線ＨＣＬＫ１から第１回路部４ｂ１のダイオードＤ２を介してＬレベルのクロック信号が入力される。これにより、トランジスタＰＴ１がオン状態になる。これにより、ノードＮＤ２の電位は、負側電位（ＨＶＳＳ）側に低下する。この場合、ノードＮＤ１は、容量Ｃ１によって、トランジスタＰＴ１のゲート−ソース間電圧が維持されるように、ノードＮＤ２の電位の低下に伴って、電位が低下する。また、トランジスタＰＴ３がオフ状態であるとともに、ダイオードＤ１にはクロック信号線ＨＣＬＫ１からのＨレベルの信号がノードＮＤ１側に逆流することはないので、容量Ｃ１の保持電圧（トランジスタＰＴ１のゲート−ソース間電圧）は維持される。これにより、ノードＮＤ２の電位が低下していくときに、トランジスタＰＴ１が常時オン状態に維持されるので、ノードＮＤ２の電位はＨＶＳＳまで低下してＬレベルになる。このため、第２回路部４ｃ１のトランジスタＰＴ５およびトランジスタＰＴ６は、オン状態になる。
【００５１】
ここで、第１実施形態では、トランジスタＰＴ６によって、トランジスタＰＴ６がオン状態のときに、トランジスタＰＴ４がオフ状態にされるので、トランジスタＰＴ５とトランジスタＰＴ４とが同時にオン状態になるのが抑制される。これにより、トランジスタＰＴ４およびトランジスタＰＴ５を介して正側電位（ＨＶＤＤ）と負側電位（ＨＶＳＳ）との間に貫通電流が流れることが抑制される。
【００５２】
そして、トランジスタＰＴ５がオン状態になるとともに、トランジスタＰＴ４がオフ状態になることにより、ノードＮＤ４の電位はＨＶＳＳから正側電位（ＨＶＤＤ）に上昇してＨレベルになる。このため、第２回路部４ｃ１からＨレベルの出力信号ＳＲ１が出力される。
【００５３】
以上のように、第１実施形態によるシフトレジスタ回路４ａ１では、第１回路部４ｂ１にＬレベルのスタート信号ＨＳＴが入力されているときに、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、第２回路部４ｃ１からＬレベルの出力信号ＳＲ１が出力される。そして、第２回路部４ｃ１からＬレベルの出力信号ＳＲ１が出力されている状態で、再度、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると、第２回路部４ｃ１からの出力信号ＳＲ１はＨレベルになる。
【００５４】
なお、１段目のシフトレジスタ回路４ａ１の第２回路部４ｃ１からの出力信号は、２段目のシフトレジスタ回路４ａ２の第１回路部４ｂ２に入力される。２段目のシフトレジスタ回路４ａ２では、１つ目の第１回路部４ｂ２に１段目のシフトレジスタ回路４ａ１のＬレベルの出力信号ＳＲ１が入力されている場合に、Ｈレベルのクロック信号ＨＣＬＫ１およびＬレベルのクロック信号ＨＣＬＫ２が入力されると、２つ目の第１回路部４ｃ２からＬレベルの出力信号ＳＲ２が出力される。さらに、３段目のシフトレジスタ回路４ａ３では、１つ目の第１回路部４ｂ３に２段目のシフトレジスタ回路４ａ２のＬレベルの出力信号ＳＲ２が入力されている場合に、Ｌレベルのクロック信号ＨＣＬＫ１およびＨレベルのクロック信号ＨＣＬＫ２が入力されると、２つ目の第１回路部４ｃ３からＬレベルの出力信号ＳＲ３が出力される。このように、前段のシフトレジスタ回路からの出力信号が次段のシフトレジスタ回路に入力されるとともに、Ｌレベルになるタイミングが互いにずれたクロック信号ＨＣＬＫ１およびＨＣＬＫ２が、各段のシフトレジスタ回路に交互に入力される。これにより、各段のシフトレジスタ回路からＬレベルの出力信号が出力されるタイミングがシフトする。
【００５５】
タイミングがシフトしたＬレベルの信号が水平スイッチ３のトランジスタＰＴ２０、ＰＴ２１およびＰＴ２２のゲートに入力されることにより、トランジスタＰＴ２０、ＰＴ２１およびＰＴ２２は、順次、オン状態になる。これにより、各段のドレイン線にビデオ信号線Ｖｉｄｅｏからビデオ信号が供給されるので、各段のドレイン線は、順次、駆動（走査）される。そして、１本のゲート線に繋がる全ての段のドレイン線の走査が終了すると、次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が、最後のゲート線に繋がる各段のドレイン線の走査が終了されるまで繰り返されることによって、一画面の走査が終了する。
【００５６】
第１実施形態では、上記のように、第１回路部４ｂ１にトランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３を設けることによって、負側電位（ＨＶＳＳ）側に接続されるトランジスタＰＴ１と正側電位（ＨＶＤＤ）側に接続されるトランジスタＰＴ２とが同時にオン状態になるのが抑制されるので、第１回路部４ｂ１においてトランジスタＰＴ１とトランジスタＰＴ２とを介して負側電位（ＨＶＳＳ）と正側電位（ＨＶＤＤ）との間に貫通電流が流れるのを抑制することができる。また、第２回路部４ｃ１にトランジスタＰＴ５がオン状態のときにトランジスタＰＴ４をオフ状態にするためのトランジスタＰＴ６を設けることによって、負側電位（ＨＶＳＳ）に接続されるトランジスタＰＴ４と正側電位（ＨＶＤＤ）に接続されるトランジスタＰＴ５とが同時にオン状態になるのが抑制されるので、第２回路部４ｃ１においてトランジスタＰＴ４とトランジスタＰＴ５とを介して負側電位（ＨＶＳＳ）と正側電位（ＨＶＤＤ）との間に貫通電流が流れるのを抑制することができる。このように、第１回路部４ｂ１と第２回路部４ｃ１とにおいて、貫通電流が流れるのを抑制することができるので、液晶表示装置の消費電流が増加することを抑制することができる。
【００５７】
また、第１実施形態では、トランジスタＰＴ１およびトランジスタＰＴ４をオンさせるためにクロック信号を用いるとともに、クロック信号のデューティ比を約１／３０と短く設定することによって、Ｌレベルの信号を供給している期間が短くなる。これにより、第１回路部４ｂ１において、トランジスタＰＴ３がオン状態のときにクロック信号がＬレベルとなった場合に、トランジスタＰＴ３を介してクロック信号を供給するクロック信号線ＨＣＬＫ１と正側電位（ＨＶＤＤ）との間に貫通電流が流れる期間を短くすることができる。また、第２回路部４ｃ１において、トランジスタＰＴ６がオン状態のときにクロック信号がＬレベルとなった場合に、トランジスタＰＴ６を介してクロック信号を供給するクロック信号線ＨＣＬＫ１と正側電位（ＨＶＤＤ）との間に貫通電流が流れる期間を短くすることができる。このように、第１回路部４ｂ１および第２回路部４ｃ１において、貫通電流が流れる期間を短くすることができるので、これによっても、液晶表示装置の消費電流が増加することを抑制することができる。
【００５８】
また、第１実施形態では、トランジスタＰＴ６をトランジスタＰＴ３がオン状態のときにオフするように構成することによって、トランジスタＰＴ３とトランジスタＰＴ６とが同時にオンすることがないので、第１回路部４ｂ１と第２回路部４ｃ１とで同時に貫通電流が流れることもない。これによっても、液晶表示装置の消費電流が増加することを抑制することができる。
【００５９】
また、第１実施形態では、第１回路部４ｂ１および第２回路部４ｃ１に設けられたトランジスタＰＴ１〜ＰＴ６、容量Ｃ１およびＣ２を構成するトランジスタおよびダイオードＤ１およびＤ２を構成するトランジスタをｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）で構成することによって、２種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。また、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。
【００６０】
また、第１実施形態では、第２回路部４ｃ１のトランジスタＰＴ４とクロック信号が供給されるクロック信号線ＨＣＬＫ１との間に約１００ｋΩの抵抗値を有する高抵抗Ｒ１を接続することによって、トランジスタＰＴ４がオン状態になりにくくなるので、第２回路部４ｃ１のトランジスタＰＴ４がオン状態になるときの応答速度が遅くなるとともに、トランジスタＰＴ４がオフ状態になるときの応答速度が速くなる。これにより、トランジスタＰＴ４がオン状態のときに第２回路部４ｃ１から出力される信号を遅延させることができるとともに、トランジスタＰＴ４がオフ状態のときに第２回路部４ｃ１から出力される信号を速めることができる。この場合、たとえば３段目のシフトレジスタ回路４ａ３のトランジスタＰＴ４がオン状態で、１段目のシフトレジスタ回路４ａ１のトランジスタＰＴ４がオフ状態になるとすると、３段目のシフトレジスタ回路４ａ３に対応した水平スイッチ３の応答速度が遅くなるとともに、１段目のシフトレジスタ回路４ａ１に対応した水平スイッチ３の応答速度は速くなる。これにより、３段目の水平スイッチ３がオフ状態からオン状態になる瞬間と、１段目の水平スイッチ３がオン状態からオフ状態になる瞬間とが重なるのを抑制することができる。このため、１段目の水平スイッチ３がオフ状態になった後で、３段目の水平スイッチ３をオン状態にすることができるので、１段目の水平スイッチ３がオン状態からオフ状態になる瞬間に、３段目の水平スイッチ３がオン状態になることに起因して、映像信号にノイズが発生することを抑制することができる。これにより、ノイズに起因する画像の劣化を抑制することができる。
【００６１】
（第２実施形態）
図４は、本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。図４を参照して、この第２実施形態では、上記第１実施形態と異なり、ゲート線を駆動（走査）するためのＶドライバに本発明を適用した場合について説明する。
【００６２】
すなわち、この第２実施形態による液晶表示装置のＶドライバ５では、図４に示すように、複数段のシフトレジスタ回路５ａ１および５ａ２が設けられている。なお、図４では、図面の簡略化のため、２段のシフトレジスタ回路５ａ１および５ａ２のみ図示している。また、１段目のシフトレジスタ回路５ａ１は、第１回路部５ｂ１１、５ｂ１２および５ｂ１３、および、第２回路部５ｃ１によって構成されている。１段目のシフトレジスタ回路５ａ１の第１回路部５ｂ１１は、３つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１、ＰＴ２およびＰＴ３）と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１と、ｐチャネルトランジスタをダイオード接続することにより形成されたダイオードＤ１とを備えている。また、１段目のシフトレジスタ回路５ａ１の第２回路部５ｃ１は、４つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１１、ＰＴ１２、ＰＴ１３、ＰＴ１４、ＰＴ１５およびＰＴ１６）と、ｐチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１０およびＣ１１と、ダイオード接続されたｐチャネルトランジスタからなるダイオードＤ１０およびＤ１１とを備えている。なお、ｐチャネルトランジスタＰＴ１５およびＰＴ１６は、各々のドレインとソースとが互いに接続されている。
【００６３】
ここで、第２実施形態では、第１回路部５ｂ１１および第２回路部５ｃ１に設けられたｐチャネルトランジスタＰＴ１〜ＰＴ３およびＰＴ１１〜ＰＴ１６、容量Ｃ１、Ｃ１０およびＣ１１を構成するｐチャネルトランジスタ、ダイオードＤ１、Ｄ１０およびＤ１１を構成するｐチャネルトランジスタおよびトランスファゲートＴＧ１を構成するｐチャネルトランジスタは、全てｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、この第２実施形態において、ｐチャネルトランジスタＰＴ１〜ＰＴ３およびＰＴ１１〜ＰＴ１６は、トランジスタＰＴ１〜ＰＴ３およびＰＴ１１〜ＰＴ１６と称する。
【００６４】
また、第１回路部５ｂ１１において、トランジスタＰＴ１のドレインは、負側電位（ＶＶＳＳ）に接続されている。トランジスタＰＴ１のソースは、トランジスタＰＴ２のドレインと接続されている。また、トランジスタＰＴ１のゲートはクロック信号線ＶＣＬＫ１に接続されている。トランジスタＰＴ２のソースは、正側電位（ＶＶＤＤ）に接続されている。また、トランジスタＰＴ２のゲートにはスタート信号ＶＳＴが供給される。
【００６５】
ここで、第２実施形態では、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と、正側電位（ＶＶＤＤ）との間にはトランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３が設けられている。これにより、トランジスタＰＴ２とトランジスタＰＴ１とが同時にオン状態になるのが抑制される。また、トランジスタＰＴ３のゲートにはスタート信号ＶＳＴが供給される。
【００６６】
また、第２実施形態では、トランジスタＰＴ１のゲートとソースとの間には容量Ｃ１が接続されている。また、トランジスタＰＴ１のゲートが接続されたノードＮＤ１と、クロック信号線ＶＣＬＫ１との間にダイオードＤ１が接続されている。このダイオードＤ１により、クロック信号のＨレベルのパルス電圧がクロック信号線ＶＣＬＫ１から容量Ｃ１へ逆流するのが抑制される。
【００６７】
また、上記した第１回路部５ｂ１１と同様の構成を有する第１回路部５ｂ１２および５ｂ１３が直列に接続されている。そして、３つ目の第１回路部５ｂ１３のノードＮＤ２には第２回路部５ｃ１が接続されている。
【００６８】
第２回路部５ｃ１において、トランジスタＰＴ１１のドレインはトランジスタＰＴ１２のソースに接続されている。トランジスタＰＴ１２のドレインは、負側電位（ＶＶＳＳ）に接続されている。また、トランジスタＰＴ１２のゲートは、ダイオードＤ１０を介してＸＥＮＢ信号線（反転イネーブル信号線）に接続されている。また、トランジスタＰＴ１２のゲートとダイオードＤ１０との間に設けられたノードＮＤ１３には、トランジスタＰＴ１３のドレインが接続されている。トランジスタＰＴ１３のソースは、正側電位（ＶＶＤＤ）に接続されている。また、トランジスタＰＴ１３のゲートはＥＮＢ信号線（イネーブル信号線）に接続されている。また、トランジスタＰＴ１２のゲートとソースとの間には容量Ｃ１０が接続されている。
【００６９】
また、トランジスタＰＴ１１のソースは、トランジスタＰＴ１５およびＰＴ１６のドレインと接続されている。トランジスタＰＴ１５およびＰＴ１６のソースは、正側電位（ＶＶＤＤ）に接続されている。トランジスタＰＴ１５のゲートは、３つ目の第１回路部５ｂ１３のノードＮＤ２に接続されている。トランジスタＰＴ１６のゲートは、ＥＮＢ信号線に接続されている。
【００７０】
また、トランジスタＰＴ１１のゲートが接続されたノードＮＤ１１と、正側電位（ＶＶＤＤ）との間にはトランジスタＰＴ１４が接続されている。このトランジスタＰＴ１４のゲートは、３つ目の第１回路部５ｂ１３のノードＮＤ２に接続されている。また、トランジスタＰＴ１１のゲートとソースとの間には容量Ｃ１１が接続されている。また、トランジスタＰＴ１１のゲートが接続されたノードＮＤ１１と、クロック信号線ＶＣＬＫ２との間にはダイオードＤ１１が接続されている。
【００７１】
また、トランジスタＰＴ１１のソースとトランジスタＰＴ１５およびＰＴ１６のドレインとの間に設けられたノードＮＤ１２（出力ノード）から１段目のシフトレジスタ回路５ａ１の出力信号ｇａｔｅ１が出力される。このノードＮＤ１２にはゲート線が接続されている。また、ノードＮＤ１２には２段目のシフトレジスタ回路５ａ２の第１回路部５ｂ２１が接続されている。２段目のシフトレジスタ回路５ａ２は、第１回路部５ｂ２１、５ｂ２２および５ｂ２３と第２回路部５ｃ２とによって構成されている。この２段目のシフトレジスタ回路５ａ２の第１回路部５ｂ２１、５ｂ２２および５ｂ２３、および、第２回路部５ｃ２は、それぞれ、上記した１段目のシフトレジスタ回路５ａ１の第１回路部５ｂ１１、５ｂ１２および５ｂ１３、および、第２回路部５ｃ１の構成と同様に構成されている。
【００７２】
また、２段目のシフトレジスタ回路５ａ２の出力ノードからは出力信号ｇａｔｅ２が出力される。この２段目のシフトレジスタ回路５ａ２の出力ノードにはゲート線が接続されている。また、２段目のシフトレジスタ回路５ａ２の出力ノードには、３段目のシフトレジスタ回路（図示せず）の第１回路部が接続されている。なお、３段目以降のシフトレジスタ回路は、上記した１段目のシフトレジスタ回路５ａ１の構成と同様に構成されている。
【００７３】
図５は、図４に示した第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。なお、図５において、ｇａｔｅ１、ｇａｔｅ２、ｇａｔｅ３およびｇａｔｅ４は、それぞれ、１段目、２段目、３段目および４段目のシフトレジスタ回路からゲート線に出力される出力信号を示している。次に、図４および図５を参照して、第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路の動作について説明する。
【００７４】
図４に示した第２実施形態によるＶドライバ５の１段目のシフトレジスタ回路５ａ１の第１回路部５ｂ１１および第１回路部５ｂ１２の構成は、図２に示した第１実施形態によるシフトレジスタ回路４ａ１の第１回路部４ｂ１および第２回路部４ｃ１から高抵抗Ｒ１を除いた構成に相当する。したがって、第２実施形態によるシフトレジスタ回路５ａ１の第１回路部５ｂ１１および第１回路部５ｂ１２のスタート信号ＶＳＴおよびクロック信号ＶＣＬＫ１に応答して行われる動作は、図２に示した第１実施形態によるシフトレジスタ回路４ａ１の第１回路部４ｂ１および第２回路部４ｃ１のスタート信号ＨＳＴおよびクロック信号ＨＣＬＫ１に応答して行われる動作に相当する。
【００７５】
すなわち、まず、初期状態としてＨレベルのスタート信号ＶＳＴが１段目のシフトレジスタ回路５ａ１の第１回路部５ｂ１１に入力される。これにより、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＨレベルの信号が出力される。このＨレベルの信号は、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびトランジスタＰＴ３のゲートに入力される。これにより、トランジスタＰＴ２およびＰＴ３はオフ状態になるので、３つ目の第１回路部５ｂ１３からＬレベルの信号が出力される。
【００７６】
この３つ目の第１回路部５ｂ１３からのＬレベルの出力信号は、第２回路部５ｃ１のトランジスタＰＴ１４のゲートおよびトランジスタＰＴ１５のゲートに入力される。これにより、トランジスタＰＴ１４およびトランジスタＰＴ１５はオン状態になる。これにより、ノードＮＤ１２の電位はＨレベルになるので、初期状態では１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が出力されている。
【００７７】
この状態でＬレベルのスタート信号ＶＳＴが入力されると、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＨレベルの信号が出力されるので、初期状態と同様、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００７８】
次に、クロック信号線ＶＣＬＫ１からＬレベルのクロック信号が入力されると、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＬレベルの信号が出力される。このＬレベルの出力信号が３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３のゲートに入力されるので、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３はオン状態になる。このとき、３つ目の第１回路部５ｂ１３のトランジスタＰＴ１はオフ状態であるので、３つ目の第１回路部５ｂ１３からＨレベルの信号が出力される。このＨレベルの信号は、第２回路部５ｃ１のトランジスタＰＴ１４のゲートおよびトランジスタＰＴ１５のゲートに入力される。これにより、トランジスタＰＴ１５はオフ状態になる。このとき、ＥＮＢ信号はＨレベルに保持されているので、トランジスタＰＴ１６はオフ状態になる。また、ノードＮＤ１１はＨレベルに保持された状態でフローティング状態になるので、トランジスタＰＴ１１もオフ状態のまま維持される。これにより、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００７９】
次に、スタート信号ＶＳＴがＨレベルになった場合にも、上記した第１実施形態のＨドライバと同様の動作により、２つ目の第１回路部５ｂ１２からはＬレベルの信号が続けて出力される。これにより、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００８０】
次に、ＥＮＢ信号がＬレベルになるとともに、ＸＥＮＢ信号がＨレベルになる。これにより、ＬレベルのＥＮＢ信号が入力されるトランジスタＰＴ１６はオン状態になる。また、ＬレベルのＥＮＢ信号はトランジスタＰＴ１３のゲートにも入力されるので、トランジスタＰＴ１３はオン状態になる。これにより、ノードＮＤ１３の電位がＨレベルになるので、ノードＮＤ１３にゲートが接続されたトランジスタＰＴ１２はオフ状態になる。これにより、ノードＮＤ１２の電位はＨレベルになるので、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が続けて出力される。
【００８１】
次に、ＥＮＢ信号がＬレベルの状態で、クロック信号線ＶＣＬＫ２から３つ目の第１回路部５ｂ１３のダイオードＤ１を介してＬレベルのクロック信号が入力される。このとき、３つ目の第１回路部５ｂ１３のトランジスタＰＴ２およびＰＴ３はオン状態であるので、３つ目の第１回路部５ｂ１３のノードＮＤ１の電位はＨレベルに保持される。これにより、３つ目の第１回路部５ｂ１３のトランジスタＰＴ１はオフ状態になるので、３つ目の第１回路部５ｂ１３からはＨレベルの信号が出力される。このＨレベルの出力信号は、第２回路部５ｃ１のトランジスタＰＴ１４のゲートおよびトランジスタＰＴ１５のゲートに入力される。これにより、トランジスタＰＴ１４およびＰＴ１５はオフ状態に保持される。これに対して、トランジスタＰＴ１６のゲートにはＬレベルのＥＮＢ信号が入力されているので、トランジスタＰＴ１６はオン状態に保持される。
【００８２】
一方、第２回路部５ｃ１にもダイオードＤ１１を介してクロック信号線ＶＣＬＫ２からＬレベルのクロック信号が入力される。これにより、ノードＮＤ１１の電位はＬレベルになるので、トランジスタＰＴ１１はオン状態になる。ただし、この場合、ＥＮＢ信号はＬレベルであるので、トランジスタＰＴ１３はオン状態に保持される。このため、トランジスタＰＴ１２はオフ状態に保持されるので、結局、ノードＮＤ１２はＨレベルに保持される。これにより、この状態では１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が保持される。
【００８３】
この後、ＥＮＢ信号がＨレベルになるとともに、ＸＥＮＢ信号がＬレベルになることによって、トランジスタＰＴ１６およびトランジスタＰＴ１３はオフ状態になる。また、ダイオードＤ１０を介してゲートにＬレベルのＸＥＮＢ信号が入力されるトランジスタＰＴ１２はオン状態になる。これにより、トランジスタＰＴ１１およびＰＴ１２がオン状態になるとともに、トランジスタＰＴ１５およびＰＴ１６がオフ状態になるので、ノードＮＤ１２の電位は容量Ｃ１１の機能によりＶＶＳＳまで低下し、Ｌレベルになる。このため、１段目のシフトレジスタ回路５ａ１からゲート線へＬレベルの出力信号ｇａｔｅ１が出力される。この状態で、ＶＣＬＫ１がＬレベルになった場合にも、１段目のシフトレジスタ回路５ａ１からゲート線への出力信号ｇａｔｅ１はＬレベルに保持される。
【００８４】
次に、ＥＮＢ信号がＬレベルになるとともに、ＸＥＮＢ信号がＨレベルになることによって、トランスファゲートＴＧ１およびトランジスタＰＴ１３がオン状態になる。トランジスタＰＴ１４がオン状態になることにより、ノードＮＤ１３の電位はＨレベルになる。これにより、ゲートがノードＮＤ１３に接続されたトランジスタＰＴ１２はオフ状態になる。このため、トランスファゲートＴＧ１がオン状態になるとともに、トランジスタＰＴ１２がオフ状態になることにより、ノードＮＤ１２の電位はＨレベルになる。これにより、１段目のシフトレジスタ回路５ａ１からゲート線へＨレベルの出力信号ｇａｔｅ１が出力される。
【００８５】
また、１段目のシフトレジスタ回路５ａ１からのＨレベルの出力信号ｇａｔｅ１は、２段目のシフトレジスタ回路５ａ２の第１回路部５ｂ２１にも入力される。２段目以降のシフトレジスタ回路は、前段のシフトレジスタ回路からの出力信号、クロック信号ＶＣＬＫ１およびＶＣＬＫ２、ＥＮＢ信号およびＸＥＮＢ信号により、上記した１段目のシフトレジスタ回路５ａ１と同様の動作を行う。これにより、各段のゲート線が、順次、駆動（走査）される。この場合、ＥＮＢ信号がＬレベルの間はシフトレジスタ回路の出力が強制的にＨレベルに保持されるので、図５に示したようなタイミングでＥＮＢ信号をＬレベルにすることによって、前段のシフトレジスタ回路と後段のシフトレジスタ回路のＬレベルの出力信号が重なるのが防止されている。
【００８６】
第２実施形態では、上記のように、第１回路部５ｂ１１、５ｂ１２および５ｂ１３に、トランジスタＰＴ２がオン状態のときにトランジスタＰＴ１をオフ状態にするためのトランジスタＰＴ３を設けることによって、負側電位（ＶＶＳＳ）側に接続されるトランジスタＰＴ１と正側電位（ＶＶＤＤ）側に接続されるトランジスタＰＴ２とが同時にオン状態になるのが抑制されるので、第１回路部５ｂ１１、５ｂ１２および５ｂ１３において、トランジスタＰＴ１とトランジスタＰＴ２とを介して負側電位（ＶＶＳＳ）と正側電位（ＶＶＤＤ）との間に貫通電流が流れるのを抑制することができる。また、第２回路部５ｃ１にトランジスタＰＴ１５がオン状態のときにトランジスタＰＴ１１をオフ状態にするためのトランジスタＰＴ１４を設けることによって、負側電位（ＶＶＳＳ）に接続されるトランジスタＰＴ１１と正側電位（ＶＶＤＤ）に接続されるトランジスタＰＴ１５とが同時にオン状態になるのが抑制されるので、第２回路部５ｃ１においてトランジスタＰＴ１１とトランジスタＰＴ１５とを介して負側電位（ＶＶＳＳ）と正側電位（ＶＶＤＤ）との間に貫通電流が流れるのを抑制することができる。このように、第１回路部５ｂ１１、５ｂ１２および５ｂ１３と第２回路部５ｃ１とにおいて貫通電流が流れるのを抑制することができるので、液晶表示装置の消費電流が増加することを抑制することができる。
【００８７】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００８８】
（第３実施形態）
図６は、本発明の第３実施形態による液晶表示装置を示した平面図である。図７は、図６に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。この第３実施形態では、ドレイン線を駆動（走査）するためのＨドライバをｎチャネルトランジスタで構成した例について説明する。
【００８９】
まず、図６を参照して、この第３実施形態の液晶表示装置では、基板６０上に表示部１１が設けられている。なお、図６の表示部１１は、１画素分の構成を示している。また、表示部１１にマトリクス状に配置された各画素１２は、ｎチャネルトランジスタ１２ａ、画素電極１２ｂ、それに対向配置され、各画素１２に共通の対向電極１２ｃ、これら画素電極１２ｂと対向電極１２ｃとの間に挟持された液晶１２ｄ、および補助容量１２ｅによって構成されている。ｎチャネルトランジスタ１２ａのゲートはゲート線に接続されている。また、ｎチャネルトランジスタ１２ａのドレインはドレイン線に接続されている。また、ｎチャネルトランジスタ１２ａのソースには、画素電極１２ｂおよび補助容量１２ｅが接続されている。また、表示部１１の一辺に沿うように、基板６０上に、表示部１１のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）１３およびＨドライバ１４が設けられている。また、表示部１１の他の辺に沿うように、基板６０上に、表示部１１のゲート線を駆動（走査）するためのＶドライバ１５が設けられている。なお、図６において、ＨＳＷは２つだけ記載しているが、画素の数に応じた数だけ配置されるものであり、またＨドライバ１４およびＶドライバ１５についてもそれらを構成するシフトレジスタを２つだけ記載しているが、画素の数に応じた数だけ配置されるものである。
【００９０】
また、図７を参照して、Ｈドライバ１４の内部には複数段のシフトレジスタ回路１４ａ１、１４ａ２および１４ａ３が設けられている。なお、図７では、図面の簡略化のため、３段のシフトレジスタ回路１４ａ１、１４ａ２および１４ａ３のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、１段目のシフトレジスタ回路１４ａ１は、第１回路部１４ｂ１および第２回路部１４ｃ１によって構成されている。また、シフトレジスタ回路１４ａ１の第１回路部１４ｂ１は、３つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１、ＮＴ２およびＮＴ３）と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１と、ｎチャネルトランジスタをダイオード接続することにより形成されたダイオードＤ１とを備えている。また、シフトレジスタ回路１４ａ１の第２回路部１４ｃ１は、３つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ４、ＮＴ５およびＮＴ６）と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ２と、ダイオード接続されたｎチャネルトランジスタからなるダイオードＤ２とを備えている。ただし、図７では、第１回路部１４ｂ１の容量Ｃ１と第２回路部１４ｃ１の容量Ｃ２とがｎチャネルトランジスタによって形成されている点は図示していない。
【００９１】
ここで、第３実施形態では、第１回路部１４ｂ１および第２回路部１４ｃ１に設けられたｎチャネルトランジスタＮＴ１〜ＮＴ６、容量Ｃ１およびＣ２を構成するｎチャネルトランジスタおよびダイオードＤ１およびＤ２を構成するｎチャネルトランジスタは、全てｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。以下、この第３実施形態において、ｎチャネルトランジスタＮＴ１〜ＮＴ６は、トランジスタＮＴ１〜ＮＴ６と称する。
【００９２】
なお、この第３実施形態によるシフトレジスタ回路１４ａ１の第２回路部１４ｃ１では、上記した第１実施形態によるシフトレジスタ回路と異なり、トランジスタＮＴ４のゲートとクロック信号線ＨＣＬＫ１との間には高抵抗が接続されていない。そして、トランジスタＮＴ２、ＮＴ３、ＮＴ５およびＮＴ６のソースは、それぞれ、負側電位（ＨＶＳＳ）に接続されるとともに、トランジスタＮＴ１およびＮＴ４のドレインは、それぞれ、正側電位（ＨＶＤＤ）に接続されている。この第３実施形態によるシフトレジスタ回路１４ａ１のこれら以外の部分の構成は、上記した第１実施形態によるシフトレジスタ回路４ａ１（図２参照）と同様である。
【００９３】
また、水平スイッチ１３は、図７に示すように、複数のトランジスタＮＴ３０、ＮＴ３１およびＮＴ３２を備えている。トランジスタＮＴ３０、ＮＴ３１およびＮＴ３２のゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路１４ａ１〜１４ａ３の出力ＳＲ１、ＳＲ２およびＳＲ３に接続されている。また、トランジスタＮＴ３０〜ＮＴ３２のソースは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＮＴ３０〜ＮＴ３２のドレインは、１本のビデオ信号線Ｖｉｄｅｏに接続されている。
【００９４】
図８は、図６に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。図８を参照して、第３実施形態によるシフトレジスタ回路では、図３に示した第１実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴとして入力する。これにより、第３実施形態による液晶表示装置のシフトレジスタ回路からは図３に示した第１実施形態によるシフトレジスタ回路からの出力信号ＳＲ１〜ＳＲ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第３実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第１実施形態によるシフトレジスタ回路４ａ１と同様である。
【００９５】
第３実施形態では、上記のように構成することによって、Ｈドライバの消費電流の増加を抑制することができるなどの第１実施形態と同様の効果を得ることができる。
【００９６】
（第４実施形態）
図９は、本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。この第４実施形態では、ゲート線を駆動（走査）するためのＶドライバをｎチャネルトランジスタで構成した例について説明する。
【００９７】
図９を参照して、Ｖドライバ１５の内部には複数段のシフトレジスタ回路１５ａ１および１５ａ２が設けられている。なお、図９では、図面の簡略化のため、２段のシフトレジスタ回路１５ａ１および１５ａ２のみ図示しているが、実際は画素の数に応じた段数が設けられている。１段目のシフトレジスタ回路１５ａ１は、第１回路部１５ｂ１１および第２回路部１５ｃ１によって構成されている。また、２段目のシフトレジスタ回路１５ａ２は、３つの第１回路部１５ｂ２１、１５ｂ２２および１５ｂ２３と第２回路部１５ｃ２とによって構成されている。なお、第１回路部１５ｂ１１、１５ｂ２１、１５ｂ２２および１５ｂ２３は、全て同様の回路構成を有している。また、第２回路部１５ｃ１と第２回路部１５ｃ２とは、同様の回路構成を有している。
【００９８】
また、１段目のシフトレジスタ回路１５ａ１の第１回路部１５ｂ１１は、３つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１、ＮＴ２およびＮＴ３）と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１と、ｎチャネルトランジスタをダイオード接続することにより形成されたダイオードＤ１とを備えている。また、１段目のシフトレジスタ回路１５ａ１の第２回路部１５ｃ１は、４つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３、ＮＴ１４、ＮＴ１５およびＮＴ１６）と、ｎチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量Ｃ１０およびＣ１１と、ｎチャネルトランジスタをダイオード接続することにより形成されたダイオードＤ１０およびＤ１１とを備えている。ただし、図９では、第１回路部１５ｂ１１の容量Ｃ１と第２回路部１５ｃ１の容量Ｃ１０およびＣ１１とがｎチャネルトランジスタによって形成されている点は図示していない。また、ｎチャネルトランジスタＮＴ１５およびＮＴ１６は、各々のドレインとソースとが互いに接続されている。
【００９９】
ここで、第４実施形態では、第１回路部１５ｂ１１および第２回路部１５ｃ１に設けられたｎチャネルトランジスタＮＴ１〜ＮＴ３およびＮＴ１１〜ＮＴ１６、容量Ｃ１、Ｃ１０およびＣ１１を構成するｎチャネルトランジスタ、ダイオードＤ１、Ｄ１０およびＤ１１を構成するｎチャネルトランジスタは、全てｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【０１００】
なお、この第４実施形態によるシフトレジスタ回路１５ａ１および１５ａ２の上記以外の部分の構成は、上記した第２実施形態によるシフトレジスタ回路５ａ１（図４参照）と同様である。
【０１０１】
図１０は、図９に示した第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。図１０を参照して、第４実施形態によるＶドライバのシフトレジスタ回路では、図５に示した第２実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号ＶＣＬＫ１およびＶＣＬＫ２、および、スタート信号ＶＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＶＣＬＫ１およびＶＣＬＫ２、および、スタート信号ＶＳＴとして入力する。これにより、第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路からは、図５に示した第２実施形態によるシフトレジスタ回路からの出力信号ｇａｔｅ１〜ｇａｔｅ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第２実施形態によるシフトレジスタ回路５ａ１と同様である。
【０１０２】
第４実施形態では、上記のように構成することによって、Ｖドライバの消費電流の増加を抑制することができるなどの第２実施形態と同様の効果を得ることができる。
【０１０３】
（第５実施形態）
図１１は、本発明の第５実施形態による有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置を示した平面図である。図１１を参照して、この第５実施形態では、本発明を有機ＥＬ表示装置に適用した例について説明する。
【０１０４】
この第５実施形態の有機ＥＬ表示装置では、図１１に示すように、基板７０上に表示部２１が設けられている。なお、図１１の表示部２１は、１画素分の構成を示している。また、表示部２１にマトリクス状に配置された各画素２２は、２つのｐチャネルトランジスタ２２ａおよび２２ｂ（以下、トランジスタ２２ａおよび２２ｂという）と、補助容量２２ｃと、陽極２２ｄと、それに対向配置された陰極２２ｅと、これら陽極２２ｄと陰極２２ｅとの間に挟持された有機ＥＬ素子２２ｆとによって構成されている。トランジスタ２２ａのゲートは、ゲート線に接続されている。また、トランジスタ２２ａのソースはドレイン線に接続されている。また、トランジスタ２２ａのドレインには、補助容量２２ｃおよびトランジスタ２２ｂのゲートが接続されている。また、トランジスタ２２ｂのドレインは陽極２２ｄに接続されている。また、Ｈドライバ４内部の回路構成は、図２に示したトランジスタを用いたシフトレジスタ回路によるＨドライバ４の構成と同様である。また、Ｖドライバ５内部の回路構成は、図４に示したトランジスタを用いたシフトレジスタ回路によるＶドライバ５の構成と同様である。第５実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０１０５】
第５実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＨドライバおよびＶドライバの消費電流の増加を抑制することができるなどの第１および第２実施形態と同様の効果を得ることができる。
【０１０６】
（第６実施形態）
図１２は、本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。図１２を参照して、この第６実施形態では、本発明を有機ＥＬ表示装置に適用した例について説明する。
【０１０７】
この第６実施形態の有機ＥＬ表示装置では、図１２に示すように、基板８０上に表示部３１が設けられている。なお、図１２の表示部３１は、１画素分の構成を示している。また、表示部３１にマトリクス状に配置された各画素３２は、２つのｎチャネルトランジスタ３２ａおよび３２ｂ（以下、トランジスタ３２ａおよび３２ｂという）と、補助容量３２ｃと、陽極３２ｄと、それに対向配置された陰極３２ｅと、これら陽極３２ｄと陰極３２ｅとの間に挟持された有機ＥＬ素子３２ｆとによって構成されている。トランジスタ３２ａのゲートは、ゲート線に接続されている。また、トランジスタ３２ａのドレインはドレイン線に接続されている。また、トランジスタ３２ａのソースには、補助容量３２ｃおよびトランジスタ３２ｂのゲートが接続されている。また、トランジスタ３２ｂのソースは陽極３２ｄに接続されている。また、Ｈドライバ１４内部の回路構成は、図７に示したトランジスタを用いたシフトレジスタ回路によるＨドライバ１４の構成と同様である。また、Ｖドライバ１５内部の回路構成は、図９に示したトランジスタを用いたシフトレジスタ回路によるＶドライバ１５の構成と同様である。第６実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図６に示した第３実施形態による液晶表示装置と同様である。
【０１０８】
第６実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＨドライバおよびＶドライバの消費電流の増加を抑制することができるなどの第３および第４実施形態と同様の効果を得ることができる。
【０１０９】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１１０】
たとえば、上記実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０１１１】
また、上記実施形態では、ＨドライバまたはＶドライバのいずれか一方のみに本発明のシフトレジスタ回路を適用した例を示したが、本発明はこれに限らず、ＨドライバおよびＶドライバの両方に本発明によるシフトレジスタ回路を適用するようにしてもよい。この場合には、消費電流をより低減することができる。
【０１１２】
また、上記実施形態では、シフトレジスタ回路に入力するクロック信号のＬレベルである期間をデューティ比が約１／３０（Ｌレベルの期間：約８０ｎｓｅｃ〜約１６０ｎｓｅｃ）になるように設定したが、本発明はこれに限らず、クロック信号のＬレベルである期間は、Ｈレベルである期間よりも短ければどのような期間に設定してもよい。すなわち、クロック信号のＬレベルである期間をデューティ比が１／２未満となるどのような期間に設定してもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図３】図１に示した第１実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図４】本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図５】図４に示した第２実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。
【図６】本発明の第３実施形態による液晶表示装置を示した平面図である。
【図７】図６に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図８】図６に示した第３実施形態による液晶表示装置のＨドライバのシフトレジスタ回路のタイミングチャートである。
【図９】本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図１０】図９に示した第４実施形態による液晶表示装置のＶドライバのシフトレジスタ回路のタイミングチャートである。
【図１１】本発明の第５実施形態による有機ＥＬ表示装置を示した平面図である。
【図１２】本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。
【図１３】従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。
【図１４】図１３に示した従来のシフトレジスタ回路のタイミングチャートである。
【符号の説明】
４ａ１、４ａ２、４ａ３、５ａ１、５ａ２、１４ａ１、１４ａ２、１４ａ３、１５ａ１、１５ａ２ シフトレジスタ回路
４ｂ１、４ｂ２、４ｂ３、５ｂ１１、５ｂ１２、５ｂ１３、５ｂ２１、５ｂ２２、５ｂ２３、１４ｂ１、１４ｂ２、１４ｂ３、１５ｂ１１、１５ｂ２１、１５ｂ２２、１５ｂ２３ 第１回路部
４ｃ１、４ｃ２、４ｃ３、５ｃ１、５ｃ２、１４ｃ１、１４ｃ２、１４ｃ３、１５ｃ１、１５ｃ２ 第２回路部
Claims (8)
- 第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２電位との間に接続され、前記第２トランジスタがオン状態のときに前記第１トランジスタをオフ状態にするための第１導電型の第３トランジスタとを有する第１回路部と、
前記第１電位側に接続され、前記クロック信号に応答してオンする第１導電型の第４トランジスタと、前記第２電位側に接続された第１導電型の第５トランジスタと、前記第４トランジスタのゲートと前記第２電位との間に接続され、前記第３トランジスタがオン状態のときにオフ状態になるとともに、前記第５トランジスタがオン状態のときに前記第４トランジスタをオフ状態にするための第１導電型の第６トランジスタとを有する第２回路部とを含むシフトレジスタ回路を備えたことを特徴とする表示装置。 - 前記クロック信号は、前記クロック信号が入力されるトランジスタをオン状態にする期間が、オフ状態とする期間よりも短くなるように設定されていることを特徴とする請求項１に記載の表示装置。
- 前記第１トランジスタのゲートとソースとの間には、第１容量が接続されており、前記第４トランジスタのゲートとソースとの間には、第２容量が接続されていることを特徴とする請求項１または２に記載の表示装置。
- 前記第１トランジスタのゲートと、前記クロック信号を供給するクロック信号線との間には、第１ダイオードが接続されており、
前記第４トランジスタのゲートと前記クロック信号を供給するクロック信号線との間には、第２ダイオードが接続されていることを特徴とする請求項１〜３のうちいずれか１項に記載の表示装置。 - 前記第１ダイオードは、ダイオード接続された第１導電型の第７トランジスタを含み、
前記第２ダイオードは、ダイオード接続された第１導電型の第８トランジスタを含むことを特徴とする請求項４に記載の表示装置。 - 少なくとも前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、前記第５トランジスタおよび前記第６トランジスタは、ｐ型の電界効果型トランジスタであることを特徴とする請求項１〜５のうちいずれか１項に記載の表示装置。
- 前記第２回路部の第４トランジスタと、前記クロック信号が供給されるクロック信号線との間には、高抵抗が接続されていることを特徴とする請求項１〜６のうちいずれか１項に記載の表示装置。
- 前記シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されていることを特徴とする請求項１〜７のうちいずれか１項に記載の表示装置。
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