JP2005017973A - 表示装置 - Google Patents
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Abstract
【解決手段】この表示装置は、負側電位(HVSS)に接続され、クロック信号に応答してオンするトランジスタPT1と、正側電位(HVDD)に接続されたトランジスタPT2と、トランジスタPT2がオン状態のときにトランジスタPT1をオフ状態にするトランジスタPT3とを有する第1回路部4b1と、負側電位に接続され、クロック信号に応答してオンするトランジスタPT4と、正側電位に接続されたトランジスタPT5と、トランジスタPT3がオン状態のときにオフ状態になるとともに、トランジスタPT5がオン状態のときにトランジスタPT4をオフ状態にするトランジスタPT6とを有する第2回路部4c1とを含む。
【選択図】図2
Description
【発明の属する技術分野】
この発明は、表示装置に関し、特に、シフトレジスタ回路を備えた表示装置に関する。
【0002】
【従来の技術】
従来、負荷抵抗を有する抵抗負荷型のインバータ回路が知られている(たとえば、非特許文献1参照)。
【0003】
また、従来、上記非特許文献1に開示された抵抗負荷型のインバータ回路を備えたシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機EL表示装置のゲート線やドレイン線を駆動する回路に用いられる。図13は、従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。図13を参照して、従来の1段目のシフトレジスタ回路104a1は、第1回路部104b1と第2回路部104c1とによって構成されている。また、シフトレジスタ回路104a1の次段のシフトレジスタ回路104a2は、第1回路部104b2と第2回路部104c2とによって構成されている。
【0004】
1段目のシフトレジスタ回路104a1の第1回路部104b1は、nチャネルトランジスタNT101およびNT102と、容量C101と、抵抗R101とを備えている。以下、本従来技術の説明においてはnチャネルトランジスタNT101、NT102およびNT103は、それぞれ、トランジスタNT101、NT102およびNT103と称する。トランジスタNT101のドレインには、スタート信号STが入力されるとともに、ソースはノードND101に接続されている。このトランジスタNT101のゲートには、クロック信号線CLK1が接続されている。また、トランジスタNT102のソースは、負側電位(VSS)に接続されているとともに、ドレインはノードND102に接続されている。また、容量C101の一方の電極は、負側電位(VSS)に接続されているとともに、他方の電極はノードND101に接続されている。また、ノードND102と正側電位(VDD)との間には、抵抗R101が接続されている。トランジスタNT102と抵抗R101とによってインバータ回路が構成されている。
【0005】
また、1段目のシフトレジスタ回路104a1の第2回路部104c1は、トランジスタNT103と、抵抗R102とからなるインバータ回路により構成されている。トランジスタNT103のソースは負側電位(VSS)に接続されているとともに、ドレインはノードND103に接続されている。また、トランジスタNT103のゲートは、第1回路部104b1のノードND102に接続されている。また、ノードND103と正側電位(VDD)との間には、抵抗R102が接続されている。また、ノードND103から1段目のシフトレジスタ回路104a1の出力信号SR1が出力される。また、ノードND103には、2段目のシフトレジスタ回路104a2の第1回路部104b2が接続されている。
【0006】
また、2段目以降のシフトレジスタ回路も上記した1段目のシフトレジスタ回路104a1の構成と同様に構成されている。なお、後段のシフトレジスタ回路の第1回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【0007】
図14は、図13に示した従来のシフトレジスタ回路のタイミングチャートである。次に、図13および図14を参照して、従来のシフトレジスタ回路の動作について説明する。
【0008】
まず、初期状態として、Lレベルのスタート信号STが入力されている。そして、スタート信号STをHレベルにした後、クロック信号CLK1をHレベルにする。これにより、1段目のシフトレジスタ回路104a1の第1回路部104b1のトランジスタNT101のゲートにHレベルのクロック信号CLK1が供給されるので、トランジスタNT101がオン状態となる。このため、トランジスタNT102のゲートに、Hレベルのスタート信号STが供給されるので、トランジスタNT102がオン状態となる。これにより、ノードND102の電位がLレベルに降下するので、トランジスタNT103がオフ状態となる。これにより、ノードND103の電位が上昇するので、1段目のシフトレジスタ回路104a1から出力信号SR1としてHレベルの信号が出力される。このHレベルの信号は、2段目のシフトレジスタ回路104a2の第1回路部104b2にも供給される。なお、クロック信号CLK1がHレベルである期間には、容量C101にHレベルの電位が蓄積される。
【0009】
次に、クロック信号CLK1をLレベルにする。これにより、トランジスタNT101はオフ状態となる。この後、スタート信号STをLレベルにする。この際、トランジスタNT101がオフ状態になったとしても、ノードND101の電位は、容量C101に蓄積されたHレベルの電位によりHレベルに保持されるので、トランジスタNT102はオン状態のまま保持される。これにより、ノードND102の電位はLレベルに保持されるので、トランジスタNT103のゲートの電位はLレベルに保持される。これにより、トランジスタNT103がオフ状態に保持されるので、1段目のシフトレジスタ回路104a1の第2回路部104c1からは、出力信号SR1としてHレベルの信号が出力され続ける。
【0010】
次に、2段目のシフトレジスタ回路104a2の第1回路部104b2に入力されるクロック信号CLK2をHレベルにする。これにより、2段目のシフトレジスタ回路104a2では、1段目のシフトレジスタ回路104a1からのHレベルの出力信号SR1が入力された状態でHレベルのクロック信号CLK2が入力されることによって、上記した1段目のシフトレジスタ回路104a1と同様の動作が行われる。このため、2段目のシフトレジスタ回路104a2の第2回路部104c2からHレベルの出力信号SR2が出力される。
【0011】
この後、クロック信号CLK1を、再度、Hレベルにする。これにより、1段目のシフトレジスタ回路104a1の第1回路部104b1のトランジスタNT101はオン状態となる。この際、ノードND101の電位は、スタート信号STがLレベルとなっていることによりLレベルに降下する。このため、トランジスタNT102はオフ状態となるので、ノードND102の電位がHレベルに上昇する。これにより、トランジスタNT103がオン状態となるので、ノードND103の電位がHレベルからLレベルに降下する。このため、1段目のシフトレジスタ回路104a1の第2回路部104c1からはLレベルの出力信号SR1が出力される。上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたHレベルの出力信号(SR1、SR2、SR3、…)が順次出力される。
【0012】
【非特許文献1】
岸野正剛著「半導体デバイスの基礎」オーム社出版、1985年4月25日、pp.184−187
【発明が解決しようとする課題】
しかしながら、図13に示した従来のシフトレジスタ回路では、1段目のシフトレジスタ回路104a1において、出力信号SR1がHレベルの期間は、トランジスタNT102がオン状態に保持されているので、抵抗R101およびトランジスタNT102を介して正側電位(VDD)と負側電位(VSS)との間に貫通電流が流れるという不都合がある。また、出力信号SR1がLレベルの期間は、トランジスタNT103がオン状態に保持されているので、抵抗R102およびトランジスタNT103を介して正側電位(VDD)と負側電位(VSS)との間に貫通電流が流れるという不都合がある。これにより、出力信号SR1がHレベルのときもLレベルのときも、常に、正側電位(VDD)と負側電位(VSS)との間に貫通電流が流れるという不都合がある。また、他の段のシフトレジスタ回路においても、1段目のシフトレジスタ回路104a1と同様の構成を有しているので、1段目のシフトレジスタ回路104a1と同様に、出力信号がHレベルのときもLレベルのときも、常に、正側電位(VDD)と負側電位(VSS)との間に貫通電流が流れるという不都合がある。その結果、上記した従来のシフトレジスタ回路を液晶表示装置や有機EL表示装置のゲート線やドレイン線を駆動する回路に用いた場合には、液晶表示装置や有機EL表示装置の消費電流が増加するという問題点があった。
【0013】
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、消費電流が増加することを抑制することが可能な表示装置を提供することである。
【0014】
【課題を解決するための手段および発明の効果】
この発明の一の局面における表示装置は、第1電位側に接続され、クロック信号に応答してオンする第1導電型の第1トランジスタと、第2電位側に接続された第1導電型の第2トランジスタと、第1トランジスタのゲートと第2電位との間に接続され、第2トランジスタがオン状態のときに第1トランジスタをオフ状態にするための第1導電型の第3トランジスタとを有する第1回路部と、第1電位側に接続され、クロック信号に応答してオンする第1導電型の第4トランジスタと、第2電位側に接続された第1導電型の第5トランジスタと、第4トランジスタのゲートと第2電位との間に接続され、第3トランジスタがオン状態のときにオフ状態になるとともに、第5トランジスタがオン状態のときに第4トランジスタをオフ状態にするための第1導電型の第6トランジスタとを有する第2回路部とを含むシフトレジスタ回路を備えている。
【0015】
この一の局面による表示装置では、上記のように、第1回路部に、第2トランジスタがオン状態のときに、第1トランジスタをオフ状態にするための第3トランジスタを設けることによって、第1電位側に接続される第1トランジスタと第2電位側に接続される第2トランジスタとが同時にオン状態になるのが抑制されるので、第1回路部において、第1トランジスタと第2トランジスタとを介して第1電位と第2電位との間に貫通電流が流れるのを抑制することができる。また、第2回路部に、第5トランジスタがオン状態のときに、第4トランジスタをオフ状態にするための第6トランジスタを設けることによって、第1電位側に接続される第4トランジスタと第2電位側に接続される第5トランジスタとが同時にオン状態になるのが抑制されるので、第2回路部において、第4トランジスタと第5トランジスタとを介して第1電位と第2電位との間に貫通電流が流れるのを抑制することができる。このように、第1回路部と第2回路部とにおいて、貫通電流が流れるのを抑制することができるので、消費電流が増加することを抑制することができる。また、第1トランジスタおよび第4トランジスタをオンさせるためにクロック信号を用いることによって、クロック信号のオン状態である期間は所定の期間に限られるので、第1トランジスタおよび第4トランジスタをオンさせるために連続的なオン信号を用いる場合に比べて、オン信号を供給している期間が短くなる。これにより、第1回路部において、第3トランジスタがオン状態のときにクロック信号がオン状態となった場合に、第3トランジスタを介して、クロック信号を供給するクロック信号線と第2電位との間に貫通電流が流れる期間を短くすることができる。また、第2回路部において、第6トランジスタがオン状態のときにクロック信号がオン状態となった場合に、第6トランジスタを介して、クロック信号を供給するクロック信号線と第2電位との間に貫通電流が流れる期間を短くすることができる。このように、第1回路部および第2回路部において、貫通電流が流れる期間を短くすることができるので、これによっても、消費電流が増加することを抑制することができる。また、第6トランジスタを第3トランジスタがオン状態のときにオフするように構成することによって、第3トランジスタと第6トランジスタとが同時にオンすることがないので、第1回路部と第2回路部とで同時に貫通電流が流れることもない。これによっても、消費電流が増加することを抑制することができる。また、第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタおよび第6トランジスタを、第1導電型に形成することによって、2種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。
【0016】
上記一の局面による表示装置において、好ましくは、クロック信号は、クロック信号が入力されるトランジスタをオン状態にする期間が、オフ状態とする期間よりも短くなるように設定されている。このように構成すれば、クロック信号がオン状態である期間がより短くなるので、クロック信号線と第2電位との間に貫通電流が流れる期間をより短くすることができる。これにより、消費電流が増加することをより抑制することができる。
【0017】
上記一の局面による表示装置において、好ましくは、第1トランジスタのゲートとソースとの間には、第1容量が接続されており、第4トランジスタのゲートとソースとの間には、第2容量が接続されている。このように構成すれば、容易に、第1容量が接続された第1トランジスタのゲート−ソース間電圧および第2容量が接続された第4トランジスタのゲート−ソース間電圧を維持するように、第1および第4トランジスタのソース電位の上昇または低下に伴って第1および第4トランジスタのゲート電位を上昇または低下させることができる。これにより、容易に、第1トランジスタおよび第4トランジスタを、それぞれ、常時オン状態に維持することができる。その結果、第1回路部および第2回路部の出力電位(第1および第4トランジスタのソース電位)を第1電位になるまで上昇または低下させることができる。
【0018】
上記一の局面による表示装置において、好ましくは、第1トランジスタのゲートと、クロック信号を供給するクロック信号線との間には、第1ダイオードが接続されており、第4トランジスタのゲートとクロック信号を供給するクロック信号線との間には、第2ダイオードが接続されている。このように構成すれば、クロック信号線と第4トランジスタのゲートとの間で電流が逆流するのが防止されるので、より確実に第1トランジスタのゲート−ソース間電圧および第4トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができる。これにより、より確実に、第1トランジスタおよび第4トランジスタをオン状態に保持することができる。
【0019】
この場合、好ましくは、第1ダイオードは、ダイオード接続された第1導電型の第7トランジスタを含み、第2ダイオードは、ダイオード接続された第1導電型の第8トランジスタを含む。このように構成すれば、ダイオードを設けたとしても、第1導電型のトランジスタのみでシフトレジスタ回路を形成することができるので、イオン注入工程の回数およびイオン注入マスクの枚数が増加することがない。これにより、製造プロセスが複雑化することを抑制することができるとともに、製造コストが増大することを抑制することができる。
【0020】
上記一の局面による表示装置において、好ましくは、少なくとも第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタおよび第6トランジスタは、p型の電界効果型トランジスタである。このように構成すれば、p型の電界効果型トランジスタは、n型の電界効果型トランジスタと異なり、LDD(Lightly Doped Drain)構造にする必要がないので、製造プロセスをより簡略化することができる。この利点を除けばpチャネルトランジスタをnチャネルトランジスタに置き換えてもよい。
【0021】
上記一の局面による表示装置において、好ましくは、第2回路部の第4トランジスタと、クロック信号が供給されるクロック信号線との間には、高抵抗が接続されている。このように構成すれば、第4トランジスタがオン状態になりにくくなるので、第2回路部の第4トランジスタがオン状態になるときの応答速度が遅くなるとともに、第4トランジスタがオフ状態になるときの応答速度が速くなる。これにより、第4トランジスタがオン状態のときに第2回路部から出力される信号を遅延させることができるとともに、第4トランジスタがオフ状態のときに第2回路部から出力される信号を速めることができる。この場合、所定段のシフトレジスタ回路の第4トランジスタがオン状態で、所定段より2つ前の段のシフトレジスタ回路の第4トランジスタがオフ状態になるとすると、所定段のシフトレジスタ回路に対応した水平スイッチの応答速度が遅くなるとともに、所定段より2つ前の段のシフトレジスタ回路に対応した水平スイッチの応答速度は速くなる。これにより、所定段の水平スイッチがオフ状態からオン状態になる瞬間と、所定段より2つ前の段の水平スイッチがオン状態からオフ状態になる瞬間とが重なることを抑制することができる。このため、所定段より2つ前の段の水平スイッチがオフ状態になった後で、所定段の水平スイッチをオン状態にすることができるので、所定段より2つ前の段の水平スイッチがオン状態からオフ状態になる瞬間に、所定段の水平スイッチがオン状態になることに起因して、映像信号にノイズが発生することを抑制することができる。これにより、ノイズに起因する画像の劣化を抑制することができる。
【0022】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、ドレイン線を駆動するためのシフトレジスタ回路において、容易に、消費電流が増加することを抑制することができるとともに、ゲート線を駆動するためのシフトレジスタ回路において、容易に、消費電流が増加することを抑制することができる。また、ドレイン線を駆動するためのシフトレジスタ回路とゲート線を駆動するためのシフトレジスタ回路との両方に適用すれば、消費電流が増加することをより抑制することができる。
【0023】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【0024】
(第1実施形態)
図1は、本発明の第1実施形態による液晶表示装置を示した平面図である。図2は、図1に示した第1実施形態による液晶表示装置のHドライバを構成するシフトレジスタ回路の回路図である。
【0025】
まず、図1を参照して、この第1実施形態では、基板50上に表示部1が設けられている。なお、図1の表示部1は、1画素分の構成を示している。この表示部1には、画素2がマトリクス状に配置されている。各々の画素2は、pチャネルトランジスタ2a、画素電極2b、それに対向配置され、各画素2に共通の対向電極2c、これら画素電極2bと対向電極2cとの間に挟持された液晶2d、および補助容量2eによって構成されている。pチャネルトランジスタ2aのゲートは、ゲート線に接続されている。また、pチャネルトランジスタ2aのドレインは、ドレイン線に接続されている。また、pチャネルトランジスタ2aのソースには、画素電極2bおよび補助容量2eが接続されている。
【0026】
また、表示部1の一辺に沿うように、基板50上に、表示部1のドレイン線を駆動(走査)するための水平スイッチ(HSW)3およびHドライバ4が設けられている。また、表示部1の他の辺に沿うように、基板50上に、表示部1のゲート線を駆動(走査)するためのVドライバ5が設けられている。なお、図1において、HSWは2つだけ記載しているが、画素の数に応じた数だけ配置されるものであり、またHドライバ4およびVドライバ5についてもそれらを構成するシフトレジスタを2つだけ記載しているが、画素の数に応じた数だけ配置されるものである。また、基板50の外部には、駆動IC6が設置されている。この駆動IC6は、信号発生回路6aおよび電源回路6bを備えている。駆動IC6からHドライバ4へは、ビデオ信号Video、スタート信号HST、クロック信号HCLK、正側電位HVDDおよび負側電位HVSSが供給される。また、駆動IC6からVドライバ5へは、スタート信号VST、クロック信号VCLK、イネーブル信号ENB、正側電位VVDDおよび負側電位VVSSが供給される。
【0027】
また、図2を参照して、Hドライバ4の内部には、複数段のシフトレジスタ回路4a1、4a2および4a3が設けられている。なお、図2では、図面の簡略化のため、3段のシフトレジスタ回路4a1、4a2および4a3のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、1段目のシフトレジスタ回路4a1は、第1回路部4b1および第2回路部4c1によって構成されている。1段目のシフトレジスタ回路4a1の第1回路部4b1は、3つのpチャネルトランジスタ(pチャネルトランジスタPT1、pチャネルトランジスタPT2およびpチャネルトランジスタPT3)と、pチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量C1と、pチャネルトランジスタをダイオード接続することにより形成されたダイオードD1とを備えている。また、1段目のシフトレジスタ回路4a1の第2回路部4c1は、3つのpチャネルトランジスタ(pチャネルトランジスタPT4、pチャネルトランジスタPT5およびpチャネルトランジスタPT6)と、pチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量C2と、ダイオード接続されたpチャネルトランジスタからなるダイオードD2と、高抵抗R1とを備えている。
【0028】
なお、pチャネルトランジスタPT1、pチャネルトランジスタPT2、pチャネルトランジスタPT3、pチャネルトランジスタPT4、pチャネルトランジスタPT5およびpチャネルトランジスタPT6は、それぞれ、本発明における「第1トランジスタ」、「第2トランジスタ」、「第3トランジスタ」、「第4トランジスタ」、「第5トランジスタ」および「第6トランジスタ」の一例である。また、ダイオードD1およびダイオードD2は、それぞれ、本発明における「第1ダイオード」および「第2ダイオード」の一例である。また、容量C1および容量C2は、それぞれ、本発明における「第1容量」および「第2容量」の一例である。また、高抵抗R1は、本発明における「高抵抗」の一例である。
【0029】
ここで、第1実施形態では、第1回路部4b1および第2回路部4c1に設けられたpチャネルトランジスタPT1〜PT6、容量C1およびC2を構成するpチャネルトランジスタおよびダイオードD1およびD2を構成するpチャネルトランジスタは、全てp型のMOSトランジスタ(電界効果型トランジスタ)からなるTFT(薄膜トランジスタ)によって構成されている。以下、この第1実施形態において、pチャネルトランジスタPT1〜PT6は、トランジスタPT1〜PT6と称する。
【0030】
また、第1回路部4b1において、トランジスタPT1のドレインは、負側電位(HVSS)に接続されている。なお、この負側電位(HVSS)は本発明における「第1電位」の一例である。この負側電位(HVSS)は駆動IC6(図1参照)から供給される。トランジスタPT1のソースはトランジスタPT2のドレインと接続されている。また、トランジスタPT1のゲートはクロック信号線HCLK1に接続されている。トランジスタPT2のソースは、正側電位(HVDD)に接続されている。なお、この正側電位(HVDD)は本発明における「第2電位」の一例である。この正側電位(HVDD)は、駆動IC6(図1参照)から供給される。また、トランジスタPT2のゲートにはスタート信号HSTが供給される。
【0031】
ここで、第1実施形態では、トランジスタPT1のゲートが接続されたノードND1と、正側電位(HVDD)との間には、トランジスタPT2がオン状態のときにトランジスタPT1をオフ状態にするためのトランジスタPT3が接続されている。これにより、トランジスタPT2とトランジスタPT1とが同時にオン状態になるのが抑制される。また、トランジスタPT3のゲートには、スタート信号HSTが供給される。
【0032】
また、第1実施形態では、トランジスタPT1のゲートとソースとの間には、容量C1が接続されている。また、トランジスタPT1のゲートが接続されたノードND1と、クロック信号線HCLK1との間にダイオードD1が接続されている。このダイオードD1により、クロック信号のHレベルのパルス電圧が、クロック信号線HCLK1から容量C1へ逆流することが抑制される。
【0033】
また、第2回路部4c1において、トランジスタPT4のドレインは、負側電位(HVSS)に接続されている。トランジスタPT4のソースは、トランジスタPT5のドレインと接続されている。また、トランジスタPT4のゲートは、クロック信号線HCLK1に接続されている。トランジスタPT5のソースは、正側電位(HVDD)に接続されている。また、トランジスタPT5のゲートは、第1回路部4b1のノードND2に接続されている。
【0034】
ここで、第1実施形態では、トランジスタPT4のゲートが接続されたノードND3と、正側電位(HVDD)との間には、トランジスタPT5がオン状態のときにトランジスタPT4をオフ状態にするためのトランジスタPT6が接続されている。これにより、トランジスタPT5とトランジスタPT4とが同時にオン状態になるのが抑制される。また、トランジスタPT6のゲートは、第1回路部4b1のノードND2に接続されている。
【0035】
また、第1実施形態では、トランジスタPT4のゲートとソースとの間には、容量C2が接続されている。また、トランジスタPT4のゲートが接続されたノードND3と、クロック信号線HCLK1との間にダイオードD2が接続されている。このダイオードD2により、クロック信号のHレベルのパルス電圧が、クロック信号線HCLK1から容量C2へ逆流することが抑制される。
【0036】
また、第1実施形態では、トランジスタPT4のゲートが接続されたノードND3と、クロック信号線HCLK1との間には、約100kΩの抵抗値を有する高抵抗R1が接続されている。これにより、トランジスタPT4がオン状態になりにくくなるので、トランジスタPT4がオン状態になるときの応答速度が遅くなるとともに、トランジスタPT4がオフ状態になるときの応答速度が速くなる。このため、トランジスタPT4がオン状態のときに第2回路部4c1から出力される信号を遅延させることができるとともに、トランジスタPT4がオフ状態のときに第2回路部4c1から出力させる信号を速めることが可能となる。
【0037】
また、トランジスタPT4のソースとトランジスタPT5のドレインとの間に設けられたノードND4(出力ノード)から1段目のシフトレジスタ回路4a1の出力信号SR1が出力される。この出力信号SR1は、水平スイッチ3に供給される。水平スイッチ3は、図2に示すように、複数のトランジスタPT20、PT21およびPT22を備えている。トランジスタPT20、PT21およびPT22のゲートは、それぞれ、1段目〜3段目のシフトレジスタ回路4a1〜4a3の出力SR1、SR2およびSR3に接続されている。また、トランジスタPT20〜PT22のドレインは、それぞれ、各段のドレイン線に接続されている。また、トランジスタPT20、PT21およびPT22のソースは、1本のビデオ信号線Videoに接続されている。また、1段目のシフトレジスタ回路4a1のノードND4(出力ノード)には、2段目のシフトレジスタ回路4a2の第1回路部4b2が接続されている。
【0038】
2段目のシフトレジスタ回路4a2は、第1回路部4b2および第2回路部4c2によって構成されている。この2段目のシフトレジスタ回路4a2の第1回路部4b2および第2回路部4c2は、それぞれ、上記した1段目のシフトレジスタ回路4a1の第1回路部4b1および第2回路部4c1の構成と同様に構成されている。また、2段目のシフトレジスタ回路4a2の出力ノードからは、出力信号SR2が出力される。また、2段目のシフトレジスタ回路4a2の出力ノードには、水平スイッチ3のトランジスタPT21のゲートが接続されている。このトランジスタPT21のソースには、ビデオ信号線Videoが接続されている。トランジスタPT21のドレインには、ドレイン線が接続されている。また、2段目のシフトレジスタ回路4a2の出力ノードには、3段目のシフトレジスタ回路4a3の第1回路部4b3が接続されている。
【0039】
3段目のシフトレジスタ回路4a3は、第1回路部4b3および第2回路部4c3によって構成されている。この3段目のシフトレジスタ回路4a3の第1回路部4b3および第2回路部4c3は、それぞれ、上記した1段目のシフトレジスタ回路4a1の第1回路部4b1および第2回路部4c1の構成と同様に構成されている。また、3段目のシフトレジスタ回路4a3の出力ノードからは、出力信号SR3が出力される。また、3段目のシフトレジスタ回路4a3の出力ノードには、水平スイッチ3のトランジスタPT22のゲートが接続されている。このトランジスタPT21のソースには、ビデオ信号線Videoが接続されている。トランジスタPT21のドレインには、ドレイン線が接続されている。また、3段目のシフトレジスタ回路4a3の出力ノードには、4段目のシフトレジスタ回路(図示せず)の第1回路部が接続されている。
【0040】
4段目以降のシフトレジスタ回路は、上記した1段目〜3段目のシフトレジスタ回路4a1〜4a3の構成と同様に構成されている。なお、上記の2段目のシフトレジスタ回路4a2には、クロック信号線HCLK2が接続されている。また、上記の3段目のシフトレジスタ回路4a3には、1段目のシフトレジスタ回路4a1と同様に、クロック信号線HCLK1が接続されている。このように、複数段のシフトレジスタ回路には、交互にクロック信号線HCLK1とクロック信号線HCLK2とが接続されている。また、後段のシフトレジスタ回路の第1回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。
【0041】
図3は、図1に示した第1実施形態による液晶表示装置のHドライバのシフトレジスタ回路のタイミングチャートである。なお、図3において、SR1、SR2、SR3およびSR4は、それぞれ、1段目、2段目、3段目および4段目のシフトレジスタ回路からの出力信号を示している。次に、図2および図3を参照して、第1実施形態による液晶表示装置のHドライバのシフトレジスタ回路の動作について説明する。
【0042】
まず、初期状態として、Hレベルのスタート信号HSTが1段目のシフトレジスタ回路4a1の第1回路部4b1に入力されている。これにより、トランジスタPT2およびPT3は、オフ状態になるとともに、トランジスタPT1がオン状態になるため、ノードND2の電位はLレベルとなる。このため、トランジスタPT5およびPT6は、オン状態になる。トランジスタPT6がオン状態になることにより、ノードND3の電位はHレベルになるので、トランジスタPT4はオフ状態になる。このようにトランジスタPT5がオン状態になるとともに、トランジスタPT4がオフ状態になるので、ノードND4の電位はHレベルになる。これにより、初期状態では、1段目のシフトレジスタ回路4a1からHレベルの出力信号SR1が出力されている。
【0043】
この状態で、Lレベルのスタート信号HSTが入力されると、トランジスタPT2およびトランジスタPT3がオン状態となる。これにより、ノードND1およびノードND2の電位は、共にHレベルとなるので、トランジスタPT1は、オフ状態に保持される。そして、ノードND2の電位がHレベルになることにより、第2回路部4c1のトランジスタPT5およびトランジスタPT6はオフ状態となる。このとき、ノードND3の電位はHレベルの状態で保持されるので、トランジスタPT4は、オフ状態のまま保持される。このため、ノードND4の電位はHレベルのまま保持される。これにより、1段目のシフトレジスタ回路4a1からHレベルの出力信号SR1が出力される。
【0044】
次に、ダイオードD1を介して、Lレベルのクロック信号HCLK1が入力される。この際、トランジスタPT3はオン状態であるため、ノードND1の電位はHレベルに保持される。これにより、トランジスタPT1は、オフ状態に保持される。なお、クロック信号HCLK1がLレベルの期間中、ダイオードD1およびトランジスタPT3を介してクロック信号線HCLK1と正側電位(HVDD)との間に貫通電流が流れる。
【0045】
この際、第1実施形態では、クロック信号HCLK1は、Lレベルである期間がHレベルである期間よりも短くなるように設定されている。具体的には、クロック信号がLレベルである期間は、デューティ比が約1/30(Lレベルの期間:約80nsec〜約160nsec)となるように設定されている。これにより、クロック信号線HCLK1と正側電位(HVDD)との間に貫通電流が流れる期間は、クロック信号がLレベルである約80nsec〜約160nsecの短い期間に限られる。
【0046】
一方、第2回路部4c1にも、高抵抗R1およびダイオードD2を介してLレベルのクロック信号HCLK1が入力される。この際、トランジスタPT6がオフ状態であるため、ノードND3の電位がLレベルとなることにより、トランジスタPT4がオン状態となる。
【0047】
この際、第1実施形態では、高抵抗R1により、トランジスタPT4がオン状態になりにくいので、トランジスタPT4がオン状態になるときの応答速度が遅くなる。
【0048】
このとき、トランジスタPT5はオフ状態であるため、オン状態のトランジスタPT4を介して、ノードND4の電位は負側電位(HVSS)側に低下する。この場合、ノードND3は、容量C2によって、トランジスタPT4のゲート−ソース間電圧が維持されるように、ノードND4の電位の低下に伴って、電位が低下する。また、トランジスタPT6がオフ状態であるとともに、ダイオードD2にはクロック信号線HCLK1からのHレベルの信号がノードND3側に逆流することはないので、容量C2の保持電圧(トランジスタPT4のゲート−ソース間電圧)は維持される。これにより、ノードND4の電位が低下していくときに、トランジスタPT4が常時オン状態に維持されるので、出力電位であるノードND4の電位はHVSSまで低下する。その結果、第2回路部4c1からLレベルの出力信号SR1が出力される。
【0049】
次に、第1回路部4b1に入力されるスタート信号HSTがHレベルになると、トランジスタPT2およびトランジスタPT3がオフ状態になる。この場合には、ノードND1およびノードND2は、Hレベルに保持された状態でフローティング状態となる。このため、他の部分へ影響が与えられることはないので、第2回路部4c1からはLレベルの出力信号SR1が維持される。
【0050】
次に、再度、クロック信号線HCLK1から第1回路部4b1のダイオードD2を介してLレベルのクロック信号が入力される。これにより、トランジスタPT1がオン状態になる。これにより、ノードND2の電位は、負側電位(HVSS)側に低下する。この場合、ノードND1は、容量C1によって、トランジスタPT1のゲート−ソース間電圧が維持されるように、ノードND2の電位の低下に伴って、電位が低下する。また、トランジスタPT3がオフ状態であるとともに、ダイオードD1にはクロック信号線HCLK1からのHレベルの信号がノードND1側に逆流することはないので、容量C1の保持電圧(トランジスタPT1のゲート−ソース間電圧)は維持される。これにより、ノードND2の電位が低下していくときに、トランジスタPT1が常時オン状態に維持されるので、ノードND2の電位はHVSSまで低下してLレベルになる。このため、第2回路部4c1のトランジスタPT5およびトランジスタPT6は、オン状態になる。
【0051】
ここで、第1実施形態では、トランジスタPT6によって、トランジスタPT6がオン状態のときに、トランジスタPT4がオフ状態にされるので、トランジスタPT5とトランジスタPT4とが同時にオン状態になるのが抑制される。これにより、トランジスタPT4およびトランジスタPT5を介して正側電位(HVDD)と負側電位(HVSS)との間に貫通電流が流れることが抑制される。
【0052】
そして、トランジスタPT5がオン状態になるとともに、トランジスタPT4がオフ状態になることにより、ノードND4の電位はHVSSから正側電位(HVDD)に上昇してHレベルになる。このため、第2回路部4c1からHレベルの出力信号SR1が出力される。
【0053】
以上のように、第1実施形態によるシフトレジスタ回路4a1では、第1回路部4b1にLレベルのスタート信号HSTが入力されているときに、Lレベルのクロック信号HCLK1が入力されると、第2回路部4c1からLレベルの出力信号SR1が出力される。そして、第2回路部4c1からLレベルの出力信号SR1が出力されている状態で、再度、Lレベルのクロック信号HCLK1が入力されると、第2回路部4c1からの出力信号SR1はHレベルになる。
【0054】
なお、1段目のシフトレジスタ回路4a1の第2回路部4c1からの出力信号は、2段目のシフトレジスタ回路4a2の第1回路部4b2に入力される。2段目のシフトレジスタ回路4a2では、1つ目の第1回路部4b2に1段目のシフトレジスタ回路4a1のLレベルの出力信号SR1が入力されている場合に、Hレベルのクロック信号HCLK1およびLレベルのクロック信号HCLK2が入力されると、2つ目の第1回路部4c2からLレベルの出力信号SR2が出力される。さらに、3段目のシフトレジスタ回路4a3では、1つ目の第1回路部4b3に2段目のシフトレジスタ回路4a2のLレベルの出力信号SR2が入力されている場合に、Lレベルのクロック信号HCLK1およびHレベルのクロック信号HCLK2が入力されると、2つ目の第1回路部4c3からLレベルの出力信号SR3が出力される。このように、前段のシフトレジスタ回路からの出力信号が次段のシフトレジスタ回路に入力されるとともに、Lレベルになるタイミングが互いにずれたクロック信号HCLK1およびHCLK2が、各段のシフトレジスタ回路に交互に入力される。これにより、各段のシフトレジスタ回路からLレベルの出力信号が出力されるタイミングがシフトする。
【0055】
タイミングがシフトしたLレベルの信号が水平スイッチ3のトランジスタPT20、PT21およびPT22のゲートに入力されることにより、トランジスタPT20、PT21およびPT22は、順次、オン状態になる。これにより、各段のドレイン線にビデオ信号線Videoからビデオ信号が供給されるので、各段のドレイン線は、順次、駆動(走査)される。そして、1本のゲート線に繋がる全ての段のドレイン線の走査が終了すると、次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が、最後のゲート線に繋がる各段のドレイン線の走査が終了されるまで繰り返されることによって、一画面の走査が終了する。
【0056】
第1実施形態では、上記のように、第1回路部4b1にトランジスタPT2がオン状態のときにトランジスタPT1をオフ状態にするためのトランジスタPT3を設けることによって、負側電位(HVSS)側に接続されるトランジスタPT1と正側電位(HVDD)側に接続されるトランジスタPT2とが同時にオン状態になるのが抑制されるので、第1回路部4b1においてトランジスタPT1とトランジスタPT2とを介して負側電位(HVSS)と正側電位(HVDD)との間に貫通電流が流れるのを抑制することができる。また、第2回路部4c1にトランジスタPT5がオン状態のときにトランジスタPT4をオフ状態にするためのトランジスタPT6を設けることによって、負側電位(HVSS)に接続されるトランジスタPT4と正側電位(HVDD)に接続されるトランジスタPT5とが同時にオン状態になるのが抑制されるので、第2回路部4c1においてトランジスタPT4とトランジスタPT5とを介して負側電位(HVSS)と正側電位(HVDD)との間に貫通電流が流れるのを抑制することができる。このように、第1回路部4b1と第2回路部4c1とにおいて、貫通電流が流れるのを抑制することができるので、液晶表示装置の消費電流が増加することを抑制することができる。
【0057】
また、第1実施形態では、トランジスタPT1およびトランジスタPT4をオンさせるためにクロック信号を用いるとともに、クロック信号のデューティ比を約1/30と短く設定することによって、Lレベルの信号を供給している期間が短くなる。これにより、第1回路部4b1において、トランジスタPT3がオン状態のときにクロック信号がLレベルとなった場合に、トランジスタPT3を介してクロック信号を供給するクロック信号線HCLK1と正側電位(HVDD)との間に貫通電流が流れる期間を短くすることができる。また、第2回路部4c1において、トランジスタPT6がオン状態のときにクロック信号がLレベルとなった場合に、トランジスタPT6を介してクロック信号を供給するクロック信号線HCLK1と正側電位(HVDD)との間に貫通電流が流れる期間を短くすることができる。このように、第1回路部4b1および第2回路部4c1において、貫通電流が流れる期間を短くすることができるので、これによっても、液晶表示装置の消費電流が増加することを抑制することができる。
【0058】
また、第1実施形態では、トランジスタPT6をトランジスタPT3がオン状態のときにオフするように構成することによって、トランジスタPT3とトランジスタPT6とが同時にオンすることがないので、第1回路部4b1と第2回路部4c1とで同時に貫通電流が流れることもない。これによっても、液晶表示装置の消費電流が増加することを抑制することができる。
【0059】
また、第1実施形態では、第1回路部4b1および第2回路部4c1に設けられたトランジスタPT1〜PT6、容量C1およびC2を構成するトランジスタおよびダイオードD1およびD2を構成するトランジスタをp型のMOSトランジスタ(電界効果型トランジスタ)からなるTFT(薄膜トランジスタ)で構成することによって、2種類の導電型のトランジスタを含むシフトレジスタ回路を形成する場合に比べて、イオン注入工程の回数およびイオン注入マスクの枚数を減少させることができる。これにより、製造プロセスを簡略化することができるとともに、製造コストを削減することができる。また、p型の電界効果型トランジスタは、n型の電界効果型トランジスタと異なり、LDD(Lightly Doped Drain)構造にする必要がないので、製造プロセスをより簡略化することができる。
【0060】
また、第1実施形態では、第2回路部4c1のトランジスタPT4とクロック信号が供給されるクロック信号線HCLK1との間に約100kΩの抵抗値を有する高抵抗R1を接続することによって、トランジスタPT4がオン状態になりにくくなるので、第2回路部4c1のトランジスタPT4がオン状態になるときの応答速度が遅くなるとともに、トランジスタPT4がオフ状態になるときの応答速度が速くなる。これにより、トランジスタPT4がオン状態のときに第2回路部4c1から出力される信号を遅延させることができるとともに、トランジスタPT4がオフ状態のときに第2回路部4c1から出力される信号を速めることができる。この場合、たとえば3段目のシフトレジスタ回路4a3のトランジスタPT4がオン状態で、1段目のシフトレジスタ回路4a1のトランジスタPT4がオフ状態になるとすると、3段目のシフトレジスタ回路4a3に対応した水平スイッチ3の応答速度が遅くなるとともに、1段目のシフトレジスタ回路4a1に対応した水平スイッチ3の応答速度は速くなる。これにより、3段目の水平スイッチ3がオフ状態からオン状態になる瞬間と、1段目の水平スイッチ3がオン状態からオフ状態になる瞬間とが重なるのを抑制することができる。このため、1段目の水平スイッチ3がオフ状態になった後で、3段目の水平スイッチ3をオン状態にすることができるので、1段目の水平スイッチ3がオン状態からオフ状態になる瞬間に、3段目の水平スイッチ3がオン状態になることに起因して、映像信号にノイズが発生することを抑制することができる。これにより、ノイズに起因する画像の劣化を抑制することができる。
【0061】
(第2実施形態)
図4は、本発明の第2実施形態による液晶表示装置のVドライバを構成するシフトレジスタ回路の回路図である。図4を参照して、この第2実施形態では、上記第1実施形態と異なり、ゲート線を駆動(走査)するためのVドライバに本発明を適用した場合について説明する。
【0062】
すなわち、この第2実施形態による液晶表示装置のVドライバ5では、図4に示すように、複数段のシフトレジスタ回路5a1および5a2が設けられている。なお、図4では、図面の簡略化のため、2段のシフトレジスタ回路5a1および5a2のみ図示している。また、1段目のシフトレジスタ回路5a1は、第1回路部5b11、5b12および5b13、および、第2回路部5c1によって構成されている。1段目のシフトレジスタ回路5a1の第1回路部5b11は、3つのpチャネルトランジスタ(pチャネルトランジスタPT1、PT2およびPT3)と、pチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量C1と、pチャネルトランジスタをダイオード接続することにより形成されたダイオードD1とを備えている。また、1段目のシフトレジスタ回路5a1の第2回路部5c1は、4つのpチャネルトランジスタ(pチャネルトランジスタPT11、PT12、PT13、PT14、PT15およびPT16)と、pチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量C10およびC11と、ダイオード接続されたpチャネルトランジスタからなるダイオードD10およびD11とを備えている。なお、pチャネルトランジスタPT15およびPT16は、各々のドレインとソースとが互いに接続されている。
【0063】
ここで、第2実施形態では、第1回路部5b11および第2回路部5c1に設けられたpチャネルトランジスタPT1〜PT3およびPT11〜PT16、容量C1、C10およびC11を構成するpチャネルトランジスタ、ダイオードD1、D10およびD11を構成するpチャネルトランジスタおよびトランスファゲートTG1を構成するpチャネルトランジスタは、全てp型のMOSトランジスタ(電界効果型トランジスタ)からなるTFT(薄膜トランジスタ)によって構成されている。以下、この第2実施形態において、pチャネルトランジスタPT1〜PT3およびPT11〜PT16は、トランジスタPT1〜PT3およびPT11〜PT16と称する。
【0064】
また、第1回路部5b11において、トランジスタPT1のドレインは、負側電位(VVSS)に接続されている。トランジスタPT1のソースは、トランジスタPT2のドレインと接続されている。また、トランジスタPT1のゲートはクロック信号線VCLK1に接続されている。トランジスタPT2のソースは、正側電位(VVDD)に接続されている。また、トランジスタPT2のゲートにはスタート信号VSTが供給される。
【0065】
ここで、第2実施形態では、トランジスタPT1のゲートが接続されたノードND1と、正側電位(VVDD)との間にはトランジスタPT2がオン状態のときにトランジスタPT1をオフ状態にするためのトランジスタPT3が設けられている。これにより、トランジスタPT2とトランジスタPT1とが同時にオン状態になるのが抑制される。また、トランジスタPT3のゲートにはスタート信号VSTが供給される。
【0066】
また、第2実施形態では、トランジスタPT1のゲートとソースとの間には容量C1が接続されている。また、トランジスタPT1のゲートが接続されたノードND1と、クロック信号線VCLK1との間にダイオードD1が接続されている。このダイオードD1により、クロック信号のHレベルのパルス電圧がクロック信号線VCLK1から容量C1へ逆流するのが抑制される。
【0067】
また、上記した第1回路部5b11と同様の構成を有する第1回路部5b12および5b13が直列に接続されている。そして、3つ目の第1回路部5b13のノードND2には第2回路部5c1が接続されている。
【0068】
第2回路部5c1において、トランジスタPT11のドレインはトランジスタPT12のソースに接続されている。トランジスタPT12のドレインは、負側電位(VVSS)に接続されている。また、トランジスタPT12のゲートは、ダイオードD10を介してXENB信号線(反転イネーブル信号線)に接続されている。また、トランジスタPT12のゲートとダイオードD10との間に設けられたノードND13には、トランジスタPT13のドレインが接続されている。トランジスタPT13のソースは、正側電位(VVDD)に接続されている。また、トランジスタPT13のゲートはENB信号線(イネーブル信号線)に接続されている。また、トランジスタPT12のゲートとソースとの間には容量C10が接続されている。
【0069】
また、トランジスタPT11のソースは、トランジスタPT15およびPT16のドレインと接続されている。トランジスタPT15およびPT16のソースは、正側電位(VVDD)に接続されている。トランジスタPT15のゲートは、3つ目の第1回路部5b13のノードND2に接続されている。トランジスタPT16のゲートは、ENB信号線に接続されている。
【0070】
また、トランジスタPT11のゲートが接続されたノードND11と、正側電位(VVDD)との間にはトランジスタPT14が接続されている。このトランジスタPT14のゲートは、3つ目の第1回路部5b13のノードND2に接続されている。また、トランジスタPT11のゲートとソースとの間には容量C11が接続されている。また、トランジスタPT11のゲートが接続されたノードND11と、クロック信号線VCLK2との間にはダイオードD11が接続されている。
【0071】
また、トランジスタPT11のソースとトランジスタPT15およびPT16のドレインとの間に設けられたノードND12(出力ノード)から1段目のシフトレジスタ回路5a1の出力信号gate1が出力される。このノードND12にはゲート線が接続されている。また、ノードND12には2段目のシフトレジスタ回路5a2の第1回路部5b21が接続されている。2段目のシフトレジスタ回路5a2は、第1回路部5b21、5b22および5b23と第2回路部5c2とによって構成されている。この2段目のシフトレジスタ回路5a2の第1回路部5b21、5b22および5b23、および、第2回路部5c2は、それぞれ、上記した1段目のシフトレジスタ回路5a1の第1回路部5b11、5b12および5b13、および、第2回路部5c1の構成と同様に構成されている。
【0072】
また、2段目のシフトレジスタ回路5a2の出力ノードからは出力信号gate2が出力される。この2段目のシフトレジスタ回路5a2の出力ノードにはゲート線が接続されている。また、2段目のシフトレジスタ回路5a2の出力ノードには、3段目のシフトレジスタ回路(図示せず)の第1回路部が接続されている。なお、3段目以降のシフトレジスタ回路は、上記した1段目のシフトレジスタ回路5a1の構成と同様に構成されている。
【0073】
図5は、図4に示した第2実施形態による液晶表示装置のVドライバのシフトレジスタ回路のタイミングチャートである。なお、図5において、gate1、gate2、gate3およびgate4は、それぞれ、1段目、2段目、3段目および4段目のシフトレジスタ回路からゲート線に出力される出力信号を示している。次に、図4および図5を参照して、第2実施形態による液晶表示装置のVドライバのシフトレジスタ回路の動作について説明する。
【0074】
図4に示した第2実施形態によるVドライバ5の1段目のシフトレジスタ回路5a1の第1回路部5b11および第1回路部5b12の構成は、図2に示した第1実施形態によるシフトレジスタ回路4a1の第1回路部4b1および第2回路部4c1から高抵抗R1を除いた構成に相当する。したがって、第2実施形態によるシフトレジスタ回路5a1の第1回路部5b11および第1回路部5b12のスタート信号VSTおよびクロック信号VCLK1に応答して行われる動作は、図2に示した第1実施形態によるシフトレジスタ回路4a1の第1回路部4b1および第2回路部4c1のスタート信号HSTおよびクロック信号HCLK1に応答して行われる動作に相当する。
【0075】
すなわち、まず、初期状態としてHレベルのスタート信号VSTが1段目のシフトレジスタ回路5a1の第1回路部5b11に入力される。これにより、上記した第1実施形態のHドライバと同様の動作により、2つ目の第1回路部5b12からはHレベルの信号が出力される。このHレベルの信号は、3つ目の第1回路部5b13のトランジスタPT2およびトランジスタPT3のゲートに入力される。これにより、トランジスタPT2およびPT3はオフ状態になるので、3つ目の第1回路部5b13からLレベルの信号が出力される。
【0076】
この3つ目の第1回路部5b13からのLレベルの出力信号は、第2回路部5c1のトランジスタPT14のゲートおよびトランジスタPT15のゲートに入力される。これにより、トランジスタPT14およびトランジスタPT15はオン状態になる。これにより、ノードND12の電位はHレベルになるので、初期状態では1段目のシフトレジスタ回路5a1からゲート線へHレベルの出力信号gate1が出力されている。
【0077】
この状態でLレベルのスタート信号VSTが入力されると、上記した第1実施形態のHドライバと同様の動作により、2つ目の第1回路部5b12からはHレベルの信号が出力されるので、初期状態と同様、1段目のシフトレジスタ回路5a1からゲート線へHレベルの出力信号gate1が続けて出力される。
【0078】
次に、クロック信号線VCLK1からLレベルのクロック信号が入力されると、上記した第1実施形態のHドライバと同様の動作により、2つ目の第1回路部5b12からはLレベルの信号が出力される。このLレベルの出力信号が3つ目の第1回路部5b13のトランジスタPT2およびPT3のゲートに入力されるので、3つ目の第1回路部5b13のトランジスタPT2およびPT3はオン状態になる。このとき、3つ目の第1回路部5b13のトランジスタPT1はオフ状態であるので、3つ目の第1回路部5b13からHレベルの信号が出力される。このHレベルの信号は、第2回路部5c1のトランジスタPT14のゲートおよびトランジスタPT15のゲートに入力される。これにより、トランジスタPT15はオフ状態になる。このとき、ENB信号はHレベルに保持されているので、トランジスタPT16はオフ状態になる。また、ノードND11はHレベルに保持された状態でフローティング状態になるので、トランジスタPT11もオフ状態のまま維持される。これにより、1段目のシフトレジスタ回路5a1からゲート線へHレベルの出力信号gate1が続けて出力される。
【0079】
次に、スタート信号VSTがHレベルになった場合にも、上記した第1実施形態のHドライバと同様の動作により、2つ目の第1回路部5b12からはLレベルの信号が続けて出力される。これにより、1段目のシフトレジスタ回路5a1からゲート線へHレベルの出力信号gate1が続けて出力される。
【0080】
次に、ENB信号がLレベルになるとともに、XENB信号がHレベルになる。これにより、LレベルのENB信号が入力されるトランジスタPT16はオン状態になる。また、LレベルのENB信号はトランジスタPT13のゲートにも入力されるので、トランジスタPT13はオン状態になる。これにより、ノードND13の電位がHレベルになるので、ノードND13にゲートが接続されたトランジスタPT12はオフ状態になる。これにより、ノードND12の電位はHレベルになるので、1段目のシフトレジスタ回路5a1からゲート線へHレベルの出力信号gate1が続けて出力される。
【0081】
次に、ENB信号がLレベルの状態で、クロック信号線VCLK2から3つ目の第1回路部5b13のダイオードD1を介してLレベルのクロック信号が入力される。このとき、3つ目の第1回路部5b13のトランジスタPT2およびPT3はオン状態であるので、3つ目の第1回路部5b13のノードND1の電位はHレベルに保持される。これにより、3つ目の第1回路部5b13のトランジスタPT1はオフ状態になるので、3つ目の第1回路部5b13からはHレベルの信号が出力される。このHレベルの出力信号は、第2回路部5c1のトランジスタPT14のゲートおよびトランジスタPT15のゲートに入力される。これにより、トランジスタPT14およびPT15はオフ状態に保持される。これに対して、トランジスタPT16のゲートにはLレベルのENB信号が入力されているので、トランジスタPT16はオン状態に保持される。
【0082】
一方、第2回路部5c1にもダイオードD11を介してクロック信号線VCLK2からLレベルのクロック信号が入力される。これにより、ノードND11の電位はLレベルになるので、トランジスタPT11はオン状態になる。ただし、この場合、ENB信号はLレベルであるので、トランジスタPT13はオン状態に保持される。このため、トランジスタPT12はオフ状態に保持されるので、結局、ノードND12はHレベルに保持される。これにより、この状態では1段目のシフトレジスタ回路5a1からゲート線へHレベルの出力信号gate1が保持される。
【0083】
この後、ENB信号がHレベルになるとともに、XENB信号がLレベルになることによって、トランジスタPT16およびトランジスタPT13はオフ状態になる。また、ダイオードD10を介してゲートにLレベルのXENB信号が入力されるトランジスタPT12はオン状態になる。これにより、トランジスタPT11およびPT12がオン状態になるとともに、トランジスタPT15およびPT16がオフ状態になるので、ノードND12の電位は容量C11の機能によりVVSSまで低下し、Lレベルになる。このため、1段目のシフトレジスタ回路5a1からゲート線へLレベルの出力信号gate1が出力される。この状態で、VCLK1がLレベルになった場合にも、1段目のシフトレジスタ回路5a1からゲート線への出力信号gate1はLレベルに保持される。
【0084】
次に、ENB信号がLレベルになるとともに、XENB信号がHレベルになることによって、トランスファゲートTG1およびトランジスタPT13がオン状態になる。トランジスタPT14がオン状態になることにより、ノードND13の電位はHレベルになる。これにより、ゲートがノードND13に接続されたトランジスタPT12はオフ状態になる。このため、トランスファゲートTG1がオン状態になるとともに、トランジスタPT12がオフ状態になることにより、ノードND12の電位はHレベルになる。これにより、1段目のシフトレジスタ回路5a1からゲート線へHレベルの出力信号gate1が出力される。
【0085】
また、1段目のシフトレジスタ回路5a1からのHレベルの出力信号gate1は、2段目のシフトレジスタ回路5a2の第1回路部5b21にも入力される。2段目以降のシフトレジスタ回路は、前段のシフトレジスタ回路からの出力信号、クロック信号VCLK1およびVCLK2、ENB信号およびXENB信号により、上記した1段目のシフトレジスタ回路5a1と同様の動作を行う。これにより、各段のゲート線が、順次、駆動(走査)される。この場合、ENB信号がLレベルの間はシフトレジスタ回路の出力が強制的にHレベルに保持されるので、図5に示したようなタイミングでENB信号をLレベルにすることによって、前段のシフトレジスタ回路と後段のシフトレジスタ回路のLレベルの出力信号が重なるのが防止されている。
【0086】
第2実施形態では、上記のように、第1回路部5b11、5b12および5b13に、トランジスタPT2がオン状態のときにトランジスタPT1をオフ状態にするためのトランジスタPT3を設けることによって、負側電位(VVSS)側に接続されるトランジスタPT1と正側電位(VVDD)側に接続されるトランジスタPT2とが同時にオン状態になるのが抑制されるので、第1回路部5b11、5b12および5b13において、トランジスタPT1とトランジスタPT2とを介して負側電位(VVSS)と正側電位(VVDD)との間に貫通電流が流れるのを抑制することができる。また、第2回路部5c1にトランジスタPT15がオン状態のときにトランジスタPT11をオフ状態にするためのトランジスタPT14を設けることによって、負側電位(VVSS)に接続されるトランジスタPT11と正側電位(VVDD)に接続されるトランジスタPT15とが同時にオン状態になるのが抑制されるので、第2回路部5c1においてトランジスタPT11とトランジスタPT15とを介して負側電位(VVSS)と正側電位(VVDD)との間に貫通電流が流れるのを抑制することができる。このように、第1回路部5b11、5b12および5b13と第2回路部5c1とにおいて貫通電流が流れるのを抑制することができるので、液晶表示装置の消費電流が増加することを抑制することができる。
【0087】
なお、第2実施形態のその他の効果は、第1実施形態と同様である。
【0088】
(第3実施形態)
図6は、本発明の第3実施形態による液晶表示装置を示した平面図である。図7は、図6に示した第3実施形態による液晶表示装置のHドライバを構成するシフトレジスタ回路の回路図である。この第3実施形態では、ドレイン線を駆動(走査)するためのHドライバをnチャネルトランジスタで構成した例について説明する。
【0089】
まず、図6を参照して、この第3実施形態の液晶表示装置では、基板60上に表示部11が設けられている。なお、図6の表示部11は、1画素分の構成を示している。また、表示部11にマトリクス状に配置された各画素12は、nチャネルトランジスタ12a、画素電極12b、それに対向配置され、各画素12に共通の対向電極12c、これら画素電極12bと対向電極12cとの間に挟持された液晶12d、および補助容量12eによって構成されている。nチャネルトランジスタ12aのゲートはゲート線に接続されている。また、nチャネルトランジスタ12aのドレインはドレイン線に接続されている。また、nチャネルトランジスタ12aのソースには、画素電極12bおよび補助容量12eが接続されている。また、表示部11の一辺に沿うように、基板60上に、表示部11のドレイン線を駆動(走査)するための水平スイッチ(HSW)13およびHドライバ14が設けられている。また、表示部11の他の辺に沿うように、基板60上に、表示部11のゲート線を駆動(走査)するためのVドライバ15が設けられている。なお、図6において、HSWは2つだけ記載しているが、画素の数に応じた数だけ配置されるものであり、またHドライバ14およびVドライバ15についてもそれらを構成するシフトレジスタを2つだけ記載しているが、画素の数に応じた数だけ配置されるものである。
【0090】
また、図7を参照して、Hドライバ14の内部には複数段のシフトレジスタ回路14a1、14a2および14a3が設けられている。なお、図7では、図面の簡略化のため、3段のシフトレジスタ回路14a1、14a2および14a3のみ図示しているが、実際は画素の数に応じた段数が設けられている。また、1段目のシフトレジスタ回路14a1は、第1回路部14b1および第2回路部14c1によって構成されている。また、シフトレジスタ回路14a1の第1回路部14b1は、3つのnチャネルトランジスタ(nチャネルトランジスタNT1、NT2およびNT3)と、nチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量C1と、nチャネルトランジスタをダイオード接続することにより形成されたダイオードD1とを備えている。また、シフトレジスタ回路14a1の第2回路部14c1は、3つのnチャネルトランジスタ(nチャネルトランジスタNT4、NT5およびNT6)と、nチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量C2と、ダイオード接続されたnチャネルトランジスタからなるダイオードD2とを備えている。ただし、図7では、第1回路部14b1の容量C1と第2回路部14c1の容量C2とがnチャネルトランジスタによって形成されている点は図示していない。
【0091】
ここで、第3実施形態では、第1回路部14b1および第2回路部14c1に設けられたnチャネルトランジスタNT1〜NT6、容量C1およびC2を構成するnチャネルトランジスタおよびダイオードD1およびD2を構成するnチャネルトランジスタは、全てn型のMOSトランジスタ(電界効果型トランジスタ)からなるTFT(薄膜トランジスタ)によって構成されている。以下、この第3実施形態において、nチャネルトランジスタNT1〜NT6は、トランジスタNT1〜NT6と称する。
【0092】
なお、この第3実施形態によるシフトレジスタ回路14a1の第2回路部14c1では、上記した第1実施形態によるシフトレジスタ回路と異なり、トランジスタNT4のゲートとクロック信号線HCLK1との間には高抵抗が接続されていない。そして、トランジスタNT2、NT3、NT5およびNT6のソースは、それぞれ、負側電位(HVSS)に接続されるとともに、トランジスタNT1およびNT4のドレインは、それぞれ、正側電位(HVDD)に接続されている。この第3実施形態によるシフトレジスタ回路14a1のこれら以外の部分の構成は、上記した第1実施形態によるシフトレジスタ回路4a1(図2参照)と同様である。
【0093】
また、水平スイッチ13は、図7に示すように、複数のトランジスタNT30、NT31およびNT32を備えている。トランジスタNT30、NT31およびNT32のゲートは、それぞれ、1段目〜3段目のシフトレジスタ回路14a1〜14a3の出力SR1、SR2およびSR3に接続されている。また、トランジスタNT30〜NT32のソースは、それぞれ、各段のドレイン線に接続されている。また、トランジスタNT30〜NT32のドレインは、1本のビデオ信号線Videoに接続されている。
【0094】
図8は、図6に示した第3実施形態による液晶表示装置のHドライバのシフトレジスタ回路のタイミングチャートである。図8を参照して、第3実施形態によるシフトレジスタ回路では、図3に示した第1実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号HCLK1およびHCLK2、および、スタート信号HSTのHレベルとLレベルとを反転させた波形の信号を、それぞれ、クロック信号HCLK1およびHCLK2、および、スタート信号HSTとして入力する。これにより、第3実施形態による液晶表示装置のシフトレジスタ回路からは図3に示した第1実施形態によるシフトレジスタ回路からの出力信号SR1〜SR4のHレベルとLレベルとを反転させた波形を有する信号が出力される。この第3実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第1実施形態によるシフトレジスタ回路4a1と同様である。
【0095】
第3実施形態では、上記のように構成することによって、Hドライバの消費電流の増加を抑制することができるなどの第1実施形態と同様の効果を得ることができる。
【0096】
(第4実施形態)
図9は、本発明の第4実施形態による液晶表示装置のVドライバを構成するシフトレジスタ回路の回路図である。この第4実施形態では、ゲート線を駆動(走査)するためのVドライバをnチャネルトランジスタで構成した例について説明する。
【0097】
図9を参照して、Vドライバ15の内部には複数段のシフトレジスタ回路15a1および15a2が設けられている。なお、図9では、図面の簡略化のため、2段のシフトレジスタ回路15a1および15a2のみ図示しているが、実際は画素の数に応じた段数が設けられている。1段目のシフトレジスタ回路15a1は、第1回路部15b11および第2回路部15c1によって構成されている。また、2段目のシフトレジスタ回路15a2は、3つの第1回路部15b21、15b22および15b23と第2回路部15c2とによって構成されている。なお、第1回路部15b11、15b21、15b22および15b23は、全て同様の回路構成を有している。また、第2回路部15c1と第2回路部15c2とは、同様の回路構成を有している。
【0098】
また、1段目のシフトレジスタ回路15a1の第1回路部15b11は、3つのnチャネルトランジスタ(nチャネルトランジスタNT1、NT2およびNT3)と、nチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量C1と、nチャネルトランジスタをダイオード接続することにより形成されたダイオードD1とを備えている。また、1段目のシフトレジスタ回路15a1の第2回路部15c1は、4つのnチャネルトランジスタ(nチャネルトランジスタNT11、NT12、NT13、NT14、NT15およびNT16)と、nチャネルトランジスタのソース−ドレイン間を接続することにより形成された容量C10およびC11と、nチャネルトランジスタをダイオード接続することにより形成されたダイオードD10およびD11とを備えている。ただし、図9では、第1回路部15b11の容量C1と第2回路部15c1の容量C10およびC11とがnチャネルトランジスタによって形成されている点は図示していない。また、nチャネルトランジスタNT15およびNT16は、各々のドレインとソースとが互いに接続されている。
【0099】
ここで、第4実施形態では、第1回路部15b11および第2回路部15c1に設けられたnチャネルトランジスタNT1〜NT3およびNT11〜NT16、容量C1、C10およびC11を構成するnチャネルトランジスタ、ダイオードD1、D10およびD11を構成するnチャネルトランジスタは、全てn型のMOSトランジスタ(電界効果型トランジスタ)からなるTFT(薄膜トランジスタ)によって構成されている。
【0100】
なお、この第4実施形態によるシフトレジスタ回路15a1および15a2の上記以外の部分の構成は、上記した第2実施形態によるシフトレジスタ回路5a1(図4参照)と同様である。
【0101】
図10は、図9に示した第4実施形態による液晶表示装置のVドライバのシフトレジスタ回路のタイミングチャートである。図10を参照して、第4実施形態によるVドライバのシフトレジスタ回路では、図5に示した第2実施形態によるシフトレジスタ回路のタイミングチャートのクロック信号VCLK1およびVCLK2、および、スタート信号VSTのHレベルとLレベルとを反転させた波形の信号を、それぞれ、クロック信号VCLK1およびVCLK2、および、スタート信号VSTとして入力する。これにより、第4実施形態による液晶表示装置のVドライバのシフトレジスタ回路からは、図5に示した第2実施形態によるシフトレジスタ回路からの出力信号gate1〜gate4のHレベルとLレベルとを反転させた波形を有する信号が出力される。この第4実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第2実施形態によるシフトレジスタ回路5a1と同様である。
【0102】
第4実施形態では、上記のように構成することによって、Vドライバの消費電流の増加を抑制することができるなどの第2実施形態と同様の効果を得ることができる。
【0103】
(第5実施形態)
図11は、本発明の第5実施形態による有機EL(Electroluminescence)表示装置を示した平面図である。図11を参照して、この第5実施形態では、本発明を有機EL表示装置に適用した例について説明する。
【0104】
この第5実施形態の有機EL表示装置では、図11に示すように、基板70上に表示部21が設けられている。なお、図11の表示部21は、1画素分の構成を示している。また、表示部21にマトリクス状に配置された各画素22は、2つのpチャネルトランジスタ22aおよび22b(以下、トランジスタ22aおよび22bという)と、補助容量22cと、陽極22dと、それに対向配置された陰極22eと、これら陽極22dと陰極22eとの間に挟持された有機EL素子22fとによって構成されている。トランジスタ22aのゲートは、ゲート線に接続されている。また、トランジスタ22aのソースはドレイン線に接続されている。また、トランジスタ22aのドレインには、補助容量22cおよびトランジスタ22bのゲートが接続されている。また、トランジスタ22bのドレインは陽極22dに接続されている。また、Hドライバ4内部の回路構成は、図2に示したトランジスタを用いたシフトレジスタ回路によるHドライバ4の構成と同様である。また、Vドライバ5内部の回路構成は、図4に示したトランジスタを用いたシフトレジスタ回路によるVドライバ5の構成と同様である。第5実施形態による有機EL表示装置のこれら以外の部分の構成は、図1に示した第1実施形態による液晶表示装置と同様である。
【0105】
第5実施形態では、上記のように構成することによって、有機EL表示装置において、HドライバおよびVドライバの消費電流の増加を抑制することができるなどの第1および第2実施形態と同様の効果を得ることができる。
【0106】
(第6実施形態)
図12は、本発明の第6実施形態による有機EL表示装置を示した平面図である。図12を参照して、この第6実施形態では、本発明を有機EL表示装置に適用した例について説明する。
【0107】
この第6実施形態の有機EL表示装置では、図12に示すように、基板80上に表示部31が設けられている。なお、図12の表示部31は、1画素分の構成を示している。また、表示部31にマトリクス状に配置された各画素32は、2つのnチャネルトランジスタ32aおよび32b(以下、トランジスタ32aおよび32bという)と、補助容量32cと、陽極32dと、それに対向配置された陰極32eと、これら陽極32dと陰極32eとの間に挟持された有機EL素子32fとによって構成されている。トランジスタ32aのゲートは、ゲート線に接続されている。また、トランジスタ32aのドレインはドレイン線に接続されている。また、トランジスタ32aのソースには、補助容量32cおよびトランジスタ32bのゲートが接続されている。また、トランジスタ32bのソースは陽極32dに接続されている。また、Hドライバ14内部の回路構成は、図7に示したトランジスタを用いたシフトレジスタ回路によるHドライバ14の構成と同様である。また、Vドライバ15内部の回路構成は、図9に示したトランジスタを用いたシフトレジスタ回路によるVドライバ15の構成と同様である。第6実施形態による有機EL表示装置のこれら以外の部分の構成は、図6に示した第3実施形態による液晶表示装置と同様である。
【0108】
第6実施形態では、上記のように構成することによって、有機EL表示装置において、HドライバおよびVドライバの消費電流の増加を抑制することができるなどの第3および第4実施形態と同様の効果を得ることができる。
【0109】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0110】
たとえば、上記実施形態では、本発明を液晶表示装置および有機EL表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機EL表示装置以外の表示装置にも適用可能である。
【0111】
また、上記実施形態では、HドライバまたはVドライバのいずれか一方のみに本発明のシフトレジスタ回路を適用した例を示したが、本発明はこれに限らず、HドライバおよびVドライバの両方に本発明によるシフトレジスタ回路を適用するようにしてもよい。この場合には、消費電流をより低減することができる。
【0112】
また、上記実施形態では、シフトレジスタ回路に入力するクロック信号のLレベルである期間をデューティ比が約1/30(Lレベルの期間:約80nsec〜約160nsec)になるように設定したが、本発明はこれに限らず、クロック信号のLレベルである期間は、Hレベルである期間よりも短ければどのような期間に設定してもよい。すなわち、クロック信号のLレベルである期間をデューティ比が1/2未満となるどのような期間に設定してもよい。
【図面の簡単な説明】
【図1】本発明の第1実施形態による液晶表示装置を示した平面図である。
【図2】図1に示した第1実施形態による液晶表示装置のHドライバを構成するシフトレジスタ回路の回路図である。
【図3】図1に示した第1実施形態による液晶表示装置のHドライバのシフトレジスタ回路のタイミングチャートである。
【図4】本発明の第2実施形態による液晶表示装置のVドライバを構成するシフトレジスタ回路の回路図である。
【図5】図4に示した第2実施形態による液晶表示装置のVドライバのシフトレジスタ回路のタイミングチャートである。
【図6】本発明の第3実施形態による液晶表示装置を示した平面図である。
【図7】図6に示した第3実施形態による液晶表示装置のHドライバを構成するシフトレジスタ回路の回路図である。
【図8】図6に示した第3実施形態による液晶表示装置のHドライバのシフトレジスタ回路のタイミングチャートである。
【図9】本発明の第4実施形態による液晶表示装置のVドライバを構成するシフトレジスタ回路の回路図である。
【図10】図9に示した第4実施形態による液晶表示装置のVドライバのシフトレジスタ回路のタイミングチャートである。
【図11】本発明の第5実施形態による有機EL表示装置を示した平面図である。
【図12】本発明の第6実施形態による有機EL表示装置を示した平面図である。
【図13】従来の抵抗負荷型のインバータ回路を備えたシフトレジスタ回路の回路図である。
【図14】図13に示した従来のシフトレジスタ回路のタイミングチャートである。
【符号の説明】
4a1、4a2、4a3、5a1、5a2、14a1、14a2、14a3、15a1、15a2 シフトレジスタ回路
4b1、4b2、4b3、5b11、5b12、5b13、5b21、5b22、5b23、14b1、14b2、14b3、15b11、15b21、15b22、15b23 第1回路部
4c1、4c2、4c3、5c1、5c2、14c1、14c2、14c3、15c1、15c2 第2回路部
Claims (8)
- 第1電位側に接続され、クロック信号に応答してオンする第1導電型の第1トランジスタと、第2電位側に接続された第1導電型の第2トランジスタと、前記第1トランジスタのゲートと前記第2電位との間に接続され、前記第2トランジスタがオン状態のときに前記第1トランジスタをオフ状態にするための第1導電型の第3トランジスタとを有する第1回路部と、
前記第1電位側に接続され、前記クロック信号に応答してオンする第1導電型の第4トランジスタと、前記第2電位側に接続された第1導電型の第5トランジスタと、前記第4トランジスタのゲートと前記第2電位との間に接続され、前記第3トランジスタがオン状態のときにオフ状態になるとともに、前記第5トランジスタがオン状態のときに前記第4トランジスタをオフ状態にするための第1導電型の第6トランジスタとを有する第2回路部とを含むシフトレジスタ回路を備えたことを特徴とする表示装置。 - 前記クロック信号は、前記クロック信号が入力されるトランジスタをオン状態にする期間が、オフ状態とする期間よりも短くなるように設定されていることを特徴とする請求項1に記載の表示装置。
- 前記第1トランジスタのゲートとソースとの間には、第1容量が接続されており、前記第4トランジスタのゲートとソースとの間には、第2容量が接続されていることを特徴とする請求項1または2に記載の表示装置。
- 前記第1トランジスタのゲートと、前記クロック信号を供給するクロック信号線との間には、第1ダイオードが接続されており、
前記第4トランジスタのゲートと前記クロック信号を供給するクロック信号線との間には、第2ダイオードが接続されていることを特徴とする請求項1〜3のうちいずれか1項に記載の表示装置。 - 前記第1ダイオードは、ダイオード接続された第1導電型の第7トランジスタを含み、
前記第2ダイオードは、ダイオード接続された第1導電型の第8トランジスタを含むことを特徴とする請求項4に記載の表示装置。 - 少なくとも前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、前記第4トランジスタ、前記第5トランジスタおよび前記第6トランジスタは、p型の電界効果型トランジスタであることを特徴とする請求項1〜5のうちいずれか1項に記載の表示装置。
- 前記第2回路部の第4トランジスタと、前記クロック信号が供給されるクロック信号線との間には、高抵抗が接続されていることを特徴とする請求項1〜6のうちいずれか1項に記載の表示装置。
- 前記シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されていることを特徴とする請求項1〜7のうちいずれか1項に記載の表示装置。
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