JP3394914B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に寄生抵抗を低減するために高
融点金属のシリサイド化合物を有するＭＩＳＦＥＴの構
造およびその形成方法に関するもので、例えば半導体メ
モリに適用されるものである。
その製造方法に係り、特に寄生抵抗を低減するために高
融点金属のシリサイド化合物を有するＭＩＳＦＥＴの構
造およびその形成方法に関するもので、例えば半導体メ
モリに適用されるものである。
【０００２】
【従来の技術】ＬＳＩデバイスの高集積化、高性能化の
ため、ＭＩＳＦＥＴなどの素子の微細化が図られてきた
が、この微細化に伴い、ＭＩＳＦＥＴに寄生する抵抗成
分の影響が無視できなくなっている。
ため、ＭＩＳＦＥＴなどの素子の微細化が図られてきた
が、この微細化に伴い、ＭＩＳＦＥＴに寄生する抵抗成
分の影響が無視できなくなっている。
【０００３】ＭＩＳＦＥＴデバイスの寄生抵抗を低減す
るため、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ等の高融点金属のシリ
サイド化合物をＭＩＳＦＥＴのゲート電極上およびドレ
イン・ソース用の不純物拡散層（ソース・ドレイン拡散
層）上に形成し、ゲート電極、ソース・ドレイン用の不
純物拡散層およびそのコンタクト部の抵抗成分の低減が
図られている。
るため、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ等の高融点金属のシリ
サイド化合物をＭＩＳＦＥＴのゲート電極上およびドレ
イン・ソース用の不純物拡散層（ソース・ドレイン拡散
層）上に形成し、ゲート電極、ソース・ドレイン用の不
純物拡散層およびそのコンタクト部の抵抗成分の低減が
図られている。
【０００４】しかし、従来のＭＩＳＦＥＴの形成方法
は、ソース・ドレイン拡散層のコンタクト部を形成する
ために層間絶縁膜にコンタクトホールを開口する際、前
記シリサイド化合物の形成時に用いるゲート電極の側壁
絶縁膜によりエッチングが遮断されてコンタクトホール
の開口面積が減少し、コンタクト部の抵抗が増大するの
で、ＭＩＳＦＥＴの性能を劣化させるという問題点があ
る。
は、ソース・ドレイン拡散層のコンタクト部を形成する
ために層間絶縁膜にコンタクトホールを開口する際、前
記シリサイド化合物の形成時に用いるゲート電極の側壁
絶縁膜によりエッチングが遮断されてコンタクトホール
の開口面積が減少し、コンタクト部の抵抗が増大するの
で、ＭＩＳＦＥＴの性能を劣化させるという問題点があ
る。
【０００５】あるいは、前記ゲート電極の側壁絶縁膜に
遮断されない位置にコンタクトホールを開口する場合に
は、ゲート電極からソース・ドレイン拡散層のコンタク
ト部までの距離（コンタクト距離）が増大し、ドレイン
・ソース部の寄生抵抗が増大するので、ＭＩＳＦＥＴの
性能を劣化させるという問題点がある。
遮断されない位置にコンタクトホールを開口する場合に
は、ゲート電極からソース・ドレイン拡散層のコンタク
ト部までの距離（コンタクト距離）が増大し、ドレイン
・ソース部の寄生抵抗が増大するので、ＭＩＳＦＥＴの
性能を劣化させるという問題点がある。
【０００６】以下、従来のサリサイド（Self Aligned S
ilicide ）構造をもつＭＩＳＦＥＴの形成工程につい
て、ｎＭＩＳＦＥＴを例として、図６乃至図９を参照し
ながら説明する。
ilicide ）構造をもつＭＩＳＦＥＴの形成工程につい
て、ｎＭＩＳＦＥＴを例として、図６乃至図９を参照し
ながら説明する。
【０００７】まず、図６（ａ）に示すように、ｐ型Ｓｉ
基板１０１上に熱酸化により熱酸化膜（ＳｉＯ2 膜）１
０２を例えば１０ｎｍ形成し、その上にＬＰ（減圧）―
ＣＶＤ（気相成長）法により多結晶Ｓｉ１０３を２００
ｎｍ形成し、さらに、その上にＬＰ―ＣＶＤ法によりＳ
ｉＯ2 膜１０４を２００ｎｍ形成する。この後、写真蝕
刻法により、素子形成予定領域上にレジストパターン１
０５を形成する。
基板１０１上に熱酸化により熱酸化膜（ＳｉＯ2 膜）１
０２を例えば１０ｎｍ形成し、その上にＬＰ（減圧）―
ＣＶＤ（気相成長）法により多結晶Ｓｉ１０３を２００
ｎｍ形成し、さらに、その上にＬＰ―ＣＶＤ法によりＳ
ｉＯ2 膜１０４を２００ｎｍ形成する。この後、写真蝕
刻法により、素子形成予定領域上にレジストパターン１
０５を形成する。
【０００８】次に、図６（ｂ）に示すように、前記レジ
ストパターン１０５をマスクとして、前記多結晶Ｓｉ膜
１０３に対して選択比をもつ異方性ドライエッチングに
より前記ＳｉＯ2 膜１０４をエッチングしてＳｉＯ2 膜
１０６の領域を残し、前記レジストパターン１０５を剥
離する。
ストパターン１０５をマスクとして、前記多結晶Ｓｉ膜
１０３に対して選択比をもつ異方性ドライエッチングに
より前記ＳｉＯ2 膜１０４をエッチングしてＳｉＯ2 膜
１０６の領域を残し、前記レジストパターン１０５を剥
離する。
【０００９】この後、前記ＳｉＯ2 膜１０６をマスクと
して、前記ＳｉＯ2 膜１０２に対して選択比が十分にと
れる異方性ドライエッチングにより前記多結晶Ｓｉ膜１
０３をエッチングして多結晶Ｓｉ膜１０７の領域を残
し、さらに、前記ＳｉＯ2 膜１０２をエッチングしてＳ
ｉＯ2 膜１０８の領域を残す。
して、前記ＳｉＯ2 膜１０２に対して選択比が十分にと
れる異方性ドライエッチングにより前記多結晶Ｓｉ膜１
０３をエッチングして多結晶Ｓｉ膜１０７の領域を残
し、さらに、前記ＳｉＯ2 膜１０２をエッチングしてＳ
ｉＯ2 膜１０８の領域を残す。
【００１０】次に、図６（ｃ）に示すように、前記Ｓｉ
Ｏ2 膜１０６に対して選択比が十分にとれる異方性ドラ
イエッチングにより前記Ｓｉ基板１０１を０．５μｍエ
ッチングし、ＳＴＩ（Shallow Trench Isolation）の溝
部１０９を形成する。
Ｏ2 膜１０６に対して選択比が十分にとれる異方性ドラ
イエッチングにより前記Ｓｉ基板１０１を０．５μｍエ
ッチングし、ＳＴＩ（Shallow Trench Isolation）の溝
部１０９を形成する。
【００１１】次に、図７（ａ）に示すように、ＬＰ−Ｃ
ＶＤ法によりＳｉＯ2 膜１１０を全面に１．５μｍ堆積
した後、前記多結晶Ｓｉ膜１０７に対して選択比のとれ
る化学的機械的研磨（Chemical Mechanical Polishin
g ；ＣＭＰ）法により前記ＳｉＯ2 膜１１０の平坦化を
行う。
ＶＤ法によりＳｉＯ2 膜１１０を全面に１．５μｍ堆積
した後、前記多結晶Ｓｉ膜１０７に対して選択比のとれ
る化学的機械的研磨（Chemical Mechanical Polishin
g ；ＣＭＰ）法により前記ＳｉＯ2 膜１１０の平坦化を
行う。
【００１２】次に、ＮＨ4 Ｆあるいはドライエッチング
により、前記多結晶Ｓｉ膜１０７がちょうど露出するま
で前記ＳｉＯ2 膜１０６および前記ＳｉＯ2 膜１１０を
エッチングすることにより、埋め込みＳｉＯ2 膜１１０
を残す。
により、前記多結晶Ｓｉ膜１０７がちょうど露出するま
で前記ＳｉＯ2 膜１０６および前記ＳｉＯ2 膜１１０を
エッチングすることにより、埋め込みＳｉＯ2 膜１１０
を残す。
【００１３】次に、図７（ｂ）に示すように、前記Ｓｉ
Ｏ2 膜１０８に対して選択比がとれる等方性ドライエッ
チングにより前記多結晶Ｓｉ膜１０７をエッチング除去
する。この後、前記埋め込みＳｉＯ2 膜１１０の膜応力
を低減するための熱処理を例えば１０００℃で行う。
Ｏ2 膜１０８に対して選択比がとれる等方性ドライエッ
チングにより前記多結晶Ｓｉ膜１０７をエッチング除去
する。この後、前記埋め込みＳｉＯ2 膜１１０の膜応力
を低減するための熱処理を例えば１０００℃で行う。
【００１４】次に、Ｓｉ基板１０１表面のＳｉＯ2 膜１
０８をＮＨ4 Ｆによりエッチング除去した後、例えば８
００℃の熱酸化によりＳｉＯ2 膜（犠牲酸化膜）１１１
を形成する。
０８をＮＨ4 Ｆによりエッチング除去した後、例えば８
００℃の熱酸化によりＳｉＯ2 膜（犠牲酸化膜）１１１
を形成する。
【００１５】この後、ｐウエル領域１１２を形成するた
めに、Ｂ（ボロン）イオンの打ち込みを例えば加速電圧
２００ＫｅＶ、ドーズ量８×１０12ｃｍ-2の条件で行
う。さらに、ｎＭＩＳＦＥＴの閾値を制御するために、
例えば加速電圧５０ＫｅＶ、ドーズ量１×１０13ｃｍ-2
でＢイオンの打ち込みを行う。そして、導入した不純物
の活性化を行うために、所定温度、時間による熱処理を
行う。
めに、Ｂ（ボロン）イオンの打ち込みを例えば加速電圧
２００ＫｅＶ、ドーズ量８×１０12ｃｍ-2の条件で行
う。さらに、ｎＭＩＳＦＥＴの閾値を制御するために、
例えば加速電圧５０ＫｅＶ、ドーズ量１×１０13ｃｍ-2
でＢイオンの打ち込みを行う。そして、導入した不純物
の活性化を行うために、所定温度、時間による熱処理を
行う。
【００１６】次に、Ｓｉ基板１０１表面のＳｉＯ2 膜
（犠牲酸化膜）１１１を除去した後、７５０℃の熱酸化
により、図７（ｃ）に示すようにゲート絶縁膜１１３を
６ｎｍ形成する。
（犠牲酸化膜）１１１を除去した後、７５０℃の熱酸化
により、図７（ｃ）に示すようにゲート絶縁膜１１３を
６ｎｍ形成する。
【００１７】この後、ゲート電極１１６を形成するため
に、ＬＰ―ＣＶＤ法により多結晶Ｓｉを３００ｎｍ堆積
した後、写真蝕刻法によりゲート電極形成用のレジスト
パターン１１５を形成し、前記ＳｉＯ2 膜１１０に対し
て選択比が十分にとれる異方性ドライエッチングにより
前記多結晶Ｓｉをエッチングする（ゲート電極１１６を
残す）。
に、ＬＰ―ＣＶＤ法により多結晶Ｓｉを３００ｎｍ堆積
した後、写真蝕刻法によりゲート電極形成用のレジスト
パターン１１５を形成し、前記ＳｉＯ2 膜１１０に対し
て選択比が十分にとれる異方性ドライエッチングにより
前記多結晶Ｓｉをエッチングする（ゲート電極１１６を
残す）。
【００１８】次に、図８（ａ）に示すようにｎＭＩＳＦ
ＥＴのソース・ドレイン拡散層となる浅い拡散層（shal
low Extension）１１７を形成するために、８００℃の
熱酸化により例えば５ｎｍのＳｉＯ2 膜（後酸化膜）を
形成した後、Ａｓイオンの打ち込みを加速電圧３５Ｋｅ
Ｖ、ドーズ量２×１０14ｃｍ-2の条件で行い、１０００
℃のＮ2 雰囲気で３０秒の熱処理を行う。
ＥＴのソース・ドレイン拡散層となる浅い拡散層（shal
low Extension）１１７を形成するために、８００℃の
熱酸化により例えば５ｎｍのＳｉＯ2 膜（後酸化膜）を
形成した後、Ａｓイオンの打ち込みを加速電圧３５Ｋｅ
Ｖ、ドーズ量２×１０14ｃｍ-2の条件で行い、１０００
℃のＮ2 雰囲気で３０秒の熱処理を行う。
【００１９】次に、図８（ｂ）に示すようにｎＭＩＳＦ
ＥＴのソース・ドレイン拡散層となる深い拡散層（deep
Extension）１１９を形成するために、まず、例えばＳ
ｉＮからなるゲート側壁絶縁膜（ＳｉＮ側壁部）１１８
を形成する。この際、ＬＰ−ＣＶＤ法によりＳｉＮを全
面に１５０ｎｍ堆積させ、前記ＳｉＯ2 膜（後酸化膜）
に対してエッチング選択比のとれる異方性エッチングに
より前記ＳｉＮをエッチングする（ＳｉＮ側壁部１１８
を残す）。
ＥＴのソース・ドレイン拡散層となる深い拡散層（deep
Extension）１１９を形成するために、まず、例えばＳ
ｉＮからなるゲート側壁絶縁膜（ＳｉＮ側壁部）１１８
を形成する。この際、ＬＰ−ＣＶＤ法によりＳｉＮを全
面に１５０ｎｍ堆積させ、前記ＳｉＯ2 膜（後酸化膜）
に対してエッチング選択比のとれる異方性エッチングに
より前記ＳｉＮをエッチングする（ＳｉＮ側壁部１１８
を残す）。
【００２０】この後、例えばＡｓイオンの打ち込みを加
速電圧６０ＫｅＶ、ドーズ量５×１０15ｃｍ-2の条件で
行い、１０００℃のＮ2 雰囲気で３０秒の熱処理を行う
ことにより、深い拡散層１１９を得るとともに前記ゲー
ト電極１１６をｎ＋型にドーピングする。
速電圧６０ＫｅＶ、ドーズ量５×１０15ｃｍ-2の条件で
行い、１０００℃のＮ2 雰囲気で３０秒の熱処理を行う
ことにより、深い拡散層１１９を得るとともに前記ゲー
ト電極１１６をｎ＋型にドーピングする。
【００２１】次に、ｎＭＩＳＦＥＴのゲート電極１１６
上のＳｉＯ2 膜およびソース・ドレイン拡散層となる深
い拡散層１１９上のＳｉＯ2 膜（１１３）をＮＨ4 Ｆに
より除去する。
上のＳｉＯ2 膜およびソース・ドレイン拡散層となる深
い拡散層１１９上のＳｉＯ2 膜（１１３）をＮＨ4 Ｆに
より除去する。
【００２２】そして、例えばＴｉサリサイド構造を形成
するために、高融点金属としてＴｉ（チタン）／ＴｉＮ
（窒化チタン）をそれぞれ３０／２０ｎｍ堆積する。こ
の後、７００℃のＮ2 雰囲気中で３０秒の熱処理を行
い、硫酸、過酸化水素水の混合液によりＳｉとは未反応
のＴｉ（ＳｉＮ側壁１１８上のＴｉを含む）を除去す
る。これにより、ＳｉＮ側壁１１８によりゲート電極１
１６とソース・ドレイン拡散層１１９のショートが防止
される。
するために、高融点金属としてＴｉ（チタン）／ＴｉＮ
（窒化チタン）をそれぞれ３０／２０ｎｍ堆積する。こ
の後、７００℃のＮ2 雰囲気中で３０秒の熱処理を行
い、硫酸、過酸化水素水の混合液によりＳｉとは未反応
のＴｉ（ＳｉＮ側壁１１８上のＴｉを含む）を除去す
る。これにより、ＳｉＮ側壁１１８によりゲート電極１
１６とソース・ドレイン拡散層１１９のショートが防止
される。
【００２３】さらに、８００℃のＮ2 雰囲気中で３０秒
の熱処理を行うことにより、図８（ｃ）に示すように、
深い拡散層１１９の一部上およびゲート電極１１６上に
低抵抗のＴｉシリサイド化合物層１２０を形成する。
の熱処理を行うことにより、図８（ｃ）に示すように、
深い拡散層１１９の一部上およびゲート電極１１６上に
低抵抗のＴｉシリサイド化合物層１２０を形成する。
【００２４】この後、図９に示すように、層間絶縁膜と
して例えばＳｉＯ2 膜／ＢＰＳＧ膜１２１をＬＰ―ＣＶ
Ｄ法により１００／９００ｎｍ堆積させ、ＣＭＰ法によ
り平坦化を行う。この後、写真蝕刻法によりコンタクト
ホール形成用のレジストパターンを形成し、Ｓｉ／Ｓｉ
Ｎに対してエッチング選択比のとれる異方性エッチング
により前記ＳｉＯ2 膜／ＢＰＳＧ膜１２１をエッチング
することによりコンタクトホールを開口する。
して例えばＳｉＯ2 膜／ＢＰＳＧ膜１２１をＬＰ―ＣＶ
Ｄ法により１００／９００ｎｍ堆積させ、ＣＭＰ法によ
り平坦化を行う。この後、写真蝕刻法によりコンタクト
ホール形成用のレジストパターンを形成し、Ｓｉ／Ｓｉ
Ｎに対してエッチング選択比のとれる異方性エッチング
により前記ＳｉＯ2 膜／ＢＰＳＧ膜１２１をエッチング
することによりコンタクトホールを開口する。
【００２５】次に、例えばＴｉをスパッタリングさせて
全面にＴｉ膜（図示せず）を堆積させる。この際、前記
コンタクトホールの底部でＴｉ膜が１０ｎｍ堆積される
ように行う。そして、例えば６００℃のＮ2 雰囲気中で
３０分の熱処理を行い、前記Ｔｉ膜の表面にＴｉＮを形
成する。
全面にＴｉ膜（図示せず）を堆積させる。この際、前記
コンタクトホールの底部でＴｉ膜が１０ｎｍ堆積される
ように行う。そして、例えば６００℃のＮ2 雰囲気中で
３０分の熱処理を行い、前記Ｔｉ膜の表面にＴｉＮを形
成する。
【００２６】この後、コンタクトホール開口部にＷ（タ
ングステン）を埋め込んでコンタクトプラグ１２２を形
成するために、ＣＶＤ法により全面にＷを４００ｎｍ堆
積させた後、ＣＭＰ法により前記層間絶縁膜１２１上の
Ｗを除去する。
ングステン）を埋め込んでコンタクトプラグ１２２を形
成するために、ＣＶＤ法により全面にＷを４００ｎｍ堆
積させた後、ＣＭＰ法により前記層間絶縁膜１２１上の
Ｗを除去する。
【００２７】その後、ＡｌＣｕ（アルミニウム・カッパ
ー）を４００ｎｍ、Ｔｉ／ＴｉＮを５／６０ｎｍ堆積さ
せ、写真蝕刻法によりレジストパターン（図示せず）を
形成し、これをマスクとして異方性エッチングにより配
線１２３を形成する。
ー）を４００ｎｍ、Ｔｉ／ＴｉＮを５／６０ｎｍ堆積さ
せ、写真蝕刻法によりレジストパターン（図示せず）を
形成し、これをマスクとして異方性エッチングにより配
線１２３を形成する。
【００２８】以上述べたような従来のサリサイド構造を
有するｎＭＩＳＦＥＴの形成工程では、ソース・ドレイ
ン拡散層のコンタクト部を形成するために層間絶縁膜１
２１にコンタクトホールを開口する際、それ以前のＴｉ
サリサイド構造の形成時に用いられたゲート側壁部１１
８によりエッチングが遮断され、このゲート側壁部１１
８の部分が開口されない。これにより、コンタクトホー
ルの開口面積が減少し、拡散層１１９上のＴｉシリサイ
ド化合物層１２０とコンタクトプラグ１２２とのコンタ
クト部の面積（コンタクト面積）が低下してしまい、コ
ンタクト抵抗の増大を招いてしまう。
有するｎＭＩＳＦＥＴの形成工程では、ソース・ドレイ
ン拡散層のコンタクト部を形成するために層間絶縁膜１
２１にコンタクトホールを開口する際、それ以前のＴｉ
サリサイド構造の形成時に用いられたゲート側壁部１１
８によりエッチングが遮断され、このゲート側壁部１１
８の部分が開口されない。これにより、コンタクトホー
ルの開口面積が減少し、拡散層１１９上のＴｉシリサイ
ド化合物層１２０とコンタクトプラグ１２２とのコンタ
クト部の面積（コンタクト面積）が低下してしまい、コ
ンタクト抵抗の増大を招いてしまう。
【００２９】そこで、上記コンタクト面積を確保してコ
ンタクト抵抗の低減を図るために、前記コンタクトホー
ルを開口する際に前記ゲート側壁部１１８によりエッチ
ングが遮断されない位置にコンタクトホールを開口する
と、ゲート電極１１６からコンタクトホールまでの距離
（コンタクト距離）を離す必要が生じ、ゲート電極１１
６下の拡散層端部からコンタクト部までの距離が長くな
り、ｎＭＩＳＦＥＴの寄生抵抗を増大させてしまう。
ンタクト抵抗の低減を図るために、前記コンタクトホー
ルを開口する際に前記ゲート側壁部１１８によりエッチ
ングが遮断されない位置にコンタクトホールを開口する
と、ゲート電極１１６からコンタクトホールまでの距離
（コンタクト距離）を離す必要が生じ、ゲート電極１１
６下の拡散層端部からコンタクト部までの距離が長くな
り、ｎＭＩＳＦＥＴの寄生抵抗を増大させてしまう。
【００３０】
【発明が解決しようとする課題】上記したように従来の
ＭＩＳＦＥＴの形成方法は、ソース・ドレイン拡散層の
コンタクト部を形成するためにコンタクトホールを開口
する際、ゲート電極の側壁絶縁膜に遮断されてコンタク
トホールの開口面積が減少し、あるいは、ゲート電極の
側壁絶縁膜に遮断されない位置にコンタクトホールを開
口する場合にはコンタクト距離が増大し、コンタクト距
離に依存する寄生抵抗が増大するので、ＭＩＳＦＥＴの
性能を劣化させるという問題点があった。
ＭＩＳＦＥＴの形成方法は、ソース・ドレイン拡散層の
コンタクト部を形成するためにコンタクトホールを開口
する際、ゲート電極の側壁絶縁膜に遮断されてコンタク
トホールの開口面積が減少し、あるいは、ゲート電極の
側壁絶縁膜に遮断されない位置にコンタクトホールを開
口する場合にはコンタクト距離が増大し、コンタクト距
離に依存する寄生抵抗が増大するので、ＭＩＳＦＥＴの
性能を劣化させるという問題点があった。
【００３１】本発明は上記の問題点を解決すべくなされ
たもので、コンタクト距離を増大させることなくソース
・ドレイン拡散層のコンタクト面積を確保してコンタク
ト抵抗の低減を図り、コンタクト距離に依存する寄生抵
抗を低減させ、ＭＩＳＦＥＴの性能を向上させることが
可能になる半導体装置およびその製造方法を提供するこ
とを目的とする。
たもので、コンタクト距離を増大させることなくソース
・ドレイン拡散層のコンタクト面積を確保してコンタク
ト抵抗の低減を図り、コンタクト距離に依存する寄生抵
抗を低減させ、ＭＩＳＦＥＴの性能を向上させることが
可能になる半導体装置およびその製造方法を提供するこ
とを目的とする。
【００３２】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板あるいは半導体層の表層部に選択的に形成さ
れたＭＩＳＦＥＴのドレイン・ソース用の不純物拡散層
と、前記ドレイン・ソース間のチャネル領域上にゲート
絶縁膜を介して形成されたゲート電極と、前記ゲート電
極の側壁に形成された側壁絶縁膜と、前記ゲート電極お
よび側壁絶縁膜を覆うように形成され、前記ドレイン・
ソース用の不純物拡散層上で前記側壁絶縁膜の側面部の
一部が除去された側面部除去領域を含む開口部が形成さ
れた層間絶縁膜と、前記側面部除去領域に対応する前記
層間絶縁膜の開口部の底面で、前記ドレイン・ソース用
の不純物拡散層上に形成されたシリサイド化合物層と、
前記開口部内に形成され、前記シリサイド化合物層にコ
ンタクトする導電体とを具備することを特徴とする。
半導体基板あるいは半導体層の表層部に選択的に形成さ
れたＭＩＳＦＥＴのドレイン・ソース用の不純物拡散層
と、前記ドレイン・ソース間のチャネル領域上にゲート
絶縁膜を介して形成されたゲート電極と、前記ゲート電
極の側壁に形成された側壁絶縁膜と、前記ゲート電極お
よび側壁絶縁膜を覆うように形成され、前記ドレイン・
ソース用の不純物拡散層上で前記側壁絶縁膜の側面部の
一部が除去された側面部除去領域を含む開口部が形成さ
れた層間絶縁膜と、前記側面部除去領域に対応する前記
層間絶縁膜の開口部の底面で、前記ドレイン・ソース用
の不純物拡散層上に形成されたシリサイド化合物層と、
前記開口部内に形成され、前記シリサイド化合物層にコ
ンタクトする導電体とを具備することを特徴とする。
【００３３】また、本発明の半導体装置の製造方法は、
半導体基板上あるいは半導体層上にゲート絶縁膜を介し
てＭＩＳＦＥＴのゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして前記半導体基板あるいは半導体
層の表層部に選択的にＭＩＳＦＥＴのドレイン・ソース
用の不純物拡散層を形成する工程と、前記ゲート電極の
側壁に側壁絶縁膜を形成する工程と、前記ゲート電極上
およびドレイン・ソース用の不純物拡散層上に第１のシ
リサイド化合物層を形成する工程と、この後、前記半導
体基板上あるいは半導体層上の全面に層間絶縁膜を形成
する工程と、前記ドレイン・ソース用の不純物拡散層上
で前記層間絶縁膜に開口部を形成するとともに前記側壁
絶縁膜の側面部の一部を除去してコンタクトホールを形
成する工程と、前記コンタクトホールにおける前記側壁
絶縁膜の側面部の一部が除去された底面の前記ドレイン
・ソース用の不純物拡散層上に第２のシリサイド化合物
層を形成する工程とを具備することを特徴とする。
半導体基板上あるいは半導体層上にゲート絶縁膜を介し
てＭＩＳＦＥＴのゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして前記半導体基板あるいは半導体
層の表層部に選択的にＭＩＳＦＥＴのドレイン・ソース
用の不純物拡散層を形成する工程と、前記ゲート電極の
側壁に側壁絶縁膜を形成する工程と、前記ゲート電極上
およびドレイン・ソース用の不純物拡散層上に第１のシ
リサイド化合物層を形成する工程と、この後、前記半導
体基板上あるいは半導体層上の全面に層間絶縁膜を形成
する工程と、前記ドレイン・ソース用の不純物拡散層上
で前記層間絶縁膜に開口部を形成するとともに前記側壁
絶縁膜の側面部の一部を除去してコンタクトホールを形
成する工程と、前記コンタクトホールにおける前記側壁
絶縁膜の側面部の一部が除去された底面の前記ドレイン
・ソース用の不純物拡散層上に第２のシリサイド化合物
層を形成する工程とを具備することを特徴とする。
【００３４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 ＜ＭＩＳＦＥＴの形成方法の実施例１＞（図１、図２） 図１および図２は、第１実施例に係るＴｉサリサイド構
造をもつｎＭＩＳＦＥＴの形成工程の一例を示してい
る。
施の形態を詳細に説明する。 ＜ＭＩＳＦＥＴの形成方法の実施例１＞（図１、図２） 図１および図２は、第１実施例に係るＴｉサリサイド構
造をもつｎＭＩＳＦＥＴの形成工程の一例を示してい
る。
【００３５】まず、前述した図６乃至図８に示した工程
と同様の工程により、図１（ａ）に示すようにｎＭＩＳ
ＦＥＴのＴｉサリサイド構造を形成する。ここで、２０
１はＳｉ基板、２１０はＳＴＩ領域（溝）に埋め込み形
成されたＳｉＯ2 膜、２１２はｐウエル領域、２１３は
ＳｉＯ2 膜（ゲート絶縁膜）、２１６は多結晶Ｓｉがｎ
＋型にドーピングされたゲート電極、２１７はｎ−型の
浅い拡散層、２１８はＳｉＮ側壁部、２１９はｎ＋型の
深い拡散層、２２０はＴｉシリサイド化合物層である。
と同様の工程により、図１（ａ）に示すようにｎＭＩＳ
ＦＥＴのＴｉサリサイド構造を形成する。ここで、２０
１はＳｉ基板、２１０はＳＴＩ領域（溝）に埋め込み形
成されたＳｉＯ2 膜、２１２はｐウエル領域、２１３は
ＳｉＯ2 膜（ゲート絶縁膜）、２１６は多結晶Ｓｉがｎ
＋型にドーピングされたゲート電極、２１７はｎ−型の
浅い拡散層、２１８はＳｉＮ側壁部、２１９はｎ＋型の
深い拡散層、２２０はＴｉシリサイド化合物層である。
【００３６】次に、図１（ｂ）に示すように、ＬＰ−Ｃ
ＶＤ法もしくはＰＶＤ法により全面にＳｉＮ２２４を４
０ｎｍ堆積させる。この後、ＬＰ―ＣＶＤ法により層間
絶縁膜２２１としてＳｉＯ2 ／ＢＰＳＧを全面に１００
／９００ｎｍ堆積させ、ＣＭＰ法により平坦化を行う。
ＶＤ法もしくはＰＶＤ法により全面にＳｉＮ２２４を４
０ｎｍ堆積させる。この後、ＬＰ―ＣＶＤ法により層間
絶縁膜２２１としてＳｉＯ2 ／ＢＰＳＧを全面に１００
／９００ｎｍ堆積させ、ＣＭＰ法により平坦化を行う。
【００３７】次に、写真蝕刻法によりコンタクトホール
形成用のレジストパターン２２５を形成し、前記ＳｉＮ
２２４に対してエッチング選択比のとれる異方性エッチ
ングにより前記層間絶縁膜２２１に開口部２２６を形成
する。
形成用のレジストパターン２２５を形成し、前記ＳｉＮ
２２４に対してエッチング選択比のとれる異方性エッチ
ングにより前記層間絶縁膜２２１に開口部２２６を形成
する。
【００３８】この後、前記Ｔｉシリサイド化合物層２２
０、Ｓｉ基板２０１に対してエッチング選択比のとれる
異方性エッチングにより、前記開口部２２６の底部のＳ
ｉＮ２２４を除去してコンタクトホールを形成する。
０、Ｓｉ基板２０１に対してエッチング選択比のとれる
異方性エッチングにより、前記開口部２２６の底部のＳ
ｉＮ２２４を除去してコンタクトホールを形成する。
【００３９】この時、ＳｉＮ側壁部２１８の側面部およ
びその下のゲート絶縁膜２１３も同時にエッチング除去
（図１（ｃ）参照）され、開口部２２６の底部には、Ｓ
ｉＮ側壁部２１８の側面部除去領域下に前記ドレイン・
ソース用の深い拡散層２１９のうちでシリサイド化合物
層２２０が未形成の領域が露出し、前記ＳｉＮ側壁部２
１８の側面部除去領域下の外側には先にＴｉサリサイド
構造の形成時に形成されているＴｉシリサイド化合物層
２２０が露出する。
びその下のゲート絶縁膜２１３も同時にエッチング除去
（図１（ｃ）参照）され、開口部２２６の底部には、Ｓ
ｉＮ側壁部２１８の側面部除去領域下に前記ドレイン・
ソース用の深い拡散層２１９のうちでシリサイド化合物
層２２０が未形成の領域が露出し、前記ＳｉＮ側壁部２
１８の側面部除去領域下の外側には先にＴｉサリサイド
構造の形成時に形成されているＴｉシリサイド化合物層
２２０が露出する。
【００４０】次に、図１（ｃ）に示すように、例えばＴ
ｉをスパッタリングさせて全面にＴｉ膜２２７を堆積さ
せる。この際、前記コンタクトホールの底部でＴｉ膜２
２７が１０ｎｍ堆積されるように行う。
ｉをスパッタリングさせて全面にＴｉ膜２２７を堆積さ
せる。この際、前記コンタクトホールの底部でＴｉ膜２
２７が１０ｎｍ堆積されるように行う。
【００４１】この後、例えば６００℃のＮ2 雰囲気中で
３０分の熱処理を行い、Ｔｉ膜２２７の表面にＴｉＮを
形成する。この場合、前記コンタクトホールの底部のＴ
ｉ膜２２７の表面に形成されたＴｉＮは、後の工程でそ
の上に形成される金属から下方のＴｉ膜２２７を保護す
るためのバリア層となる。
３０分の熱処理を行い、Ｔｉ膜２２７の表面にＴｉＮを
形成する。この場合、前記コンタクトホールの底部のＴ
ｉ膜２２７の表面に形成されたＴｉＮは、後の工程でそ
の上に形成される金属から下方のＴｉ膜２２７を保護す
るためのバリア層となる。
【００４２】また、上記熱処理により、図２（ａ）に示
すように、前述したように除去されたＳｉＮ側壁部２１
８の側面部除去領域下の深い拡散層２１９上にＴｉシリ
サイド化合物層２２８が形成される。
すように、前述したように除去されたＳｉＮ側壁部２１
８の側面部除去領域下の深い拡散層２１９上にＴｉシリ
サイド化合物層２２８が形成される。
【００４３】この際、ＳｉＮ側壁部１１８の側面部除去
領域下に形成されるＴｉシリサイド化合物層２２８の膜
厚が、先に形成されている浅い拡散層２１７および深い
拡散層２１９よりも薄く、且つ、前記Ｔｉサリサイド構
造の形成時に前記ＳｉＮ側壁部２１８の側面部除去領域
下の外側に形成されているＴｉシリサイド化合物層２２
０よりも薄くなるように制御する。
領域下に形成されるＴｉシリサイド化合物層２２８の膜
厚が、先に形成されている浅い拡散層２１７および深い
拡散層２１９よりも薄く、且つ、前記Ｔｉサリサイド構
造の形成時に前記ＳｉＮ側壁部２１８の側面部除去領域
下の外側に形成されているＴｉシリサイド化合物層２２
０よりも薄くなるように制御する。
【００４４】これにより、深い拡散層２１９、浅い拡散
層２１７とｐウエル領域２１２との接合部からＴｉシリ
サイド化合物層２２８がはみださないように形成し、接
合リーク等の問題がない良好なＭＩＳＦＥＴ特性を得る
ことができる。
層２１７とｐウエル領域２１２との接合部からＴｉシリ
サイド化合物層２２８がはみださないように形成し、接
合リーク等の問題がない良好なＭＩＳＦＥＴ特性を得る
ことができる。
【００４５】次に、図２（ｂ）に示すように、コンタク
トホール開口部２２６にＷを埋め込んでコンタクトプラ
グ２２２を形成するために、ＣＶＤ法により全面にＷを
４００ｎｍ堆積させた後、ＣＭＰ法により前記層間絶縁
膜２２１上の不要なＷ、Ｔｉ／ＴｉＮを除去する。
トホール開口部２２６にＷを埋め込んでコンタクトプラ
グ２２２を形成するために、ＣＶＤ法により全面にＷを
４００ｎｍ堆積させた後、ＣＭＰ法により前記層間絶縁
膜２２１上の不要なＷ、Ｔｉ／ＴｉＮを除去する。
【００４６】その後、ＡｌＣｕを４００ｎｍ、Ｔｉ／Ｔ
ｉＮを５／６０ｎｍ全面に堆積させ、写真蝕刻法により
レジストパターン（図示せず）を形成し、これをマスク
として異方性エッチングにより配線２２３を形成する。
ｉＮを５／６０ｎｍ全面に堆積させ、写真蝕刻法により
レジストパターン（図示せず）を形成し、これをマスク
として異方性エッチングにより配線２２３を形成する。
【００４７】上述した実施例１のｎＭＩＳＦＥＴの形成
工程を要約すると、ＭＩＳＦＥＴのゲート電極にＳｉＮ
側壁部２１８を形成し、これを用いてＴｉサリサイド構
造を形成する。
工程を要約すると、ＭＩＳＦＥＴのゲート電極にＳｉＮ
側壁部２１８を形成し、これを用いてＴｉサリサイド構
造を形成する。
【００４８】この後、全面にＳｉＮ２２４を堆積し、こ
の上に平坦化された層間絶縁膜２２１を形成し、コンタ
クトホール形成用のレジストパターン２２５をマスクに
してＳｉＮ２２４をストッパーとして選択的に異方性エ
ッチングを行うことにより、ドレイン・ソース用の深い
拡散層２１９上に開口部２２６を形成する。
の上に平坦化された層間絶縁膜２２１を形成し、コンタ
クトホール形成用のレジストパターン２２５をマスクに
してＳｉＮ２２４をストッパーとして選択的に異方性エ
ッチングを行うことにより、ドレイン・ソース用の深い
拡散層２１９上に開口部２２６を形成する。
【００４９】この際、前記Ｔｉサリサイド構造の形成時
に用いたＳｉＮ側壁部２１８の表面部を併せて選択的に
エッチングし、ＳｉＮ側壁部２１８の側面部も除去する
と、開口部２２６の底部には、ＳｉＮ側壁部２１８の側
面部除去領域下に前記ドレイン・ソース用の深い拡散層
２１９のうちでシリサイド化合物層２２０が未形成の領
域が露出する。
に用いたＳｉＮ側壁部２１８の表面部を併せて選択的に
エッチングし、ＳｉＮ側壁部２１８の側面部も除去する
と、開口部２２６の底部には、ＳｉＮ側壁部２１８の側
面部除去領域下に前記ドレイン・ソース用の深い拡散層
２１９のうちでシリサイド化合物層２２０が未形成の領
域が露出する。
【００５０】この後、前記開口部２２６の底部上でシリ
サイド化合物層２２０が未形成の領域にも、前記ＳｉＮ
側壁部１１８の側面部除去領域下の外側に形成されてい
るＴｉシリサイド化合物層２２０よりも薄膜のシリサイ
ド化合物層２２８を形成する。
サイド化合物層２２０が未形成の領域にも、前記ＳｉＮ
側壁部１１８の側面部除去領域下の外側に形成されてい
るＴｉシリサイド化合物層２２０よりも薄膜のシリサイ
ド化合物層２２８を形成する。
【００５１】即ち、上記実施例１のｎＭＩＳＦＥＴの形
成工程においては、ソース・ドレイン拡散層のコンタク
ト部を形成するために層間絶縁膜２２１にコンタクトホ
ールを開口する際、それ以前のＴｉサリサイド構造の形
成時に用いられたゲート側壁部２１８の側面部の一部を
同時にエッチング除去し、コンタクトホールの底部にシ
リサイド化合物層２２８を形成する。
成工程においては、ソース・ドレイン拡散層のコンタク
ト部を形成するために層間絶縁膜２２１にコンタクトホ
ールを開口する際、それ以前のＴｉサリサイド構造の形
成時に用いられたゲート側壁部２１８の側面部の一部を
同時にエッチング除去し、コンタクトホールの底部にシ
リサイド化合物層２２８を形成する。
【００５２】従って、上記実施例１のｎＭＩＳＦＥＴの
形成工程およびそれにより形成されたｎＭＩＳＦＥＴに
よれば、ゲート電極２１６とコンタクトホールとの間の
距離（コンタクト距離）、つまり、ゲート電極２１６下
の拡散層端部からコンタクト部までの距離を必要以上に
離さなくても、コンタクトホールの開口面積を十分に確
保し、ソース・ドレイン用拡散層２１９上のＴｉシリサ
イド化合物層２２０、２２８とコンタクトプラグ２２２
とのコンタクト部の面積（コンタクト面積）を十分に確
保し、コンタクト抵抗を低減させることが可能になる。
形成工程およびそれにより形成されたｎＭＩＳＦＥＴに
よれば、ゲート電極２１６とコンタクトホールとの間の
距離（コンタクト距離）、つまり、ゲート電極２１６下
の拡散層端部からコンタクト部までの距離を必要以上に
離さなくても、コンタクトホールの開口面積を十分に確
保し、ソース・ドレイン用拡散層２１９上のＴｉシリサ
イド化合物層２２０、２２８とコンタクトプラグ２２２
とのコンタクト部の面積（コンタクト面積）を十分に確
保し、コンタクト抵抗を低減させることが可能になる。
【００５３】従って、ゲート・コンタクトスペースの低
減（コンタクト部を含めた素子の微細化）が可能であ
り、コンタクト距離に依存する寄生抵抗成分を低減させ
ることが可能になるので、微細化によって改善されたｎ
ＭＩＳＦＥＴ本来の性能を引き出すことができる。
減（コンタクト部を含めた素子の微細化）が可能であ
り、コンタクト距離に依存する寄生抵抗成分を低減させ
ることが可能になるので、微細化によって改善されたｎ
ＭＩＳＦＥＴ本来の性能を引き出すことができる。
【００５４】また、上記実施例１のｎＭＩＳＦＥＴの形
成工程においては、前記コンタクトホールの底部にシリ
サイド化合物層２２８を形成する際、それ以前のＴｉサ
リサイド構造の形成時に形成されているＴｉシリサイド
化合物層２２０よりも薄膜にする。
成工程においては、前記コンタクトホールの底部にシリ
サイド化合物層２２８を形成する際、それ以前のＴｉサ
リサイド構造の形成時に形成されているＴｉシリサイド
化合物層２２０よりも薄膜にする。
【００５５】従って、上記実施例１のｎＭＩＳＦＥＴの
形成工程およびそれにより形成されたｎＭＩＳＦＥＴに
よれば、ソース・ドレイン用拡散層２１９、２１７とｐ
ウエル領域２１２との接合部からＴｉシリサイド化合物
層２２８がはみださないようにし、接合リーク等の問題
がない良好なＭＩＳＦＥＴ特性を得ることができる。
形成工程およびそれにより形成されたｎＭＩＳＦＥＴに
よれば、ソース・ドレイン用拡散層２１９、２１７とｐ
ウエル領域２１２との接合部からＴｉシリサイド化合物
層２２８がはみださないようにし、接合リーク等の問題
がない良好なＭＩＳＦＥＴ特性を得ることができる。
【００５６】また、上記実施例１のｎＭＩＳＦＥＴの形
成工程においては、Ｔｉサリサイド構造を形成した後、
全面にＳｉＮ２２４を堆積し、この上に層間絶縁膜２２
１を形成し、前記ＳｉＮ２２４をストッパーとして選択
的に異方性エッチングを行うことによりコンタクトホー
ル用の開口部２２６を形成する。この時、ＳｉＮ２２４
をストッパーとして用いることにより、層間絶縁膜２２
１のエッチングを途中で一回停止できるので、仮にマス
クパターンの合わせずれによりコンタクトホール用の開
口部２２６が素子分離領域のＳＴＩ上にずれたとして
も、ＳＴＩ中のＳｉＯ2 ２１０はほとんどエッチングさ
れないため、ＳＴＩ中のＳｉＯ2 ２１０のエッチングに
起因する接合リークの問題は発生しない。
成工程においては、Ｔｉサリサイド構造を形成した後、
全面にＳｉＮ２２４を堆積し、この上に層間絶縁膜２２
１を形成し、前記ＳｉＮ２２４をストッパーとして選択
的に異方性エッチングを行うことによりコンタクトホー
ル用の開口部２２６を形成する。この時、ＳｉＮ２２４
をストッパーとして用いることにより、層間絶縁膜２２
１のエッチングを途中で一回停止できるので、仮にマス
クパターンの合わせずれによりコンタクトホール用の開
口部２２６が素子分離領域のＳＴＩ上にずれたとして
も、ＳＴＩ中のＳｉＯ2 ２１０はほとんどエッチングさ
れないため、ＳＴＩ中のＳｉＯ2 ２１０のエッチングに
起因する接合リークの問題は発生しない。
【００５７】＜ｎＭＩＳＦＥＴの形成方法の実施例２＞
（図３） 実施例２では、実施例１と比べて、ｎＭＩＳＦＥＴのＴ
ｉサリサイド構造を形成した後に、全面にＳｉＮを堆積
させることなく（従来例と同様）、層間絶縁膜を形成し
てそれを平坦化し、コンタクトホール形成用のレジスト
パターンをマスクにしてコンタクトホールを開口した
後、Ｓｉ基板、シリサイド化合物に対して選択比のとれ
る異方性エッチングによりＳｉＮ側壁部の表面部を併せ
て選択的にエッチングしてＳｉＮ側壁部の側面部および
側壁部の側面部下のゲート絶縁膜を除去する点が異な
り、その他は同じである。
（図３） 実施例２では、実施例１と比べて、ｎＭＩＳＦＥＴのＴ
ｉサリサイド構造を形成した後に、全面にＳｉＮを堆積
させることなく（従来例と同様）、層間絶縁膜を形成し
てそれを平坦化し、コンタクトホール形成用のレジスト
パターンをマスクにしてコンタクトホールを開口した
後、Ｓｉ基板、シリサイド化合物に対して選択比のとれ
る異方性エッチングによりＳｉＮ側壁部の表面部を併せ
て選択的にエッチングしてＳｉＮ側壁部の側面部および
側壁部の側面部下のゲート絶縁膜を除去する点が異な
り、その他は同じである。
【００５８】即ち、まず、前述した図６乃至図８に示し
た工程と同様の工程により、図３（ａ）に示すようにｎ
ＭＩＳＦＥＴのＴｉサリサイド構造を形成する。ここ
で、２０１はＳｉ基板、２１０はＳＴＩ領域（溝）に形
成されたＳｉＯ2膜、２１２はｐウエル領域、２１３は
ＳｉＯ2 膜（ゲート絶縁膜）、２１６は多結晶Ｓｉがｎ
＋型にドーピングされたゲート電極、２１７はｎ−型の
浅い拡散層、２１８はＳｉＮ側壁部、２１９はｎ＋型の
深い拡散層、２２０はＴｉシリサイド化合物層である。
た工程と同様の工程により、図３（ａ）に示すようにｎ
ＭＩＳＦＥＴのＴｉサリサイド構造を形成する。ここ
で、２０１はＳｉ基板、２１０はＳＴＩ領域（溝）に形
成されたＳｉＯ2膜、２１２はｐウエル領域、２１３は
ＳｉＯ2 膜（ゲート絶縁膜）、２１６は多結晶Ｓｉがｎ
＋型にドーピングされたゲート電極、２１７はｎ−型の
浅い拡散層、２１８はＳｉＮ側壁部、２１９はｎ＋型の
深い拡散層、２２０はＴｉシリサイド化合物層である。
【００５９】次に、図３（ｂ）に示すように、ＬＰ−Ｃ
ＶＤ法により層間絶縁膜２２１としてＳｉＯ2 ／ＢＰＳ
Ｇを全面に１００／９００ｎｍ堆積させ、ＣＭＰ法によ
り平坦化を行う。
ＶＤ法により層間絶縁膜２２１としてＳｉＯ2 ／ＢＰＳ
Ｇを全面に１００／９００ｎｍ堆積させ、ＣＭＰ法によ
り平坦化を行う。
【００６０】次に、写真蝕刻法によりコンタクトホール
形成用のレジストパターン２２５を形成し、異方性エッ
チングにより前記層間絶縁膜２２１にコンタクトホール
２２６を形成する。
形成用のレジストパターン２２５を形成し、異方性エッ
チングにより前記層間絶縁膜２２１にコンタクトホール
２２６を形成する。
【００６１】この後、Ｓｉ基板２０１、シリサイド化合
物層２２０に対して選択比のとれる異方性エッチングに
よりＳｉＮ側壁部２１８の表面部を併せて選択的にエッ
チングしてＳｉＮ側壁部２１８の側面部およびその下の
ゲート絶縁膜２１３を除去（図３（ｃ）参照）すると、
コンタクトホール２２６の底部には、ＳｉＮ側壁部２１
８の側面部除去領域下に前記ドレイン・ソース用の深い
拡散層２１９のうちでシリサイド化合物層２２０が未形
成の領域が露出し、前記ＳｉＮ側壁部２１８の側面部除
去領域下の外側には先にＴｉサリサイド構造の形成時に
形成されているＴｉシリサイド化合物層２２０が露出す
る。
物層２２０に対して選択比のとれる異方性エッチングに
よりＳｉＮ側壁部２１８の表面部を併せて選択的にエッ
チングしてＳｉＮ側壁部２１８の側面部およびその下の
ゲート絶縁膜２１３を除去（図３（ｃ）参照）すると、
コンタクトホール２２６の底部には、ＳｉＮ側壁部２１
８の側面部除去領域下に前記ドレイン・ソース用の深い
拡散層２１９のうちでシリサイド化合物層２２０が未形
成の領域が露出し、前記ＳｉＮ側壁部２１８の側面部除
去領域下の外側には先にＴｉサリサイド構造の形成時に
形成されているＴｉシリサイド化合物層２２０が露出す
る。
【００６２】次に、図３（ｃ）に示すように、例えばＴ
ｉをスパッタリングさせて全面にＴｉ膜２２７を堆積さ
せる。この際、前記コンタクトホール２２６の底部でＴ
ｉ膜２２７が１０ｎｍ堆積されるように行う。
ｉをスパッタリングさせて全面にＴｉ膜２２７を堆積さ
せる。この際、前記コンタクトホール２２６の底部でＴ
ｉ膜２２７が１０ｎｍ堆積されるように行う。
【００６３】この後、例えば６００℃のＮ2 雰囲気中で
３０分の熱処理を行い、Ｔｉ膜２２７の表面にＴｉＮを
形成する。この場合、前記コンタクトホール２２６の底
部のＴｉ膜２２７の表面に形成されたＴｉＮは、後の工
程でその上に形成される金属から下方のＴｉ膜２２７を
保護するためのバリア層となる。
３０分の熱処理を行い、Ｔｉ膜２２７の表面にＴｉＮを
形成する。この場合、前記コンタクトホール２２６の底
部のＴｉ膜２２７の表面に形成されたＴｉＮは、後の工
程でその上に形成される金属から下方のＴｉ膜２２７を
保護するためのバリア層となる。
【００６４】また、上記熱処理により、図４（ａ）に示
すように、前述したように除去されたＳｉＮ側壁部２１
８の側面部除去領域下の深い拡散層２１９上にＴｉシリ
サイド化合物層２２８が形成される。
すように、前述したように除去されたＳｉＮ側壁部２１
８の側面部除去領域下の深い拡散層２１９上にＴｉシリ
サイド化合物層２２８が形成される。
【００６５】この際、ＳｉＮ側壁部１１８の側面部除去
領域下に形成されるＴｉシリサイド化合物層２２８の膜
厚が、先に形成されている浅い拡散層２１７および深い
拡散層２１９よりも薄く、且つ、前記Ｔｉサリサイド構
造の形成時に前記ＳｉＮ側壁部２１８の側面部除去領域
下の外側に形成されているＴｉシリサイド化合物層２２
０よりも薄くなるように制御する。
領域下に形成されるＴｉシリサイド化合物層２２８の膜
厚が、先に形成されている浅い拡散層２１７および深い
拡散層２１９よりも薄く、且つ、前記Ｔｉサリサイド構
造の形成時に前記ＳｉＮ側壁部２１８の側面部除去領域
下の外側に形成されているＴｉシリサイド化合物層２２
０よりも薄くなるように制御する。
【００６６】これにより、深い拡散層２１９、浅い拡散
層２１７とｐウエル領域２１２との接合部からＴｉシリ
サイド化合物層２２８がはみださないように形成し、接
合リーク等の問題がない良好なＭＩＳＦＥＴ特性を得る
ことができる。
層２１７とｐウエル領域２１２との接合部からＴｉシリ
サイド化合物層２２８がはみださないように形成し、接
合リーク等の問題がない良好なＭＩＳＦＥＴ特性を得る
ことができる。
【００６７】次に、図４（ｂ）に示すように、コンタク
トホール開口部にＷを埋め込んでコンタクトプラグ２２
２を形成するために、ＣＶＤ法により全面にＷを４００
ｎｍ堆積させた後、ＣＭＰ法により前記層間絶縁膜２２
１上の不要なＷ、Ｔｉ／ＴｉＮを除去する。
トホール開口部にＷを埋め込んでコンタクトプラグ２２
２を形成するために、ＣＶＤ法により全面にＷを４００
ｎｍ堆積させた後、ＣＭＰ法により前記層間絶縁膜２２
１上の不要なＷ、Ｔｉ／ＴｉＮを除去する。
【００６８】その後、ＡｌＣｕを４００ｎｍ、Ｔｉ／Ｔ
ｉＮを５／６０ｎｍ全面に堆積させ、写真蝕刻法により
レジストパターン（図示せず）を形成し、これをマスク
として異方性エッチングにより配線２２３を形成する。
ｉＮを５／６０ｎｍ全面に堆積させ、写真蝕刻法により
レジストパターン（図示せず）を形成し、これをマスク
として異方性エッチングにより配線２２３を形成する。
【００６９】上記実施例２のｎＭＩＳＦＥＴの形成工程
およびそれにより形成されたｎＭＩＳＦＥＴにおいて
も、前記実施例１のｎＭＩＳＦＥＴの形成工程およびそ
れにより形成されたｎＭＩＳＦＥＴと同様に、コンタク
ト距離を必要以上に離さなくても、コンタクトホール２
２６の開口面積を十分に確保し、ソース・ドレインのコ
ンタクト部の面積を十分に確保し、コンタクト抵抗を低
減させることが可能になる。
およびそれにより形成されたｎＭＩＳＦＥＴにおいて
も、前記実施例１のｎＭＩＳＦＥＴの形成工程およびそ
れにより形成されたｎＭＩＳＦＥＴと同様に、コンタク
ト距離を必要以上に離さなくても、コンタクトホール２
２６の開口面積を十分に確保し、ソース・ドレインのコ
ンタクト部の面積を十分に確保し、コンタクト抵抗を低
減させることが可能になる。
【００７０】また、前記コンタクトホール２２６の底部
にシリサイド化合物層２２８を形成する際、それ以前の
Ｔｉサリサイド構造の形成時に形成されているＴｉシリ
サイド化合物層２２０よりも薄膜にすることにより、ソ
ース・ドレイン用拡散層２１９、２１７とｐウエル領域
２１２との接合部からＴｉシリサイド化合物層２２８が
はみださないようにし、接合リーク等の問題がない良好
なＭＩＳＦＥＴ特性を得ることができる。
にシリサイド化合物層２２８を形成する際、それ以前の
Ｔｉサリサイド構造の形成時に形成されているＴｉシリ
サイド化合物層２２０よりも薄膜にすることにより、ソ
ース・ドレイン用拡散層２１９、２１７とｐウエル領域
２１２との接合部からＴｉシリサイド化合物層２２８が
はみださないようにし、接合リーク等の問題がない良好
なＭＩＳＦＥＴ特性を得ることができる。
【００７１】ところで、前記ＳｉＮ側壁部２１８はＴｉ
サリサイド構造の形成には適しているが、Ｔｉ以外の高
融点金属のシリサイド化合物を形成する際にＴｉ以外の
高融点金属に反応する場合がある。この場合には、Ｓｉ
Ｎ側壁部２１８に代えてＳｉＯ2 側壁部を形成すること
が望ましく、以下、ＳｉＯ2 側壁部を用いてサリサイド
構造を形成する実施例３および実施例４について説明す
る。
サリサイド構造の形成には適しているが、Ｔｉ以外の高
融点金属のシリサイド化合物を形成する際にＴｉ以外の
高融点金属に反応する場合がある。この場合には、Ｓｉ
Ｎ側壁部２１８に代えてＳｉＯ2 側壁部を形成すること
が望ましく、以下、ＳｉＯ2 側壁部を用いてサリサイド
構造を形成する実施例３および実施例４について説明す
る。
【００７２】＜ｎＭＩＳＦＥＴの形成方法の実施例３＞
実施例３では、図１乃至図２を参照して前述した実施例
１と比べて、（１）ＳｉＯ2 を用いてゲート電極の側壁
部（ＳｉＯ2 側壁部）を形成する点、（２）層間絶縁膜
２２１にコンタクトホール用の開口部２２６を形成した
後、Ｓｉ、ＳｉＯ2 、シリサイド化合物に対して選択比
のとれる異方性エッチングにより開口部底面のＳｉＮ２
２７を選択的に除去した後、さらに、異方性エッチング
によりＳｉＯ2 側壁部の表面部を選択的にエッチングし
てＳｉＯ2 側面部の一部およびその下のゲート絶縁膜を
除去する点が異なり、その他は同じである。
実施例３では、図１乃至図２を参照して前述した実施例
１と比べて、（１）ＳｉＯ2 を用いてゲート電極の側壁
部（ＳｉＯ2 側壁部）を形成する点、（２）層間絶縁膜
２２１にコンタクトホール用の開口部２２６を形成した
後、Ｓｉ、ＳｉＯ2 、シリサイド化合物に対して選択比
のとれる異方性エッチングにより開口部底面のＳｉＮ２
２７を選択的に除去した後、さらに、異方性エッチング
によりＳｉＯ2 側壁部の表面部を選択的にエッチングし
てＳｉＯ2 側面部の一部およびその下のゲート絶縁膜を
除去する点が異なり、その他は同じである。
【００７３】上記実施例３のｎＭＩＳＦＥＴの形成工程
およびそれにより形成されたｎＭＩＳＦＥＴにおいて
も、前記実施例１のｎＭＩＳＦＥＴの形成工程およびそ
れにより形成されたｎＭＩＳＦＥＴと同様に、コンタク
ト距離を必要以上に離さなくても、コンタクトホールの
開口面積を十分に確保し、ソース・ドレインのコンタク
ト部の面積を十分に確保し、コンタクト抵抗を低減させ
ることが可能になる。
およびそれにより形成されたｎＭＩＳＦＥＴにおいて
も、前記実施例１のｎＭＩＳＦＥＴの形成工程およびそ
れにより形成されたｎＭＩＳＦＥＴと同様に、コンタク
ト距離を必要以上に離さなくても、コンタクトホールの
開口面積を十分に確保し、ソース・ドレインのコンタク
ト部の面積を十分に確保し、コンタクト抵抗を低減させ
ることが可能になる。
【００７４】また、前記コンタクトホールの底部にシリ
サイド化合物層２２８を形成する際、それ以前のＴｉサ
リサイド構造の形成時に形成されているＴｉシリサイド
化合物層２２０よりも薄膜にすることにより、ソース・
ドレイン用拡散層２１９、２１７とｐウエル領域２１２
との接合部からＴｉシリサイド化合物層２２８がはみだ
さないようにし、接合リーク等の問題がない良好なＭＩ
ＳＦＥＴ特性を得ることができる。
サイド化合物層２２８を形成する際、それ以前のＴｉサ
リサイド構造の形成時に形成されているＴｉシリサイド
化合物層２２０よりも薄膜にすることにより、ソース・
ドレイン用拡散層２１９、２１７とｐウエル領域２１２
との接合部からＴｉシリサイド化合物層２２８がはみだ
さないようにし、接合リーク等の問題がない良好なＭＩ
ＳＦＥＴ特性を得ることができる。
【００７５】また、サリサイド構造を形成した後、全面
にＳｉＮ２２４を堆積し、この上に層間絶縁膜２２１を
形成し、前記ＳｉＮ２２４をストッパーとして選択的に
異方性エッチングを行ってコンタクトホール用の開口部
２２６を形成することにより、仮にマスクパターンの合
わせずれによりコンタクトホール用の開口部２２６が素
子分離領域のＳＴＩ上にずれたとしても、ＳＴＩ中のＳ
ｉＯ2 ２１０はほとんどエッチングされないので、ＳＴ
Ｉ中のＳｉＯ2 ２１０のエッチングに起因する接合リー
クの問題は発生しない。
にＳｉＮ２２４を堆積し、この上に層間絶縁膜２２１を
形成し、前記ＳｉＮ２２４をストッパーとして選択的に
異方性エッチングを行ってコンタクトホール用の開口部
２２６を形成することにより、仮にマスクパターンの合
わせずれによりコンタクトホール用の開口部２２６が素
子分離領域のＳＴＩ上にずれたとしても、ＳＴＩ中のＳ
ｉＯ2 ２１０はほとんどエッチングされないので、ＳＴ
Ｉ中のＳｉＯ2 ２１０のエッチングに起因する接合リー
クの問題は発生しない。
【００７６】＜ｎＭＩＳＦＥＴの形成方法の実施例４＞
実施例４では、図３乃至図４を参照して前述した実施例
２と比べて、（１）ＳｉＯ2 を用いてゲート電極の側壁
部（ＳｉＯ2 側壁部）を形成する点、（２）層間絶縁膜
２２１にコンタクトホール用の開口部２２６を形成する
際、Ｓｉ、シリサイド化合物に対して選択比のとれる異
方性エッチングによりＳｉＯ2 側壁部の表面部を選択的
にエッチングしてＳｉＯ2 側壁部の側面部の一部および
その下のゲート絶縁膜を除去する点が異なり、その他は
同じである。
実施例４では、図３乃至図４を参照して前述した実施例
２と比べて、（１）ＳｉＯ2 を用いてゲート電極の側壁
部（ＳｉＯ2 側壁部）を形成する点、（２）層間絶縁膜
２２１にコンタクトホール用の開口部２２６を形成する
際、Ｓｉ、シリサイド化合物に対して選択比のとれる異
方性エッチングによりＳｉＯ2 側壁部の表面部を選択的
にエッチングしてＳｉＯ2 側壁部の側面部の一部および
その下のゲート絶縁膜を除去する点が異なり、その他は
同じである。
【００７７】上記実施例４のｎＭＩＳＦＥＴの形成工程
およびそれにより形成されたｎＭＩＳＦＥＴにおいて
も、前記実施例２のｎＭＩＳＦＥＴの形成工程およびそ
れにより形成されたｎＭＩＳＦＥＴと同様に、コンタク
ト距離を必要以上に離さなくても、コンタクトホールの
開口面積を十分に確保し、ソース・ドレインのコンタク
ト部の面積を十分に確保し、コンタクト抵抗を低減させ
ることが可能になる。
およびそれにより形成されたｎＭＩＳＦＥＴにおいて
も、前記実施例２のｎＭＩＳＦＥＴの形成工程およびそ
れにより形成されたｎＭＩＳＦＥＴと同様に、コンタク
ト距離を必要以上に離さなくても、コンタクトホールの
開口面積を十分に確保し、ソース・ドレインのコンタク
ト部の面積を十分に確保し、コンタクト抵抗を低減させ
ることが可能になる。
【００７８】また、前記コンタクトホールの底部にシリ
サイド化合物層２２８を形成する際、それ以前のＴｉサ
リサイド構造の形成時に形成されているＴｉシリサイド
化合物層２２０よりも薄膜にすることにより、ソース・
ドレイン用拡散層２１９、２１７とｐウエル領域２１２
との接合部からＴｉシリサイド化合物層２２８がはみだ
さないようにし、接合リーク等の問題がない良好なＭＩ
ＳＦＥＴ特性を得ることができる。
サイド化合物層２２８を形成する際、それ以前のＴｉサ
リサイド構造の形成時に形成されているＴｉシリサイド
化合物層２２０よりも薄膜にすることにより、ソース・
ドレイン用拡散層２１９、２１７とｐウエル領域２１２
との接合部からＴｉシリサイド化合物層２２８がはみだ
さないようにし、接合リーク等の問題がない良好なＭＩ
ＳＦＥＴ特性を得ることができる。
【００７９】＜ｎＭＩＳＦＥＴの形成方法の実施例５＞
ところで、実施例１〜実施例４ではＴｉサリサイド構造
を形成する場合を述べたが、Ｔｉ以外のＣｏ、Ｐｔ、Ｎ
ｉ等の高融点金属のサリサイド構造を形成することも可
能である。
ところで、実施例１〜実施例４ではＴｉサリサイド構造
を形成する場合を述べたが、Ｔｉ以外のＣｏ、Ｐｔ、Ｎ
ｉ等の高融点金属のサリサイド構造を形成することも可
能である。
【００８０】この場合、ゲート電極２１６上、ソース・
ドレイン用の深い拡散層２１９上のシリサイド化合物２
２０とゲート側壁絶縁膜の除去領域下の拡散層２１９上
のシリサイド化合物２２８とを、同一金属のシリサイド
化合物で実現しても異種金属のシリサイド化合物で形成
しても効果は同様である。
ドレイン用の深い拡散層２１９上のシリサイド化合物２
２０とゲート側壁絶縁膜の除去領域下の拡散層２１９上
のシリサイド化合物２２８とを、同一金属のシリサイド
化合物で実現しても異種金属のシリサイド化合物で形成
しても効果は同様である。
【００８１】実施例５では、実施例１乃至実施例４の任
意の１つと比べて、（１）ゲート電極２１６上およびド
レイン・ソース用拡散層２１９上にＴｉ以外の高融点金
属のシリサイド化合物層２２０を形成する点、（２）ゲ
ート側壁絶縁膜２１８の除去領域下のドレイン・ソース
用拡散層２１９上にＴｉ以外の高融点金属のシリサイド
化合物層２２８を形成する点が異なり、その他は同じで
ある。
意の１つと比べて、（１）ゲート電極２１６上およびド
レイン・ソース用拡散層２１９上にＴｉ以外の高融点金
属のシリサイド化合物層２２０を形成する点、（２）ゲ
ート側壁絶縁膜２１８の除去領域下のドレイン・ソース
用拡散層２１９上にＴｉ以外の高融点金属のシリサイド
化合物層２２８を形成する点が異なり、その他は同じで
ある。
【００８２】この場合、実施例１乃至実施例４と同様
に、ゲート側壁絶縁膜２１８の除去領域下に形成される
シリサイド化合物層２２８を先に形成されている深い拡
散層２１９上のシリサイド化合物層２２０よりも浅く形
成することにより、接合リークを抑制し、シリサイドに
よるｎＭＩＳＦＥＴの寄生抵抗を最も効果的に低減する
ことができる。
に、ゲート側壁絶縁膜２１８の除去領域下に形成される
シリサイド化合物層２２８を先に形成されている深い拡
散層２１９上のシリサイド化合物層２２０よりも浅く形
成することにより、接合リークを抑制し、シリサイドに
よるｎＭＩＳＦＥＴの寄生抵抗を最も効果的に低減する
ことができる。
【００８３】＜ｎＭＩＳＦＥＴの形成方法の参考例＞
（図５） また、上記各実施例１〜５においては、ソース・ドレイ
ン用の深い拡散層２１９上にサリサイド構造のシリサイ
ド化合物層２２０を形成する場合について述べてきた
が、ソース・ドレイン用の深い拡散層２１９上にサリサ
イド構造のシリサイド化合物層２２０を形成しない場合
にも、図５に示すように、ゲート側壁絶縁膜２１８の側
面部の一部を除去し、コンタクトホールの底面部の深い
拡散層２１９上に高融点金属のシリサイド化合物層２２
８を形成することにより、ｎＭＩＳＦＥＴの寄生抵抗の
低減を図ることができる。
（図５） また、上記各実施例１〜５においては、ソース・ドレイ
ン用の深い拡散層２１９上にサリサイド構造のシリサイ
ド化合物層２２０を形成する場合について述べてきた
が、ソース・ドレイン用の深い拡散層２１９上にサリサ
イド構造のシリサイド化合物層２２０を形成しない場合
にも、図５に示すように、ゲート側壁絶縁膜２１８の側
面部の一部を除去し、コンタクトホールの底面部の深い
拡散層２１９上に高融点金属のシリサイド化合物層２２
８を形成することにより、ｎＭＩＳＦＥＴの寄生抵抗の
低減を図ることができる。
【００８４】また、同様に、ゲート電極２１６上につい
てもサリサイド構造のシリサイド化合物層２２０を形成
せず、ゲート電極２１６を例えばポリサイド構造のポリ
メタル構造としてもよい。
てもサリサイド構造のシリサイド化合物層２２０を形成
せず、ゲート電極２１６を例えばポリサイド構造のポリ
メタル構造としてもよい。
【００８５】＜ｐＭＩＳＦＥＴの形成方法＞さらに、上
記各実施例１〜６では、ｎＭＩＳＦＥＴのプロセスにつ
いて述べてきたが、ＣＭＯＳプロセス時にｐＭＩＳＦＥ
Ｔ領域に上記ｎＭＩＳＦＥＴのプロセスに準じたプロセ
スを適用しても、同様の効果を期待できることはいうま
でもない。
記各実施例１〜６では、ｎＭＩＳＦＥＴのプロセスにつ
いて述べてきたが、ＣＭＯＳプロセス時にｐＭＩＳＦＥ
Ｔ領域に上記ｎＭＩＳＦＥＴのプロセスに準じたプロセ
スを適用しても、同様の効果を期待できることはいうま
でもない。
【００８６】
【発明の効果】上述したように本発明によれば、コンタ
クト距離を増大させることなくソース・ドレイン拡散層
のコンタクト面積を確保してコンタクト抵抗の低減を図
り、コンタクト距離に依存する寄生抵抗を低減させ、Ｍ
ＩＳＦＥＴの性能を向上させることが可能になる半導体
装置およびその製造方法を提供することができる。
クト距離を増大させることなくソース・ドレイン拡散層
のコンタクト面積を確保してコンタクト抵抗の低減を図
り、コンタクト距離に依存する寄生抵抗を低減させ、Ｍ
ＩＳＦＥＴの性能を向上させることが可能になる半導体
装置およびその製造方法を提供することができる。
【００８７】即ち、本発明の半導体装置によれば、ゲー
ト側壁絶縁膜の一部の除去領域下まで拡散層上のコンタ
クト面積が拡大し、拡散層上にシリサイド化合物層が形
成されているので、コンタクト抵抗、ソース・ドレイン
の寄生抵抗が低減する。
ト側壁絶縁膜の一部の除去領域下まで拡散層上のコンタ
クト面積が拡大し、拡散層上にシリサイド化合物層が形
成されているので、コンタクト抵抗、ソース・ドレイン
の寄生抵抗が低減する。
【００８８】また、ここで、ゲート側壁絶縁膜の一部の
除去領域下はＭＩＳＦＥＴの短チャネル効果、拡散抵抗
改善のために浅い拡散層を形成した領域であり、深い拡
散層に対して拡散層が浅いので、特にシリサイド化合物
層を浅く形成することにより、接合リークを抑制するこ
とができる。
除去領域下はＭＩＳＦＥＴの短チャネル効果、拡散抵抗
改善のために浅い拡散層を形成した領域であり、深い拡
散層に対して拡散層が浅いので、特にシリサイド化合物
層を浅く形成することにより、接合リークを抑制するこ
とができる。
【００８９】また、本発明においては、ゲート側壁絶縁
膜をＳｉＯ2 、ＳｉＮで形成すれば、これらはシリサイ
ド化合物の形成時に高融点金属と反応しないので、シリ
サイド化合物を選択的に形成することができる。
膜をＳｉＯ2 、ＳｉＮで形成すれば、これらはシリサイ
ド化合物の形成時に高融点金属と反応しないので、シリ
サイド化合物を選択的に形成することができる。
【００９０】さらに、本発明の半導体装置の製造方法に
よれば、ゲート側壁絶縁膜の一部の除去領域下まで拡散
層上のコンタクト面積が拡大し、拡散層上にシリサイド
化合物層が形成され、コンタクト抵抗、ソース・ドレイ
ンの寄生抵抗が低減する半導体装置を製造することがで
きる。
よれば、ゲート側壁絶縁膜の一部の除去領域下まで拡散
層上のコンタクト面積が拡大し、拡散層上にシリサイド
化合物層が形成され、コンタクト抵抗、ソース・ドレイ
ンの寄生抵抗が低減する半導体装置を製造することがで
きる。
【図１】本発明の実施例１に係るＴｉサリサイド構造を
もつｎＭＩＳＦＥＴの形成工程の一例の一部を示す断面
図。
もつｎＭＩＳＦＥＴの形成工程の一例の一部を示す断面
図。
【図２】図１の工程に続く工程を示す断面図。
【図３】本発明の実施例２に係るＴｉサリサイド構造を
もつｎＭＩＳＦＥＴの形成工程の一例の一部を示す断面
図。
もつｎＭＩＳＦＥＴの形成工程の一例の一部を示す断面
図。
【図４】図３の工程に続く工程を示す断面図。
【図５】本発明の参考例に係るＴｉサリサイド構造をも
つｎＭＩＳＦＥＴの形成工程の一例の一部を示す断面
図。
つｎＭＩＳＦＥＴの形成工程の一例の一部を示す断面
図。
【図６】従来のＴｉサリサイド構造をもつｎＭＩＳＦＥ
Ｔの形成工程の一例の一部を示す断面図。
Ｔの形成工程の一例の一部を示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】図８の工程に続く工程を示す断面図。
２１３…ゲート絶縁膜、
２１６…ゲート電極、
２１８…ＳｉＮ側壁部、
２１９…ドレイン・ソース用の深い拡散層、
２２０…Ｔｉシリサイド化合物層、
２２１…層間絶縁膜（ＳｉＯ2 ／ＢＰＳＧ）、
２２２…Ｗ（コンタクト）、
２２３…ＡｌＣｕ（メタル配線）、
２２４…ＳｉＮ、
２２８…Ｔｉシリサイド化合物層。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−266881（ＪＰ，Ａ)
特開 平10−144633（ＪＰ，Ａ)
特開 平９−283462（ＪＰ，Ａ)
特開 平９−148571（ＪＰ，Ａ)
特開 平８−17761（ＪＰ，Ａ)
特開 平４−14226（ＪＰ，Ａ)
特開 平２−58216（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
H01L 21/28 301
H01L 21/768
Claims (9)
- 【請求項１】 半導体基板あるいは半導体層の表層部に
選択的に形成されたＭＩＳＦＥＴのドレイン・ソース用
の不純物拡散層と、 前記ドレイン・ソース間のチャネル領域上にゲート絶縁
膜を介して形成されたゲート電極と、 前記ゲート電極の側壁に形成された側壁絶縁膜と、 前記ゲート電極および側壁絶縁膜を覆うように形成さ
れ、前記ドレイン・ソース用の不純物拡散層上で前記側
壁絶縁膜の側面部の一部が除去された側面部除去領域を
含む開口部が形成された層間絶縁膜と、 前記側面部除去領域に対応する前記層間絶縁膜の開口部
の底面で、前記ドレイン・ソース用の不純物拡散層上に
形成されたシリサイド化合物層と、 前記開口部内に形成され、前記シリサイド化合物層にコ
ンタクトする導電体と、 前記ドレイン・ソース用の不純物拡散層上で前記側面部
除去領域に対応する前記開口部の底面以外の部分に形成
され、前記シリサイド化合物層とは別の他のシリサイド
化合物層 とを具備することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記側面部除去領域に対応する前記開口部の底面に形成
されたシリサイド化合物層と前記側面部除去領域に対応
する前記開口部の底面以外の部分に形成された他のシリ
サイド化合物層とは、同一の金属のシリサイド化合物層
であることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記側面部除去領域に対応する前記開口部の底面に形成
されたシリサイド化合物層と前記側面部除去領域に対応
する前記開口部の底面以外の部分に形成された他のシリ
サイド化合物層とは、互いに異なる金属のシリサイド化
合物層であることを特徴とする半導体装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体装置において、 前記側面部除去領域に対応する前記開口部の底面に形成
されたシリサイド化合物層は、前記側面部除去領域に対
応する前記開口部の底面以外の部分に形成された他のシ
リサイド化合物層よりも膜厚が薄いことを特徴とする半
導体装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置において、 前記側壁絶縁膜がＳｉＮあるいはＳｉＯ2 であることを
特徴とする半導体装置。 - 【請求項６】 半導体基板上あるいは半導体層上にゲー
ト絶縁膜を介してＭＩＳＦＥＴのゲート電極を形成する
工程と、 前記ゲート電極をマスクとして前記半導体基板あるいは
半導体層の表層部に選択的にＭＩＳＦＥＴのドレイン・
ソース用の不純物拡散層を形成する工程と、 前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、 前記ゲート電極上およびドレイン・ソース用の不純物拡
散層上に第１のシリサイド化合物層を形成する工程と、 この後、前記半導体基板上あるいは半導体層上の全面に
層間絶縁膜を形成する工程と、 前記ドレイン・ソース用の不純物拡散層上で前記層間絶
縁膜に開口部を形成するとともに前記側壁絶縁膜の側面
部の一部を除去してコンタクトホールを形成する工程
と、 前記コンタクトホールにおける前記側壁絶縁膜の側面部
の一部が除去された底面の前記ドレイン・ソース用の不
純物拡散層上に第２のシリサイド化合物層を形成する工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 前記第１のシリサイド化合物層と前記第２のシリサイド
化合物層とは、同一の金属のシリサイド化合物層である
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項６記載の半導体装置の製造方法に
おいて、 前記第１のシリサイド化合物層と前記第２のシリサイド
化合物層とは、互いに異なる金属のシリサイド化合物層
であることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項６乃至８のいずれか１項に記載の
半導体装置の製造方法において、 前記第２のシリサイド化合物層は、前記第１のシリサイ
ド化合物層よりも膜厚が薄いことを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25551298A JP3394914B2 (ja) | 1998-09-09 | 1998-09-09 | 半導体装置およびその製造方法 |
| US09/392,591 US6204539B1 (en) | 1998-09-09 | 1999-09-09 | Semiconductor apparatus and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25551298A JP3394914B2 (ja) | 1998-09-09 | 1998-09-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091568A JP2000091568A (ja) | 2000-03-31 |
| JP3394914B2 true JP3394914B2 (ja) | 2003-04-07 |
Family
ID=17279793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25551298A Expired - Fee Related JP3394914B2 (ja) | 1998-09-09 | 1998-09-09 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6204539B1 (ja) |
| JP (1) | JP3394914B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| JP2001094094A (ja) * | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP3833903B2 (ja) * | 2000-07-11 | 2006-10-18 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2002050767A (ja) * | 2000-08-04 | 2002-02-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2005150375A (ja) | 2003-11-14 | 2005-06-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2006054423A (ja) * | 2004-07-13 | 2006-02-23 | Toshiba Corp | 半導体装置及びその製造方法 |
| US9093380B2 (en) * | 2013-06-05 | 2015-07-28 | Texas Instruments Incorporated | Dielectric liner added after contact etch before silicide formation |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59506590D1 (de) * | 1995-05-23 | 1999-09-16 | Siemens Ag | Halbleiteranordnung mit selbstjustierten Kontakten und Verfahren zu ihrer Herstellung |
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-
1998
- 1998-09-09 JP JP25551298A patent/JP3394914B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-09 US US09/392,591 patent/US6204539B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9837407B1 (en) | 2016-09-06 | 2017-12-05 | International Business Machines Corporation | Semiconductor device with increased source/drain area |
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|---|---|
| US6204539B1 (en) | 2001-03-20 |
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