JP2004533011A - 処理素子のアレイを用いた表示デバイス及びその駆動方法 - Google Patents
処理素子のアレイを用いた表示デバイス及びその駆動方法 Download PDFInfo
- Publication number
- JP2004533011A JP2004533011A JP2002592103A JP2002592103A JP2004533011A JP 2004533011 A JP2004533011 A JP 2004533011A JP 2002592103 A JP2002592103 A JP 2002592103A JP 2002592103 A JP2002592103 A JP 2002592103A JP 2004533011 A JP2004533011 A JP 2004533011A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- processing element
- pixels
- display
- processing elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2085—Special arrangements for addressing the individual elements of the matrix, other than by driving respective rows and columns in combination
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2085—Special arrangements for addressing the individual elements of the matrix, other than by driving respective rows and columns in combination
- G09G3/2088—Special arrangements for addressing the individual elements of the matrix, other than by driving respective rows and columns in combination with use of a plurality of processors, each processor controlling a number of individual elements of the matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0421—Structural details of the set of electrodes
- G09G2300/0426—Layout of electrodes and connections
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2003—Display of colours
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
【課題】表示デバイスに、画素毎に個別の表示設定値を含む表示データ（例えば映像）を供給する必要性を回避した、例えば液晶表示デバイス(1)のような表示デバイス、及びその駆動方法を提供する。
【解決手段】この表示デバイスは、画素のアレイ(21〜36、71a〜79d、121〜136)、及び処理素子のアレイ(41〜48、71〜79、141〜148)を具え、各処理素子がそれぞれの画素あるいは画素群に関連する。処理素子(41〜48、71〜79、141〜148)は、画素レベルで圧縮した入力表示データの処理を実行する。処理素子(41〜48、71〜79、141〜148)はこれらの入力データを非圧縮にして、関連する画素毎に個別の画素設定値を定める。次に処理素子(41〜48、71〜79、141〜148)は、画素(21〜36、71a〜79d、121〜136)を個別の設定値で駆動する。処理素子は、この処理素子、及び１つ以上の隣接する処理素子に割り当てられた入力データから、画素設定値を補間することができる。あるいはまた、処理素子が、この処理素子に関連する画素の位置の知識を有して、この情報を用いて、複数の処理素子が受信した共通入力データに応答して、この処理素子に関連する画素の１つ以上を駆動する必要があるか否かを決定することができる。
【選択図】図２
【解決手段】この表示デバイスは、画素のアレイ(21〜36、71a〜79d、121〜136)、及び処理素子のアレイ(41〜48、71〜79、141〜148)を具え、各処理素子がそれぞれの画素あるいは画素群に関連する。処理素子(41〜48、71〜79、141〜148)は、画素レベルで圧縮した入力表示データの処理を実行する。処理素子(41〜48、71〜79、141〜148)はこれらの入力データを非圧縮にして、関連する画素毎に個別の画素設定値を定める。次に処理素子(41〜48、71〜79、141〜148)は、画素(21〜36、71a〜79d、121〜136)を個別の設定値で駆動する。処理素子は、この処理素子、及び１つ以上の隣接する処理素子に割り当てられた入力データから、画素設定値を補間することができる。あるいはまた、処理素子が、この処理素子に関連する画素の位置の知識を有して、この情報を用いて、複数の処理素子が受信した共通入力データに応答して、この処理素子に関連する画素の１つ以上を駆動する必要があるか否かを決定することができる。
【選択図】図２
Description
【技術分野】
【０００１】
本発明は、複数の画素を具えた表示デバイス、及びこうした表示デバイスの駆動方法あるいはアドレス指定方法に関するものである。
【背景技術】
【０００２】
既知の表示デバイスは、液晶、プラズマ，ポリマー発光ダイオード、有機発光ダイオード、電界放出、スイッチングミラー、電気泳動、エレクトロクロミック、マイクロメカニカル表示デバイスを含む。こうしたデバイスは、画素のアレイを具えている。こうした表示デバイスは動作中に、個々の表示設定値（例えば輝度レベル（これはグレースケール・レベルと称することも多い）及び／または色）を含む表示データ（例えば映像）で、画素毎にアドレス指定または駆動する。
【０００３】
表示データは、表示すべきフレーム毎にリフレッシュ（更新）される。結果的なデータレートは、ディスプレイの画素数、及びフレームを供給する周波数に依存する。現在では、100MHzの範囲のデータレートが一般的である。
【０００４】
慣例の方法では、一行の画素を同時に駆動して、この行内の各列の画素に異なるデータを供給することによって、各画素に当該画素の設定値を与えている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
より大型でより高解像度の表示デバイスが開発されると共に、より高いデータレートが要求される。しかし、より高いデータレートは多くの問題をもたらす。１つの問題は、表示デバイスを駆動するのに必要なデータレートが、表示デバイスに表示データを供給あるいは転送するリンクまたはアプリケーションの帯域能力よりも高くなり得る、ということである。データレートが増加することの他の問題は、供給する必要のある各画素の設定値が、電力を消費するデータ遷移を表現するものとなるので、駆動回路あるいはアドレス指定回路がより大きな電力を消費する、ということである。さらに他の問題は、画素数の増加と共に、各画素を個別にアドレス指定するための時間が増加する、ということである。
【課題を解決するための手段】
【０００６】
本発明は、画素毎に個別の表示設定値を含む表示データ（例えば映像）を表示デバイスに供給する必要性を回避する表示デバイス及び駆動方法を提供することによって、上述した問題を軽減するものである。
【０００７】
本発明の第１の要点は、複数の画素、及び複数の処理素子を具えた表示デバイスを提供し、各処理素子は１つ以上の画素に関連する。この処理素子は、圧縮した入力表示データを受信して、このデータを処理して非圧縮のデータを供給し、そしてデータに関連する画素を、それぞれの画素について定めた表示設定値で駆動すべく適応させる。
【０００８】
本発明の第２の要点は、本発明の第１の要点で上述した種類の表示デバイスを駆動する方法を提供する。
【０００９】
前記処理素子は、入力表示データの画素レベルでの処理を実行する。
【００１０】
従って、処理素子毎の圧縮データは、表示デバイスの多数の画素に関係する入力を詳述するように作成することができる、というのは、これらの処理素子は、入力データを解釈して、この入力データと、各処理素子に関連する個別の画素との関係を特定することができるからである。
【００１１】
前記圧縮データは、表示デバイスの解像度よりも低解像度の画像で構成することができる。この構成では、より低解像度の画像にもとづいて、各処理素子に表示設定値を割り当てる。このための知識を、隣接する処理素子と通信することによって得るか、あるいは、前記処理素子に供給する入力データに、このための情報を含めることができる。そして前記処理素子は、関連するすべての画素について表示設定値を定めることによって、入力画像データを伸張して、より高解像度のディスプレイに適合させ、この表示設定値を定める動作は、当該処理素子に割り当てられた表示設定値、及び当該処理素子に隣接する処理素子に割り当てられた表示設定値で当該処理素子がその値を知っているものにもとづいて、各画素についての値を補間することによって行う。このことは、より低解像度に圧縮した入力データから、より高解像度の非圧縮の画像を表示することを可能にする。
【００１２】
あるいはまた、前記処理素子が、当該処理素子に関連する画素の画素位置の知識を有し、そしてこの情報を用いて、複数の処理素子が受信した共通の入力データに応じて、関連する１つ以上の画素を駆動する必要があるか否かを定めることができる。特に、前記処理素子は、１つの素子にも複数の素子にも関連付けることができ、そして前記処理素子には、当該処理素子に関連する１つまたは複数の画素の位置または画素アドレスを指定するデータか、さもなければその特定を可能にするデータを供給することができる。そして前記圧縮入力データは、１つ以上の表示すべきオブジェクト（対象物）あるいは特徴の指定、及びこれらのオブジェクトあるいは特徴を表示するために必要な画素を指定するデータ（あるいは、前記処理装置が表示すべきオブジェクトあるいは特徴を導出できるようなデータ）を含むことができる。このデータは、オブジェクトあるいは特徴を表示するのに必要なすべての画素で表示すべき表示設定値の指定も含むことができる。この表示設定値は、グレースケール・レベル、絶対輝度、色設定値、等を含むことができる。前記処理素子は、オブジェクトあるいは特徴を表示するのに必要な画素の画素アドレスを、当該処理素子に関連する画素の画素アドレスと比較して、これらの画素アドレスが一致する画素について、これらの画素を前記指定された表示設定値で駆動する。換言すれば、前記処理素子は、各画素が表示する必要のある内容を定める。この方法は、共通入力をディスプレイ全体に並列的に供給することを可能にして、潜在的に、必要な入力データレートを大幅に低減する。あるいはまた、ディスプレイを２つ以上の処理素子の群（即ち各群に関連する画素）に分割して、各群に独自の共通入力を供給することができる。
【００１３】
画素アドレスについての好適なオプションは、画素のアレイの行及び列で表わした画素の座標位置で画素アドレスを規定することであり、即ち画素の座標位置を例えば（ｘ，ｙ）座標で表わす。上記のように画素を識別すると、表示すべきオブジェクトあるいは特徴の指定は、種々の画素の座標位置の形式にすることが有利になり得る。前記処理素子は、これらの座標を、表示すべき形状及びこれらの形状を表示する位置に変換する規則を用いて、これらの座標位置を分析することができる。他の可能性は、例えばアスキー（ＡＳＣＩＩ）文字のような所定形状、及びこれらの文字をディスプレイ上に表示する位置を指示することである。
【００１４】
本発明の上述した要点及び他の要点は、以下に説明する実施例より明らかになる。
【実施例１】
【００１５】
【特許文献１】
米国特許US 5,130,829 以下、本発明の実施例について図面を参照して説明する。
図１に、互いに逆側にある２枚のガラス板（ガラスプレート）２、４を具えた液晶表示デバイス１を図式的に示す（一定寸法比ではない）。ガラス板２は、その内側の表面上にアクティブマトリクス層６を有し、これについては以下でより詳細に説明し、そしてアクティブマトリクス層６上に液晶配向層８を堆積させる。反対側のガラス板４は、その内側の表面上に共通電極１０を有し、そして共通電極１０上に液晶配向層１２を堆積させる。２枚のガラス板２、４のそれぞれの液晶配向層８、１２の間に、液晶層１４を配置する。液晶表示デバイス１の構造及び配向は、以下に、本実施例の画素駆動方法に関連付けて説明するアクティブマトリクスの詳細事項以外は、米国特許US 5,130,829に開示された液晶表示デバイスと同様であり、この米国特許は参考文献として本明細書に含める。さらに、本実施例では、液晶デバイス１はモノクロ（白黒）表示デバイスである。
【００１６】
本実施例をわかりやすくするために、図２に、アクティブマトリクス層６の一部を詳細に示す（一定寸法比ではない）。アクティブマトリクス層６は、画素のアレイで構成される。通常、こうしたアレイは何千もの画素を含むが、本実施例では簡単のため、画素のアレイのうち、図２に示す４×４画素のサンプル部分の画素２１〜３６について説明する。
【００１７】
あらゆる表示デバイスにおいて、画素の厳密な特性はデバイスの種類に依存する。本実施例では、各画素２１〜３６は、アクティブマトリクス層６の当該画素に関係するすべての要素を具えているものと考えるべきであり、即ち、各画素は慣例のように、特に、薄膜フィルムトランジスタ及び画素電極を具えている。しかし一部の表示デバイスでは、画素毎に２つ以上の薄膜フィルムトランジスタが存在し得る。また、本発明の一部の実施例では、以下に説明する処理素子が薄膜フィルムトランジスタの機能を代わりに実行する場合には、薄膜フィルムトランジスタを省略することができる。
【００１８】
また、アクティブマトリクス層６の一部として、処理素子４１〜４８のアレイを図２に示す。各処理素子４１〜４８は、図２に点線で表わす接続線によって、（列方向に）隣接する２つの画素の各々に結合する。処理素子４１〜４８に入力データを送達するために、複数の行アドレス線６１、６２及び列アドレス線６５〜６８を設ける。慣例の表示デバイスでは、画素行毎に１本の行アドレス線を設けて、そして画素列毎に１本の列アドレス線を設けて、各画素が１本の行アドレス線及び１本の列アドレス線に接続されるようにする。しかし、アクティブマトリクス層６では、図２に示すように、処理素子４１〜４８の行毎に１本の行アドレス線６１、６２を設け、そして処理素子４１〜４８の列毎に１本の列アドレス線６５〜６８を設けて、（各画素２１〜３６ではなく）各処理素子４１〜４８が、１本の行アドレス線及び１本の列アドレス線に接続されるようにする。
【００１９】
動作中には、各処理素子４１〜４８入力データを受信して、各処理素子はこれらの入力データから、当該処理素子に結合した２つの画素の各々を駆動すべきレベルを定めて、これについては以下でより詳細に説明する。結果的に、外部データ源から表示デバイス１にデータを供給しなければならないデータレート（データ転送速度）が半分になって、必要な行アドレス線の本数も同様に半分になる。
【００２０】
ここで例として、処理装置４１の機能及び動作について説明するが、以下の説明は処理素子４１〜４８の各々に当てはまる。図３に、処理素子４１の機能モジュールを図式的に表わしたブロック図を示す。処理素子４１は入力モジュール５１を具えて、入力モジュール５１は、行アドレス線６１上の信号と列アドレス線６５上の信号の組合わせによって供給されるデータを受信する。処理素子４１はさらに、プロセッサ５２を具えている。動作中には、プロセッサ５２が、処理素子４１に結合した２つの画素、即ち画素２１及び２２の各々を駆動すべきレベルを定める。処理素子４１は画素ドライバ（駆動装置）５３も具えて、画素ドライバ５３は動作中に、前記定めた駆動信号を画素２１及び２２に対して出力する。
【００２１】
図４は、本実施例において処理素子４１が実行する処理ステップを示すフローチャートである。ステップｓ２では、処理素子４１の入力５１が、表示デバイス１に結合した表示ドライバから入力表示データを受信する。この入力表示データは、処理素子４１そのもの用の表示設定値である（本実施例のモノクロディスプレイでは、グレースケールの設定値のみから成る）。これに加えて、この入力表示データは、処理素子４１に列方向に隣接する処理素子、即ち処理素子４２用の表示設定値を含む。この入力表示データは、処理素子４１に関連する画素２１、２２に共に関係するものであり、処理素子４１はこのデータを用いて、これらの各画素に供給すべき表示設定値を定める。
【００２２】
ステップｓ４では、処理素子４１のプロセッサ５２が、処理素子４１そのものについての値と、隣接する処理素子４２についての値との間を補間することによって、画素２１、２２についての個別の表示設定値を決定する。この補間プロセスには、適切な補間プロセスのいずれをも用いることができる。本実施例では、処理素子４１に隣接する画素、即ち画素２１用に定めた駆動レベルは、処理素子４１用の設定値に等しいグレースケール・レベル、即ち輝度レベルであり、他の画素、即ち画素２２用に補間した駆動レベルは、処理素子４１用の設定値と、隣接する処理素子４２用の設定値との平均値に等しい値である。
【００２３】
ステップｓ６では、処理素子４１が、画素ドライバ５３によって画素２１及び２２を、ステップｓ４中に定めた設定値で駆動する。
【００２４】
本実施例では、２つの画素を、入力データの１つの項目に応じた個別の設定値で駆動する。従って、表示される画像は、圧縮した入力データから表示した非圧縮画像として考えることができる。この入力データは、表示デバイス１の画素数よりも少ない画素の形式とすることができ、この場合には、上述したプロセスは、画像を、「より少数画素のフォーマット」から「より多数画素のフォーマット」（即ち、より高解像度）に伸張するプロセスと考えることができ、例えばビデオ・グラフィックス・アレイ（ＶＧＡ）解像度の画像を、エクステンデッド・グラフィックス・アレイ（ＸＧＡ）解像度のディスプレイ上に表示するようなものである。
【００２５】
他の可能性は、表示デバイス１上に存在する画素数と同数相当のデータが元々存在して、データレートあるいは帯域が限定されたリンク上で表示デバイス１に伝送する前に、このデータを圧縮する場合である。この場合には、このデータを、表示デバイス１が圧縮データを伸張するために用いる補間アルゴリズムに整合する形式に圧縮する。
【実施例２】
【００２６】
上述した構成は比較的簡単であり、ここでは、一方向のみの補間を実行する。より巧妙な構成は、より大幅なデータレートの節約をもたらす。図５に、１つの実施例を図式的に示し（一定寸法比ではない）、図５は、他の画素及び処理素子のアレイを示す。本実施例では、処理素子７１〜７９を、図に示すような行及び列のアレイに配置する。各処理素子は、図に示すように、処理素子の周囲に対称に配置した４つの画素[７１ａ〜ｄ]〜[７９ａ〜ｄ]に線（図示せず）で結合する。これに加えて、隣接する処理素子間に専用の接続線（図示せず）を設け、これについては以下で詳細に説明する。
【００２７】
本実施例では、各処理素子７１〜７９が受信した入力表示データは、処理素子７１〜７９のうちの特定の処理素子用の設定値（またはレベル）のみから成る。各処理素子７１〜７９は別個に、上述した専用接続線上で隣接する処理素子と直接通信することによって、隣接する処理素子のそれぞれの設定値を取得する。
【００２８】
ここでも、種々の補間アルゴリズムを採用することができる。１つの可能なアルゴリズムは次の通りである。
【００２９】
処理素子７５、７６、７９、及び７８が受信したデータの設定値に、それぞれＷ、Ｘ、Ｙ、及びＺのラベルを付けるものとすれば、次の画素用に補間した表示値は次式の通りである。
画素７５ｃ＝(６Ｗ＋Ｘ＋Ｚ)／８
画素７６ｄ＝(６Ｘ＋Ｗ＋Ｙ)／８
画素７９ａ＝(６Ｙ＋Ｘ＋Ｚ)／８
画素７８ｂ＝(６Ｚ＋Ｗ＋Ｙ)／８
【００３０】
これらの式は、重み付けした補間をもたらし、ここでは所定の画素を、主にこの画素に関連する処理素子の設定値によって決まるレベルで駆動するが、この駆動レベルは、各行方向、及び各列方向において、この処理素子に最寄の処理素子の設定値をある程度考慮に入れるべく調整する。アルゴリズム全体は、上記の原理、及び処理素子のアレイ全体に適用する重み係数で構成する。
【００３１】
このアルゴリズムは、アレイの端部の画素に適応すべく調整する。アレイの図５に示す部分が、アレイ全体の右下隅の部分であり、処理素子７３、７６、７９、７８及び７７がすべてアレイの端部にある場合には、次の画素用に補間した表示値は次式のようになる。
画素７６ｃ＝(３Ｘ＋Ｙ)／４
画素７９ｂ＝(３Ｙ＋Ｘ)／４
画素７９ｃ＝Ｙ、
等である。
【００３２】
【特許文献２】
米国特許US 5,545,291
【非特許文献１】
R.G. Stewart著："Flexible Displays with Fully Integrated Electronics", Conference Record of the 20th IDRC, 2000年9月, ISSN 1083-1312 ここで、以上の実施例の処理素子４１〜４８、及び７１〜７６についてさらに詳細に説明する。これらの処理素子は小規模な電子回路であり、ｐ−Ｓi技術を含む適切な多層／半導体の製造技術形態のいずれをも用いて用意することができる。同様に、適切な、あるいは好都合な、プロセッサ部分の層の構成及び幾何学的レイアウト（配置）のいずれをも用いることができ、特に、表示デバイスの他の（慣例の）構成部品の製造に用いられるいずれの材料及び層を考慮に入れることができる。しかし、以上の実施例では、前記処理素子を、"NanoBlock (TM) IC and Fluidic Self Assembly"（ＦＳＡ）として知られているプロセスによって提供されるＣＭＯＳトランジスタから形成し、このプロセスは、米国特許US 5,545,291、及びR.G. Stewart著："Flexible Displays with Fully Integrated Electronics", Conference Record of the 20th IDRC, 2000年9月, ISSN 1083-1312の415〜418ページに記載されており、両文献とも参考文献として本明細書に含める。この方法は特に、通常の表示画素と同規模の非常に小さい構成要素の生産に適しているので、有利である。
【００３３】
例として、図６に、図５のアレイの処理素子７５及びこれに関連する画素７５ａ〜７５ｄに適したレイアウトを示す（一定寸法比ではない）。処理素子７５、及び画素７５ａ〜７５ｄの薄膜フィルムトランジスタは、上述したＦＳＡプロセスによって形成する。（あるいはまた、処理素子が薄膜フィルムトランジスタに相当する機能を提供する場合には、薄膜フィルムトランジスタを省略することができる。）画素７５ａ〜７５ｄの表示形状は、これらの画素の画素電極の形状によって規定される。処理素子７５とそれぞれの画素７５ａ〜７５ｄとの間に、画素接触子８１〜８４を設ける。
【００３４】
図５のアレイにおいて、処理素子７５から、これに隣接する各処理素子へのデータ線対を設け、即ち、データ線９１及び９２を処理素子７２に接続して、データ線９３及び９４を処理素子７６に接続して、データ線９５及び９６を処理素子７８に接続して、データ線９５及び９６を処理素子７８に接続して、データ線９７及び９８を処理素子７４に接続する。前述したように、これらのデータ線は、処理素子が隣接する処理素子との通信を行って、これらの隣接する処理素子の入力表示設定値を定めることを可能にする。本実施例では、データ線９１〜９８（及びこれらに対応する、他の処理素子のデータ線）が各処理素子を効果的に包囲し、従って、こうした処理素子のアレイ用の列及び行アドレス線（図示せず）を、アクティブマトリクス層６の薄膜フィルムの多層構造の異なる層に設けることができる。図２に示す実施例の場合には、各処理素子に、隣接する処理素子についてのデータ設定値を直接供給するので、データ線９１〜９８に相当するデータ線は採用せず、従って、行及び列アドレス線（図２に実線で表わす）、及び処理素子と画素との接続線（図２に点線で表わす）は、所望すれば、あるいはその方が好都合であれば、同一の薄膜フィルム層から形成することができる。
【００３５】
以上の実施例では、処理素子が不透明であり、従って、透過型デバイスにおける表示領域としては利用不可能である。従って、図４及び図５に示す構成は、透過型表示デバイスに特に適した例である、というのは、例えば、画素７５ａ〜７５ｄの形状及びレイアウトが、不透明な処理素子７５の周囲の利用可能な表示領域を有効に使用しているからである。
【００３６】
反射型表示デバイスの場合には、さらなる可能性は、画素を、処理素子の真上に設けることであり、例えば図６の構成の場合には、処理素子７５の領域上にさらなる画素を設けることができる。こうした場合には、補間アルゴリズムを適応させる１つの好都合な方法は、処理素子の上にある画素を、この処理素子の設定値に等しく設定することである。
【００３７】
以上の実施例では、表示デバイス１がモノクロディスプレイであり、即ち、個々の画素の設定値に必要な変数は、オン／オフか、あるいはグレースケール・ディスプレイの場合には、グレースケールレベルまたは輝度レベルかのいずれかである。しかし、表示デバイスの他の実施例はカラーディスプレイとすることができ、この場合には、個々の画素の表示設定値は、表示すべき色の指定も含む。
【００３８】
補間アルゴリズムは、何らかの適切な方法で、色を変数として取り込むべく適応させることができる。１つの簡単な可能性は、所定の処理素子に関連するすべての画素を、この処理素子の表示設定値に指定された色で駆動することである。例えば、図２に示す構成の場合には、画素２１及び２２を共に処理素子４１用の入力データに指定された色で駆動する。このアルゴリズムの利点は、実現が簡単であるということである。欠点は、画素２２は、画素２１と画素２３の輝度を「混合」したものになるが、このことが、表示画像の色特性には当てはまらない、ということである。
【００３９】
より複雑なアルゴリズムは、色の「混合」も提供することができる。１つの可能性は、色チャート上の座標によって色を指定する際に、処理素子４１及び４２に対して指定されたそれぞれの色座標を、（図２の構成の）画素２２に適用することである。図５の構成について上述した例のような重み付け補間アルゴリズムの場合には、こうした色座標に対しても、重み付け補間アルゴリズムを適用することができる。
【００４０】
さらに他の可能性は、補間の色設定値を定める目的で、処理素子毎に、ルックアップ・テーブル（早見表）を記憶してこれを使用することである。例えば、再び図２の構成を参照して説明すれば、処理素子４１が、画素２２を駆動する色を、処理素子４１用に指定した色と処理素子４２用に指定した色とを組合わせた関数として指定するルックアップテーブルを有する。
【００４１】
上述した実施例より、当業者が利用可能な設計のオプションが多数存在することは明らかであり、例えば次のようなものである。
(i) 処理素子の製造プロセス
(ii) 各処理素子に関連する画素の数及び幾何学的配置
(iii) 処理素子上に画素を配置するか否か
(iv) 処理素子が、（補間プロセスに必要な）隣接する処理素子のデータ設定値の知識を取得する方法
(v) 輝度及び／または色に関する補間アルゴリズムの形態
【００４２】
なお重要なこととして、以上の実施例に含まれる設計オプションから選択した、これらの特定の設計オプションは好適なものに過ぎず、他の実施例では、各設計オプションのうち整合するものを任意に組み合わせた他の選択も実行可能である。
【００４３】
上述した実施例は「補間」の実施例と言える、というのは、これらすべての実施例において、特定の画素表示設定値を定めるために補間が関係しているからである。ここで、「位置」の実施例と称するのにふさわしい、さらなる範囲の実施例について説明する。
【００４４】
まとめて言えば、各処理素子が１つ以上の特定画素に関連する。各処理素子は、処理素子または画素のアレイ内の、この処理素子の位置、あるいはこの処理素子に関連する画素の位置がわかっている。ここでも、上述した実施例のように、処理素子を、入力データを分析して個々の画素の設定値を定めるために用いる。しかし、位置の実施例では、入力表示データは、すべての（あるいは少なくとも複数の）処理素子に適用可能な一般化した形式である。これらの処理素子は、一般化した入力データを分析して、この一般化した入力データに含まれる画像情報の表示を行うために、当該処理素子に関連する画素を駆動する必要があるか否かを判定する。
【００４５】
前記一般化した入力データは、多様なフォーマット、あるいは多様なフォーマットの組合わせのいずれのものとなり得る。１つの可能性は、ディスプレイの画素を画素アレイの（ｘ，ｙ）座標で識別することである。長方形１０１を表示する際の例を図７ａに図式的に示す。入力データは、この長方形の四隅の位置を指定した４組の画素アレイの（ｘ，ｙ）座標、（表示デバイスがグレースケールの能力を提供する場合には）この長方形の輝度設定値、及び（表示デバイスがカラー表示デバイスである場合には）この長方形の色の形式で提供される。このデータは、表示デバイスのすべての処理素子に入力される。処理素子には、指定した画素アレイの（ｘ，ｙ）座標を結合する方法を決定するために用いる規則を設ける。例えば、この規則は、３組の座標が与えられた際には三角形を形成すべきであり、４組の座標が与えられた際には長方形を形成すべきである、等である。あるいはまた、入力データにさらなる符号を含めることができ、この符号は座標を結合すべき方法を示し、例えば所定の曲線によって結合するか、あるいは直線によって結合するかである。各処理素子は、当該素子に関連する画素の位置を、この長方形を表示するために駆動する必要のある画素の位置と比較し、これに続いて、駆動する必要があれば駆動する。
【００４６】
入力データのフォーマットについての他の可能性は、例えば図７ｂに図式的に示す文字"ｘ"１０２のように、所定の文字を指定することである。入力データは、画素アレイ内の文字"ｘ"の位置（即ち、文字"ｘ"の所定部分の位置、あるいは文字"ｘ"の標準化した包絡線（エンベロープ））、文字"ｘ"の大きさ、及びここでも、（表示デバイスがグレースケールの能力を提供する場合には）輝度設定値、及び（表示デバイスがカラー表示デバイスである場合には）長方形の色を指定する一組の座標の形式で供給する。
【００４７】
処理素子において、前の２つの段落に記載した処理を実行することによって、表示デバイスを画素毎に別個のデータで外部的に駆動する必要性を解消することができる。その代わりに、共通の入力データをすべての処理素子に供給して、データ入力プロセスを大幅に簡略化して、必要な帯域幅を大幅に低減することができる。
【００４８】
図８に、特定の、位置の実施例のアクティブマトリクス層６の画素アレイの、４×４画素の部分１２１〜１３６を図式的に示し（一定寸法比ではない）、これについて以下に説明する。本実施例の液晶デバイスの詳細は、特に断わりのない限り、前述の補間の実施例に関して説明した液晶ディスプレイ１と同様である。ここでも、処理素子１４１〜１４８のアレイを設ける。各処理素子１４１〜１４８は、点線で表わす接続線によって２つの画素に結合されている。以上で説明したように、本実施例では、処理素子１４１〜１４８の特性は、すべての処理素子に共通入力データを供給することを可能にする。図８に示すように、単一のデータ入力線１６１を設けて、すべての処理素子１４１〜１４８に並列に接続する。
【００４９】
ここで例として、処理素子１４１の機能及び動作について説明するが、以下の説明は処理素子１４１〜１４８の各々に当てはまる。図９は、処理素子１４１の機能モジュールを図式的に示すブロック図である。処理素子１４１は、データ入力線１６１上に供給される入力信号を受信する入力モジュール１５１を具えている。処理素子１４１は位置メモリ１５８も具え、位置メモリ１５８は、画素１２１及び１２２の（ｘ，ｙ）座標を識別する位置データを記憶する。（あるいはまた、位置データは、処理素子１４１そのもののアレイ内の位置を識別して、画素１２１及び１２２の（ｘ，ｙ）座標の特定を可能にするものとすることができる。）処理素子１４１はさらにプロセッサ１５２を具えて、プロセッサ１５２は比較器（コンパレータ）１５５を具えている。動作中には、プロセッサ１５２は、上述した、処理素子１４１に結合した２つの画素、即ち画素１２１及び１２２の各々を駆動するレベルの決定を実行する。処理素子１４１は、画素ドライバ（駆動装置）１５３も具えている。
【００５０】
本実施例において、処理素子１４１が実行する処理ステップは、前述した実施例について図４のフローチャートに概要を示したものに相当する。図４に示すように、ステップ２では、処理素子１４１の入力１５１が、表示デバイス１に結合した表示ドライバから表示データを受信する。本実施例では、入力表示データは、表示すべき１つ以上の画像オブジェクト（対象物）を指定するデータから成る。画像オブジェクトは、（ｘ，ｙ）座標、及び図７ａ及び図７ｂを参照して上記説明した他のパラメータで指定する。大きい画像、あるいは複雑な画像を指定するために、例えば、要求される形状を構成する複数のポリゴン（多角形）で画像を指定することができる。あるいはまた、あるいはこれに加えて、アスキー（ＡＳＣＩＩ）文字のような文字セットを位置ベクトルと共に指定することができる。実際に、例えばコンピュータ・グラフィックス／ビデオカードで使用するような、画像を規定する慣例の適切な方法のいずれも用いることができる。従って、この入力表示データは、画像オブジェクトを表示するのに必要な複数の画素に関係する。
【００５１】
ステップ４では、処理素子１４１のプロセッサ１５２が、受信した画像の指定に従って、比較器１５５を用いて、駆動する必要のある画素の座標を、画素１２１及び１２２の画素座標と比較することによって、画素１２１及び１２２用の個別の表示設定値を定める。
【００５２】
ステップ６では、処理素子１４１が、上記比較プロセスの結果から必要に応じて、画素１２１及び／または画素１２２を、画素表示設定値で駆動し、即ち、入力画像データに指定された輝度及び／または色のレベルで駆動する。
【００５３】
本実施例の入力データは圧縮したデータを表現する、というのは、非常に多数の画素をカバーする画像オブジェクトを、簡単に、各画素の設定値を個別に指定する必要なしに規定することができるからである。結果として、例えば1024×768画素の表示デバイスについては、100MHzのデータレートの代わりに、2,3kHzという低いデータレートを適用することができる。
【００５４】
本実施例では、すべての処理素子１４１〜１４８を並列に、単一のデータ入力線１６１に接続する。しかし、多数の代案が可能である。図１０に、処理素子１４１〜１４８の接続構成の代案を図式的に示す（この図では、明確にするために、画素を省略している）。ここでも単一のデータ線１６１を設けるが、ここではこの接続線は、処理素子１４１〜１４８を、直列接続された２つの連鎖に分割して、（各直列連鎖の端部にある処理素子以外の）各処理素子が、前述した入力接続に加えて出力接続を有する。このことは、各処理素子１４１〜１４８内に情報を一時蓄積（バッファ）することを可能にして、大面積のディスプレイにおいて、バッファなしで長い線でデータを伝送することに比べて、信号の劣化を低減する可能性をもたらす。
【００５５】
図１１に、処理素子１４１〜１４８への接続線の他の代案の構成を図式的に示す。この構成では、画素アレイ全体についての入力画像データは最初に、単一のデータ入力線１６１に供給されるが、次にプリプロセッサ１７０に入力される。このプリプロセッサは独立した２つの出力を有し、一方を１列目の処理素子１４１、１４３、１４５、１４７に接続し、他方を２列目の処理素子１４２、１４４、１４６、１４８に接続する。プリプロセッサ１７０は入力データを分析して、処理素子の各列に関連する画素アレイの領域内に表示すべきオブジェクトを指定した入力データのみを、処理素子の当該列に転送する。より複雑な、あるいはより大型の他のアレイでは、プリプロセッサからの出力の数を必要に応じて選択する。他の可能性は、供給される入力データが、画素アレイの異なる領域に応じて既に分割されており、この場合には、これら別個の入力を、対応する各処理素子群に直接供給する。
【００５６】
図１２に、処理素子１４１〜１４８への接続線の他の代案の構成を図式的に示す。この構成では、入力画像データを２つの構成部分にして供給する。第１部分は表示設定値（例えば輝度及び／または色）を指定する。このデータは、各処理素子１４１〜１４８に並列に接続した表示設定値入力線１８０経由で処理素子に入力される。入力データの第２部分は、前記表示設定値の表示を行うべき画素を指定する位置データである。この位置データは、位置入力線１８２経由で処理素子に入力し、位置入力線１８２も、各処理素子１４１〜１４８に並列に接続されている。この接続構成については、各処理素子の機能モジュールの構成は、プロセッサ１５２が比較器１５５を具えておらず、また位置メモリ１５８を次のように変更すること以外は、図９を参照して前述した構成と同様である。位置メモリ１５８を位置処理モジュールで置き換えて、位置処理モジュールは関連する画素の位置を記憶するだけでなく、図１２に示す位置入力線１８２用の入力としても作用する。位置処理モジュールはさらに、表示を行う必要のある画素の位置と、処理素子に関連する画素の位置とを比較を実行する比較器を具えている。処理素子に関連する１つ以上の画素が、画像の画素位置に相当する場合には、関係する画素の識別子をプロセッサ１５２に転送して、プロセッサ１５２は基本入力１５１で受信したデータ設定値を付け加えて、これを画素ドライバ１５３に転送し、画素ドライバ１５３は関係する画素を駆動する。
【００５７】
上述した位置の実施例では、画素の位置を（ｘ，ｙ）座標で指定する。しかし個々の画素は、他の代わりの方式を用いて、指定あるいは識別することができる。例えば、各画素は単に一意の番号あるいは他の符号によって識別することができ、すなわち描く画素が一意の画素アドレスを有する。この画素アドレスは、画素の位置に従って割り当てる必要はない。そして入力データは、表示に必要な画素の画素アドレスを指定する。画素アドレスを画素の位置に関連付けて、数値的な順序に体系的に割り当てる場合には、表示を行うべき連続的な画素の組の終端の画素を単に指定することによって、入力データを、圧縮可能な際にはさらに圧縮することができる。
【００５８】
上述した位置の実施例のすべてが、比較的単純な幾何学的構成を示す。しかし、ずっと複雑な構成を採用できることは明らかである。例えば、各処理素子に関連する画素数を３以上にして、例えば各処理素子に４画素を関連付けて、図５及び図６に示す補間の実施例と同様のレイアウトに構成することができる。前述した補間の実施例の場合と同様に、反射型表示デバイスの場合には、さらなる画素を処理素子上に配置することができる。
【００５９】
他の可能性は、各処理素子に、この処理素子に関連する画素を１つだけ持たせることである。この場合には、反射型表示デバイスでは、各画素をそれぞれの処理素子上に配置することができる。
【００６０】
図７〜図１２を参照して上述した特定の詳細事項以外の、位置の実施例における表示デバイス１の処理素子及び他の素子の、製造の詳細事項及び他の詳細事項は、図２〜図６を参照して上述した補間の実施例における詳細事項と同様である。
【００６１】
上述した補間の実施例及び位置の実施例のすべてが、液晶表示デバイスにおいて本発明を実現するが、これらの実施例は例示的なものに過ぎず、本発明は代わりの方法として、処理素子を画素に関連付けることが可能な表示デバイスの他のあらゆる形態で実現することができ、これらの表示デバイスは例えば、プラズマ、ポリマー発光ダイオード、有機発光ダイオード、電界放出、スイッチングミラー、電気泳動、エレクトロクロミック、及びマイクロメカニカル表示デバイスを含む。
【図面の簡単な説明】
【００６２】
【図１】液晶表示デバイスを図式的に示す図である。
【図２】図１の表示デバイスのアクティブマトリクス層の、処理素子及び画素のアレイの一部を図式的に示す図である。
【図３】処理素子の機能モジュールを図式的に示すブロック図である。
【図４】図４の処理素子が実行する処理ステップを示すフローチャートである。
【図５】図１の表示デバイスのアクティブマトリクス層の処理素子及び画素のアレイの代案の一部を図式的に示す図である。
【図６】処理素子及びこれに関連する画素のレイアウトを示す図である。（一定寸法比ではない。）
【図７ａ】画素座標によって規定した、表示する長方形を示す図である。
【図７ｂ】画素座標によって位置を規定した、表示する所定文字を示す図である。
【図８】図１の表示デバイスのアクティブマトリクス層の処理素子及び画素のアレイの他の代案の一部を図式的に示す図である。
【図９】他の処理素子の機能モジュールを図式的に示す図である。
【図１０】処理素子の接続構成を図式的に示す図である。
【図１１】処理素子の接続構成の代案を示す図である。
【図１２】処理素子の接続構成の他の代案を示す図である。
【符号の説明】
【００６３】
１ 液晶表示デバイス
２ ガラス板
４ ガラス板
６ アクティブマトリクス層
８ 液晶配向層
１０ 共通電極
１２ 液晶配向層
１４ 液晶層
２１〜３６ 画素
４１〜４８ 処理素子
５１ 入力モジュール
５２ プロセッサ
５３ 画素ドライバ
６１、６２ 行アドレス線
６５〜６８ 列アドレス線
７１〜７９ 処理素子
８１〜８４ 画素接触子
９１〜９８ データ線
１０１ 長方形
１０２ 文字"ｘ"
１２１〜１３６ 画素
１４１〜１４８ 処理素子
１５１ 入力モジュール
１５２ プロセッサ
１５３ 画素ドライバ
１５５ 比較器
１５８ 位置メモリ
１６１ 接続線（データ入力線）
１７０ プリプロセッサ
１８０ 表示設定値入力線
１８２ 位置入力線
【０００１】
本発明は、複数の画素を具えた表示デバイス、及びこうした表示デバイスの駆動方法あるいはアドレス指定方法に関するものである。
【背景技術】
【０００２】
既知の表示デバイスは、液晶、プラズマ，ポリマー発光ダイオード、有機発光ダイオード、電界放出、スイッチングミラー、電気泳動、エレクトロクロミック、マイクロメカニカル表示デバイスを含む。こうしたデバイスは、画素のアレイを具えている。こうした表示デバイスは動作中に、個々の表示設定値（例えば輝度レベル（これはグレースケール・レベルと称することも多い）及び／または色）を含む表示データ（例えば映像）で、画素毎にアドレス指定または駆動する。
【０００３】
表示データは、表示すべきフレーム毎にリフレッシュ（更新）される。結果的なデータレートは、ディスプレイの画素数、及びフレームを供給する周波数に依存する。現在では、100MHzの範囲のデータレートが一般的である。
【０００４】
慣例の方法では、一行の画素を同時に駆動して、この行内の各列の画素に異なるデータを供給することによって、各画素に当該画素の設定値を与えている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
より大型でより高解像度の表示デバイスが開発されると共に、より高いデータレートが要求される。しかし、より高いデータレートは多くの問題をもたらす。１つの問題は、表示デバイスを駆動するのに必要なデータレートが、表示デバイスに表示データを供給あるいは転送するリンクまたはアプリケーションの帯域能力よりも高くなり得る、ということである。データレートが増加することの他の問題は、供給する必要のある各画素の設定値が、電力を消費するデータ遷移を表現するものとなるので、駆動回路あるいはアドレス指定回路がより大きな電力を消費する、ということである。さらに他の問題は、画素数の増加と共に、各画素を個別にアドレス指定するための時間が増加する、ということである。
【課題を解決するための手段】
【０００６】
本発明は、画素毎に個別の表示設定値を含む表示データ（例えば映像）を表示デバイスに供給する必要性を回避する表示デバイス及び駆動方法を提供することによって、上述した問題を軽減するものである。
【０００７】
本発明の第１の要点は、複数の画素、及び複数の処理素子を具えた表示デバイスを提供し、各処理素子は１つ以上の画素に関連する。この処理素子は、圧縮した入力表示データを受信して、このデータを処理して非圧縮のデータを供給し、そしてデータに関連する画素を、それぞれの画素について定めた表示設定値で駆動すべく適応させる。
【０００８】
本発明の第２の要点は、本発明の第１の要点で上述した種類の表示デバイスを駆動する方法を提供する。
【０００９】
前記処理素子は、入力表示データの画素レベルでの処理を実行する。
【００１０】
従って、処理素子毎の圧縮データは、表示デバイスの多数の画素に関係する入力を詳述するように作成することができる、というのは、これらの処理素子は、入力データを解釈して、この入力データと、各処理素子に関連する個別の画素との関係を特定することができるからである。
【００１１】
前記圧縮データは、表示デバイスの解像度よりも低解像度の画像で構成することができる。この構成では、より低解像度の画像にもとづいて、各処理素子に表示設定値を割り当てる。このための知識を、隣接する処理素子と通信することによって得るか、あるいは、前記処理素子に供給する入力データに、このための情報を含めることができる。そして前記処理素子は、関連するすべての画素について表示設定値を定めることによって、入力画像データを伸張して、より高解像度のディスプレイに適合させ、この表示設定値を定める動作は、当該処理素子に割り当てられた表示設定値、及び当該処理素子に隣接する処理素子に割り当てられた表示設定値で当該処理素子がその値を知っているものにもとづいて、各画素についての値を補間することによって行う。このことは、より低解像度に圧縮した入力データから、より高解像度の非圧縮の画像を表示することを可能にする。
【００１２】
あるいはまた、前記処理素子が、当該処理素子に関連する画素の画素位置の知識を有し、そしてこの情報を用いて、複数の処理素子が受信した共通の入力データに応じて、関連する１つ以上の画素を駆動する必要があるか否かを定めることができる。特に、前記処理素子は、１つの素子にも複数の素子にも関連付けることができ、そして前記処理素子には、当該処理素子に関連する１つまたは複数の画素の位置または画素アドレスを指定するデータか、さもなければその特定を可能にするデータを供給することができる。そして前記圧縮入力データは、１つ以上の表示すべきオブジェクト（対象物）あるいは特徴の指定、及びこれらのオブジェクトあるいは特徴を表示するために必要な画素を指定するデータ（あるいは、前記処理装置が表示すべきオブジェクトあるいは特徴を導出できるようなデータ）を含むことができる。このデータは、オブジェクトあるいは特徴を表示するのに必要なすべての画素で表示すべき表示設定値の指定も含むことができる。この表示設定値は、グレースケール・レベル、絶対輝度、色設定値、等を含むことができる。前記処理素子は、オブジェクトあるいは特徴を表示するのに必要な画素の画素アドレスを、当該処理素子に関連する画素の画素アドレスと比較して、これらの画素アドレスが一致する画素について、これらの画素を前記指定された表示設定値で駆動する。換言すれば、前記処理素子は、各画素が表示する必要のある内容を定める。この方法は、共通入力をディスプレイ全体に並列的に供給することを可能にして、潜在的に、必要な入力データレートを大幅に低減する。あるいはまた、ディスプレイを２つ以上の処理素子の群（即ち各群に関連する画素）に分割して、各群に独自の共通入力を供給することができる。
【００１３】
画素アドレスについての好適なオプションは、画素のアレイの行及び列で表わした画素の座標位置で画素アドレスを規定することであり、即ち画素の座標位置を例えば（ｘ，ｙ）座標で表わす。上記のように画素を識別すると、表示すべきオブジェクトあるいは特徴の指定は、種々の画素の座標位置の形式にすることが有利になり得る。前記処理素子は、これらの座標を、表示すべき形状及びこれらの形状を表示する位置に変換する規則を用いて、これらの座標位置を分析することができる。他の可能性は、例えばアスキー（ＡＳＣＩＩ）文字のような所定形状、及びこれらの文字をディスプレイ上に表示する位置を指示することである。
【００１４】
本発明の上述した要点及び他の要点は、以下に説明する実施例より明らかになる。
【実施例１】
【００１５】
【特許文献１】
米国特許US 5,130,829 以下、本発明の実施例について図面を参照して説明する。
図１に、互いに逆側にある２枚のガラス板（ガラスプレート）２、４を具えた液晶表示デバイス１を図式的に示す（一定寸法比ではない）。ガラス板２は、その内側の表面上にアクティブマトリクス層６を有し、これについては以下でより詳細に説明し、そしてアクティブマトリクス層６上に液晶配向層８を堆積させる。反対側のガラス板４は、その内側の表面上に共通電極１０を有し、そして共通電極１０上に液晶配向層１２を堆積させる。２枚のガラス板２、４のそれぞれの液晶配向層８、１２の間に、液晶層１４を配置する。液晶表示デバイス１の構造及び配向は、以下に、本実施例の画素駆動方法に関連付けて説明するアクティブマトリクスの詳細事項以外は、米国特許US 5,130,829に開示された液晶表示デバイスと同様であり、この米国特許は参考文献として本明細書に含める。さらに、本実施例では、液晶デバイス１はモノクロ（白黒）表示デバイスである。
【００１６】
本実施例をわかりやすくするために、図２に、アクティブマトリクス層６の一部を詳細に示す（一定寸法比ではない）。アクティブマトリクス層６は、画素のアレイで構成される。通常、こうしたアレイは何千もの画素を含むが、本実施例では簡単のため、画素のアレイのうち、図２に示す４×４画素のサンプル部分の画素２１〜３６について説明する。
【００１７】
あらゆる表示デバイスにおいて、画素の厳密な特性はデバイスの種類に依存する。本実施例では、各画素２１〜３６は、アクティブマトリクス層６の当該画素に関係するすべての要素を具えているものと考えるべきであり、即ち、各画素は慣例のように、特に、薄膜フィルムトランジスタ及び画素電極を具えている。しかし一部の表示デバイスでは、画素毎に２つ以上の薄膜フィルムトランジスタが存在し得る。また、本発明の一部の実施例では、以下に説明する処理素子が薄膜フィルムトランジスタの機能を代わりに実行する場合には、薄膜フィルムトランジスタを省略することができる。
【００１８】
また、アクティブマトリクス層６の一部として、処理素子４１〜４８のアレイを図２に示す。各処理素子４１〜４８は、図２に点線で表わす接続線によって、（列方向に）隣接する２つの画素の各々に結合する。処理素子４１〜４８に入力データを送達するために、複数の行アドレス線６１、６２及び列アドレス線６５〜６８を設ける。慣例の表示デバイスでは、画素行毎に１本の行アドレス線を設けて、そして画素列毎に１本の列アドレス線を設けて、各画素が１本の行アドレス線及び１本の列アドレス線に接続されるようにする。しかし、アクティブマトリクス層６では、図２に示すように、処理素子４１〜４８の行毎に１本の行アドレス線６１、６２を設け、そして処理素子４１〜４８の列毎に１本の列アドレス線６５〜６８を設けて、（各画素２１〜３６ではなく）各処理素子４１〜４８が、１本の行アドレス線及び１本の列アドレス線に接続されるようにする。
【００１９】
動作中には、各処理素子４１〜４８入力データを受信して、各処理素子はこれらの入力データから、当該処理素子に結合した２つの画素の各々を駆動すべきレベルを定めて、これについては以下でより詳細に説明する。結果的に、外部データ源から表示デバイス１にデータを供給しなければならないデータレート（データ転送速度）が半分になって、必要な行アドレス線の本数も同様に半分になる。
【００２０】
ここで例として、処理装置４１の機能及び動作について説明するが、以下の説明は処理素子４１〜４８の各々に当てはまる。図３に、処理素子４１の機能モジュールを図式的に表わしたブロック図を示す。処理素子４１は入力モジュール５１を具えて、入力モジュール５１は、行アドレス線６１上の信号と列アドレス線６５上の信号の組合わせによって供給されるデータを受信する。処理素子４１はさらに、プロセッサ５２を具えている。動作中には、プロセッサ５２が、処理素子４１に結合した２つの画素、即ち画素２１及び２２の各々を駆動すべきレベルを定める。処理素子４１は画素ドライバ（駆動装置）５３も具えて、画素ドライバ５３は動作中に、前記定めた駆動信号を画素２１及び２２に対して出力する。
【００２１】
図４は、本実施例において処理素子４１が実行する処理ステップを示すフローチャートである。ステップｓ２では、処理素子４１の入力５１が、表示デバイス１に結合した表示ドライバから入力表示データを受信する。この入力表示データは、処理素子４１そのもの用の表示設定値である（本実施例のモノクロディスプレイでは、グレースケールの設定値のみから成る）。これに加えて、この入力表示データは、処理素子４１に列方向に隣接する処理素子、即ち処理素子４２用の表示設定値を含む。この入力表示データは、処理素子４１に関連する画素２１、２２に共に関係するものであり、処理素子４１はこのデータを用いて、これらの各画素に供給すべき表示設定値を定める。
【００２２】
ステップｓ４では、処理素子４１のプロセッサ５２が、処理素子４１そのものについての値と、隣接する処理素子４２についての値との間を補間することによって、画素２１、２２についての個別の表示設定値を決定する。この補間プロセスには、適切な補間プロセスのいずれをも用いることができる。本実施例では、処理素子４１に隣接する画素、即ち画素２１用に定めた駆動レベルは、処理素子４１用の設定値に等しいグレースケール・レベル、即ち輝度レベルであり、他の画素、即ち画素２２用に補間した駆動レベルは、処理素子４１用の設定値と、隣接する処理素子４２用の設定値との平均値に等しい値である。
【００２３】
ステップｓ６では、処理素子４１が、画素ドライバ５３によって画素２１及び２２を、ステップｓ４中に定めた設定値で駆動する。
【００２４】
本実施例では、２つの画素を、入力データの１つの項目に応じた個別の設定値で駆動する。従って、表示される画像は、圧縮した入力データから表示した非圧縮画像として考えることができる。この入力データは、表示デバイス１の画素数よりも少ない画素の形式とすることができ、この場合には、上述したプロセスは、画像を、「より少数画素のフォーマット」から「より多数画素のフォーマット」（即ち、より高解像度）に伸張するプロセスと考えることができ、例えばビデオ・グラフィックス・アレイ（ＶＧＡ）解像度の画像を、エクステンデッド・グラフィックス・アレイ（ＸＧＡ）解像度のディスプレイ上に表示するようなものである。
【００２５】
他の可能性は、表示デバイス１上に存在する画素数と同数相当のデータが元々存在して、データレートあるいは帯域が限定されたリンク上で表示デバイス１に伝送する前に、このデータを圧縮する場合である。この場合には、このデータを、表示デバイス１が圧縮データを伸張するために用いる補間アルゴリズムに整合する形式に圧縮する。
【実施例２】
【００２６】
上述した構成は比較的簡単であり、ここでは、一方向のみの補間を実行する。より巧妙な構成は、より大幅なデータレートの節約をもたらす。図５に、１つの実施例を図式的に示し（一定寸法比ではない）、図５は、他の画素及び処理素子のアレイを示す。本実施例では、処理素子７１〜７９を、図に示すような行及び列のアレイに配置する。各処理素子は、図に示すように、処理素子の周囲に対称に配置した４つの画素[７１ａ〜ｄ]〜[７９ａ〜ｄ]に線（図示せず）で結合する。これに加えて、隣接する処理素子間に専用の接続線（図示せず）を設け、これについては以下で詳細に説明する。
【００２７】
本実施例では、各処理素子７１〜７９が受信した入力表示データは、処理素子７１〜７９のうちの特定の処理素子用の設定値（またはレベル）のみから成る。各処理素子７１〜７９は別個に、上述した専用接続線上で隣接する処理素子と直接通信することによって、隣接する処理素子のそれぞれの設定値を取得する。
【００２８】
ここでも、種々の補間アルゴリズムを採用することができる。１つの可能なアルゴリズムは次の通りである。
【００２９】
処理素子７５、７６、７９、及び７８が受信したデータの設定値に、それぞれＷ、Ｘ、Ｙ、及びＺのラベルを付けるものとすれば、次の画素用に補間した表示値は次式の通りである。
画素７５ｃ＝(６Ｗ＋Ｘ＋Ｚ)／８
画素７６ｄ＝(６Ｘ＋Ｗ＋Ｙ)／８
画素７９ａ＝(６Ｙ＋Ｘ＋Ｚ)／８
画素７８ｂ＝(６Ｚ＋Ｗ＋Ｙ)／８
【００３０】
これらの式は、重み付けした補間をもたらし、ここでは所定の画素を、主にこの画素に関連する処理素子の設定値によって決まるレベルで駆動するが、この駆動レベルは、各行方向、及び各列方向において、この処理素子に最寄の処理素子の設定値をある程度考慮に入れるべく調整する。アルゴリズム全体は、上記の原理、及び処理素子のアレイ全体に適用する重み係数で構成する。
【００３１】
このアルゴリズムは、アレイの端部の画素に適応すべく調整する。アレイの図５に示す部分が、アレイ全体の右下隅の部分であり、処理素子７３、７６、７９、７８及び７７がすべてアレイの端部にある場合には、次の画素用に補間した表示値は次式のようになる。
画素７６ｃ＝(３Ｘ＋Ｙ)／４
画素７９ｂ＝(３Ｙ＋Ｘ)／４
画素７９ｃ＝Ｙ、
等である。
【００３２】
【特許文献２】
米国特許US 5,545,291
【非特許文献１】
R.G. Stewart著："Flexible Displays with Fully Integrated Electronics", Conference Record of the 20th IDRC, 2000年9月, ISSN 1083-1312 ここで、以上の実施例の処理素子４１〜４８、及び７１〜７６についてさらに詳細に説明する。これらの処理素子は小規模な電子回路であり、ｐ−Ｓi技術を含む適切な多層／半導体の製造技術形態のいずれをも用いて用意することができる。同様に、適切な、あるいは好都合な、プロセッサ部分の層の構成及び幾何学的レイアウト（配置）のいずれをも用いることができ、特に、表示デバイスの他の（慣例の）構成部品の製造に用いられるいずれの材料及び層を考慮に入れることができる。しかし、以上の実施例では、前記処理素子を、"NanoBlock (TM) IC and Fluidic Self Assembly"（ＦＳＡ）として知られているプロセスによって提供されるＣＭＯＳトランジスタから形成し、このプロセスは、米国特許US 5,545,291、及びR.G. Stewart著："Flexible Displays with Fully Integrated Electronics", Conference Record of the 20th IDRC, 2000年9月, ISSN 1083-1312の415〜418ページに記載されており、両文献とも参考文献として本明細書に含める。この方法は特に、通常の表示画素と同規模の非常に小さい構成要素の生産に適しているので、有利である。
【００３３】
例として、図６に、図５のアレイの処理素子７５及びこれに関連する画素７５ａ〜７５ｄに適したレイアウトを示す（一定寸法比ではない）。処理素子７５、及び画素７５ａ〜７５ｄの薄膜フィルムトランジスタは、上述したＦＳＡプロセスによって形成する。（あるいはまた、処理素子が薄膜フィルムトランジスタに相当する機能を提供する場合には、薄膜フィルムトランジスタを省略することができる。）画素７５ａ〜７５ｄの表示形状は、これらの画素の画素電極の形状によって規定される。処理素子７５とそれぞれの画素７５ａ〜７５ｄとの間に、画素接触子８１〜８４を設ける。
【００３４】
図５のアレイにおいて、処理素子７５から、これに隣接する各処理素子へのデータ線対を設け、即ち、データ線９１及び９２を処理素子７２に接続して、データ線９３及び９４を処理素子７６に接続して、データ線９５及び９６を処理素子７８に接続して、データ線９５及び９６を処理素子７８に接続して、データ線９７及び９８を処理素子７４に接続する。前述したように、これらのデータ線は、処理素子が隣接する処理素子との通信を行って、これらの隣接する処理素子の入力表示設定値を定めることを可能にする。本実施例では、データ線９１〜９８（及びこれらに対応する、他の処理素子のデータ線）が各処理素子を効果的に包囲し、従って、こうした処理素子のアレイ用の列及び行アドレス線（図示せず）を、アクティブマトリクス層６の薄膜フィルムの多層構造の異なる層に設けることができる。図２に示す実施例の場合には、各処理素子に、隣接する処理素子についてのデータ設定値を直接供給するので、データ線９１〜９８に相当するデータ線は採用せず、従って、行及び列アドレス線（図２に実線で表わす）、及び処理素子と画素との接続線（図２に点線で表わす）は、所望すれば、あるいはその方が好都合であれば、同一の薄膜フィルム層から形成することができる。
【００３５】
以上の実施例では、処理素子が不透明であり、従って、透過型デバイスにおける表示領域としては利用不可能である。従って、図４及び図５に示す構成は、透過型表示デバイスに特に適した例である、というのは、例えば、画素７５ａ〜７５ｄの形状及びレイアウトが、不透明な処理素子７５の周囲の利用可能な表示領域を有効に使用しているからである。
【００３６】
反射型表示デバイスの場合には、さらなる可能性は、画素を、処理素子の真上に設けることであり、例えば図６の構成の場合には、処理素子７５の領域上にさらなる画素を設けることができる。こうした場合には、補間アルゴリズムを適応させる１つの好都合な方法は、処理素子の上にある画素を、この処理素子の設定値に等しく設定することである。
【００３７】
以上の実施例では、表示デバイス１がモノクロディスプレイであり、即ち、個々の画素の設定値に必要な変数は、オン／オフか、あるいはグレースケール・ディスプレイの場合には、グレースケールレベルまたは輝度レベルかのいずれかである。しかし、表示デバイスの他の実施例はカラーディスプレイとすることができ、この場合には、個々の画素の表示設定値は、表示すべき色の指定も含む。
【００３８】
補間アルゴリズムは、何らかの適切な方法で、色を変数として取り込むべく適応させることができる。１つの簡単な可能性は、所定の処理素子に関連するすべての画素を、この処理素子の表示設定値に指定された色で駆動することである。例えば、図２に示す構成の場合には、画素２１及び２２を共に処理素子４１用の入力データに指定された色で駆動する。このアルゴリズムの利点は、実現が簡単であるということである。欠点は、画素２２は、画素２１と画素２３の輝度を「混合」したものになるが、このことが、表示画像の色特性には当てはまらない、ということである。
【００３９】
より複雑なアルゴリズムは、色の「混合」も提供することができる。１つの可能性は、色チャート上の座標によって色を指定する際に、処理素子４１及び４２に対して指定されたそれぞれの色座標を、（図２の構成の）画素２２に適用することである。図５の構成について上述した例のような重み付け補間アルゴリズムの場合には、こうした色座標に対しても、重み付け補間アルゴリズムを適用することができる。
【００４０】
さらに他の可能性は、補間の色設定値を定める目的で、処理素子毎に、ルックアップ・テーブル（早見表）を記憶してこれを使用することである。例えば、再び図２の構成を参照して説明すれば、処理素子４１が、画素２２を駆動する色を、処理素子４１用に指定した色と処理素子４２用に指定した色とを組合わせた関数として指定するルックアップテーブルを有する。
【００４１】
上述した実施例より、当業者が利用可能な設計のオプションが多数存在することは明らかであり、例えば次のようなものである。
(i) 処理素子の製造プロセス
(ii) 各処理素子に関連する画素の数及び幾何学的配置
(iii) 処理素子上に画素を配置するか否か
(iv) 処理素子が、（補間プロセスに必要な）隣接する処理素子のデータ設定値の知識を取得する方法
(v) 輝度及び／または色に関する補間アルゴリズムの形態
【００４２】
なお重要なこととして、以上の実施例に含まれる設計オプションから選択した、これらの特定の設計オプションは好適なものに過ぎず、他の実施例では、各設計オプションのうち整合するものを任意に組み合わせた他の選択も実行可能である。
【００４３】
上述した実施例は「補間」の実施例と言える、というのは、これらすべての実施例において、特定の画素表示設定値を定めるために補間が関係しているからである。ここで、「位置」の実施例と称するのにふさわしい、さらなる範囲の実施例について説明する。
【００４４】
まとめて言えば、各処理素子が１つ以上の特定画素に関連する。各処理素子は、処理素子または画素のアレイ内の、この処理素子の位置、あるいはこの処理素子に関連する画素の位置がわかっている。ここでも、上述した実施例のように、処理素子を、入力データを分析して個々の画素の設定値を定めるために用いる。しかし、位置の実施例では、入力表示データは、すべての（あるいは少なくとも複数の）処理素子に適用可能な一般化した形式である。これらの処理素子は、一般化した入力データを分析して、この一般化した入力データに含まれる画像情報の表示を行うために、当該処理素子に関連する画素を駆動する必要があるか否かを判定する。
【００４５】
前記一般化した入力データは、多様なフォーマット、あるいは多様なフォーマットの組合わせのいずれのものとなり得る。１つの可能性は、ディスプレイの画素を画素アレイの（ｘ，ｙ）座標で識別することである。長方形１０１を表示する際の例を図７ａに図式的に示す。入力データは、この長方形の四隅の位置を指定した４組の画素アレイの（ｘ，ｙ）座標、（表示デバイスがグレースケールの能力を提供する場合には）この長方形の輝度設定値、及び（表示デバイスがカラー表示デバイスである場合には）この長方形の色の形式で提供される。このデータは、表示デバイスのすべての処理素子に入力される。処理素子には、指定した画素アレイの（ｘ，ｙ）座標を結合する方法を決定するために用いる規則を設ける。例えば、この規則は、３組の座標が与えられた際には三角形を形成すべきであり、４組の座標が与えられた際には長方形を形成すべきである、等である。あるいはまた、入力データにさらなる符号を含めることができ、この符号は座標を結合すべき方法を示し、例えば所定の曲線によって結合するか、あるいは直線によって結合するかである。各処理素子は、当該素子に関連する画素の位置を、この長方形を表示するために駆動する必要のある画素の位置と比較し、これに続いて、駆動する必要があれば駆動する。
【００４６】
入力データのフォーマットについての他の可能性は、例えば図７ｂに図式的に示す文字"ｘ"１０２のように、所定の文字を指定することである。入力データは、画素アレイ内の文字"ｘ"の位置（即ち、文字"ｘ"の所定部分の位置、あるいは文字"ｘ"の標準化した包絡線（エンベロープ））、文字"ｘ"の大きさ、及びここでも、（表示デバイスがグレースケールの能力を提供する場合には）輝度設定値、及び（表示デバイスがカラー表示デバイスである場合には）長方形の色を指定する一組の座標の形式で供給する。
【００４７】
処理素子において、前の２つの段落に記載した処理を実行することによって、表示デバイスを画素毎に別個のデータで外部的に駆動する必要性を解消することができる。その代わりに、共通の入力データをすべての処理素子に供給して、データ入力プロセスを大幅に簡略化して、必要な帯域幅を大幅に低減することができる。
【００４８】
図８に、特定の、位置の実施例のアクティブマトリクス層６の画素アレイの、４×４画素の部分１２１〜１３６を図式的に示し（一定寸法比ではない）、これについて以下に説明する。本実施例の液晶デバイスの詳細は、特に断わりのない限り、前述の補間の実施例に関して説明した液晶ディスプレイ１と同様である。ここでも、処理素子１４１〜１４８のアレイを設ける。各処理素子１４１〜１４８は、点線で表わす接続線によって２つの画素に結合されている。以上で説明したように、本実施例では、処理素子１４１〜１４８の特性は、すべての処理素子に共通入力データを供給することを可能にする。図８に示すように、単一のデータ入力線１６１を設けて、すべての処理素子１４１〜１４８に並列に接続する。
【００４９】
ここで例として、処理素子１４１の機能及び動作について説明するが、以下の説明は処理素子１４１〜１４８の各々に当てはまる。図９は、処理素子１４１の機能モジュールを図式的に示すブロック図である。処理素子１４１は、データ入力線１６１上に供給される入力信号を受信する入力モジュール１５１を具えている。処理素子１４１は位置メモリ１５８も具え、位置メモリ１５８は、画素１２１及び１２２の（ｘ，ｙ）座標を識別する位置データを記憶する。（あるいはまた、位置データは、処理素子１４１そのもののアレイ内の位置を識別して、画素１２１及び１２２の（ｘ，ｙ）座標の特定を可能にするものとすることができる。）処理素子１４１はさらにプロセッサ１５２を具えて、プロセッサ１５２は比較器（コンパレータ）１５５を具えている。動作中には、プロセッサ１５２は、上述した、処理素子１４１に結合した２つの画素、即ち画素１２１及び１２２の各々を駆動するレベルの決定を実行する。処理素子１４１は、画素ドライバ（駆動装置）１５３も具えている。
【００５０】
本実施例において、処理素子１４１が実行する処理ステップは、前述した実施例について図４のフローチャートに概要を示したものに相当する。図４に示すように、ステップ２では、処理素子１４１の入力１５１が、表示デバイス１に結合した表示ドライバから表示データを受信する。本実施例では、入力表示データは、表示すべき１つ以上の画像オブジェクト（対象物）を指定するデータから成る。画像オブジェクトは、（ｘ，ｙ）座標、及び図７ａ及び図７ｂを参照して上記説明した他のパラメータで指定する。大きい画像、あるいは複雑な画像を指定するために、例えば、要求される形状を構成する複数のポリゴン（多角形）で画像を指定することができる。あるいはまた、あるいはこれに加えて、アスキー（ＡＳＣＩＩ）文字のような文字セットを位置ベクトルと共に指定することができる。実際に、例えばコンピュータ・グラフィックス／ビデオカードで使用するような、画像を規定する慣例の適切な方法のいずれも用いることができる。従って、この入力表示データは、画像オブジェクトを表示するのに必要な複数の画素に関係する。
【００５１】
ステップ４では、処理素子１４１のプロセッサ１５２が、受信した画像の指定に従って、比較器１５５を用いて、駆動する必要のある画素の座標を、画素１２１及び１２２の画素座標と比較することによって、画素１２１及び１２２用の個別の表示設定値を定める。
【００５２】
ステップ６では、処理素子１４１が、上記比較プロセスの結果から必要に応じて、画素１２１及び／または画素１２２を、画素表示設定値で駆動し、即ち、入力画像データに指定された輝度及び／または色のレベルで駆動する。
【００５３】
本実施例の入力データは圧縮したデータを表現する、というのは、非常に多数の画素をカバーする画像オブジェクトを、簡単に、各画素の設定値を個別に指定する必要なしに規定することができるからである。結果として、例えば1024×768画素の表示デバイスについては、100MHzのデータレートの代わりに、2,3kHzという低いデータレートを適用することができる。
【００５４】
本実施例では、すべての処理素子１４１〜１４８を並列に、単一のデータ入力線１６１に接続する。しかし、多数の代案が可能である。図１０に、処理素子１４１〜１４８の接続構成の代案を図式的に示す（この図では、明確にするために、画素を省略している）。ここでも単一のデータ線１６１を設けるが、ここではこの接続線は、処理素子１４１〜１４８を、直列接続された２つの連鎖に分割して、（各直列連鎖の端部にある処理素子以外の）各処理素子が、前述した入力接続に加えて出力接続を有する。このことは、各処理素子１４１〜１４８内に情報を一時蓄積（バッファ）することを可能にして、大面積のディスプレイにおいて、バッファなしで長い線でデータを伝送することに比べて、信号の劣化を低減する可能性をもたらす。
【００５５】
図１１に、処理素子１４１〜１４８への接続線の他の代案の構成を図式的に示す。この構成では、画素アレイ全体についての入力画像データは最初に、単一のデータ入力線１６１に供給されるが、次にプリプロセッサ１７０に入力される。このプリプロセッサは独立した２つの出力を有し、一方を１列目の処理素子１４１、１４３、１４５、１４７に接続し、他方を２列目の処理素子１４２、１４４、１４６、１４８に接続する。プリプロセッサ１７０は入力データを分析して、処理素子の各列に関連する画素アレイの領域内に表示すべきオブジェクトを指定した入力データのみを、処理素子の当該列に転送する。より複雑な、あるいはより大型の他のアレイでは、プリプロセッサからの出力の数を必要に応じて選択する。他の可能性は、供給される入力データが、画素アレイの異なる領域に応じて既に分割されており、この場合には、これら別個の入力を、対応する各処理素子群に直接供給する。
【００５６】
図１２に、処理素子１４１〜１４８への接続線の他の代案の構成を図式的に示す。この構成では、入力画像データを２つの構成部分にして供給する。第１部分は表示設定値（例えば輝度及び／または色）を指定する。このデータは、各処理素子１４１〜１４８に並列に接続した表示設定値入力線１８０経由で処理素子に入力される。入力データの第２部分は、前記表示設定値の表示を行うべき画素を指定する位置データである。この位置データは、位置入力線１８２経由で処理素子に入力し、位置入力線１８２も、各処理素子１４１〜１４８に並列に接続されている。この接続構成については、各処理素子の機能モジュールの構成は、プロセッサ１５２が比較器１５５を具えておらず、また位置メモリ１５８を次のように変更すること以外は、図９を参照して前述した構成と同様である。位置メモリ１５８を位置処理モジュールで置き換えて、位置処理モジュールは関連する画素の位置を記憶するだけでなく、図１２に示す位置入力線１８２用の入力としても作用する。位置処理モジュールはさらに、表示を行う必要のある画素の位置と、処理素子に関連する画素の位置とを比較を実行する比較器を具えている。処理素子に関連する１つ以上の画素が、画像の画素位置に相当する場合には、関係する画素の識別子をプロセッサ１５２に転送して、プロセッサ１５２は基本入力１５１で受信したデータ設定値を付け加えて、これを画素ドライバ１５３に転送し、画素ドライバ１５３は関係する画素を駆動する。
【００５７】
上述した位置の実施例では、画素の位置を（ｘ，ｙ）座標で指定する。しかし個々の画素は、他の代わりの方式を用いて、指定あるいは識別することができる。例えば、各画素は単に一意の番号あるいは他の符号によって識別することができ、すなわち描く画素が一意の画素アドレスを有する。この画素アドレスは、画素の位置に従って割り当てる必要はない。そして入力データは、表示に必要な画素の画素アドレスを指定する。画素アドレスを画素の位置に関連付けて、数値的な順序に体系的に割り当てる場合には、表示を行うべき連続的な画素の組の終端の画素を単に指定することによって、入力データを、圧縮可能な際にはさらに圧縮することができる。
【００５８】
上述した位置の実施例のすべてが、比較的単純な幾何学的構成を示す。しかし、ずっと複雑な構成を採用できることは明らかである。例えば、各処理素子に関連する画素数を３以上にして、例えば各処理素子に４画素を関連付けて、図５及び図６に示す補間の実施例と同様のレイアウトに構成することができる。前述した補間の実施例の場合と同様に、反射型表示デバイスの場合には、さらなる画素を処理素子上に配置することができる。
【００５９】
他の可能性は、各処理素子に、この処理素子に関連する画素を１つだけ持たせることである。この場合には、反射型表示デバイスでは、各画素をそれぞれの処理素子上に配置することができる。
【００６０】
図７〜図１２を参照して上述した特定の詳細事項以外の、位置の実施例における表示デバイス１の処理素子及び他の素子の、製造の詳細事項及び他の詳細事項は、図２〜図６を参照して上述した補間の実施例における詳細事項と同様である。
【００６１】
上述した補間の実施例及び位置の実施例のすべてが、液晶表示デバイスにおいて本発明を実現するが、これらの実施例は例示的なものに過ぎず、本発明は代わりの方法として、処理素子を画素に関連付けることが可能な表示デバイスの他のあらゆる形態で実現することができ、これらの表示デバイスは例えば、プラズマ、ポリマー発光ダイオード、有機発光ダイオード、電界放出、スイッチングミラー、電気泳動、エレクトロクロミック、及びマイクロメカニカル表示デバイスを含む。
【図面の簡単な説明】
【００６２】
【図１】液晶表示デバイスを図式的に示す図である。
【図２】図１の表示デバイスのアクティブマトリクス層の、処理素子及び画素のアレイの一部を図式的に示す図である。
【図３】処理素子の機能モジュールを図式的に示すブロック図である。
【図４】図４の処理素子が実行する処理ステップを示すフローチャートである。
【図５】図１の表示デバイスのアクティブマトリクス層の処理素子及び画素のアレイの代案の一部を図式的に示す図である。
【図６】処理素子及びこれに関連する画素のレイアウトを示す図である。（一定寸法比ではない。）
【図７ａ】画素座標によって規定した、表示する長方形を示す図である。
【図７ｂ】画素座標によって位置を規定した、表示する所定文字を示す図である。
【図８】図１の表示デバイスのアクティブマトリクス層の処理素子及び画素のアレイの他の代案の一部を図式的に示す図である。
【図９】他の処理素子の機能モジュールを図式的に示す図である。
【図１０】処理素子の接続構成を図式的に示す図である。
【図１１】処理素子の接続構成の代案を示す図である。
【図１２】処理素子の接続構成の他の代案を示す図である。
【符号の説明】
【００６３】
１ 液晶表示デバイス
２ ガラス板
４ ガラス板
６ アクティブマトリクス層
８ 液晶配向層
１０ 共通電極
１２ 液晶配向層
１４ 液晶層
２１〜３６ 画素
４１〜４８ 処理素子
５１ 入力モジュール
５２ プロセッサ
５３ 画素ドライバ
６１、６２ 行アドレス線
６５〜６８ 列アドレス線
７１〜７９ 処理素子
８１〜８４ 画素接触子
９１〜９８ データ線
１０１ 長方形
１０２ 文字"ｘ"
１２１〜１３６ 画素
１４１〜１４８ 処理素子
１５１ 入力モジュール
１５２ プロセッサ
１５３ 画素ドライバ
１５５ 比較器
１５８ 位置メモリ
１６１ 接続線（データ入力線）
１７０ プリプロセッサ
１８０ 表示設定値入力線
１８２ 位置入力線
Claims (14)
- 画素のアレイと；
処理素子のアレイとを具え、前記各処理素子が、前記画素または前記画素の群のそれぞれに関連する表示デバイスにおいて、
前記各処理素子が、
複数の前記画素に関係する入力表示データを受信する入力と；
前記受信した入力表示データを処理して、当該処理素子に関連する前記画素用あるいは当該処理素子に関連する前記画素群の各画素用の個別の画素データを定めるプロセッサと；
前記関連する画素、あるいは前記関連する画素群の各画素を、当該画素用に定めた前記個別の画素データで駆動する画素ドライバと
を具えていることを特徴とする表示デバイス。 - 前記各処理素子がそれぞれの画素群に関連し、
前記各処理素子の前記入力を、当該処理素子用の表示設定値を含む表示データを受信すべく適応させて、
前記関連する画素群の各画素用の個別の画素データを、当該処理素子用の表示設定値、及び１つまたは複数の隣接する前記処理素子用のそれぞれの表示設定値から補間することによって、前記受信した入力表示データを処理すべく、前記各処理素子を適応させた
ことを特徴とする請求項１に記載の表示デバイス。 - 前記処理素子が、１つまたは複数の隣接する前記処理素子と通信して、前記１つまたは複数の隣接する前記処理素子用の表示設定値を取得することを特徴とする請求項２に記載の表示デバイス。
- 前記各処理素子の前記入力を、当該処理素子用の表示設定値、及び前記１つまたは複数の隣接する前記処理素子用の表示設定値を含む表示データを受信すべく適応させたことを特徴とする請求項２に記載の表示デバイス。
- 前記各処理素子の前記入力を、画素アドレス及び表示設定値から成り表示すべき特徴を指定する指定を含む表示データを受信すべく適応させて；
前記各処理素子がさらに、当該処理素子に関連する前記画素または前記画素群の画素アドレスを受信して記憶するメモリを具えて；
前記各処理素子の前記プロセッサが、表示すべき特徴を指定する画素アドレスを、当該処理素子に関連する前記画素または前記画素群の画素アドレスと比較するコンピュータを具えて；
当該処理素子に関連する前記画素または前記画素群の画素アドレスが、前記表示すべき特徴を指定する画素アドレスに相当する場合に、当該処理素子に関連する前記画素用、あるいは当該処理素子に関連する前記画素群の各画素用の個別の画素データを、前記表示すべき特徴を指定する表示設定値として定めるべく、前記各処理素子の前記プロセッサを適応させた
ことを特徴とする請求項１に記載の表示デバイス。 - 前記各処理素子の前記メモリを、画素アドレスを画素アレイ内座標の形式として受信して記憶すべく適応させて；
前記各処理素子の前記入力を、特徴を所定形状で表わした識別子、及び前記特徴の前記画素アレイ内の位置を指定する画素アレイ内座標から成る指定を含む表示データを受信すべく適応させて；
各画素が、前記画素アレイ内の前記指定した位置にある前記所定形状内に存在する場合に、各画素の画素アドレスを、前記表示すべき特徴を指定する画素アドレスに相当するものとして考えるべく、前記プロセッサを構成した
ことを特徴とする請求項５に記載の表示デバイス。 - 前記各処理素子の前記メモリを、画素アドレスを画素アレイ内座標の形式として受信して記憶すべく適応させて；
前記各処理素子の前記入力を、指定した画素アレイ座標から成る指定を含む表示データを受信すべく適応させて；
前記処理素子に、前記指定した画素アレイ内座標を結合して前記特徴の形状及び位置を指定する規則を設けて；
各画素が、前記画素アレイ内の前記指定した位置にある前記所定形状内に存在する場合に、各画素の画素アドレスを、表示すべき前記特徴を指定する画素アドレスとして考えるべく、前記プロセッサを構成した
ことを特徴とする請求項５に記載の表示デバイス。 - 画素のアレイを具えた表示デバイスを駆動する方法において、
１つの前記画素または前記画素の群に関連する処理素子が、複数の前記画素に関係する入力表示データを受信するステップと；
前記処理素子が、前記受信した入力表示データを処理して、前記関連する画素用、あるいは前記関連する画素群の各画素用の個別の画素データを定めるステップと；
前記処理素子が、前記関連する画素、あるいは前記関連する画素群の各画素を、当該画素用に個別に定めた画素データで駆動するステップと
を具えていることを特徴とする表示デバイスの駆動方法。 - 前記処理素子が画素の群に関連して；
前記入力表示データが、前記処理素子用の表示設定値を含み；
前記処理素子が、関連する画素群の各画素用の個別の画素データを、当該処理装置用の表示設定値、及び１つまたは複数の隣接する前記各処理素子用の表示設定値から補間することによって、前記受信した入力表示データを処理し、前記隣接する処理素子の各々が、他の画素群に関連する
ことを特徴とする請求項８に記載の表示デバイスの駆動方法。 - 前記処理素子が、１つまたは複数の隣接する前記処理素子と通信することによって、前記１つまたは複数の隣接する処理素子用の表示設定値を取得することを特徴とする請求項９に記載の方法。
- 前記１つまたは複数の隣接する処理素子用の表示設定値を、前記入力表示データの一部として前記処理素子に供給することを特徴とする請求項９に記載の方法。
- 前記処理素子に、当該処理素子に関連する画素または画素群の画素アドレスを供給して；
前記入力表示データが、画素アドレス及び表示設定値から成り表示すべき特徴を指定する指定を含み；
前記処理素子が、前記受信した入力表示データを処理して、表示すべき特徴を指定する画素アドレスを、当該処理素子に関連する画素または画素群の画素アドレスと比較することによって、当該処理素子に関連する画素用、あるいは当該処理素子に関連する画素群の各画素用の個別の画素データを定めて；
各画素の画素アドレスが、前記表示すべき特徴の画素アドレスに相当する場合に、当該画素または当該画素群の各画素を、前記指定における表示設定値で駆動する
ことを特徴とする請求項８に記載の方法。 - 前記画素アドレスが画素アレイ内座標の形式であり；
前記指定が、特徴を所定形状で表わした識別子、及び前記特徴の前記画素アレイ内の位置を指定する画素アレイ内座標から成り；
各画素が、前記画素アレイ内の前記指定した位置にある前記所定形状内に存在する場合に、各画素の画素アドレスが、前記表示すべき特徴を指定する画素アドレスに相当する
ことを特徴とする請求項１２に記載の方法。 - 前記画素アドレスが画素アレイ内座標の形式であり；
前記指定が、指定した画素アレイ座標から成り；
前記処理素子に、前記指定した画素アレイ内座標を結合して前記特徴の形状及び位置を指定する規則を設けて；
各画素が、前記画素アレイ内の前記指定した位置にある前記所定形状内に存在する場合に、各画素の画素アドレスが、表示すべき前記特徴を指定する画素アドレスに相当する
ことを特徴とする請求項１２に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB0112395.9A GB0112395D0 (en) | 2001-05-22 | 2001-05-22 | Display devices and driving method therefor |
| PCT/IB2002/001795 WO2002095723A1 (en) | 2001-05-22 | 2002-05-17 | Display devices using an array of processing elements and driving method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004533011A true JP2004533011A (ja) | 2004-10-28 |
| JP4644772B2 JP4644772B2 (ja) | 2011-03-02 |
Family
ID=9915049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002592103A Expired - Fee Related JP4644772B2 (ja) | 2001-05-22 | 2002-05-17 | 処理素子のアレイを用いた表示デバイス及びその駆動方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7492377B2 (ja) |
| EP (1) | EP1395974A1 (ja) |
| JP (1) | JP4644772B2 (ja) |
| KR (1) | KR20030020386A (ja) |
| CN (1) | CN1282142C (ja) |
| GB (1) | GB0112395D0 (ja) |
| TW (1) | TW546627B (ja) |
| WO (1) | WO2002095723A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012508900A (ja) * | 2008-11-17 | 2012-04-12 | グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー | チップレット及びハイブリッドドライブを備えるディスプレイデバイス |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0427689D0 (en) * | 2004-12-15 | 2005-01-19 | Univ City | Reduced bandwidth flicker-free displays |
| JP4862310B2 (ja) * | 2005-07-25 | 2012-01-25 | 富士ゼロックス株式会社 | 画像表示装置 |
| US8301939B2 (en) * | 2006-05-24 | 2012-10-30 | Daktronics, Inc. | Redundant data path |
| US8125472B2 (en) * | 2009-06-09 | 2012-02-28 | Global Oled Technology Llc | Display device with parallel data distribution |
| US8183765B2 (en) * | 2009-08-24 | 2012-05-22 | Global Oled Technology Llc | Controlling an electronic device using chiplets |
| JP2013530415A (ja) * | 2010-04-22 | 2013-07-25 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | 一体型プロセッサおよびメモリユニットを有するアクティブマトリクス画素 |
| CN102157141B (zh) * | 2010-08-09 | 2013-09-11 | 深圳市大象视界科技有限公司 | Led大屏幕显示控制***及方法 |
| US20120194564A1 (en) * | 2011-01-31 | 2012-08-02 | White Christopher J | Display with secure decompression of image signals |
| TWI450231B (zh) * | 2011-07-12 | 2014-08-21 | Univ Nat Taiwan Normal | 採用自比量尺之測驗系統及其方法 |
| TWI574251B (zh) * | 2012-05-29 | 2017-03-11 | 欣德洺企業有限公司 | 顯示器像素驅動系統及顯示器子像素驅動流程 |
| US9123300B2 (en) * | 2012-11-23 | 2015-09-01 | Texas Instruments Incorporated | Electrophoretic display with software recognizing first and second operating formats |
| LV14991B (lv) * | 2013-10-04 | 2015-06-20 | Palami, Sia | Gaismu izstarojošs modulis un gaismu izstarojošu moduļu sistēma |
| CN103714011B (zh) * | 2013-12-29 | 2017-03-15 | 格科微电子（上海）有限公司 | 适用于液晶显示驱动电路中存储器的数据寻址方法及*** |
| CN104464593B (zh) * | 2014-11-21 | 2017-09-26 | 京东方科技集团股份有限公司 | 用于显示装置的驱动方法、显示画面更新方法及装置 |
| CN105096860B (zh) * | 2015-07-31 | 2017-08-25 | 深圳市华星光电技术有限公司 | 一种tftlcd驱动电路通信方法、通信装置以及*** |
| US10475876B2 (en) * | 2016-07-26 | 2019-11-12 | X-Celeprint Limited | Devices with a single metal layer |
| US10690920B2 (en) | 2018-02-28 | 2020-06-23 | X Display Company Technology Limited | Displays with transparent bezels |
| US11189605B2 (en) | 2018-02-28 | 2021-11-30 | X Display Company Technology Limited | Displays with transparent bezels |
| US10910355B2 (en) | 2018-04-30 | 2021-02-02 | X Display Company Technology Limited | Bezel-free displays |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146671A (ja) * | 1993-06-16 | 1995-06-06 | Mitsubishi Electric Corp | 大型映像表示装置 |
| JPH11298862A (ja) * | 1998-04-10 | 1999-10-29 | Seiko Epson Corp | 画像処理方法及び画像表示装置 |
| JP2000276112A (ja) * | 1999-03-23 | 2000-10-06 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| JP2002215114A (ja) * | 2001-01-19 | 2002-07-31 | Victor Co Of Japan Ltd | 台形歪み補正装置 |
| JP2003308528A (ja) * | 2003-02-04 | 2003-10-31 | Seiko Epson Corp | 画像処理装置および方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341153A (en) * | 1988-06-13 | 1994-08-23 | International Business Machines Corporation | Method of and apparatus for displaying a multicolor image |
| US5446479A (en) * | 1989-02-27 | 1995-08-29 | Texas Instruments Incorporated | Multi-dimensional array video processor system |
| US5130839A (en) * | 1989-03-10 | 1992-07-14 | Ricoh Company Ltd. | Scanning optical apparatus |
| GB2245741A (en) | 1990-06-27 | 1992-01-08 | Philips Electronic Associated | Active matrix liquid crystal devices |
| WO1993011503A1 (en) * | 1991-12-06 | 1993-06-10 | Norman Richard S | Massively-parallel direct output processor array |
| US6061039A (en) * | 1993-06-21 | 2000-05-09 | Ryan; Paul | Globally-addressable matrix of electronic circuit elements |
| US5545291A (en) * | 1993-12-17 | 1996-08-13 | The Regents Of The University Of California | Method for fabricating self-assembling microstructures |
| US5945972A (en) * | 1995-11-30 | 1999-08-31 | Kabushiki Kaisha Toshiba | Display device |
| US5963210A (en) * | 1996-03-29 | 1999-10-05 | Stellar Semiconductor, Inc. | Graphics processor, system and method for generating screen pixels in raster order utilizing a single interpolator |
| US6456281B1 (en) * | 1999-04-02 | 2002-09-24 | Sun Microsystems, Inc. | Method and apparatus for selective enabling of Addressable display elements |
| US6441829B1 (en) * | 1999-09-30 | 2002-08-27 | Agilent Technologies, Inc. | Pixel driver that generates, in response to a digital input value, a pixel drive signal having a duty cycle that determines the apparent brightness of the pixel |
| US6369787B1 (en) * | 2000-01-27 | 2002-04-09 | Myson Technology, Inc. | Method and apparatus for interpolating a digital image |
-
2001
- 2001-05-22 GB GBGB0112395.9A patent/GB0112395D0/en not_active Ceased
-
2002
- 2002-05-17 JP JP2002592103A patent/JP4644772B2/ja not_active Expired - Fee Related
- 2002-05-17 CN CNB028017498A patent/CN1282142C/zh not_active Expired - Fee Related
- 2002-05-17 WO PCT/IB2002/001795 patent/WO2002095723A1/en not_active Application Discontinuation
- 2002-05-17 KR KR10-2003-7000724A patent/KR20030020386A/ko not_active Application Discontinuation
- 2002-05-17 EP EP02733018A patent/EP1395974A1/en not_active Withdrawn
- 2002-05-20 US US10/151,050 patent/US7492377B2/en not_active Expired - Fee Related
- 2002-05-21 TW TW091110650A patent/TW546627B/zh not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146671A (ja) * | 1993-06-16 | 1995-06-06 | Mitsubishi Electric Corp | 大型映像表示装置 |
| JPH11298862A (ja) * | 1998-04-10 | 1999-10-29 | Seiko Epson Corp | 画像処理方法及び画像表示装置 |
| JP2000276112A (ja) * | 1999-03-23 | 2000-10-06 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| JP2002215114A (ja) * | 2001-01-19 | 2002-07-31 | Victor Co Of Japan Ltd | 台形歪み補正装置 |
| JP2003308528A (ja) * | 2003-02-04 | 2003-10-31 | Seiko Epson Corp | 画像処理装置および方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012508900A (ja) * | 2008-11-17 | 2012-04-12 | グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー | チップレット及びハイブリッドドライブを備えるディスプレイデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020175882A1 (en) | 2002-11-28 |
| TW546627B (en) | 2003-08-11 |
| WO2002095723A1 (en) | 2002-11-28 |
| US7492377B2 (en) | 2009-02-17 |
| EP1395974A1 (en) | 2004-03-10 |
| JP4644772B2 (ja) | 2011-03-02 |
| GB0112395D0 (en) | 2001-07-11 |
| CN1463418A (zh) | 2003-12-24 |
| CN1282142C (zh) | 2006-10-25 |
| KR20030020386A (ko) | 2003-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4644772B2 (ja) | 処理素子のアレイを用いた表示デバイス及びその駆動方法 | |
| US7916159B2 (en) | Driving device for display panel, display device including the driving device, method for driving a display panel, program, and storage medium | |
| EP1146501B1 (en) | Display device with memory integrated on the display substrate | |
| US8836610B2 (en) | Display device and driving method thereof | |
| US20070024557A1 (en) | Video signal processor, display device, and method of driving the same | |
| US20010050688A1 (en) | Display device and its driving method | |
| EP1207511A1 (en) | Display | |
| KR101340427B1 (ko) | 영상 프로세싱을 위한 개선된 메모리 구조 | |
| JP2007310234A (ja) | データ線駆動回路、表示装置、及びデータ線駆動方法 | |
| US20120001959A1 (en) | Electro-optical device, image processing circuit, and electronic device | |
| JP2000148102A (ja) | 階調表示装置および階調表示方法 | |
| JP2006201537A (ja) | 画像表示装置、その駆動方法および電子機器 | |
| US20220392385A1 (en) | Device and method for driving a display panel | |
| JP2002140030A (ja) | カラー表示方法及びそれを用いる半導体集積回路 | |
| CN111613165B (zh) | 在多显示驱动电路***中显示图像的方法和电子设备 | |
| JP2005148679A (ja) | 表示素子、表示装置、半導体集積回路及び電子機器 | |
| KR100923497B1 (ko) | 액정표시장치 및 구동방법 | |
| WO2021158240A1 (en) | Display panel structure with uni-color data lines | |
| US11651716B2 (en) | Display device and driving method thereof | |
| US11928995B2 (en) | Display test apparatus and method of fabricating display device(s) | |
| US11935474B2 (en) | Display device and operating method of display device | |
| JP2003186416A (ja) | 表示素子の駆動回路と駆動方法 | |
| JP2004279595A (ja) | 画像表示システム、電気光学装置、画像処理装置及び画像処理装置制御プログラム | |
| CN118280257A (zh) | 显示装置及其驱动方法 | |
| CN116343674A (zh) | 堆叠的显示驱动器集成电路和包括该电路的显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050516 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081125 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090227 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100309 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100708 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100716 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100907 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100910 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101005 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20101025 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101025 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20101025 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |