JP2004527947A - 位相同期ループ・サイクル・スリップ補償 - Google Patents

位相同期ループ・サイクル・スリップ補償 Download PDF

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Abstract

位相リセット回路（３０Ａ、３０Ｂ）は第１および第２周波数分割された入力信号を位相同期ループ（ＰＬＬ）（１０）で使用される位相／周波数検出器（ＰＦＤ）（１２）に与える。位相リセット回路（３０Ａ、３０Ｂ）は、第１および第２入力信号を受信し、当該第１入力信号は通常、基準信号として機能し、ＰＬＬは当該基準信号を対照として第２入力信号を調節する。ＰＦＤ（１２）は、周波数分割された入力信号間の位相差に基づいて制御信号を生成する。通常、位相リセット回路周波数は、除数ＮおよびＭを用いて第１および第２入力信号をそれぞれ分割する。ＰＦＤが第１又は第２クロック分割された入力信号内でクロック・サイクルをとらえ損ねたことを別の回路が検出すると、これに対応する位相リセット回路はそのディバイダは対応する入力信号上の次のクロック・エッジがＰＦＤに刻時パルスを送り込む（ｃｌｏｃｋｓ ｔｈｒｏｕｇｈ）よう警告する。これによりＰＦＤはその影響を受けた制御信号をクロック・サイクルが捕らえそこなわなかった状態に素早く設定する。

Description

【技術分野】
【０００１】
本発明は、一般的に周波数合成に関し、特定すればＰＬＬを用いた周波数合成に関するものである。
【背景技術】
【０００２】
ワイヤレス通信システム内の移動端末のような無線周波数（ＲＦ）通信装置は、送受信動作において高精度の周波数基準信号を用いるのが通常である。多くの場合、かかる基準信号を用いて、おそらくはより高い又はより低い周波数の、しかも当該基準信号に固有の安定性と精度とを備えた追加信号が導出される。周波数をよく用いる又は一方の信号を他方の信号にタイミングを合わせる、あるいは２つの信号間の位相又は周波数の差を監視することが頻繁に求められるため位相同期ループ（ＰＬＬ）のような専用の回路が発生する。
【０００３】
一般的なＰＬＬ構成は、出力信号を生成する制御可能な発振器と、出力信号から導かれたフィードバック信号と入力基準信号との間の位相又は周波数の差に基づいてエラーを検出する検出器とを有する。ＰＬＬは一般に検出器によって生成されたエラー信号に基づいて発振器を調整するためのあるタイプの制御回路を備える。このように発振器の出力信号は、入力基準信号にロックされる。基準信号とフィードバック信号との間の周波数駆動割合を設定することによって、出力信号が入力信号よりも高い又は低い周波数を有するようにすることができる。移動端末は精度高く固定された周波数の安定した基準信号を生成し、次にＰＬＬ使用の周波数シンセサイザを用いて送信信号変調および受信信号ダウン・コンバージョンに用いられるより高い周波数信号を生成することができる。
【０００４】
ＰＬＬ回路はその実現においては大幅に変動するが、検出器は一般に１つ以上の出力信号を与え、これらの出力信号は、一般に２つの周期性の入力信号間の位相又は周波数の差によって駆動される。多くの場合、これら二つの入力信号は、基準クロック信号と、ＰＬＬの動作によって基準信号クロックにロックされた調整可能クロック信号とを表す。検出器の出力信号が２つの入力信号間の位相差の関数として生成される場合、これらの出力信号が２つの入力信号間の位相差を正確に反映するのは、当該差が規定の範囲内にあるときだけである。一般的に、ＰＬＬ回路内で用いられる位相検出器は、２つの入力信号間の差が±２πラジアンよりも大きい場合には、線形に検出することはできない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、サイクル・スリップから生ずる位相／周波数検出器（ＰＦＤ）内の位相検出エラーを低減させるためのシステムおよび方法である。ＰＦＤは２つの入力信号内のそれぞれのクロック・エッジ間の到達時間差を比較し、これらクロック・エッジ間の位相差に基づいて制御出力を与える。ＰＦＤがいずれかの入力信号内のクロック・エッジをとらえそこなうと、サイクル・スリップが発生する。位相リセットされた回路はこれら２つの入力信号をＰＦＤと結合させ、入力周波数ディバイダ回路として動作し、ＰＦＤに各入力信号の低調波を提供する。各位相リセット回路は通常アップ（又はダウン）・カウンタとして動作し、Ｎ入力信号クロック・サイクル毎に１個の出力クロック・サイクルをＰＦＤに与える。しかしながら、サイクル・スリップ表示と共に提示されると、位相リセット回路はそのディバイド−バイ・カウンタ（ｄｉｖｉｄｅ−ｂｙ ｃｏｕｎｔｅｒ）を次の入力信号クロック・サイクルに出力クロック・サイクルを生成させる値に設定する。この作用の結果、位相エラーをとらえ損ねた周期毎にサイクル・スリップが原因となるラジアンは、２πより大幅に小さいものとなる。その位相エラーは、この作用がなければＰＦＤ制御出力内で顕在化する。
【発明の効果】
【０００６】
一般的にＰＦＤはＰＬＬの一部として動作し、「アップ」および「ダウン」制御信号をチャージ・ポンプ回路に与える。チャージ・ポンプ回路は、電圧制御発振器に印加された制御電圧を最終的に増加又は減少させる。ＰＦＤへの２つの入力信号のうちの一方はＶＣＯの出力信号から導出され、もう一方の入力信号は基準信号として機能し、ＰＬＬはこの基準信号を対照して出力信号を制御する。位相−リセット回路をＰＦＤの先頭に含めることによって、サイクル・スリップから生ずるアップ／ダウン制御信号エラーは大幅に減らすことができる。一般的には、エラー削減量は位相−リセット回路ディジタル・カウンタの分析によって決まる。サイクル・スリップ・エラーを減らすことによって、ＰＦＤは関連のチャージ・ポンプ回路が２つの入力信号間の大きな周波数エラーに対し最大のデューティ・サイクルに近くに留まるように、関連のチャージ・ポンプ回路を制御する。ＰＬＬ内のチャージ・ポンプをこのように動作することによって、多くの場合ＰＬＬのロック・タイムを減少させ、ＰＬＬに基づいた周波数合成機能の性能全体を改善する。
【発明を実施するための最良の形態】
【０００７】
ここで図面に目を転ずると、図１はＰＬＬの図であり、全体的に参照符号１０で示されている。ＰＬＬ１０は位相／周波数検出器（ＰＦＤ）１２、制御回路１４、ループ・フィルタ１６、電圧制御発振器（ＶＣＯ）１８、およびサイクル・スリップ検出器２０Ａと２０Ｂとを備えている。
【０００８】
ＰＦＤ１２は２つの入力信号、即ち基準クロック信号とＶＣＯ１８からの出力信号とを受信する。ＶＣＯ１８からの出力信号は、ＰＬＬ１０の動作によって所望の複数の又は一部の基準クロック周波数である周波数を有するようにされる。ＰＦＤ１２は、通常２つの出力信号、即ちアウトプット・アップ（ＯＵＴＰＵＴ ＵＰ）とアウトプット・ダウン（ＯＵＴＰＵＴ ＤＯＷＮ）とを生成し、制御回路１４を制御する。ＰＦＤ１２はアウトプット・アップ／ダウン（ＯＵＴＰＵＴ ＵＰ／ＤＯＷＮ）信号を介して制御回路１４を制御し、ＶＣＯ１８に印加される制御線圧を調整する。ループ・フィルタ１６は制御回路１４からの出力をＶＣＯ１８用の平滑化された電圧モード制御信号に変換する。このように、ＶＣＯ１８からの出力信号の周波数は基準クロックの周波数にロックされる。
【０００９】
図２はＰＦＤ１２を示し、該ＰＦＤは位相リセット回路３０Ａおよび３０Ｂと、これに対応する入力フリップ・フロップ３２Ａおよび３２Ｂと、論理ゲート３４および遅延素子３６からなるＰＦＤリセット回路３３と、を備える。通常の動作では、位相リセット回路３０Ａは入力周波数ディバイダとして機能し、基準クロック信号を分割し基準信号を生成する。同様に、位相リセット回路３０Ｂは通常、ＶＣＯ出力信号の入力信号周波数ディバイダとして機能し、ＶＣＯ出力信号の所望の低調波において入力フリップ・フロップ３２Ｂにフィードバック信号を与える。一般に、位相リセット回路３０Ａおよび３０Ｂはディジタル・カウンタであってＮ入力パルスごとに出力パルスを一回生成する。位相リセット回路３０Ａおよび３０Ｂは、異なる最大カウント値を備えて構成され、基準信号の周波数とＶＣＯ１８からのＶＣＯ出力信号の周波数との間に所望の関係を実現する。例えば、位相リセット回路３０Ａは、除算値Ｍを用いる場合があり、一方位相リセット回路３０Ｂは異なる除算値Ｎを用いる。
【００１０】
動作中、入力フリップ・フロップ３２Ａは基準信号内のクロック・エッジと呼ばれる立ち上がりエッジをラッチし、入力フリップ・フロップ３２Ｂはフィードバック信号内のクロック・エッジをラッチする。いずれかの入力フリップ・フロップ３２がクロック・エッジを一旦ラッチすると、その入力フリップ・フロップは、それがリセットされるまで、それに対応する入力信号内のその後のクロック・エッジには応答することはない。ＰＦＤリセット回路３３は論理ゲート３４を用いてリセット信号（ＲＳＴ）を生成する。このリセット信号（ＲＳＴ）は、入力フリップ・フロップ３２Ａおよび３２Ｂの双方がそのＰＬＬ制御信号（アウトプット・アップおよびアウトプット・ダウン）を一旦アサート（ａｓｓｅｒｔ）にすると、これら入力フリップ・フロップ３２Ａおよび３２Ｂの双方をリセットする。遅延素子３６がない場合、ＲＳＴ信号は２つの入力フリップ３２Ａまたは３２Ｂの中の２番目がその出力信号をアサートにした直後にアサートにされよう。これにより、ＰＦＤ１２は最大２πラジアン又はそれに近いところにおける入力信号位相差で動作することが可能となるが、基準信号とフィードバック信号の位相差が非常に小さい場合、アウトプット・アップ又はアウトプット・アップのいずれかの最小のパルス巾をあまりに狭めることになり制御回路１４を効果的に制御することはできなくなる。
【００１１】
遅延素子３６がない場合、アウトプット・アップ又はアウトプット・ダウン内の広い方の出力パルスは、基準およびフィードバック信号内のそれぞれのクロック・エッジ間の到達時間差よりも広くはないであろう。これら２つの出力パルスの狭いほうは、論理ゲート３４およびフリップ・フロップ・リセット遅延（３２Ａ又は３２Ｂのいずれか）と同じ広さに過ぎないであろう。アウトプット・アップ又はアウトプット・ダウンの２つの出力信号の中のどちらがこの最小のパルス巾を有するかは、基準信号がフィードバック信号の先を行くか又はこれより遅れるかによって決まる。これら２つのＰＦＤ出力信号の最後のものをアサートにした後ＲＳＴ信号を定められた期間遅延させることによって、遅延素子３６は最後にアサートにしたＰＦＤからの出力信号を遅延素子３６の遅延時間に劣らずアサートに保つことができる。この動作によってアウトプット・アップ又はアウトプット・ダウン内の出力パルスの最低パルス巾が規定されるが、それは基準信号がフィードバック信号の先を行くか又はこれより遅れるかによる。
【００１２】
一般的なことであるが、図１の制御回路１４がチャージ・ポンプ回路として実現されると、これにより電流は、アウトプット・アップ信号がアサートにされるとループ・フィルタ１６に流入する。この作用によってループ・フィルタ１６により出力されるＤＣ電圧が高められ、ＶＣ１８にその出力信号の周波数を増大させる。これとは逆にアウトプット・ダウン信号がアサートにされると、制御回路１４はループ・フィルタ１６からの電流を低下させ、ＶＣＯ１８にその出力信号の周波数を減少させる。したがって、基準信号がフィードバック信号より先を行くと、アウトプット・アップ内の出力パルスはアウトプット・ダウン内のパルスよりも広く、制御回路１４によってＶＣＯ１８に印加される電圧は徐々に増加する。基準信号がフィードバック信号より遅れると、アウトプット・ダウン内のパルスはアウトプット・アップ内のパルスよりも広く、制御回路１４によってＶＣＯ１８に印加される電圧は徐々に減少する。
【００１３】
図３は位相リセット回路３０Ａおよび３０Ｂの図である。それぞれの位相リセット回路３０はディジタル・カウンタ３８を備える。位相リセット回路３０Ａで用いられるディジタル・カウンタ３８は，位相リセット回路３０Ｂで用いられるディジタル・カウンタ３８とは異なる数のカウンタ状態を有する可能性が高いことを留意されたい。この違いは、出力信号に対するフィードバック信号の調整と、基準クロックに対する基準信号の調整とが異なる可能性があることにより発生するものである。多くの場合、ＶＣＯ出力信号は基準クロック信号よりも高い周波数で出力されるため、位相リセット回路３０Ｂ内の除算値Ｎは位相リセット回路３０Ａ内で用いられる除算値よりも大きい。
【００１４】
動作においては、カウンタ３８はＮカウンティング状態によって増加又は減少し、通常動作においてはＮ個の入力クロック・パルスごとに１個のクロック・パルスを送出する。ここで、通常の動作とはＰＦＤ１２にサイクル・スリップが存在しないことを意味する。ＰＦＤ１２が基準又はフィードバック信号のいずれかにおいてクロック・サイクルをとらえ損ねたことをサイクル・スリップ検出器２０が検出すると、サイクル・スリップ検出器はアップ・サイクル・スリップ・インディケータ又はダウン・サイクル・スリップ・インディケータのいずれかをアサートにする。そのサイクル・スリップ・インディケータ入力がアサートされたのに応答して、適切な位相リセット回路３０内のディジタル・カウンタ３８はその内部のカウント値を進める、カウンタ・ロールオーバ値の直前又はそのロールオーバ値にする。これにより対応する入力信号上の次のクロック・エッジは、カウンタ３８を介して計時する。即ち、カウンタ３８は次の入力クロック・エッジ上に出力クロック・エッジを送出する。この文脈中、「進める（ａｄｖａｎｃｅ）」とは、カウンタ３８がアップ・カウンタ又はダウン・カウンタとして動作するかに応じて、カウント値を必要量だけ増加又は減少させることを意味する。
【００１５】
図４は、時間調整された波形の集まりである。これらの時間調整波形は、通常の位相ロック・シーケンスの間に行われる。これらの波形には、上から下に向かって、基準およびフィードバック信号と、ＰＬＬ制御信号アウトプット・アップおよびアウトプット・ダウンと、ＲＳＴ信号とが含まれる。図４は、位相リセット回路３０Ａおよび３０Ｂによって出力される基準およびフィードバック信号を示すが、位相リセット回路３０はサイクル・スリップ補償器ではなく、単に入力ディバイダとして動作するものとする。したがって、図４はサイクル・スリップ補償がない場合のサイクル・スリップの問題を示す。
【００１６】
基準信号とフィードバック信号との周波数が異なるため、基準信号およびフィードバック信号は図の左から右に向かうにつれて位相のずれは増大している。基準信号がフィードバック信号に送れるため、アウトプット・ダウンのパルス巾はフィードバック信号および基準信号内のそれぞれのクロック・エッジの到達時間差、ならびにＲＳＴパルスの巾によって決定される。２つのＰＬＬ制御信号の最後において発生するアウトプット・アップの巾は、単にＲＳＴパルスの巾である。基準信号およびフィードバック信号におけるそれぞれのクロック・エッジ間の位相差がその最大に到達しようとしている点において、入力フリップ・フロップ３２ＢはＲＳＴパルスがアサートとなる間に、フィードバック信号内のクロック・エッジを受け取り、このためＰＦＤ１２はこのクロック・エッジをとらえそこなう。したがって、ＰＦＤ１２は、位相ロック・シーケンスの間にフィードバック信号のサイクル全体をとらえそこなう。
【００１７】
サイクル・スリップ・エラーはアウトプット・ダウン信号において顕在化し、フィードバック信号の次のクロック・エッジにおいて非常に狭いパルス巾を呈する。なぜならサイクル・スリップが原因で、基準信号とフィードバック信号との位相差はわずかであるように誤って見えるからである。即ち、実際の位相差が２π＋ｘラジアンである場合、サイクル・スリップ後の見かけの位相差は単にｘである。したがって、ＰＦＤ１２がアウトプット・アップ信号を基本的に１００％デューティ・サイクルで動作させなければならない場合、サイクル・スリップ・エラーのために、ＰＦＤ１２はサイクル・スリップ後、アウトプット・ダウンを減少させ、次のフィードバック信号クロック・エッジ上において最小パルス巾に又はこれに近いところとする。このエラーによって、ＰＬＬ１０がＶＣＯ出力信号を基準信号にロックさせるのに必要な時間は増大する。
【００１８】
図５は、サイクル・スリップ補償器の役割としての位相リセット回路３０Ｂの動作を示す。その図自体が示すのは上述のものと同じ波形であるが、ダウン・スリップ検出器２０Ｂによって得られるダウン・サイクル・スリップが追加されている。アップ・スリップ検出器２０Ａは基準信号内のサイクル・スリップを監視し、一方ダウン・スリップ検出器２０Ｂはフィードバック信号内のサイクル・スリップを監視する。例では、サイクル・スリップはフィードバック信号入力に対して発生する。即ち、それはＰＦＤ１２のフリップ・フロップ３２Ｂがフィードバック信号内のクロック・エッジをとらえそこなうことを意味している。以下の動作に関する論述はフィードバック信号に対するサイクル・スリップに言及し、位相リセット回路３０Ｂ、入力フリップ・フロップ３２Ｂ、およびダウン・スリップ検出器２０Ｂに関連する。しかしながら、この論述は基準信号内のアップ・サイクル・スリップにも等しく当てはまり、位相リセット回路３０Ａ、入力フリップ・フロップ３２Ａ、およびアップ・スリップ検出器２０Ａに関連があることを理解すべきである。
【００１９】
例示のサンプルでは、サイクル・スリップが発生するのは、ＲＳＴ信号がアサートにされる間にフィードバック信号内でクロック・エッジが発生するためである。ダウン・スリップ検出器２０Ｂはこのスリップの発生を検出し、そのダウン・サイクル・スリップ・インディケータをアサートにする。位相リセット回路３０Ｂはダウン・サイクル・スリップ・インディケータを受信し、その内部カウンタ３８をカウンタのロールオーバ点直前の値に設定する。例えば、位相リセット回路３０Ｂがダウン・カウンタとして動作すると、位相リセット回路３０Ｂはその内部カウンタ３８を最低値に設定する。同様に、位相リセット回路３０Ｂがアップ・カウンタとして動作すると、位相リセット回路３０Ｂはその内部カウンタ３８を最大値に設定する。いずれの場合も、これにより位相リセット回路３０Ｂは、ＶＣＯ１８からの出力信号内の次の入力クロック・エッジ上に基準信号内の出力クロック・エッジを送出するが、それは出力信号内の別のＮクロック・エッジを介してカウントした後ではない。
【００２０】
フィードバック信号内のクロック・サイクルをとらえそこなった後、出力信号の１クロック・サイクルたってから基準信号内にクロック・エッジを送出することの効果は、出力信号の（Ｎ−１）クロック・サイクルによって、そのアウトプット・ダウン信号を再びアサートにするためにＰＦＤ１２が要する時間が削減されることである。ここで、Ｎは位相リセット回路３０Ｂのカウンタ３８におけるカウント状態の数である。例えば、カウンタ３８は１００による除算カウンタとして動作するものとする。この構成では、位相リセット回路３０Ｂは１００個の出力信号クロック・サイクル毎に１個のフィードバック信号クロック・サイクルを出力する。サイクル・スリップ補償がない場合、ＰＦＤ１２がフィードバック信号クロック・エッジをとらえそこなうと、ＰＦＤ１２はＰＦＤ１２用が次のフィードバック信号クロック・エッジを受信するためには、更に１００サイクルの出力信号を必要とする。位相リセット回路３０Ｂの動作によって、ＰＦＤ１２は非補償時間の１／１０００（又はその他のある減少カウント値）で次のフィードバック信号クロック・エッジを受信する。
【００２１】
なお、位相リセット回路３０Ａおよび３０Ｂにおいて実現されるカウンタ状態の実数は使用によって変動し、基準およびＶＣＯ出力信号の周波数に依存する。また、サイクル・スリップ発生時には、カウンタ３８の位相リセット値を絶対最小値又は絶対最大値に設定することが必要である。関連のクロック周波数に応じて、カウンタ３８をそのロールオーバ値前のいくつかのカウントに設定させることは望ましいことである。
【００２２】
通常のＲＳＴ信号パルス巾はおよそ１０ナノ秒である可能性があり、それにより位相リセット回路３０Ａおよび３０Ｂの一方又は双方は、リセット期間中にいくつかの出力クロック・エッジを再送出することになることは留意すべきである。これによってその後のクロック・エッジは、元のサイクル・スリップ状態が補正されるまで再送出される。
【００２３】
位相リセット回路３０Ａおよび３０Ｂは、ＰＦＤ１２内のサイクル・スリップの補償に対応するが、かかる補償作用はサイクル・スリップが発生する際にそれらを検出することが必要である。ＰＦＤ１２の動作のことを考えると、ＲＳＴ信号間の１つの信号上に多数のクロック・エッジを受信するときは必ず、又はＲＳＴパルス中にいずれかの入力信号上にクロック・エッジを受信するときには、ＰＦＤ１２にはサイクル・スリップが発生したしたことは先に指摘された。これにより、サイクル・スリップの検出は種々の方法で取り組むことが可能である。サイクル・スリップの検出がいかに実現されるかによって、アップ・スリップ検出器２０Ａおよびダウン・スリップ検出器２０Ｂの構造が決定される。
【００２４】
「ＰＬＬサイクル・スリップ検出」と題する同時係属中の出願はアップ・スリップ検出器２０Ａおよびダウン・スリップ検出器２０Ｂの実施態様に一例を例示し、その内容はこの言及によって本発明にも含まれるものとする。別々に示されているが、サイクル・スリップ検出器２０Ａおよび２０ＢはＰＦＤ１２に一部として組み込むことが可能であり、それによってサイクル・スリップの発生を検出し、補償することが可能な回路を提供することは留意すべきである。また、本発明は、１９９９年１１月２日に出願された、「位相同期ループロック・タイムを改善するためのスリップ検出位相検出器および方法」と題する同時係属中の出願、第０９／４３２，９８７号にも関連があり、その内容はこの言及により本発明にも含まれるものであることは留意すべきことである。
【００２５】
図６は、アップ・スリップ検出器２０Ａおよびダウン・スリップ検出器２０Ｂのいずれにも適用可能なサイクル・スリップ検出構造の一例の図である。各スリップ検出器２０は、論理ゲート２２と、出力フリップ・フロップ２４と、遅延素子２６とを備える。論理ゲート２２への入力には、リセット回路３３からのＲＳＴパルスと、ＲＳＴ信号を遅延素子２６を通過させることによって駆動されたＲＳＴパルスの遅延バージョンと、２つのＰＬＬ制御信号、即ちアウトプット・アップ又はアウトプット・ダウンの中の１つと、が含まれる。
【００２６】
論理ゲート２２は出力信号を与え、この出力信号は出力フリップ・フロップ２４のデータ入力を駆動する。出力フリップ・フロップ２４は、サイクル・スリップ検出器２０が入力フリップ・フロップ３２Ａに関連付けられているか、または入力フリップ・フロップ３２Ｂに関連付けられているかに応じて、２つの入力信号の中の一方、即ち基準信号又はフィードバック信号のいずれかによってクロックされる。アップ・サイクル・スリップ又はダウン・サイクル・スリップのいずれかのサイクル・スリップ・インディケータ信号は、そのデータ入力がアサートにされる間に、その信号がそのクロック入力上でクロック・エッジを受信するときには必ず出力フリップ・フロップ２４によってアサートにされる。論理ゲート２２は、ＲＳＴ信号がアサートにされるときは必ず、又はこれに対応するＰＦＤ入力フリップ・フロップの出力がアサートにされるときには、このデータ入力をアサートにするので、この動作はＰＦＤ１２がとらえ損ねた入力信号クロック・エッジを検出する。
【００２７】
入力フリップ・フロップ３２Ａおよび３２Ｂのタイミング特性に応じ、フリップ・フロップ３２Ａおよび３２Ｂは、ＲＳＴパルスの下降エッジ時又はこの直後に入力信号クロック・エッジが発生してもこれに応答しない場合がある。ＲＳＴパルスの遅延バージョンで論理ゲート２２への入力の１つを駆動することによりリセット・パルスの下降エッジ上での持続時間を延長し、出力フリップ・フロップ２４のデータ入力がアサートにされる時間を延長する。これにより、ＲＳＴパルスが下降した丁度その時に入力フリップ・フロップ３２Ａまたは３２Ｂがとらえ損ねた入力信号内のクロック・エッジによって、出力フリップ・フロップ２４は、そのサイクル・スリップ・インディケータ信号を確実にアサートにする。
【００２８】
図７は、セルラ無線電話ネットワークのようなワイヤレス通信ネットワークに用いられる移動端末の簡略図であり、全体的に数字１００で示されている。移動端末１００は、システム・コントローラ１０２および関連のメモリ１０４と、周波数シンセサイザ１０６と、受信機１２０と、送信機１３０と、送受切換器／アンテナ１４０と、ユーザ・インターフェース１５０と、を備える。周波数シンセサイザ１０６は本発明に基づいて実現される。
【００２９】
動作において、移動端末１００は無線周波数信号法を介して、当該移動端末と離れた基地局（図示せず）との間で情報を送受信する。システム・コントローラ１０２は、通常、１つ以上のマイクロコントローラ（ＭＣＵ）として実現され、ユーザ・インターフェース１５０を管理し、移動端末１００を全体的に制御する。メモリ１０４は一般的に、アプリケーション・ソフトウエアと、操作において用いられる定数のフォルト値と、データ用作業用記憶領域と、を備える。
【００３０】
ユーザはユーザ・インターフェース１５０を介して移動端末１００と相互に作用する。マイクロフォン１５２は、ユーザ音声信号を対応するアナログ信号に変換し、当該アナログ信号は送信機１３０に与えられて、次に変換、処理され、送受切換器／アンテナ１４０を介して離れた基地局に送信される。受信機１２０は離れた基地局から信号を受信し、受信した音声情報、例えば離れたユーザからの音声を抽出し、更に、音声信号を提供してユーザ・インターフェース１５０に備えられたスピーカ１５４を駆動する。ユーザ・インターフェース１５０は、更に、ユーザから入力されたコマンドおよびデータを受け入れるためのキーパッド１５６と、視覚情報をユーザに提供するためのディスプレイ１５８とを備える。手短に言えば、ユーザはユーザ・インターフェース１５０によって音声およびその他のオーディオ情報を送受し、電話番号をダイヤルし、さらに必要に応じその他のデータを入力することができる。
【００３１】
受信機１２０は、受信機／増幅器１２２と、復号／データ復元モジュール１２４と、ディジタル−アナログ変換器（ＤＡＣ）１２６とを備える。動作においては、信号はアンテナ１４４を介して受信され、送受切換器１４２は受信信号と送信信号との間の信号分離を行う。受信信号は受信機／増幅器１２２に送られ、当該受信機／増幅器は受信信号のコンディショニング、ろ過、およびダウン・コンバージョンを行う。ディジタル化においては、受信機／増幅器１２２はアナログ−ディジタル変換器（ＡＤＣ）を用いて復号／データ復元モジュール１２４に着信受信信号に対応した連続のディジタル値を提供する。復号／データ復元モジュール１２４は、信号受信時に符号化された音声情報を復元し、ＤＡＣ１２６に受信音声情報に対応するディジタル値を提供する。次に、ＤＡＣ１２６はスピーカ１５４を駆動するのに適切なアナログ出力信号を与える。
【００３２】
送信機１３０は、ＡＤＣ１３２と、ベースバンド・プロセッサ１３４と、周波数変換モジュール１３６と、送信増幅器１３８とを備える。動作においては、ＡＤＣ１３２はマイクロフォン１５２からのアナログ音声信号を対応するディジタル値に変換する。ベースバンド・プロセッサ１３４はこれらのディジタル値を処理且つ符号化し、エラー補正符号化、および周波数変換モジュール１３６に適切なフォーマットへの変換を行う。周波数変換モジュール１３６は、送信増幅器１３８に所望の送信周波数で変調された信号を提供する。次に、送信増幅器１３８は、ＲＦ出力信号ＲＦＯＵＴを生成し、送受切換器／アンテナ１４０を介して離れた基地局に送信する。
【００３３】
周波数シンセサイザ１０６は、移動端末１００において用いられる１つ以上の周波数信号を提供する。通常、周波数シンセサイザ１０６は、受信信号をダウン・コンバートする際に、且つ送信信号を変調又は生成する際に用いられる基準周波数信号を生成する。
【００３４】
図８は、周波数シンセサイザ１０６の図である。周波数シンセサイザ１０６は、２つ以上のＰＬＬ１０と、基準クロック４０とを備える。ＰＬＬ１０の少なくとも１つは上記で論じたＰＦＤ１２と、サイクル・スリップ検出器２０Ａおよび２０Ｂと、を内蔵する。先の論述に関しては、上段のＰＬＬ１０は基準信号を基準クロック４０から、フィードバック信号をＯＳＣ ＯＵＴ１出力信号から導出する。同様に、下段のＰＬＬ１０はその基準信号を基準クロック４０から、そのフィードバック信号をＯＳＣ ＯＵＴ２信号から導出する。上記のように、周波数シンセサイザ１０６は追加のＰＬＬ１０を内蔵し、受信信号処理又は送信信号生成に使用される多数の周波数を提供することができる。
【００３５】
通常、周波数シンセサイザ１０６はＭＣＵ１０２の制御のもとに動作し、当該ＭＣＵ１０２は、例えば、双方のＰＬＬ内の周波数ディバイダ回路３０が用いるディバイダ比を設定し、ＯＳＣ ＯＵＴ１ およびＯＳＣ ＯＵＴ２信号の周波数を制御する。位相リセット回路３０Ａおよび３０Ｂによって得られるサイクル・スリップ補償は、送信機１２０および受信機１３０に与えられる発振器の出力信号を基準クロック４０によって与えられる基準信号にロックさせるために要する時間量を削減することによって周波数シンセサイザ１０６の応答時間を改善する。
【００３６】
本発明は広範囲の装置の種類における使用を検討する。ワイヤレス・ネットワーク基地局および関連の移動端末のような通信装置は、その関連のＰＬＬ回路に本発明を組み込むことによって特に利益を享けることができよう。更に、本発明の精神および本質的な特徴から逸脱しない、本明細書に明示した方法以外の特別の方法でも本発明は実行可能であることは勿論である。したがって、本実施形態は、全ての面で限定ではなく例示と看做すべきであり、添付の特許請求の範囲の意味および同等範囲内での変更は全て本発明に包含されるものとする。
【図面の簡単な説明】
【００３７】
【図１】図１は、本発明によるサイクル・スリップ補償を備えた位相同期ループ（ＰＬＬ）の図である。
【図２】図２は、図１のサイクル・スリップ補償を備えた位相／周波数（ＰＦＤ）検出器の図である。
【図３】図３は、図２のＰＦＤ内のサイクル・スリップ補償を提供する位相リセット回路の図である。
【図４】図４は、サイクル・スリップ補償の利点のない図２のＰＦＤの関連する動作波形の図である。
【図５】図５はサイクル・スリップ補償を示す図２のＰＦＤの関連する動作波形の図である。
【図６】図６は、図１のサイクル・スリップ検出回路の図である。
【図７】図７は、図１のＰＬＬを組み込んだ移動端末の図である。
【図８】図８は、図７の移動端末内の周波数シンセサイザの図である。

Claims (41)

  1. ＰＬＬにおいて使用される位相検出器であって、
    第１および第２入力信号内のクロック・エッジに応答してそれぞれ第１および第２ＰＬＬ制御信号を生成する第１および第２入力回路と、
    前記第１および第２ＰＬＬ制御信号に基づいてリセット・パルスを生成し、前記第１および第２入力回路をリセットすることによって前記第１および第２ＰＬＬ制御信号をクリアするリセット回路と、
    前記第１入力信号を前記第１入力回路に与える第１周波数ディバイダであって、該第１周波数ディバイダは、第１サイクル・スリップ・インディケータ信号に応答して前記第１入力信号内の次のクロック・エッジを進める、前記第１周波数ディバイダと、
    前記第２入力信号を前記第２入力回路に与える第２周波数ディバイダであって、該第２周波数ディバイダは第２サイクル・スリップ・インディケータ信号に応答して前記第２入力信号内の次のクロック・エッジを進める、前記第２周波数ディバイダと、を備え、
    前記第１サイクル・スリップ・インディケータは前記位相検出器が前記第１入力信号においてクロック・エッジをとらえ損ねたことを示し、前記第２サイクル・スリップ・インディケータは前記位相検出器が前記第２入力信号においてクロック・エッジをとらえ損ねたことを示す、前記位相検出器。
  2. 請求項１記載の位相検出器において、前記第１周波数ディバイダは第１クロック信号によって計時されるＭによる除算カウンタを備え、前記第２周波数ディバイダは第２クロック信号によって計時されるＮによる除算カウンタを備え、前記第１および第２周波数ディバイダのそれぞれは、前記第１および第２サイクル・スリップ・インディケータ信号のそれぞれ１つがアサートにされると、電流カウント値をカウンタのロールオーバ値により近い所定の値に設定するように動作する前記位相検出器。
  3. 請求項２記載の位相検出器において、前記Ｍによる除算カウンタは第１ディジタル・カウンタを備え、該第１ディジタル・カウンタは前記第１サイクル・スリップ・インディケータ信号をアサートにすると前記電流カウント値を前記カウンタのロールオーバ値に設定し、これによって前記第１周波数ディバイダは、前記第１クロック信号内の次のクロック・エッジに応答して、前記第１入力信号において次のクロック・エッジを生成させる前記位相検出器。
  4. 請求項２記載の位相検出器において、前記Ｎによる除算カウンタは第２ディジタル・カウンタを備え、該第２ディジタル・カウンタは前記第２サイクル・スリップ・インディケータ信号をアサートにすると前記電流カウント値を前記カウンタのロールオーバ値に設定し、これによって、前記第２周波数ディバイダは前記第２クロック信号内の次のクロック・エッジに応答して、前記第１入力信号において次のクロック・エッジを生成する前記位相検出器。
  5. 請求項１記載の位相検出器において、前記リセット回路は、
    前記第１および第２ＰＬＬ制御信号の双方がアサートにされる度に前記論理ゲートの論理出力をアサートにする論理ゲートと、
    前記論理ゲートからの前記論理出力をアサートにしてから所望の遅延後にリセット信号を生成するリセット遅延素子と、
    を備え、前記前記第１および第２入力回路は前記リセット信号に応答して前記第１および第２ＰＬＬ制御制御をクリアし、これによって前記論理ゲートは前記論理出力をディアサート（ｄｅ−ａｓｓｅｒｔ）にし、次にこれによって前記リセット遅延素子は前記所望の遅延後に前記リセット制御をクリアにし、そのため前記所望の遅延によって規定された巾のリセット・パルスを形成する前記位相検出器。
  6. 請求項１記載の位相検出器であって、更に、前記第１および第２入力回路にそれぞれ対応する第１および第２サイクル・スリップ検出器を備え、前記サイクル・スリップ検出器のそれぞれは、前記リセット・パルスに基づいて前記第１および第２サイクル・スリップ・インディケータ信号の中の対応する１つと、前記第１および第２入力信号の中の対応するする１つと、前記第１および第２ＰＬＬ制御信号の中の対応するひとつと、を生成する前記位相検出器。
  7. 請求項６記載の位相検出器において、各サイクル・スリップ検出器は、前記第１および第２入力信号の中の前記対応する１つにおけるクロック・エッジが前記リセット・パルスの間に受信されると、前記スリップ表示信号を生成するスリップ検出ロジックを備える前記位相検出器。
  8. 請求項７記載の位相検出器において、前記スリップ検出ロジックは、前記リセット・パルスの遅延バージョンを生成する遅延素子を備え、前記スリップ検出ロジックは、前記リセット・パルスの前記遅延バージョンの間に前記第１および第２入力信号の前記対応する１つにおいてクロック・エッジの受信に応答して前記スリップ表示信号を更に生成する前記位相検出器。
  9. 請求項６記載の位相検出器において、前記スリップ検出器のそれぞれは、前記第１および第２ＰＬＬ制御信号の中の前記対応するひとつがアサートにされ、前記第１および第２入力信号の中の前記対応する１つの内のクロック・エッジが受信されると、前記スリップ表示信号を生成するスリップ検出ロジックを備える前記位相検出器。
  10. 請求項６記載の位相検出器において、各サイクル・スリップ検出器はスリップ検出ロジックを備え、該スリップ検出ロジックは、
    クロック入力が前記第１および第２入力信号の中の前記対応する１つに結合された出力フリップ・フロップと、
    第１論理入力が前記リセット・パルスに結合され、第２論理入力が前記第１および第２ＰＬＬ制御信号の中の前記対応する１つに結合され、更に論理出力が前記出力フリップ・フロップのデータに結合された論理ゲートと、
    を備え、前記論理ゲートは、前記リセット・パルスの間に、且つ前記第１および第２ＰＬＬ制御信号の中の前記対応する１つがアサートにされると、前記論理出力をアサートにするように動作する前記位相検出器。
  11. 請求項１０記載の位相検出器において、前記スリップ検出ロジックは、更に、前記リセット・パルスに結合されて前記リセット・パルスの遅延バージョンを生成するように動作する遅延素子を備え、前記論理ゲートは前記遅延素子に結合されて前記リセット・パルスの前記遅延バージョンを受信し、更に前記リセット・パルスの前記遅延バージョンの間に、前記論理出力をアサートにするように動作する第３の論理入力を含む前記位相検出器。
  12. 請求項１記載の位相検出器において、前記第１および第２入力回路のそれぞれは、ラッチされた出力信号が前記第１および第２入力信号の中の対応する１つ内の第１クロック・エッジに応答する際、前記第１および第２ＰＬＬ制御信号の中の対応する１つを生成するラッチ回路を備える前記位相検出器。
  13. 請求項１２記載の位相検出器において、前記ラッチ回路は前記リセット・パルスに結合され、前記リセット・パルスに応答して前記ラッチされた出力信号をリセットするように動作するリセット入力を備え、前記ラッチ回路は前記第１および第２入力信号の中の前記対応する１つ内の次のクロック・エッジに応答する前記位相検出器。
  14. 請求項１２記載の位相検出器において、前記ラッチ回路は、
    前記入力フリップ・フロップのデータ入力は固定アサーション信号に結合され、
    前記入力フリップ・フロップのデータ出力は前記リセット回路の入力に結合され、
    前記入力フリップ・フロップのクロック入力は前記第１および第２入力信号の中の前記対応する１つに結合される、ように構成された入力フリップ−フロップを備え、さらに
    前記リセット回路のリセット信号出力に結合されたリセット入力は、前記リセット・パルスを与える前記位相検出器。
  15. 請求項１記載の位相検出回路において、前記リセット回路は、
    第１および第２入力が前記第１および第２入力回路からの前記第１および第２ＰＬＬ制御信号に結合され、前記第１および第２制御信号の双方がアサートにされると出力信号をアサートにするように動作する論理ゲートと、
    前記論理ゲートからの前記出力信号がアサートにされてから規定の遅延の後に前記リセット・パルスを生成する遅延素子と、
    を備える前記位相検出回路。
  16. 位相同期ループ（ＰＬＬ）であって、
    第１および第２入力信号内のそれぞれのクロック・エッジ間で検出した位相差に基づいて第１および第２ＰＬＬ制御信号を生成する位相検出器を備え、該位相検出器は
    第１および第２入力信号内のクロック・エッジに応答して第１および第２ＰＬＬ制御信号をそれぞれ生成する第１および第２入力回路と、
    前記第１および第２ＰＬＬ制御信号に基づいてリセット・パルスを生成し、前記第１および第２入力回路をリセットし、これによって前記第１および第２ＰＬＬ制御信号をクリアにするリセット回路と、
    前記第１入力信号を前記第１入力回路に与える第１周波数ディバイダであって、該第１周波数ディバイダは、第１サイクル・スリップ・インディケータ信号に応答して前記第１入力信号内の次のクロック・エッジを進める前記第１周波数ディバイダと、
    前記第２入力信号を前記第２入力回路に与える第２周波数ディバイダであって、外大２周波数ディバイダは、第２サイクル・スリップ・インディケータ信号に応答して前記第２入力信号内の次のクロック・エッジを進める前記第２周波数ディバイダと、
    を備え、
    前記位相同期ループ（ＰＬＬ）は、更に、
    前記第１および第２ＰＬＬ制御信号に基づいて制御信号を生成する制御回路と、
    前記制御信号に基づいた周波数で出力信号を生成する制御可能発振器と、
    を備える前記位相同期ループ（ＰＬＬ）。
  17. 請求項１６記載のＰＬＬにおいて、前記第１周波数ディバイダは基準クロック信号によって計時されるＭによる除算カウンタを備え、前記第２周波数ディバイダは前記ＰＬＬの周波数制御された出力によって計時されるＮによる除算カウンタを備え、前記第１および第２周波数ディバイダのそれぞれは、前記第１および第２サイクル・スリップ・インディケータ信号のそれぞれをアサートにすると、電流カウント値をカウンタのロールオーバ値により近い所定の値に設定するように動作する前記ＰＬＬ。
  18. 請求項１７記載のＰＬＬにおいて、前記Ｍによる除算カウンタは第１ディジタル・カウンタを備え、前記第１ディジタル・カウンタは、前記第１サイクル・スリップ・インディケータ信号をアサートにすると前記電流カウント値を前記カウンタのロールオーバ値に設定し、これによって前記第１周波数ディバイダに、前記基準クロック信号内の次のクロック・エッジに応答して前記第１入力信号内に前記次のクロック・エッジを生成させる前記ＰＬＬ。
  19. 請求項１７記載のＰＬＬにおいて、前記Ｎによる除算カウンタは第２ディジタル・カウンタを備え、前記第２ディジタル・カウンタは、前記第２サイクル・スリップ・インディケータ信号をアサートにすると前記電流カウント値を前記カウンタのロールオーバ値に設定し、これによって前記第２周波数ディバイダに、前記ＰＬＬの前記周波数制御された出力信号内の次のクロック・エッジに応答して前記第２入力信号内に前記次のクロック・エッジを生成させる前記ＰＬＬ。
  20. 請求項１６記載のＰＬＬにおいて、前記リセット回路は
    前記第１および第２のＰＬＬ制御信号の双方がアサートにされる度に前記論理ゲートの論理出力をアサートにする論理ゲートと、
    前記論理ゲートからの前記論理出力をアサートにしてから所望の遅延後にリセット信号を生成するリセット遅延素子と、
    を備え、前記第１および第２入力回路は前記リセット信号に応答して前記第１および第２ＰＬＬ制御信号をクリアにし、前記論理ゲートに前記論理出力をディアサートにさせ、つぎに前記所望の遅延の後、前記リセット遅延素子に前記リセット信号をクリアにさせ、これによって前記所望の遅延によって規定された巾の前記リセット・パルスを生成する前記ＰＬＬ。
  21. 請求項１６記載のＰＬＬであって、更に、
    前記リセット・パルス、前記第１入力信号、および前記第１ＰＬＬ制御信号に基づいて前記第１サイクル・スリップ・インディケータ信号を生成する第１サイクル・スリップ・検出器と、
    前記リセット・パルス、前記第２入力信号、および前記第２ＰＬＬ制御信号に基づいて前記第２サイクル・スリップ・インディケータ信号を生成する第２サイクル・スリップ・検出器と、
    を備える前記ＰＬＬ。
  22. 請求項２１記載のＰＬＬにおいて、前記サイクル・スリップ検出器のそれぞれは、前記第１および第２入力信号の中の前記対応するひとつが前記リセット・パルスの間に受信されると前記スリップ表示信号を生成するスリップ検出ロジックを備える前記ＰＬＬ。
  23. 請求項２１記載のＰＬＬにおいて、前記スリップ検出ロジックは前記リセット・パルスの遅延バージョンを生成する遅延素子を備え、前記スリップ検出ロジックは、前記第１および第２入力信号の中の前記対応する１つ内のクロック・エッジが前記リセット・パルスの前記遅延バージョンの間に受信されると前記スリップ表示信号を更に生成する前記ＰＬＬ。
  24. 請求項２１記載のＰＬＬにおいて、前記サイクル・スリップ検出器のそれぞれは、前記第１および第２ＰＬＬ制御信号の中の前記対応するひとつがアサートにされ、前記第１および第２入力信号の中の前記対応する１つ内のクロック・エッジが受信されるときに、前記スリップ表示信号を生成するスリップ検出ロジックを備える前記ＰＬＬ。
  25. 請求項２１記載のＰＬＬにおいて、前記サイクル・スリップ検出器のそれぞれはスリップ検出ロジックを備え、該スリップ検出ロジックは、
    クロック入力が前記第１および第２入力信号の中の前記対応するひとつに結合された出力フリップ・フロップと、
    第１論理入力が前記リセット信号に結合され、第２論理入力が前記第１および第２ＰＬＬ制御信号の中の前記対応する１つに結合され、論理出力が前記出力フリップ・フロップのデータ入力に結合されたロジック・ゲートと、
    を備え、前記ロジック・ゲートは、前記リセット・パルスの間に、更に前記第１および第２ＰＬＬ制御信号の中の前記対応する１つがアサートにされると前記論理出力をアサートにするように動作する前記ＰＬＬ。
  26. 請求項２５記載のＰＬＬにおいて、前記スリップ検出ロジックは、更に、前記リセット・パルスに結合され、前記リセット・パルスの遅延バージョンを生成するように動作する遅延素子を備え、前記論理ゲートは前記リセット・パルスの前記遅延バージョンを受信する前記遅延素子に結合され、前記リセット・パルスの前記遅延バージョンの間に前記論理出力をアサートにするよう動作する第３論理入力を含む前記ＰＬＬ。
  27. 請求項１６記載のＰＬＬにおいて、前記第１および第２入力回路はラッチされた出力信号が前記第１および第２入力信号の中の対応するひとつ内の第１クロック・エッジに応答すると、前記第１および第２ＰＬＬ制御信号の中の対応するひとつを生成するラッチ回路を備える前記ＰＬＬ。
  28. 請求項２７記載のＰＬＬにおいて、前記ラッチ回路は前記リセット回路に結合され、前記リセット・パルスに応答して前記ラッチされた出力信号をリセットするように動作するリセット入力を備え、前記ラッチ回路は前記第１および第２入力信号の中の前記対応するひとつ内の次のクロック・エッジに応答する前記ＰＬＬ。
  29. 無線周波数送受信機であって、
    遠くに送信された信号を受信周波数で受信する受信機と、
    送信信号を搬送周波数で生成する送信機と、
    前記受信周波数上で搬送する第１出力信号と前記搬送波上で搬送する第２出力信号とを生成する周波数シンセサイザと、
    を備え、該周波数シンセサイザは、
    基準クロック信号を生成する基準クロック回路と、
    前記第１および第２出力信号をそれぞれ生成する第１および第２位相同期ループ（ＰＬＬ）と、
    を備え、該ＰＬＬの少なくとも１つは、
    第１および第２入力信号内のそれぞれのクロック・エッジ間で検出された位相差、前記基準クロック信号から導出された前記第１入力信号、および前記第１および第２出力信号の中の対応するひとつから導出された前記第２入力信号に基づいて第１および第２ＰＬＬ制御信号を生成する位相検出器を備え、該位相検出器は、
    第１および第２入力信号に応答してそれぞれ第１および第２ＰＬＬ制御信号を生成する第１および第２入力回路と、
    前記第１および第２ＰＬＬ制御信号に基づいてリセット・パルスを生成し、前記第１および第２入力回路をリセットし、これによって前記第１および第２ＰＬＬ制御信号をクリアにするリセット回路と、
    前記第１入力信号を前記第１入力回路に与える第１周波数ディバイダであって、該第１周波数ディバイダは第１サイクル・スリップ・インディケータ信号に応答して前記第１入力信号内の次のクロック・エッジを進める前記第１周波数ディバイダと、
    前記第２入力信号を前記第２入力回路に与える第２周波数ディバイダであって、該第２周波数ディバイダは第２サイクル・スリップ・インディケータ信号に応答して前記第２入力信号内の次のクロック・エッジを進める前記第２周波数ディバイダと、
    を備え、前記ＰＬＬの前記少なくとも１つは、更に、
    前記第１および第２ＰＬＬ制御信号に基づいて制御信号を生成する制御回路と、
    前記第１および第２出力信号の中の前記対応するひとつを前記制御信号に基づいた周波数において生成する制御可能発振器と、
    を備えた前記無線周波数送受信機。
  30. 請求項２９記載の無線周波数送受信機において、前記ＰＬＬの前記少なくとも１つは、
    前記リセット・パルス、前記第１入力信号、および前記第１ＰＬＬ制御信号に基づいて前記サイクル・スリップ・インディケータ信号を生成する第１サイクル・スリップ検出器と、
    前記リセット・パルス、前記第２入力信号、および前記第２ＰＬＬ制御信号に基づいて前記サイクル・スリップ・インディケータ信号を生成する第２サイクル・スリップ検出器と、
    を備えた前記無線周波数送受信機。
  31. 請求項２９記載の無線周波数送受信機において、前記第１周波数ディバイダは、前記基準クロック信号によって計時されるＭによる除算カウンタを備え、前記第２周波数ディバイダは前記第１および第２出力信号の中の対応するひとつによって計時されるＮによる除算カウンタを備え、前記第１および第２周波数ディバイダのそれぞれは、前記第１および第２サイクル・スリップ・インディケータ信号のそれぞれ１つをアサートにすると、電流カウント値をカウンタのロールオーバ値により近い所定値に設定するように動作する前記無線周波数送受信機。
  32. ＰＬＬにおけるサイクル・スリップを補償する方法であって、該方法は、
    基準クロック信号におけるＭクロック・パルス毎に、第１周波数ディバイダを用いて、第１入力信号内にクロック・パルスを生成するステップと、
    基準クロック信号におけるＮクロック・パルス毎に、第２周波数ディバイダを用いて第２入力信号内のクロック・パルスを生成するステップと、
    第１サイクル・スリップ・インディケータ信号に応答して前記第１周波数ディバイダの電流カウント値を進め、前記第１入力信号内の次のクロック・パルス生成前の時間を削減するステップと、
    第２サイクル・スリップ・インディケータ信号に応答して前記第２周波数ディバイダの電流カウント値を進め、前記第２入力信号内の次のクロック・パルス生成前の時間を削減するステップと、
    からなる前記方法。
  33. 請求項３２記載の方法において、前記第１入力信号内での次のクロック・パルス生成前の時間を削減するための前記第１サイクル・スリップ・インディケータ信号に応答して、前記第１周波数ディバイダの電流カウント値を進めるステップは、該電流カウント値を前記第１周波数ディバイダのロールオーバ値に設定し、その結果前記基準クロック信号内の次のクロック・パルスによって、前記第１周波数ディバイダは前記第１入力信号内に前記次のクロック・パルスを生成するステップを含む前記方法。
  34. 請求項３２記載の方法において、前記第２入力信号内での次のクロック・パルス生成前の時間を削減するための前記第２サイクル・スリップ・インディケータ信号に応答して、前記第２周波数ディバイダの電流カウント値を進めるステップは、該電流カウント値を前記第２周波数ディバイダのロールオーバ値に設定し、その結果前記ＰＬＬの出力信号内の次のクロック・パルスによって、前記第２周波数ディバイダは前記第２入力信号内に前記次のクロック・パルスを生成するステップを含む前記方法。
  35. 請求項３２記載の方法であって、
    位相検出器を用いて前記第１および第２入力信号内の前記それぞれのクロック・パルス間の位相差を検出するステップと、
    前記位相検出器が前記第１および第２入力信号内のその後のそれぞれのクロック・パルスに応答するように、前記位相検出器を前記第１および第２入力信号内のそれぞれのクロック・パルスの各対の後にリセットするステップと、
    を含む前記方法。
  36. 請求項３５記載の方法であって、
    前記位相検出器をリセット後の前記第１および第２入力信号内のそれぞれのクロック・パルス間の相対的到達時間に基づいてそれぞれのパルス巾の連続パルスの第１および第２ＰＬＬ制御信号を生成するステップと、
    前記出力信号の前記周波数を設定する制御可能発振器を前記第１および第２ＰＬＬ制御信号に基づいて制御するステップと、
    を含む前記方法。
  37. 請求項３６記載の方法であって、更に、前記位相検出器をリセットするための、リセット・パルス巾が最小のリセット信号を生成するステップを含み、前記最小のリセット・パルス巾は、前記第１および第２入力信号内の前記それぞれのクロック・パルス間の最小の位相差とは無関係の前記第１および第２ＰＬＬ制御信号内のパルスの中の最小パルス巾を確立する前記方法。
  38. 請求項３５記載の方法であって、更に、前記位相検出器をリセットする間にクロック・パルスが前記第１入力信号内で受け取られると、前記第１サイクル・スリップ・インディケータ信号を生成するステップを含む前記方法。
  39. 請求項３５記載の方法であって、更に、前記第１ＰＬＬ制御信号のパルスの間にクロック・パルスが前記第１入力信号内で受け取られると、前記第１サイクル・スリップ・インディケータ信号を生成するステップを含む前記方法。
  40. 請求項３５記載の方法であって、更に、前記位相検出器をリセットする間にクロック・パルスが前記第２入力信号内で受け取られると、前記第２サイクル・スリップ・インディケータ信号を生成するステップを含む前記方法。
  41. 請求項３５記載の方法であって、更に、前記第２ＰＬＬ制御信号のパルスの間にクロック・パルスが前記第２入力信号内で受け取られると、前記第２サイクル・スリップ・インディケータ信号を生成するステップを含む前記方法。
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