JP2004356521A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ストレスマイグレーションを低減した半導体装置を提供する。
【解決手段】ビアの断面形状において、ビアの側壁の任意の点における第１の配線の表面と平行な線がビアの中心軸と交わる点と上記任意の点と上記任意の点における接線が上記中心軸と交わる点とを結んで形成される角度であるビア側壁角について、第１の配線の表面と平行な線からの俯角を正の角度とし、第１の配線と平行な線からの仰角を負の角度とすると、ビア側壁角が正の角度であり、かつ上記ビアの断面形状の２つの側壁のうち少なくとも一方の側壁におけるビアの頂部から底部の間にビア側壁角が極大値となる点を少なくとも２つ有する構成である。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、配線と、配線同士を接続するためのビアとを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
メモリやロジック等の半導体装置には、配線同士をビアで接続した配線構造を有するものがある。そして、その配線構造におけるビアの形状がストレスマイグレーションに影響を及ぼすことについて開示されている（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】
Ｔ．Ｏｓｈｉｍａ，ｅｔ ａｌ．，“Ｓｕｐｐｒｅｓｓｉｏｎ ｏｆＳｔｒｅｓｓ−Ｉｎｄｕｃｅｄ Ｖｏｉｄｉｎｇ ｉｎ Ｃｏｐｐｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ”，ＩＥＤＭ（２００２）
【０００４】
【発明が解決しようとする課題】
しかし、上述の文献では、ビアの形状がストレスマイグレーションに影響することが言及されているものの、その解決方法は一切開示されておらず、どのようにすればストレスマイグレーションを低減できるのかが不明である。
【０００５】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、ストレスマイグレーションを低減した半導体装置およびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体装置は、第１の配線と、該第１の配線に接続されたビアと、該ビアと一体に形成された第２の配線とを有する半導体装置であって、
前記ビアの断面形状において、該ビアの側壁の任意の点における前記第１の配線の表面と平行な線が前記ビアの中心軸と交わる点と該任意の点と該任意の点における接線が前記中心軸と交わる点とを結んで形成される角度であるビア側壁角について、前記第１の配線の表面と平行な線からの俯角を正の角度とし、該第１の配線と平行な線からの仰角を負の角度とすると、前記ビア側壁角が正の角度であり、かつ前記ビアの断面形状の２つの側壁のうち少なくとも一方の側壁における該ビアの頂部から底部の間に該ビア側壁角が極大値となる点を少なくとも２つ有する構成である。この場合、前記ビアの側壁の任意の点における前記ビア側壁角が正の角度であることとしてもよい。
【０００７】
また、上記本発明の半導体装置において、前記ビア側壁角が９０度以下であることとしてもよく、前記ビア側壁角が前記極大値の間で連続的な値であることとしてもよく、前記ビア側壁角が前記極大値の間の極小値となる前記ビアの側壁上の点と前記ビアの底部との間における該ビア側壁角が９０度よりも小さいこととしてもよい。
【０００８】
さらに、上記本発明の半導体装置において、前記第１の配線上に形成された金属拡散防止膜を有し、
前記金属拡散防止膜における前記ビア側壁角が９０度よりも小さいこととしてもよい。
【０００９】
一方、上記目的を達成するための本発明の半導体装置の製造方法は、第１の配線と、該第１の配線に接続されたビアと、該ビアに接続された第２の配線とを有する半導体装置の製造方法であって、
前記第１の配線上に第１の金属拡散防止膜、層間絶縁膜、エッチングストッパ膜および層内絶縁膜を順に形成し、
公知のリソグラフィ工程およびエッチング工程により、前記層間絶縁膜、前記エッチングストッパ膜および前記層内絶縁膜に所定の開孔パターンの第１の開孔を形成し、
前記第１の配線により光が反射するのを防ぐための反射防止膜を塗布して、該反射防止膜の上面の位置が前記エッチングストッパ膜の下面よりも低くなるように前記第１の開孔内に該反射防止膜を埋め込んだ第２の開孔を形成し、
前記層内絶縁膜上に所定のパターンの溝状開孔を有するレジストを形成し、
前記レジストをマスクにしてエッチングすることにより、前記層内絶縁膜に溝状開孔を形成し、前記第２の開孔の前記層間絶縁膜の側壁を該第２の開孔の底部側よりも頂部側ほど該第２の開孔の直径が大きくなるように形成し、
前記レジストおよび前記反射防止膜を除去し、
前記層内絶縁膜に形成された溝状開孔からエッチングすることにより、露出した前記エッチングストッパ膜および前記第１の金属拡散防止膜を除去して前記第２の開孔を含む前記ビアの開孔と前記第２の配線の溝状開孔を形成し、
前記ビアの開孔と前記第２の配線の溝状開孔に金属を埋め込んで前記ビアと前記第２の配線を形成した後、第２の金属拡散防止膜を形成するものである。
【００１０】
この場合、前記ビアの開孔を形成した後の該ビアの断面形状において、該ビアの側壁の任意の点における前記第１の配線の表面と平行な線が前記ビアの中心軸と交わる点と該任意の点と該任意の点における接線が前記中心軸と交わる点とを結んで形成される角度であるビア側壁角について、前記第１の配線の表面と平行な線からの俯角を正の角度とし、該第１の配線と平行な線からの仰角を負の角度とすると、該ビア側壁角が正の角度であり、かつ前記ビアの断面形状の２つの側壁のうち少なくとも一方の側壁における該ビアの頂部から底部の間に該ビア側壁角が極大値となる点を少なくとも２つ有することとしてもよい。
【００１１】
（作用）
上記本発明では、ビア側壁角が負の角度にならないため、応力の集中を発生させる原因となる形状がビア側壁になく、ストレスマイグレーションを低減し、配線の信頼性がより高くなる。また、ビア側壁角に少なくとも２つの極大値を持ち、これらの極大値間に極小値を有することから、ビア側壁の中間部でビア開孔径が急激に大きくなり、単純なテーパー形状よりもビア開孔の実質的なアスペクト比が小さくなる。そのため、金属の埋め込み性が改善する。
【００１２】
また、本発明では、ビアの側壁の任意の点についてビア側壁角が正の角度であるため、ビア側壁に沿った全周にわたって応力の集中を発生させる原因となる形状がない。
【００１３】
また、本発明では、ビア側壁角が９０度以下であるため、ビア側壁がビア内への金属の埋め込み性のよい形状になる。そのため、ボイドの発生が抑制される。
【００１４】
また、本発明では、ビア側壁角が極大値の間で連続的な値をとるため、ビア側壁角が９０度により近くなる極大値をとっても、ビア側壁角が極大値となる側壁上の点の間でビア側壁はなだらかな形状になる。そのため、９０度により近い異なる傾斜の間に応力の集中を発生させる原因となる形状がなく、ストレスマイグレーションがさらに低減される。
【００１５】
また、本発明では、ビア側壁角が極小値となるビアの側壁の点とビアの底部の間におけるビア側壁角が９０度よりも小さいため、ビア内への金属の埋め込み性がより向上する。そのため、ボイドの発生をより防止できる。
【００１６】
また、本発明では、第１の配線上の金属拡散防止膜でのビア側壁角が９０度よりも小さいため、ビア内への金属の埋め込み性がさらに向上する。そのため、ボイドの発生をさらに防止できる。
【００１７】
さらに、本発明では、第１の開孔内に反射防止膜を反射防止膜の上面の位置がエッチングストッパ膜の下面よりも低くなるように埋め込んだ第２の開孔を形成し、その後のエッチング工程により第２の開孔の側壁が開孔の底部側よりも頂部側ほど開孔の直径が大きくなるように形成されるため、第２の開孔を含んで形成されるビア開孔への金属の埋め込み性がよくなる。
【００１８】
【発明の実施の形態】
本発明の半導体装置は、配線と、配線下面に接続されたビアとが一体に形成された配線構造において、ビア側壁面に応力の集中の原因となる形状を有しないことを特徴とする。
【００１９】
（第１実施例）
本発明の半導体装置の構成について説明する。なお、半導体基板上には、トランジスタ、抵抗、容量等の半導体素子が形成されるが、半導体素子の構成については従来の半導体装置と同様なため、その構成についての詳細な説明を省略する。
【００２０】
図１（ａ）は本発明の半導体装置の一構成例を示す断面図であり、図１（ｂ）はその平面図である。
【００２１】
図１（ａ）に示すように、半導体装置は、図に示さない半導体基板上に形成された下地絶縁膜１１０上に第１の配線１２０と、第１の配線１２０に接続されたビア１３０と、ビア１３０に接続された第２の配線１４０とを有する構成である。ビア１３０と第２の配線１４０は一体となって形成されている。第１の配線１２０、ビア１３０および第２の配線１４０は、導電性材料の銅（Ｃｕ）と、銅の拡散を防止するためのバリアメタル膜とを有する。
【００２２】
第１の配線１２０と同一層に形成される配線同士を絶縁するための第１の層内絶縁膜１１２が下地絶縁膜１１０上に形成されている。第１の配線１２０上面は、ビア１３０との接続部位を除いて銅拡散防止のための金属拡散防止膜となるＣａｐ−ＳｉＣＮ膜１５２で覆われている。第２の配線１４０は第２の層内絶縁膜１１６に形成され、第１の配線１２０と第２の配線１４０の間には層間絶縁膜１１４が形成されている。第２の配線１４０の上には金属拡散防止膜のＣａｐ−ＳｉＣＮ膜１５６が形成されている。
【００２３】
下地絶縁膜１１０と第１の層内絶縁膜１１２の間にはエッチングストッパ膜としての役目を果たすＳｔｏｐｐｅｒ−ＳｉＣ膜１５０が形成され、層間絶縁膜１１４と第２の層内絶縁膜１１６の間にもエッチングストッパ膜となるＳｔｏｐｐｅｒ−ＳｉＣ膜１５４が形成されている。
【００２４】
第１の層内絶縁膜１１２および第２の層内絶縁膜１１６は梯子型の水素化シロキサン（Ｈｙｄｒｏｇｅｎ Ｓｉｌｏｘａｎｅ）であるＬａｄｄｅｒ Ｏｘｉｄｅ（以下、Ｌ−Ｏｘ（ＮＥＣエレクトロニクス株式会社の商標（出願中））と称する）膜であり、層間絶縁膜１１４はシリコン酸化膜である。
【００２５】
次に、図１に示した半導体装置の断面形状においてビア側壁の角度について説明する。
【００２６】
図２はビアの断面形状を示す模式図である。
【００２７】
図２では、第１の配線１２０にビア１３０が接続されている。ビア側壁の任意の点ｄにおける接線をＬｔとし、点ｄにおける第１の配線の表面と平行な線をＬｐとしている。また、Ｌｃはビア１３０の中心軸である。点ｄにおける直線Ｌｐが中心軸Ｌｃと交わる点を点ｅとし、点ｄにおける接線Ｌｔが中心軸Ｌｃと交わる点を点ｆとする。そして、点ｅと点ｄと点ｆとを結んで形成される角度をビア側壁角θとする。また、このビア側壁角について、直線Ｌｐからの俯角を正の角度とし、直線Ｌｐからの仰角を負の角度とする。
【００２８】
上記ビア側壁角は、図１に示した半導体装置で、第２の配線底部のビア頂部からビア底部まで０度よりも大きく正の角度の９０度以下になっている。このことを、ビア側壁形状を示すグラフを用いて以下に説明する。
【００２９】
図３は図１に示した半導体装置のビア側壁形状を示すグラフである。縦軸はビア側壁角の値を示し、横軸は、図１（ａ）に示したビア側壁をなぞったときのビア頂部からの距離を示す。点ａはビア頂部を示し、点ｃはビア底部を示す。点ｂは点ａと点ｃの間の中継点を示す。
【００３０】
図３のグラフに示すように、ビア側壁角は点ａの０度から少しずつ大きくなり、極大値を過ぎると少しずつ小さくなる。点ｂで極小値になった後、再び少しずつ大きくなって極大値を過ぎると小さくなって点ｃに至る。このようにビア側壁角は負の角度になることがないため、ビア側壁がなめらかに形成されている。また、グラフに示すように、ビア側壁角は２つの極大値を有し、２つの極大値の間では連続的な値をとり、不連続点を持たない。ビア側壁角が極小値となる点ｂにおいても、急激に変化することなく、点ｂの前後でなだらかに変化している。なお、このグラフでは９０度に達していないが、９０度になる点があってもよい。
【００３１】
上記ビア側壁形状のように、ビア側壁角が負の角度にならないため、応力集中の原因となる部位が存在しない。そのため、ストレスマイグレーションが低減される。また、ビア側壁角に少なくとも２つの極大値を持ち、これらの極大値間に極小値を有することから、ビア側壁の中間部でビア開孔の直径（以下、「ビア開孔径」と称する）が急激に大きくなり、単純なテーパー形状よりもビア開孔の実質的なアスペクト比が小さくなる。そのため、ビア開孔への銅の埋め込みの際に埋め込み性がよくなる。これらのことから、ビア内のストレスマイグレーションを低減し、高信頼性を有する配線が得られる。
【００３２】
なお、図１（ｂ）は第２の配線とビアのパターンを示す平面図である。図１（ｂ）の点ａはビア頂部を示し、点ｃはビア底部を示す。図１（ｂ）に示すように、上述したビア側壁角が同心円上に形成されている。
【００３３】
上記ビア側壁形状について従来の場合について説明する。
【００３４】
図４は従来の半導体装置の一構成例を示す断面図である。なお、従来の半導体装置の膜構成は図１に示した本発明の半導体装置と同様なため、その詳細な説明を省略する。
【００３５】
図４に示すように、ビア２３０の側壁には、点ｂ’で示す位置に突起が形成されている。この形状についてビア側壁角を示すグラフで説明する。
【００３６】
図５は図４に示した半導体装置のビア側壁形状を示すグラフである。
【００３７】
図５に示すように、ビア側壁角は、ビア頂部を示す点ａ’から一旦大きくなるが極大値を過ぎると小さくなって点ｂ’で負の角度になる。点ｂ’からは再び大きくなってほぼ一定の値が続いた後、急激に下がって点ｃ’（０度）に至る。このように、ビア側壁角が負の角度になる位置に突起が形成されている。そのため、突起に応力が集中してストレスマイグレーションが起こりやすくなる。また、ビア開孔への銅の埋め込み性が悪くなるため、ボイドが発生しやすくなる。ボイドが形成されてしまうと、製品の歩留まりが低下したり、半導体装置の長期間使用によりボイドが成長し、第１の配線１２０と第２の配線１４０とが断線に至るおそれがある。
【００３８】
次に、図１に示した半導体装置と図４に示した半導体装置の配線構造についてストレスマイグレーションの評価を行ったので説明する。なお、ここでは、図１に示した半導体装置の配線構造による試料を試料Ａとし、図４に示した半導体装置の配線構造による試料を試料Ｂとする。また、第１の配線を下層配線と称し、第２の配線を上層配線（Ｕｐｐｅｒ−ｍｅｔａｌ）と称する。
【００３９】
評価には、下層配線、ビア、および上層配線の接続を所定の回数繰り返して形成されたビアチェーンＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を用いた。また、配線の平面パターンにおいて配線の長手方向と垂直な方向を配線幅とすると、上層配線の配線幅に０．２〜１０μｍの範囲から数通りの条件を設定した。なお、下層配線の配線幅は一定とした。
【００４０】
上記条件毎にビアチェーンＴＥＧを複数形成した試料Ａと試料Ｂを温度１５０℃で１６８時間保管した後、ビアチェーンＴＥＧに電圧を印加して電流が流れるか否かを調べ、電流が流れない場合をストレスマイグレーション不良とした。
【００４１】
ここで、上層配線の配線幅に上記条件を設けて評価を行うのは、上層配線の配線幅が大きいほどストレスマイグレーション不良が発生しやすくなるためである。その理由について以下に説明する。
【００４２】
半導体装置の製造段階における熱処理によって、配線には引っ張り応力が残留する。この引っ張り応力を緩和するために、金属原子が配線やビアを移動する現象がストレスマイグレーションである。ビア内にボイドが発生して上層配線の応力を緩和しようとするが、上層配線の配線幅が小さい場合にはボイドの体積が小さくても応力が緩和されるのに対して、配線幅が大きい場合には応力を緩和するために体積のより大きいボイドが必要となる。そして、ビア内に体積の大きいボイドが発生すると、ビアの断線不良を起こすことになる。
【００４３】
次に、ストレスマイグレーションの評価結果について説明する。
【００４４】
図６はストレスマイグレーション不良率についての上層配線の配線幅依存性を示すグラフである。横軸は上層配線の配線幅であり、縦軸はストレスマイグレーション不良率（以下、単に「不良率」と称する）である。不良率の値を、試料Ａについては「▽」でプロットし、試料Ｂについては「●」でプロットした。
【００４５】
図６に示すように、試料Ａでは、上層配線の配線幅が０．２μｍから１０μｍまで大きくなっても、不良率は０であった。これに対して、試料Ｂでは、上層配線の配線幅が１μｍより大きくなると不良が発生し、配線幅が大きくなるにしたがって不良率も増加している。上述の理由から、試料Ｂでは上層配線の配線幅が１μｍを超えるとビアの断線を招くボイドが発生していると考えられる。
【００４６】
図６に示した結果から、試料Ａの方が試料Ｂよりもストレスマイグレーション特性に優れていることがわかる。これは、試料Ａはビア側壁角が負の角度にならないため応力集中の原因となる部位が存在しないのに対し、試料Ｂはビア側壁角が負の角度になる位置に突起が形成されているためである。
【００４７】
次に、図１に示した半導体装置の製造方法について説明する。ここでは、ビア１３０と第２の配線１４０が一体に形成されるデュアルダマシン法の場合で説明する。
【００４８】
図７乃至図１１は本発明の半導体装置の製造方法を示す断面図である。なお、図に示さない半導体基板上にトランジスタおよび抵抗等の半導体素子を形成しているが、半導体素子の構成については従来と同様なため、その形成方法についての説明を省略する。
【００４９】
図７（ａ）に示すように、上記半導体素子を形成した後、下地絶縁膜１１０としてプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜を４００〜７００ｎｍ形成する。続いて、Ｓｔｏｐｐｅｒ−ＳｉＣ膜１５０を５０〜７０ｎｍ、第１の層内絶縁膜１１２としてＬ−Ｏｘ膜を４００〜７００ｎｍ順に形成し、その上にレジストを塗布する。そして、公知のリソグラフィ工程によりレジストに溝状開孔を形成した後、レジストをマスクにして公知のエッチング工程によりＳｔｏｐｐｅｒ−ＳｉＣ膜１５０と第１の層内絶縁膜１１２を除去し、その後、レジストを除去する。
【００５０】
続いて、バリアメタル膜１２２を形成した後（図７（ｂ））、Ｃｕシード層を形成し、電解メッキ法によりＣｕシード層の上に銅１２４を形成する（図７（ｃ））。
【００５１】
図７（ｄ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により第１の層内絶縁膜１１２上面が露出するまで銅１２４を研磨して第１の配線１２０を形成する。
【００５２】
続いて、図８（ｅ）に示すように、Ｃａｐ−ＳｉＣＮ膜１５２を５０〜７０ｎｍ、層間絶縁膜１１４としてシリコン酸化膜を４００〜７００ｎｍ、Ｓｔｏｐｐｅｒ−ＳｉＣ膜１５４を５０〜７０ｎｍ、第２の層内絶縁膜１１６としてＬ−Ｏｘ膜を４００〜７００ｎｍ順に形成する。
【００５３】
図８（ｆ）に示すように、公知のリソグラフィ工程とエッチング工程により、Ｃａｐ−ＳｉＣＮ膜１５２の上面の所定の部位が露出するまで、層間絶縁膜１１４、Ｓｔｏｐｐｅｒ−ＳｉＣ膜１５４および第２の層内絶縁膜１１６を除去して、ビア形成のための第１の開孔１３４を形成する。
【００５４】
続いて、この後のリソグラフィ工程で第１の配線１２０による反射光がレジストを感光しないようにするために、反射防止膜（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ：以下、単にＡＲＣと称する）１６０を塗布する（図８（ｇ））。その際、図８（ｆ）に示した第１の開孔１３４内ではＡＲＣ１６０の上面の位置がＳｔｏｐｐｅｒ−ＳｉＣ膜１５４の下面よりも低くなるようにする。以下では、このようにして第１の開孔１３４にＡＲＣ１６０が埋め込まれた開孔を第２の開孔１３５と称する。また、ＡＲＣ１６０は、ポリイミドやノボラック等をベース樹脂にポリビニルフェノールやポリメチルメタクリレートを添加した有機膜である。
【００５５】
図９（ｈ）に示すように公知のリソグラフィ工程によりレジスト１６２を塗布した後、レジスト１６２に第２の配線形成のための溝状開孔１４８を形成する（図９（ｉ））。
【００５６】
レジスト１６２をマスクにして溝状開孔１４８から、ＣＦ４とＡｒの混合ガスを用いて、ガス混合比ＣＦ４：Ａｒ＝１：５、圧力１３．３〜５３．２Ｐａ（１００〜４００ｍＴｏｒｒ）の条件でプラズマエッチングすることにより、Ｓｔｏｐｐｅｒ−ＳｉＣ膜１５４上面が露出するまで溝状開孔１４８の第２の層内絶縁膜１１６を除去し、第２の開孔１３５の層間絶縁膜１１４の側壁が開孔の底部側よりも頂部側ほど開孔径が大きくなるように層間絶縁膜１１４を削る（図９（ｊ））。その際、層間絶縁膜１１４をＡＲＣ１６０上面よりも低い位置までエッチングしないようにする。なお、第２の開孔下のＡＲＣ１６０はビア側壁へのエッチングによる削れを防ぐための保護膜となる。
【００５７】
その後、図１０（ｋ）に示すように、Ｏ２プラズマアッシング処理と有機剥離液処理を行って、レジスト１６２とＡＲＣ１６０を除去する。続いて、第２の層内絶縁膜１１６に形成された溝状開孔から、ＣＨＦ３とＯ２とＡｒの混合ガスを用いたプラズマエッチングをすることにより、露出したＳｔｏｐｐｅｒ−ＳｉＣ膜１５４とＣａｐ−ＳｉＣＮ膜１５２を除去してビア開孔１３７と第２の配線の溝状開孔を形成する（図１０（ｌ））。このとき、Ｃａｐ−ＳｉＣＮ膜１５２におけるビア開孔１３７の側壁について上記ビア側壁角が正の角度の９０度よりも小さくなってもよい。
【００５８】
そして、バリアメタル膜１４２とＣｕシード層を順に形成し、電解メッキ法により銅１４４をビア開孔１３７と第２の配線の溝状開孔に埋め込む（図１０（ｍ））。このとき、ビア開孔径はビア底部よりもビア頂部側ほど大きいため、ビア開孔内に形成されたＣｕシード層およびバリアメタル膜１４２のステップカバレッジ（段差被覆性）がよく、銅１４４の埋め込み性がよい。
【００５９】
続いて、第２の層内絶縁膜１１６の上面が露出するまでＣＭＰ法により銅１４４を研磨して第２の配線１４０を形成した後、第２の配線１４０の上面を覆うＣａｐ−ＳｉＣＮ膜１５６を形成する（図１１（ｎ））。このようにして、図１に示した半導体装置が形成される。なお、図１に示した構造を形成した後、さらに層間絶縁膜を形成して、上層に配線を形成してもよい。
【００６０】
上述の製造方法により、ビア開孔の側壁がビア頂部からビア底部に向かって単調に落ちてゆく形状になっている。そのため、ビア底部へ向かって落ちてゆく側壁の途中で水平方向より上を向くような形状が存在しない。さらに、ビア側壁の中間部でビア開孔径を急激に大きくできる。
【００６１】
上記本実施例の半導体装置は、ビア側壁がより滑らかになり、かつビア開孔の実質的なアスペクト比が小さくなることにより、バリアメタル膜形成時のステップカバレッジが向上し、銅の埋め込みが良好でボイドが内在しないビアおよび配線が形成される。また、このような構造ではビア内部での応力集中が発生しにくく、ボイド核生成の起点をなくすことができると考えられる。そのため、ビア内のストレスマイグレーションを低減し、信頼性のより高い配線が得られる。特に、第２の配線の幅が大きいことにより応力が大きくなっても、応力集中が発生しにくいため、ストレスマイグレーション不良が発生しない。さらに、ビア側壁の任意の点についてビア側壁角が正の角度になるようにすることで、ビア側壁に沿った全周にわたって応力の集中を発生させる原因となる形状が形成されない。
【００６２】
なお、図９（ｊ）に示したエッチング工程において、エッチングレートが層間絶縁膜１１４よりもＡＲＣ１６０の方が大きくなるエッチングガスとしてＣＦ４とＡｒの混合ガスを用いたが、エッチングレートが層間絶縁膜１１４よりもＡＲＣ１６０の方が小さくなるＣ４Ｆ８とＡｒの混合ガスを用いてもよい。また、ＣＦ４のガスに代えてＣ２Ｆ６のガスであってもよい。
【００６３】
（第２実施例）
本実施例は、第１実施例のビア側壁形状を一部に有するビアを備えた半導体装置である。
【００６４】
本実施例の半導体装置について説明する。なお、第１実施例と同様の構成については同一の符号を付し、その詳細な説明を省略する。また、製造方法については、第１実施例と同様なため、その説明を省略する。
【００６５】
図１２（ａ）は本実施例の半導体装置の構成を示す断面図であり、図１２（ｂ）はその平面図である。
【００６６】
図１２（ａ）に示すように、本実施例の半導体装置は、第１の配線１２０と、第１の配線１２０に接続されたビア１３６と、ビア１３６と一体に形成された第２の配線１４６とを有する構成である。図１２（ａ）に示すビア側壁の断面形状について、図の左側は第１実施例と同様な形状であるが、図の右側は第２の配線１４６の上面からビア１３６の底部までビア側壁角が一定である。なお、図の右側の側壁のビア側壁角は０度よりも大きく正の９０度以下の範囲であればよい。
【００６７】
図１２（ｂ）は第２の配線とビアのパターンを示す平面図である。図１２（ｂ）の点ａ’’はビア頂部を示し、点ｃ’’はビア底部を示す。図１２（ｂ）に示すように、第２の配線１４６のパターンがビア１３６から図の左側に伸びている。そのため、第１実施例で示したようなビア側壁形状が図の右側の側壁部には形成されていない。
【００６８】
本実施例のように、ビア側壁において少なくともビア頂部からビア底部にかけて第１実施例と同様の形状を有していれば、第１実施例と同様の効果が得られる。
【００６９】
なお、上記第１実施例および第２実施例において、上記第１の配線、ビア、および第２の配線の材料に銅の金属を用いたが、金属は銅を含む合金であってもよく、また、アルミニウムやタングステン等の他の金属であってもよい。
【００７０】
また、層内絶縁膜に、シリコン酸化膜よりも誘電率の低い低誘電率絶縁膜としてＬ−Ｏｘ膜を用いたが、Ｌ−Ｏｘ膜に限らず、ＳｉＯＦ膜およびカーボン含有シリコン酸化膜（ＳｉＯＣ膜）等の無機絶縁膜ならびにメチル基含有シリコン酸化膜および高分子膜等の有機絶縁膜のうちいずれかであってもよく、これらの低誘電率絶縁膜を含む積層膜であってもよい。また、層間絶縁膜１１４をシリコン酸化膜としたが、層間絶縁膜１１４が上記低誘電率絶縁膜を含む膜であってもよい。層内絶縁膜や層間絶縁膜に低誘電率絶縁膜を用いることで、配線間の容量が低減される。
【００７１】
また、エッチングストッパ膜は上記ＳｉＣ膜に限らず、層内絶縁膜とのエッチング選択比の大きいＳｉＣＮ膜やシリコン窒化膜であってもよい。さらに、金属拡散防止膜は上記ＳｉＣＮ膜に限らず、金属の拡散を防止する役目を果たすＳｉＣ膜やシリコン窒化膜等の絶縁膜であってもよい。
【００７２】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００７３】
本発明の半導体装置では、応力の集中を発生させる原因となる形状がビア側壁に形成されていないため、ビア内への金属の埋め込み性がよくなり、ボイドの発生を防げる。
【００７４】
また、ビア側壁に応力の集中を発生させる原因となる形状が形成されないため、ストレスマイグレーションを低減し、配線の信頼性がより高くなる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一構成例を示す断面図および平面図である。
【図２】ビアの断面形状を示す模式図である。
【図３】図１に示した半導体装置のビア側壁形状を示すグラフである。
【図４】従来の半導体装置の一構成例を示す断面図である。
【図５】図４に示した半導体装置のビア側壁形状を示すグラフである。
【図６】ストレスマイグレーション不良率についての上層配線の配線幅依存性を示すグラフである。
【図７】本発明の半導体装置の製造方法を示す断面図である。
【図８】本発明の半導体装置の製造方法を示す断面図である。
【図９】本発明の半導体装置の製造方法を示す断面図である。
【図１０】本発明の半導体装置の製造方法を示す断面図である。
【図１１】本発明の半導体装置の製造方法を示す断面図である。
【図１２】第２実施例の半導体装置の構成を示す断面図および平面図である。
【符号の説明】
１１０ 下地絶縁膜
１１２ 第１の層内絶縁膜
１１４ 層間絶縁膜
１１６ 第２の層内絶縁膜
１２０ 第１の配線
１２２、１４２ バリアメタル膜
１２４、１４４ 銅
１３０、１３６、２３０ ビア
１３４ 第１の開孔
１３５ 第２の開孔
１３７ ビア開孔
１４０、１４６ 第２の配線
１４８ 溝状開孔
１５０、１５４ Ｓｔｏｐｐｅｒ−ＳｉＣ膜
１５２、１５６ Ｃａｐ−ＳｉＣＮ膜
１６０ ＡＲＣ（反射防止膜）
１６２ レジスト
Ｌｐ 第１の配線の表面と平行な線
Ｌｃ 中心軸
Ｌｔ 接線

Claims (8)

  1. 第１の配線と、該第１の配線に接続されたビアと、該ビアと一体に形成された第２の配線とを有する半導体装置であって、
    前記ビアの断面形状において、該ビアの側壁の任意の点における前記第１の配線の表面と平行な線が前記ビアの中心軸と交わる点と該任意の点と該任意の点における接線が前記中心軸と交わる点とを結んで形成される角度であるビア側壁角について、前記第１の配線の表面と平行な線からの俯角を正の角度とし、該第１の配線と平行な線からの仰角を負の角度とすると、前記ビア側壁角が正の角度であり、かつ前記ビアの断面形状の２つの側壁のうち少なくとも一方の側壁における該ビアの頂部から底部の間に該ビア側壁角が極大値となる点を少なくとも２つ有する半導体装置。
  2. 前記ビアの側壁の任意の点における前記ビア側壁角が正の角度である請求項１記載の半導体装置。
  3. 前記ビア側壁角が９０度以下である請求項１または２記載の半導体装置。
  4. 前記ビア側壁角が前記極大値の間で連続的な値である請求項１乃至３のいずれか１項記載の半導体装置。
  5. 前記ビア側壁角が前記極大値の間の極小値となる前記ビアの側壁上の点と前記ビアの底部との間における該ビア側壁角が９０度よりも小さい請求項１乃至４のいずれか１項記載の半導体装置。
  6. 前記第１の配線上に形成された金属拡散防止膜を有し、
    前記金属拡散防止膜における前記ビア側壁角が９０度よりも小さい請求項１乃至５のいずれか１項記載の半導体装置。
  7. 第１の配線と、該第１の配線に接続されたビアと、該ビアに接続された第２の配線とを有する半導体装置の製造方法であって、
    前記第１の配線上に第１の金属拡散防止膜、層間絶縁膜、エッチングストッパ膜および層内絶縁膜を順に形成し、
    公知のリソグラフィ工程およびエッチング工程により、前記層間絶縁膜、前記エッチングストッパ膜および前記層内絶縁膜に所定の開孔パターンの第１の開孔を形成し、
    前記第１の配線により光が反射するのを防ぐための反射防止膜を塗布して、該反射防止膜の上面の位置が前記エッチングストッパ膜の下面よりも低くなるように前記第１の開孔内に該反射防止膜を埋め込んだ第２の開孔を形成し、
    前記層内絶縁膜上に所定のパターンの溝状開孔を有するレジストを形成し、
    前記レジストをマスクにしてエッチングすることにより、前記層内絶縁膜に溝状開孔を形成し、前記第２の開孔の前記層間絶縁膜の側壁を該第２の開孔の底部側よりも頂部側ほど該第２の開孔の直径が大きくなるように形成し、
    前記レジストおよび前記反射防止膜を除去し、
    前記層内絶縁膜に形成された溝状開孔からエッチングすることにより、露出した前記エッチングストッパ膜および前記第１の金属拡散防止膜を除去して前記第２の開孔を含む前記ビアの開孔と前記第２の配線の溝状開孔を形成し、
    前記ビアの開孔と前記第２の配線の溝状開孔に金属を埋め込んで前記ビアと前記第２の配線を形成した後、第２の金属拡散防止膜を形成する半導体装置の製造方法。
  8. 前記ビアの開孔を形成した後の該ビアの断面形状において、該ビアの側壁の任意の点における前記第１の配線の表面と平行な線が前記ビアの中心軸と交わる点と該任意の点と該任意の点における接線が前記中心軸と交わる点とを結んで形成される角度であるビア側壁角について、前記第１の配線の表面と平行な線からの俯角を正の角度とし、該第１の配線と平行な線からの仰角を負の角度とすると、該ビア側壁角が正の角度であり、かつ前記ビアの断面形状の２つの側壁のうち少なくとも一方の側壁における該ビアの頂部から底部の間に該ビア側壁角が極大値となる点を少なくとも２つ有する請求項７記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007251105A (ja) * 2006-03-20 2007-09-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2008041783A (ja) * 2006-08-02 2008-02-21 Nec Electronics Corp 半導体装置の製造方法
US7375430B2 (en) 2005-04-27 2008-05-20 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacture thereof
JP2010161287A (ja) * 2009-01-09 2010-07-22 Renesas Electronics Corp 半導体集積回路およびその半導体集積回路のフューズ素子
JP2010278330A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
KR20190013413A (ko) * 2017-07-31 2019-02-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호접속 구조체 및 방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10344389A1 (de) * 2003-09-25 2005-05-19 Infineon Technologies Ag Verfahren zur Herstellung einer multifunktionellen Dielektrikumschicht auf einem Substrat
JP2005347511A (ja) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US9318378B2 (en) * 2004-08-21 2016-04-19 Globalfoundries Singapore Pte. Ltd. Slot designs in wide metal lines
JP4701017B2 (ja) * 2005-06-21 2011-06-15 パナソニック株式会社 半導体装置の製造方法及び半導体装置
US7397260B2 (en) * 2005-11-04 2008-07-08 International Business Machines Corporation Structure and method for monitoring stress-induced degradation of conductive interconnects
KR100679822B1 (ko) * 2005-12-14 2007-02-06 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
JP4984549B2 (ja) 2006-01-27 2012-07-25 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008160039A (ja) * 2006-12-26 2008-07-10 Nec Electronics Corp 半導体装置及びその製造方法
US7662645B2 (en) * 2007-09-06 2010-02-16 United Microelectronics Corp. Reworked integrated circuit device and reworking method thereof
JP2010050311A (ja) * 2008-08-22 2010-03-04 Elpida Memory Inc 半導体装置及びその製造方法
TWI468093B (zh) * 2008-10-31 2015-01-01 Princo Corp 多層基板之導孔結構及其製造方法
US20100224960A1 (en) * 2009-03-04 2010-09-09 Kevin John Fischer Embedded capacitor device and methods of fabrication
JP5855905B2 (ja) * 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
US9373586B2 (en) * 2012-11-14 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Copper etching integration scheme
US9059170B2 (en) * 2013-02-06 2015-06-16 International Business Machines Corporation Electronic fuse having a damaged region
US9425048B2 (en) 2013-11-06 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for semiconductor device structure
KR102447671B1 (ko) * 2016-02-17 2022-09-27 삼성전자주식회사 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
US11127629B2 (en) * 2016-05-17 2021-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
KR102460076B1 (ko) 2017-08-01 2022-10-28 삼성전자주식회사 반도체 장치
US10276485B2 (en) * 2017-08-02 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a homogeneous bottom electrode via (BEVA) top surface for memory
KR102521222B1 (ko) * 2017-11-15 2023-04-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20190157213A1 (en) * 2017-11-20 2019-05-23 Globalfoundries Inc. Semiconductor structure with substantially straight contact profile
KR102665246B1 (ko) * 2018-07-03 2024-05-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20200016472A (ko) 2018-08-07 2020-02-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10784151B2 (en) * 2018-09-11 2020-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method for the same
US11139242B2 (en) 2019-04-29 2021-10-05 International Business Machines Corporation Via-to-metal tip connections in multi-layer chips
US11189523B2 (en) * 2019-06-12 2021-11-30 Nanya Technology Corporation Semiconductor structure and fabrication method thereof
KR20210083830A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US20230061951A1 (en) * 2021-08-27 2023-03-02 Texas Instruments Incorporated Contact pad fabrication process for a semiconductor product

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02116129A (ja) * 1988-10-25 1990-04-27 Nec Yamagata Ltd 半導体装置の製造方法
JPH11284068A (ja) * 1998-03-27 1999-10-15 Nec Corp 半導体装置及びその製造方法
JP2000091428A (ja) * 1998-09-11 2000-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003100864A (ja) * 2001-07-09 2003-04-04 Texas Instruments Inc 二重ダマシーン構造体を形成する方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198847A (ja) * 1984-03-23 1985-10-08 Nec Corp 半導体装置およびその製造方法
WO1987002179A1 (en) * 1985-09-27 1987-04-09 Burroughs Corporation Method of fabricating a tapered via hole in polyimide
DE3615519A1 (de) * 1986-05-07 1987-11-12 Siemens Ag Verfahren zum erzeugen von kontaktloechern mit abgeschraegten flanken in zwischenoxidschichten
US5203957A (en) * 1991-06-12 1993-04-20 Taiwan Semiconductor Manufacturing Company Contact sidewall tapering with argon sputtering
US5180689A (en) * 1991-09-10 1993-01-19 Taiwan Semiconductor Manufacturing Company Tapered opening sidewall with multi-step etching process
US5453403A (en) * 1994-10-24 1995-09-26 Chartered Semiconductor Manufacturing Pte, Ltd. Method of beveled contact opening formation
US5629237A (en) * 1994-10-24 1997-05-13 Taiwan Semiconductor Manufacturing Company Ltd. Taper etching without re-entrance profile
JP3393436B2 (ja) 1996-12-03 2003-04-07 ソニー株式会社 配線の形成方法
JP3445495B2 (ja) * 1997-07-23 2003-09-08 株式会社東芝 半導体装置
JP2000150644A (ja) * 1998-11-10 2000-05-30 Mitsubishi Electric Corp 半導体デバイスの製造方法
US6277757B1 (en) * 1999-06-01 2001-08-21 Winbond Electronics Corp. Methods to modify wet by dry etched via profile
JP2001110896A (ja) 1999-10-08 2001-04-20 Seiko Epson Corp 半導体装置の製造方法
US6352938B2 (en) * 1999-12-09 2002-03-05 United Microelectronics Corp. Method of removing photoresist and reducing native oxide in dual damascene copper process
JP2001230317A (ja) * 2000-02-15 2001-08-24 Nec Corp 多層配線構造の形成方法及び半導体装置の多層配線構造
US6323121B1 (en) * 2000-05-12 2001-11-27 Taiwan Semiconductor Manufacturing Company Fully dry post-via-etch cleaning method for a damascene process
US6410437B1 (en) * 2000-06-30 2002-06-25 Lam Research Corporation Method for etching dual damascene structures in organosilicate glass
JP4858895B2 (ja) * 2000-07-21 2012-01-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US6455411B1 (en) * 2000-09-11 2002-09-24 Texas Instruments Incorporated Defect and etch rate control in trench etch for dual damascene patterning of low-k dielectrics
US6514860B1 (en) * 2001-01-31 2003-02-04 Advanced Micro Devices, Inc. Integration of organic fill for dual damascene process
US6632707B1 (en) * 2001-01-31 2003-10-14 Advanced Micro Devices, Inc. Method for forming an interconnect structure using a CVD organic BARC to mitigate via poisoning
US6465889B1 (en) * 2001-02-07 2002-10-15 Advanced Micro Devices, Inc. Silicon carbide barc in dual damascene processing
US6448177B1 (en) * 2001-03-27 2002-09-10 Intle Corporation Method of making a semiconductor device having a dual damascene interconnect spaced from a support structure
US6583046B1 (en) * 2001-07-13 2003-06-24 Advanced Micro Devices, Inc. Post-treatment of low-k dielectric for prevention of photoresist poisoning
US20030027413A1 (en) * 2001-08-01 2003-02-06 Ting Tsui Method to improve the adhesion of dielectric layers to copper
KR100433091B1 (ko) * 2001-10-23 2004-05-28 주식회사 하이닉스반도체 반도체소자의 도전배선 형성방법
US6713386B1 (en) * 2001-12-19 2004-03-30 Lsi Logic Corporation Method of preventing resist poisoning in dual damascene structures
US6787912B2 (en) * 2002-04-26 2004-09-07 International Business Machines Corporation Barrier material for copper structures
US6689695B1 (en) * 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
JP3909283B2 (ja) * 2002-10-31 2007-04-25 富士通株式会社 半導体装置の製造方法
KR100539232B1 (ko) * 2003-03-15 2005-12-27 삼성전자주식회사 디램 메모리 셀 및 그 제조방법
US6767827B1 (en) * 2003-06-11 2004-07-27 Advanced Micro Devices, Inc. Method for forming dual inlaid structures for IC interconnections
US7354856B2 (en) * 2005-03-04 2008-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming dual damascene structures with tapered via portions and improved performance
US7564136B2 (en) * 2006-02-24 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integration scheme for Cu/low-k interconnects

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02116129A (ja) * 1988-10-25 1990-04-27 Nec Yamagata Ltd 半導体装置の製造方法
JPH11284068A (ja) * 1998-03-27 1999-10-15 Nec Corp 半導体装置及びその製造方法
JP2000091428A (ja) * 1998-09-11 2000-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003100864A (ja) * 2001-07-09 2003-04-04 Texas Instruments Inc 二重ダマシーン構造体を形成する方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615485B2 (en) 2005-04-27 2009-11-10 Kabushiki Kaisha Toshiba Method of manufacture of contact plug and interconnection layer of semiconductor device
US7825497B2 (en) 2005-04-27 2010-11-02 Kabushiki Kaisha Toshiba Method of manufacture of contact plug and interconnection layer of semiconductor device
US7375430B2 (en) 2005-04-27 2008-05-20 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacture thereof
US8546949B2 (en) 2006-03-20 2013-10-01 Fujitsu Semiconductor Limited Semiconductor device having wirings formed by damascene
US7906433B2 (en) 2006-03-20 2011-03-15 Fujitsu Semiconductor Limited Semiconductor device having wirings formed by damascene and its manufacture method
JP4728153B2 (ja) * 2006-03-20 2011-07-20 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2007251105A (ja) * 2006-03-20 2007-09-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2008041783A (ja) * 2006-08-02 2008-02-21 Nec Electronics Corp 半導体装置の製造方法
JP2010161287A (ja) * 2009-01-09 2010-07-22 Renesas Electronics Corp 半導体集積回路およびその半導体集積回路のフューズ素子
JP2010278330A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
KR20190013413A (ko) * 2017-07-31 2019-02-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호접속 구조체 및 방법
KR102087183B1 (ko) * 2017-07-31 2020-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호접속 구조체 및 방법
US11251127B2 (en) 2017-07-31 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure with vias extending through multiple dielectric layers

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