KR100703559B1 - 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로서, 특히 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명에 따른 듀얼다마신 구조를 가지는 반도체 소자는 하부금속배선을 포함하는 제1 층간절연층이 형성된 기판과, 상기 하부금속배선을 포함하는 제1 층간절연층 상에 형성되면서 소정의 비아홀을 포함하는 제2 층간절연층과, 상기 제2 층간절연층 상에 형성되는 제1 완충층과, 상기 비아홀 보다 넓은 폭을 가지는 트렌치를 포함하는 제3 층간절연층과, 상기 제3 층간절연층 상에 형성되는 제2 완충층과, 상기 제2 완충층 상부에 형성되는 하드마스크 및 상기 비아홀과 트렌치를 매립하여 각각 형성되는 비아플러그와 상부금속배선을 포함하는 것을 특징으로 하고, 본 발명에 따르면 완충층을 이용하여 층간절연층과 감광막의 반응에 의해 발생하는 감광막포이즌현상을 예방하며, 완충층을 이용하여 플라즈마를 이용하는 식각 또는 애싱공정에서 발생하는 플라즈마손상을 방지할 수 있는 효과가 있다.
듀얼다마신, 층간절연층, 완충층, 감광막포이즌현상, 플라즈마손상
Description
도 1a 내지 도 1e는 종래 기술에 의한 듀얼다마신 구조를 가지는 반도체 소자의 제조공정을 설명하는 단면도이다.
도 2는 본 발명의 실시예에 따른 듀얼다마신 구조를 가지는 반도체 소자의 단면도이다.
도 3 내지 도 9는 본 발명의 실시예에 따른 듀얼다마신 구조를 가지는 반도체 소자의 제조방법을 설명하는 단면도이다.
<도면의 주요 부분에 대한 설명>
110: 기판 120: 하부금속배선
130: 제1 층간절연층 140: 캡핑막
150: 제2 층간절연층 160: 제1 완충층
170: 제3 층간절연층 180: 제2 완충층
190: 하드마스크 200: 제1 감광막
220: 제2 감광막 230: 비아플러그
240: 상부금속배선
본 발명은 반도체 소자에 관한 것으로서, 특히 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자 제조시 소자와 소자간 또는 배선과 배선 간을 전기적으로 연결하기 위해 금속배선을 사용하고 있다.
이러한 금속배선 재료로는 알루미늄(Al) 또는 텅스텐(W)이 널리 사용되고 있으나, 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 소자에 더 이상 적용이 어렵게 되었다. 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로 마이그레이션(Electromigration; 이하 EM이라 함) 및 스트레스마이그레이션(Stressmigration; 이하 SM라 함) 등의 신뢰성이 우수한 물질의 이용이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 재료로 구리가 최근에 관심의 대상이 되고 있다.
그런데 구리를 이용한 배선 공정은 식각이 어렵고, 부식이 확산하는 문제를 지니고 있어서, 실용화에 상당한 어려움을 지니고 있었다. 이를 개선하고 실용화하기 위하여 싱글다마신 공정(Single damascene process) 또는 듀얼다마신 공정을 적용하였는데, 특히 듀얼다마신 공정을 주로 적용하고 있다. 듀얼다마신 공정은 크게 비아퍼스트법(Via First Dual Damascene; 이하 VFDD라 함)과 트렌치퍼스트법(Trench First Dual Damascene; 이하 TFDD라 함) 및 셀프얼라인법(Self-Align Dual Damascene; 이하 SADD라 함) 등이 있는바, 도 1A 내지 도 1E는 비아퍼스트법에 의 한 듀얼다마신 공정을 개략적으로 도시한 단면도로서, 이를 참조하여 종래기술에 따른 듀얼다마신 구조를 가지는 반도체소자의 제조공정을 설명한다.
우선, 도 1a에 도시된 바와 같이 하부금속배선(20)이 형성된 기판(10)상에 제1 층간절연층(30)을 형성한다. 그 후 하부금속배선(20)을 포함하는 제1 층간절연층(30) 상에 캡핑막(capping film)(40)을 형성하고, 상기 캡핑막(40) 상에 제2 층간절연층(50)을 형성한다.
그 후, 상기 제2 층간절연층(50) 상에 감광막(미도시)으로 비아홀 패턴형성 및 식각하여 도 1a에 도시된 바와 같이 비아홀(H1)을 형성한다. 그 후 상기 비아홀 패턴을 세정하는 애싱(Ashing)공정을 진행한다. 애싱공정은 RF 또는 마이크로파(microwave)에서 발생한 플라즈마를 사용하여 기판 표면의 감광제를 제거하는 공정을 말한다.
다음으로, 도 1b에 도시된 바와 같이, 제1 감광막(60)을 이용하여 상기 비아홀(H1)을 매립하고, 그 후 도 1c에 도시된 바와 같이, 상기 비아홀(H1)을 매립하는 제1 감광막(60)만을 남기고 제거하여 후속 공정에서 식각 배리어로 사용한다.
다음으로, 도 1d에 도시된 바와 같이, 상기 제2 층간절연층(50) 상에 제2 감광막(70)을 증착하고 노광 및 현상하여 트렌치 패턴(T1)을 형성한다.
그런데 제2 층간절연층(50)과 제1 감광막(60)의 반응에 의해 제1 감광막(60)의 상부가 부풀어 오르는 감광막 포이즌현상(Photo Resist Poisoning)(A)이 발생하는 문제가 있다.
이러한 감광막 포이즌현상은 비아홀(H1)을 매립하는 제1 감광막(60)의 H 성 분과 저유전 상수를 가지는 제2 층간절연층(50)에 잔류하는 N성분이 반응하여 도 1D의 A와 같이 제1 감광막(60)의 상부가 부풀어오르게 되는 현상을 말한다.
그 후 상기 제2 감광막(70)을 식각마스크로 하고, 상기 제1 감광막(60)을 식각 저지층으로 하여 트렌치를 형성한다.
다음으로, 도 1e에 도시된 바와 같이, 상기 제1 감광막(60)을 애싱하여 제거하고, 상기 캡핑막(40)을 제거한 후 상기 비아홀 및 트렌치에 구리를 매립하고 평탄화하여 비아플러그(80) 및 상부금속배선(90)을 동시에 형성한다.
그런데 도 1e에 도시된 바와 같이 상기 제1 감광막의 포이즌현상(A)에 의해 트렌치 형성을 위한 제2 층간절연층(50) 식각시 제2 층간절연층(50)이 완벽하게 식각되지 못하고 남는 부분(A')이 생기게 된다. 이에 의해 상부금속배선(90)의 형태가 불량이 발생하며 이에 따라 금속배선의 전기전도성을 감소시키는 문제가 발생한다.
또한, 종래 기술에 의하면 상기 금속배선 공정을 진행하기 위해 여러 단계에서 고밀도 플라즈마를 이용한 식각공정 또는 애싱공정을 진행한다. 그런데 이러한 고밀도의 플라즈마가 사용되면 반도체 소자의 게이트와 기판 간에 강한 전기장이 형성됨으로써 게이트 절연막에 심각한 전하 데미지(charge demage)인 플라즈마손상(Plasma damage)이 발생한다. 이와 같은 고밀도 플라즈마손상의 예로서는 반도체 소자 내의 회로에서 게이트 절연막에 손상이 발생하여 임계전압이 변동되거나, 게이트 절연막의 콘덕턴스의 수명단축, 드레인 전류의 감쇄 등이 발생함으로써 반도체 소자의 오동작이 발생하는 경우 등이 있다.
종래의 기술에서는 트렌치 형성을 위한 플라즈마 에칭, 감광막을 제거하기 위한 애싱공정, 비아방지층을 제거하기 위한 플라즈마 에칭 등에서 플라즈마손상 현상이 발생하게 된다.
따라서 본 발명은 층간절연층과 감광막의 반응에 의해 발생하는 감광막포이즌현상과 플라즈마를 이용하는 식각 또는 애싱공정에서 발생하는 플라즈마손상을 방지할 수 있는 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 듀얼다마신 구조를 가지는 반도체 소자는 하부금속배선을 포함하는 제1 층간절연층이 형성된 기판과, 상기 하부금속배선을 포함하는 제1 층간절연층 상에 형성되면서 소정의 비아홀을 포함하는 제2 층간절연층과, 상기 제2 층간절연층 상에 형성되는 제1 완충층과, 상기 비아홀 보다 넓은 폭을 가지는 트렌치를 포함하는 제3 층간절연층과, 상기 제3 층간절연층 상에 형성되는 제2 완충층과, 상기 제2 완충층 상부에 형성되는 하드마스크 및 상기 비아홀과 트렌치를 금속으로 매립하여 형성되는 비아플러그와 상부금속배선을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 듀얼다마신 구조를 가지는 반도체 소자는 상기 하부금속배선과 제1 층간절연층 사이에 형성되는 캡핑막을 더 포함할 수 있다.
또한, 상기 제1 완충층 및 제2 완충층은 상기 제1, 2, 3 층간절연층 보다 식 각 선택비가 더 큰 물질로 이루어질 수 있다.
또한, 상기 제1 완충층, 제3 층간절연층, 제2 완충층 및 하드마스크는 세로선 상으로 같은 선에 위치할 수 있다.
또한, 상기 금속은 Cu, Al, Ag, Au 또는 W으로 이루어지는 그룹으로부터 선택된 어느 하나를 사용할 수 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 듀얼다마신 구조를 가지는 반도체 소자의 제조방법은 하부금속배선을 포함하는 제1 층간절연층이 형성된 기판을 준비하는 단계와, 상기 하부금속배선을 포함하는 제1 층간절연층 상에 제2 층간절연층, 제1 완충층, 제3 층간절연층, 제2 완충층 및 하드마스크를 순차적으로 형성하는 단계와, 상기 하드마스크 상에 트렌치 예정영역을 정의하기 위한 감광막을 증착 및 패턴 한 후 상기 감광막을 마스크로 하여 상기 하드마스크를 식각하여 트렌치패턴을 형성하는 단계와, 상기 하드마스크를 포함하는 제2 완충층 상에 비아홀을 정의하기 위한 감광막을 증착 및 패턴 한 후 상기 제2 완충층과 제3 층간절연층을 순차적으로 식각하는 단계와, 상기 하드마스크를 식각마스크로 상기 제2 완충층을 식각하면서 동시에 상기 제3 층간절연층을 식각마스크로 하여 상기 제1 완충층을 식각하는 단계와, 상기 하드마스크를 식각마스크로하여 제3 층간절연층을 식각하여 트렌치를 형성하면서 상기 트렌치형성에 따라 노출되는 제1 완충층을 식각 마스크로하여 상기 제2 층간절연층을 식각하여 비아홀을 형성하는 단계 및 상기 트렌치 및 비아홀을 금속으로 매립하여 상부금속배선과 비아플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 듀얼다마신 구조를 가지는 반도체 소자의 제조방법은 상기 트렌치 및 비아홀을 형성하는 단계 다음에 상기 노출된 제1 완충층을 식각하는 단계를 더 포함할 수 있다.
또한, 본 발명에 따른 듀얼다마신 구조를 가지는 반도체 소자의 제조방법은 상기 기판을 준비하는 단계에는 상기 하부금속배선과 제1 층간절연층 사이에 캡핑막을 형성하는 단계를 더 포함하고, 상기 트렌치와 비아홀을 형성하는 단계 다음에 상기 캡핑막을 식각하는 단계를 더 포함할 수 있다.
또한, 상기 상부금속배선과 비아플러그를 형성하는 단계에서 상기 금속은 Cu, Al, Ag, Au 또는 W으로 이루어지는 그룹으로부터 선택된 어느 하나를 사용할 수 있다.
이와 같은 본 발명에 의하면 완충층을 이용하여 층간절연층과 감광막의 반응에 의해 발생하는 감광막포이즌현상을 예방할 수 있고, 완충층을 이용하여 플라즈마를 이용하는 식각 또는 애싱공정에서 발생하는 플라즈마손상을 방지할 수 있으며, 또한 감광막포이즌현상 및 플라즈마손상을 방지함으로써 반도체 소자의 고집적화에 따른 배선 사이의 커패시턴스의 증가를 막고, 반도체 소자의 층 또는 막들의 필링(peelig) 현상을 방지하여 반도체 소자의 수율 및 신뢰성을 향상시키는 장점이 있다.
이하, 본 발명의 실시예에 따른 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 2를 참조하여 본 발명의 실시예에 따른 듀얼다마신 구조를 가지는 반도체 소자를 설명한다.
본 발명의 실시예에 따른 듀얼다마신 구조를 가지는 반도체 소자는 기판(110)과, 제2 층간절연층(150)과, 제1 완충층(160)과, 제3 층간절연층(170)과, 제2 완충층(180)과, 하드마스크(190) 및 비아플러그(230)와 상부금속배선(240)을 포함할 수 있다.
우선, 상기 기판(110) 상에는 하부금속배선(120)을 포함하는 제1 층간절연층(130)이 형성될 수 있다. 이때, 상기 하부금속배선(120)은 Cu, Al, Ag, Au 또는 W으로 이루어지는 그룹으로부터 선택된 어느 하나를 사용할 수 있다. 또한, 상기 제1 층간절연층(130)은 TEOS-CVD, PECVD(Plasma Enhanced Chemical Vapor Deposition)-SiO2, PECVD-SiON, 그리고 TEOS를 이용한 BPSG를 사용할 수 있으며, 다른 층간유전체를 사용할 수도 있다.
다음으로, 상기 제2 층간절연층(150)은 상기 하부금속배선(120)을 포함하는 제1 층간절연층(130) 상에 형성되면서 소정의 비아홀(미도시)을 포함할 수 있다. 이때, 상기 제2 층간절연층(150)은 실렌가스(silane gas, SiH4)를 이용하여 도핑 된 CVD- SiO2 막, 인(P)으로 도핑 된 CVD-PSG(phospho silicate glass), TEOS(tetraethyl orthosilicate)를 이용한 BPSG(borophospho silicate glass) 등을 사용할 수 있으며, 다른 유전체를 사용할 수도 있다.
또한, 본 발명의 실시예에 의하면 상기 하부금속배선(120)과 제1 층간절연층(130)사이에 형성되는 캡핑막(140)을 더 포함할 수 있다. 상기 캡핑막(140)은 금속 의 확산을 방지하는 역할을 하며, 상기 캡핑막(140)은 금속이 층간절연층으로 확산하여 층간절연층을 열화 시키는 것을 막는다. 이때, 상기 캡핑막(140)은 SiN을 형성될 수 있으며 금속의 확산을 차단할 수 있는 다른 물질로도 형성이 가능하다.
다음으로, 상기 제1 완충층(160)은 상기 제2 층간절연층(150) 상에 형성될 수 있다. 이때, 상기 제1 완충층(160)은 층간절연층과 비교하여 식각 선택비가 매우 큰 물질을 사용할 수 있다. 예를 들어, 본 발명의 실시예에서는 질화막 계열의 물질을 사용하였다.
본 발명의 실시예에 의하면 제1 완충층(160)을 이용함으로써 플라즈마를 이용하는 식각 또는 애싱공정에서 발생하는 플라즈마손상을 방지할 수 있는 효과가 있다.
다음으로, 상기 제3 층간절연층(170)은 상기 비아홀 보다 넓은 폭을 가지는 트렌치(미도시)를 포함할 수 있다. 이때, 상기 제3 층간절연층(170)은 실렌가스(SiH4)를 이용하여 도핑 된 CVD- SiO2 막, 인(P)으로 도핑 된 CVD-PSG, TEOS를 이용한 BPSG 등을 사용할 수 있으며, 다른 유전체를 사용할 수도 있다.
다음으로, 상기 제2 완충층(180)은 상기 제3 층간절연층(170) 상에 형성될 수 있다. 이때, 상기 제2 완충층(180)은 층간절연층과 비교하여 식각 선택비가 매우 큰 물질을 사용할 수 있다. 예를 들어, 본 발명의 실시예에서는 질화막 계열의 물질을 사용하였다.
본 발명의 실시예에 의하면 제2 완충층(180)을 이용하여 층간절연층과 감광 막의 반응에 의해 발생하는 감광막포이즌현상을 예방하는 효과가 있다.
다음으로, 상기 하드마스크(190)는 상기 제2 완충층(180) 상부에 형성될 수 있다. 이때, 상기 하드마스크(190)는 층간절연층과 비교하여 식각 선택비가 매우 큰 물질을 사용할 수 있다. 예를 들어, 본 발명의 실시예에서는 질화막 계열의 물질을 사용하였다.
다음으로, 상기 비아플러그(230)와 상부금속배선(240)은 상기 비아홀과 트렌치를 매립하여 동시에 형성될 수 있다.
또한, 상기 제2 완충층(180), 제3 층간절연층(170), 및 하드마스크(190)는 세로선 상으로 같은 선에 위치할 수 있다.
이상에서 설명한 바와 같이 본 발명의 실시예에 따른 듀얼다마신 구조를 가지는 반도체 소자에 의하면 제2 완충층을 이용하여 층간절연층과 감광막의 반응에 의해 발생하는 감광막포이즌현상을 예방하는 효과가 있다.
또한, 본 발명에 의하면 제1 완충층을 이용하여 플라즈마를 이용하는 식각 또는 애싱공정에서 발생하는 플라즈마손상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 감광막포이즌현상 및 플라즈마손상을 방지함으로써 반도체 소자의 고집적화에 따른 배선 사이의 커패시턴스의 증가를 막고, 반도체 소자의 층 또는 막들의 필링(peelig) 현상을 방지하여 반도체 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
도 3 내지 도 9는 본 발명의 실시예에 따른 듀얼다마신 구조를 가지는 반도체 소자의 제조방법을 설명하는 단면도이다.
본 발명의 실시예에 따른 듀얼다마신 구조를 가지는 반도체 소자의 제조방법은 기판을 준비하는 단계와, 제2 층간절연층, 제1 완충층, 제3 층간절연층, 제2 완충층 및 하드마스크를 순차적으로 형성하는 단계와, 트렌치패턴을 형성하는 단계와, 상기 제2 완충층과 제3 층간절연층을 순차적으로 식각하는 단계와, 제2 완충층 및 상기 제1 완충층을 식각하는 단계와, 트렌치 및 비아홀을 형성하는 단계와, 상부금속배선과 비아플러그를 형성하는 단계를 포함할 수 있다.
우선, 상기 기판을 준비하는 단계는 도 3에 도시된 바와 같이 하부금속배선(120)을 포함하는 제1 층간절연층(130)이 형성된 기판(110)을 준비하는 단계이다. 이때, 상기 제1 층간절연층(130)은 TEOS-CVD, PECVD-SiO2, PECVD-SiON, 그리고 TEOS를 이용한 BPSG를 사용할 수 있으며, 다른 층간유전체를 사용할 수도 있다.
또한, 본 발명의 실시예에 따른 제조방법에서 상기 기판(110)을 준비하는 단계에는 상기 하부금속배선(120)과 제1 층간절연층(130) 사이에 캡핑막(140)을 형성하는 단계를 더 포함할 수 있다.
다음으로, 도 3에 도시된 바와 같이 상기 제1 층간절연층(130) 상에 제2 층간절연층(150), 제1 완충층(160), 제3 층간절연층(170), 제2 완충층(180) 및 하드마스크(190)를 순차적으로 형성한다. 이때, 상기 제2 층간절연층(150) 및 제3 층간절연층(170)은 실렌가스를 이용하여 도핑 된 CVD- SiO2 막, 인(P)으로 도핑 된 CVD-PSG, TEOS를 이용한 BPSG 등을 사용할 수 있으며, 다른 유전체를 사용할 수도 있다.
또한, 상기 제1 완충층(160), 제2 완충층(180) 및 하드마스크(190)는 층간절연층과 비교하여 식각 선택비가 매우 큰 물질을 사용할 수 있다. 예를 들어, 본 발명의 실시예에서는 질화막 계열의 물질을 사용하였다.
다음으로, 상기 트렌치패턴을 형성하는 단계는 도 4에 도시된 바와 같이, 상기 하드마스크(190) 상에 트렌치 예정영역을 정의하기 위한 제1 감광막(200)을 증착 및 패턴 한 후 상기 제1 감광막(200)을 마스크로 하여 상기 하드마스크(190)를 식각하여 트렌치패턴을 형성하는 단계이다.
이때, 제3 층간절연층(170)에서 기인하는 감광막포이즌 현상은 제2 완충층(180) 및 하드마스크(190)에 의해 방지된다.
다음으로, 상기 제2 완충층과 제3 층간절연층을 순차적으로 식각하는 단계는 도 5 및 도 6에 도시된 바와 같이, 상기 하드마스크(190)를 포함하는 제2 완충층(180) 상에 비아홀을 정의하기 위한 제2 감광막(220)을 증착 및 패턴 한 후 상기 제2 완충층(180)과 제3 층간절연층(170)을 순차적으로 식각하는 단계이다.
이때, 본 발명은 상기 제2 완충층(180) 및 하드마스크(190)를 이용하여 제3 층간절연층(170)에서 기인하는 감광막포이즌 현상을 제거시킬 수 있다.
다음으로, 상기 제2 완충층 및 상기 제1 완충층을 식각하는 단계는 도 7에 도시된 바와 같이, 상기 하드마스크(190)를 식각마스크로 상기 제2 완충층(180)을 식각하면서 동시에 상기 제3 층간절연층(170)을 식각마스크로 하여 상기 제1 완충층(160)을 식각하는 단계이다.
다음으로, 상기 트렌치 및 비아홀을 형성하는 단계는 도 8에 도시된 바와 같 이, 상기 하드마스크(190)를 식각마스크로하여 제3 층간절연층(170)을 식각하여 트렌치(T2)를 형성하면서, 상기 트렌치(T2) 형성에 따라 노출되는 제1 완충층(160)을 식각 마스크로 하여 상기 제2 층간절연층(150)을 식각하여 비아홀(H2)을 형성하는 단계이다.
본 발명은 제1 완충층(160)을 이용하여 비아홀 식각 또는 감광막 애싱공정에 의한 플라즈마손상을 제거할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따른 제조방법은 상기 트렌치 및 비아홀을 형성하는 단계 다음에 상기 노출된 제1 완충층(160)을 식각하는 단계를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 제조방법에서 상기 하부금속배선(120)과 제2 층간절연층(150) 사이에 캡핑막(140)을 더 포함한 경우에는 상기 트렌치와 비아홀을 형성하는 단계 다음에 상기 캡핑막(140)을 식각하는 단계를 더 포함할 수 있다.
다음으로, 상기 상부금속배선과 비아플러그를 형성하는 단계는 도 9에 도시된 바와 같이, 상기 트렌치 및 비아홀을 금속으로 매립하여 상부금속배선(240)과 비아플러그(230)를 동시에 형성하는 단계이다. 이때, 상기 금속은 Cu, Al, Ag, Au 또는 W으로 이루어지는 그룹으로부터 선택된 어느 하나를 사용할 수 있다.
본 발명은 완충층 및 하드마스크를 이용하여 층간절연층에서 기인하는 감광막포이즌 현상을 제거시킬 수 있으며, 비아홀 식각 또는 감광막 애싱공정에 의한 플라즈마손상을 제거할 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아 니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법에 의하면 완충층을 이용하여 층간절연층과 감광막의 반응에 의해 발생하는 감광막포이즌현상을 예방하는 효과가 있다.
또한, 본 발명에 의하면 완충층을 이용하여 플라즈마를 이용하는 식각 또는 애싱공정에서 발생하는 플라즈마손상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 감광막포이즌현상 및 플라즈마손상을 방지함으로써 반도체 소자의 고집적화에 따른 배선 사이의 커패시턴스의 증가를 막고, 반도체 소자의 층 또는 막들의 필링(peelig) 현상을 방지하여 반도체 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (9)
- 하부금속배선을 포함하는 제1 층간절연층이 형성된 기판과,상기 하부금속배선을 포함하는 제1 층간절연층 상에 형성되면서 소정의 비아홀을 포함하는 제2 층간절연층과,상기 제2 층간절연층 상에 형성되는 제1 완충층과,상기 비아홀 보다 넓은 폭을 가지는 트렌치를 포함하는 제3 층간절연층과,상기 제3 층간절연층 상에 형성되는 제2 완충층과,상기 제2 완충층 상부에 형성되는 하드마스크 및상기 비아홀과 트렌치를 금속으로 매립하여 형성되는 비아플러그와 상부금속배선을 포함하는 것을 특징으로 하는 듀얼다마신 구조를 가지는 반도체 소자.
- 제1 항에 있어서,상기 하부금속배선과 제1 층간절연층 사이에 형성되는 캡핑막을 더 포함하는 것을 특징으로 하는 듀얼다마신 구조를 가지는 반도체 소자.
- 삭제
- 제1 항에 있어서,상기 제1 완충층, 제3 층간절연층, 제2 완충층 및 하드마스크는 세로선 상으로 같은 선에 위치함을 특징으로 하는 듀얼다마신 구조를 가지는 반도체 소자.
- 제1 항에 있어서,상기 금속은Cu, Al, Ag, Au 또는 W으로 이루어지는 그룹으로부터 선택된 어느 하나를 사용하는 것을 특징으로 하는 듀얼다마신 구조를 가지는 반도체 소자.
- 하부금속배선을 포함하는 제1 층간절연층이 형성된 기판을 준비하는 단계와,상기 하부금속배선을 포함하는 제1 층간절연층 상에 제2 층간절연층, 제1 완충층, 제3 층간절연층, 제2 완충층 및 하드마스크를 순차적으로 형성하는 단계와,상기 하드마스크 상에 트렌치 예정영역을 정의하기 위한 감광막을 증착 및 패턴 한 후 상기 감광막을 마스크로하여 상기 하드마스크를 식각하여 트렌치패턴을 형성하는 단계와,상기 하드마스크를 포함하는 제2 완충층 상에 비아홀을 정의하기 위한 감광막을 증착 및 패턴 한 후 상기 제2 완충층과 제3 층간절연층을 순차적으로 식각하는 단계와,상기 하드마스크를 식각마스크로 상기 제2 완충층을 식각하면서 동시에 상기 제3 층간절연층을 식각마스크로 하여 상기 제1 완충층을 식각하는 단계와,상기 하드마스크를 식각마스크로하여 제3 층간절연층을 식각하여 트렌치를 형성하면서 상기 트렌치형성에 따라 노출되는 제1 완충층을 식각 마스크로 하여 상기 제2 층간절연층을 식각하여 비아홀을 형성하는 단계 및상기 트렌치 및 비아홀을 금속으로 매립하여 상부금속배선과 비아플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼다마신 구조를 가지는 반도체 소자의 제조방법.
- 제6 항에 있어서,상기 트렌치 및 비아홀을 형성하는 단계 다음에상기 노출된 제1 완충층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 듀얼다마신 구조를 가지는 반도체 소자의 제조방법.
- 제6 항에 있어서,상기 기판을 준비하는 단계에는 상기 하부금속배선과 제1 층간절연층 사이에 캡핑막을 형성하는 단계를 더 포함하고,상기 트렌치와 비아홀을 형성하는 단계 다음에 상기 캡핑막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 듀얼다마신 구조를 가지는 반도체 소자의 제조방법.
- 제6 항에 있어서,상기 상부금속배선과 비아플러그를 형성하는 단계에서 상기 금속은Cu, Al, Ag, Au 또는 W으로 이루어지는 그룹으로부터 선택된 어느 하나를 사용하는 것을 특징으로 하는 듀얼다마신 구조를 가지는 반도체 소자의 제조방법.
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