JP2004356138A - 配線基板の積層構造 - Google Patents
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Abstract
【課題】ベアチップ半導体素子をフリップチップ実装してなる複数のプリント配線基板を接続して積層する場合に、はんだボールによる電極数を増やし、４００ピン以上の多ピン化に対応できるようにする。
【解決手段】前記の上下相対向するプリント配線基板２の間隔の約２分の１の直径で、コア部５ａが銅若しくは樹脂材料からなり、外皮がはんだ層５ｂにて覆われたはんだボール５を２個垂直に積み重ねる。これにより、たとえば、半導体素子１の厚みが１５０μｍで、１０ｍｍ□の半導体素子を１５ｍｍ□のプリント配線基板にフリップチップ実装した半導体装置を想定した場合、約１２００端子以上の電極形成が可能となる。更に、前記はんだボール５を搭載する為の電極パッド４の表面に３個以上の略円柱状の突起部を有することで、はんだボール脱落防止と接続強度向上が図れる。
【選択図】 図１
【解決手段】前記の上下相対向するプリント配線基板２の間隔の約２分の１の直径で、コア部５ａが銅若しくは樹脂材料からなり、外皮がはんだ層５ｂにて覆われたはんだボール５を２個垂直に積み重ねる。これにより、たとえば、半導体素子１の厚みが１５０μｍで、１０ｍｍ□の半導体素子を１５ｍｍ□のプリント配線基板にフリップチップ実装した半導体装置を想定した場合、約１２００端子以上の電極形成が可能となる。更に、前記はんだボール５を搭載する為の電極パッド４の表面に３個以上の略円柱状の突起部を有することで、はんだボール脱落防止と接続強度向上が図れる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、プリント配線基板積層型半導体装置等に適用される配線基板の積層構造であって、ベアチップ半導体素子が各々搭載された複数の配線基板、すなわちプリント配線基板が、お互いに通電部材を用いて接続して積層した積層構造に関するものである。
【０００２】
【従来の技術】
携帯電話や携帯情報端末の急速な普及の原動力として、機器の飛躍的な小型化を可能とする半導体装置の小型・高密度実装が挙げられる。また同時に、携帯電話に代表される携帯情報機器では、高機能化が進むほど商品サイクルが短くなってきており、前記半導体装置の開発期間の短縮も大きな課題になってきている。
【０００３】
このような状況の中で、最近特に、必要な半導体素子を複数組み合わせ、１パッケージ化した半導体装置、いわゆるＳｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ（以下、「ＳＩＰ」と記す）と称される半導体装置が注目を集めている。
【０００４】
この背景には、ＳＩＰが開発期間短縮に有利であることが挙げられる。即ち、仮にシステムの中で、一部に機能変更・機能追加が生じた場合、従来の１チップＬＳＩから成る半導体装置では、全面的に設計や製造プロセスを見直す必要があり、膨大な開発期間と費用を要していたのに対し、ＳＩＰで構成されるシステムであれば、一部の半導体素子の種類変更や追加、および若干のプリント配線基板の変更等により、短期間での商品化が可能であるからである。
【０００５】
ＳＩＰには様々な構造や形態が存在するが、中でもベアチップ半導体素子をフリップチップ実装にて直接プリント配線基板に搭載し、更にそれらのプリント配線基板を複数個接続して積層したことにより、小型・薄型化を図った形態のＳＩＰが盛んに開発されている。
【０００６】
一例として、図１０に複数のプリント配線基板８０２を積層した構造のプリント配線基板積層型半導体装置であるＳＩＰ８００の断面模式図を示した。図１０において、図の中段に配置されたプリント配線基板８０２には、上下両面に金バンプ等の金属突起電極８０３を介してベアチップ半導体８０１がフリップチップ接続され、上段と下段に配置されたプリント配線基板８０２には、前記中段のプリント配線基板８０２の上下両面に対向する面にそれぞれ金バンプ等の金属突起電極８０３を介してベアチップ半導体８０１がフリップチップ接続されている。
【０００７】
そして、前記複数のプリント配線基板８０２は、各プリント配線基板８０２の電極パッド８０４間に配置されたはんだボール８０５を介して、相互に接続して積層しており、これにより実装面積の小さいプリント配線基板積層型半導体装置であるＳＩＰ８００を実現している。
【０００８】
このとき、上下に対向するベアチップ半導体素子８０１は、互いに接触することがないように配置されるか（図示せず）、若しくはベアチップ半導体素子８０１間に絶縁性樹脂８０６が充填される。また、下段のプリント配線基板８０２の下側には、複数の搭載用はんだボール８０７が電極パッド８０８上に接続され、電子機器側のプリント配線基板（図示せず）と接続される。
【０００９】
近年のＬＳＩの高機能化・多機能化に伴い、ベアチップ半導体素子８０１自体の大きさも大きく、かつ電極端子数も増加する傾向にあり、約１０ｍｍ□以上で、４００端子以上のベアチップ半導体素子８０１が搭載される場合も多くなってきている。このような状況に対し、前記プリント配線基板８０２を接続して積層した構造の前記プリント配線基板積層型半導体装置であるＳＩＰ８００において、小型化と多端子化を両立する為には、プリント配線基板８０２上の隣り合うはんだボール８０５の中心間隔を狭くし、単位面積当たりのはんだボール８０５の搭載数を増やす必要がある。
【００１０】
図１１は図１０に示したプリント配線基板積層型半導体装置であるＳＩＰ８００の断面の内、矢印ＸＩで示す二点鎖線で囲んだ部分の拡大図である。この図１１において、前記の複数のプリント配線基板８０２を接続する為のはんだボール８０５の直径Ｄｂ２は、図１０のベアチップ半導体素子８０１の厚み２個分の約１．３倍程度は必要である。従って、ベアチップ半導体素子８０１の厚みが１５０μｍの場合、図１１に示はんだボール８０５の直径Ｄｂ２は約３９０μｍ程度必要である。また、前記プリント配線基板８０２に使用される銅箔の厚さが１８μｍの場合、上下のプリント配線基板８０２相互の間隔Ｈは約４００μｍ程度となる。
【００１１】
また、はんだボール８０５の外形公差、および搭載の精度から、隣り合うはんだボール８０５の中心間隔Ｐ２は、はんだボール８０５の直径Ｄｂ２の１．６倍乃至１．７倍程度必要である。従って、前記したようにはんだボール８０５の直径Ｄｂ２が約３９０μｍの場合には、隣り合うはんだボール８０５の中心間隔Ｐ２は、約６５０μｍ程度離して搭載する必要があり、隣り合うはんだボールの間隔Ｇ２は２６０μｍとなる。
【００１２】
【特許文献１】
特開２００１−３６２５０号公報。
【００１３】
【発明が解決しようとする課題】
前述の従来の技術を用いた場合、例えば、外形寸法が１５ｍｍ□のプリント配線基板８０２に、外形寸法が１０ｍｍ□で厚さ１５０μｍのベアチップ半導体素子８０１をフリップチップ実装し、図１０のようなプリント配線基板積層型半導体装置であるＳＩＰ８００を構成する場合、直径Ｄｂ２が４００μｍのはんだボール８０５を、隣り合うはんだボール８０５の中心間隔Ｐ２が６５０μｍと想定し、ベアチップ半導体素子８０１の配置範囲外に配置した場合、搭載可能なはんだボール８０５の最大数は２９０個以下となり、前述のように４００端子クラスのベアチップ半導体素子への適用は不可能であった。
【００１４】
尚、当然のことながら、ベアチップ半導体素子８０１の厚みを更に薄くすることにより、はんだボール８０５の直径Ｄｂ２、およびはんだボール８０５の中心間隔Ｐ２ともに小さくすることが可能となり、扱える端子数は増やすことが可能ではある。しかし、ベアチップ半導体素子８０１は、特に１５０μｍ以下の厚みにする場合に、後工程での破損が発生し易くなり、これを防止する為に、裏面に擦り傷が入らないよう慎重に研磨する必要がある為、多大な作業時間を要する。更に、１５０μｍ以下に薄くなったベアチップ半導体素子８０１は、フリップチップ接続工程等の後工程でのハンドリング性が著しく損なわれる。
【００１５】
【発明の目的】
本発明の目的は、ベアチップ半導体素子がフリップチップ接続された配線基板、特に両面にフリチップ接続された配線基板を、はんだボール等の通電部材にて接続して積層した構造のプリント配線基板積層型半導体装置であるＳＩＰにおいて、ベアチップ半導体素子の厚みを薄くすることなく、前記配線基板を相互に接続するはんだボール等の通電部材の中心間隔を従来の技術に依るＳＩＰの約半分にでき、結果として、はんだボールの数を４倍以上搭載可能な構造とし、小型化と多端子化を両立したプリント配線基板積層型半導体装置であるＳＩＰを提供することである。
【００１６】
【課題を解決するための手段】
本発明は、以上の問題点を解決する為に、以下の手段を提供する。
すなわち、複数のベアチップ半導体素子を組み合わせ、１パッケージ化したプリント配線基板積層型半導体装置であるＳＩＰ等に用いられる配線基板の積層構造において、配線基板の電極間に配置されるはんだボール等の通電部材を、一つの電極に対して配線基板と垂直に２以上積み重ね、配線基板同士を接続したことを特徴としている。
【００１７】
上記構成によれば、隣り合うはんだボール等の通電部材の中心間隔を狭くできることにより、配線基板間を接続するはんだボール等の通電部材の搭載個数を増加でき、小型化と多端子化を両立したプリント配線基板積層型半導体装置であるＳＩＰを実現する積層構造を提供することができる。
【００１８】
また、本発明では、通電部材として、たとえば配線基板間隔の約２分の１程度の小径のはんだボールを２個垂直に積み重ね、配線基板間を接続して積層する構造を特徴とする。
【００１９】
上記構成によれば、配線基板間の間隔を必要最小限に留めることができ、積層方向の寸法の小型化を達成できる。
【００２０】
また本発明は、はんだボール等の通電部材が載置される電極を略円形のパッドとし、その直径を、はんだボール等の配線基板に平行な断面の寸法の最大値の２分の１乃至３分の４程度とする。
【００２１】
上記構成により、電極パッドの寸法の大形化を抑えながらも、略球形のはんだボールを安定した状態で電極パッドに搭載し、接続することができる。
【００２２】
また、本発明は、前記電極パッドの表面の略外縁部の内側に複数、たとえば２個又は３個以上の微小な突起部を形成し、前記はんだボールの一端部を、前記突起部の間に挟むように搭載する。前記はんだボールは、たとえば粘着性フラックス材を介し前記電極パッドに搭載し、リフロー工程にて前記はんだボールの外皮を形成しているはんだ層を溶融し、前記電極パッドと接続する。
【００２３】
上記構成によると、突起部ではんだボールを挟むことにより、容易に位置ずれすることなく配線基板の所定位置にはんだボールを保持し、電極パッドに接続でき、また複数の配線基板同士も接続して積層することができる。
【００２４】
前記微小な突起部は、好ましくは、略円柱形に形成され、直径が前記電極パッドの直径の５分の１乃至３分の１程度で、高さが突起部を含めた電極パッドの全高の４分の１乃至２分の１程度とする。
【００２５】
また、前記微小な突起部は、配線基板にプリントされる配線パターンと同一の銅箔材料からなる場合はエッチング法により、異なる材料からなる場合にはめっき法によって形成される。
【００２６】
また本発明は、前記はんだボールを略球状にすると共に、中心部のコア部と、前記コア部の表面を被覆して外皮を形成するはんだ層との少なくとも２種類以上の材質からなる構造を含み、コア部は、略球状の銅または樹脂材料からなることを特徴とする。
【００２７】
上記構成によると、はんだボールを２個垂直に積み重ね、複数の配線基板を接続して積層する為に熱を加え、はんだボールの外皮を形成するはんだ層を溶融させても、コア部によりはんだボールの形状が保持され、はんだボールの外皮を形成しているはんだ層のみが溶融する。したがって、はんだボールが潰れることなく配線基板間の間隔を一定に保つことができ、上下に対向するベアチップ半導体素子の裏面が接触しない位置を保持できるので、前記ベアチップ半導体素子の裏面間に絶縁性樹脂の充填が不要となる。
【００２８】
前記コア部の直径は、はんだボールの直径の４分の３以上とすることが好ましい。
【００２９】
また本発明で、前記はんだボールのコア部の表面を被覆して外皮を形成してなるはんだ層は、本発明によるプリント配線基板積層型半導体装置と、前記プリント配線基板積層型半導体装置であるＳＩＰを搭載してなる電子機器側の配線基板との接続に用いられるはんだ材料の融点よりも高融点なはんだ材料からなることを特徴とする。
【００３０】
上記構成によれば、プリント配線基板積層型半導体装置を電子機器側の配線基板に、はんだ材料にて接続して搭載する場合であっても、前記配線基板積層型半導体装置であるＳＩＰを構成する複数の配線基板間の接続を担うはんだボールの外皮を形成してなるはんだ層が再溶融することがなく、積層された配線基板相互の接続性と積層構造を維持できる。
【００３１】
【発明の実施の形態】
以下に、本発明の実施の形態を図面に基づいて説明する。
［プリント配線基板積層型半導体装置の構造］
図１は本発明の実施の一形態を示し、プリント配線基板積層型半導体装置であるＳＩＰの断面模式図である。図１に示す半導体装置は、複数枚の配線基板、たとえば３枚のプリント配線基板２を上下方向に積層し、プリント配線基板２間をそれぞれ複数の金属電極により接続した構造を一例として示している。中段に配置されたプリント配線基板２には上下両面にベアチップ半導体素子１をフリップチップ実装しており、上段と下段に配置された各プリント配線基板２には、前記中段のプリント配線基板２に対向する面にそれぞれベアチップ半導体素子１をフリップチップ実装してある。各ベアチップ半導体素子１のプリント配線基板２への実装面にはそれぞれ電極パッド（図示せず）が形成されており、各電極パッドには、予め金めっき法等によって高さ数μｍ乃至２０μｍ程度の高さの金属突起電極３が形成されている。
【００３２】
プリント配線基板２間を接続する金属電極は、２個の通電部材５をプリント配線基板２と垂直に積み重ねることにより構成してある。該実施の形態では、通電部材としてはんだボール５を用いており、当該はんだボール５は、銅からなる略球形のコア部５ａと、該コア部５ａを覆う外皮としてのはんだ層５ｂから構成されている。以下、前記通電部材を「はんだボール」と称して説明する。なお、本明細書において「垂直」と表現する場合は「鉛直」という狭い意味ではなく、プリント配線基板２に対し直角であることを意味している。
【００３３】
図１の下段のプリント配線基板２の下面には、さらに、電子機器側のプリント配線基板（図示せず）と接続する為の複数の搭載用はんだボール７が配置され、当該搭載用はんだボール７は電極パッド８を介して前記下段のプリント配線基板２に固定されている。
【００３４】
図２は、図１のプリント配線基板２間を接続するためのはんだボール５の一つとその搭載部分の拡大縦断面図（図４のＩＩ−ＩＩ断面に相当する図）であって、リフロー工程前の状態を示している。この図２において、プリント配線基板２の表面には複数の円板状電極パッド４が設けてあり、当該電極パッド４の表面には複数の略円柱状の微小な突起部４ａが形成されると共にフラックス６が設けられており、当該フラックス６を介して前記はんだボール５を電極パッド４上に搭載してある。
【００３５】
なお、はんだボール５は、図１で説明したように、たとえば上段のプリント配線基板２では下面に搭載され、下段のプリント配線基板２では上面に搭載され、中段のプリント配線基板２では上下両面に搭載されるので、「上」「下」等の表現による錯誤を避けるために、図２に示すようにはんだボール５が搭載されるプリント配線基板側をはんだボール５の底部側とし、その端縁５ｃを「底部側の端縁」と称し、底部側と反対側を頂部側とし、その端縁５ｄを「頂部側の端縁」と称することとする。
【００３６】
はんだボール５のコア部の直径Ｄｃ１は、はんだボール５の直径Ｄｂ１の４分の３以上が好ましく、具体例として、はんだボール５の直径Ｄｂ１が２００μｍ程度の場合、コア部の直径Ｄｃ１は１５０μｍ程度となり、はんだ層５ｂの厚さは片側で約２５μｍ程度となる。
【００３７】
電極パッド４の表面には、約５μｍ程度のニッケルめっき処理、および約０．５μｍ程度の金めっき処理が施されている。電極パッド４の直径Ｄｐ１は、はんだボール５の直径Ｄｂ１の２分の１乃至３分の２程度の大きさが好ましく、具体例として、前述と同様にはんだボール５の直径Ｄｂ１が２００μｍ程度の場合、電極パッドの直径Ｄｐ１は１００μｍ乃至１５０μｍ程度となる。
【００３８】
電極パッド４に形成される前記微小な突起部４ａは、前記配線基板上にプリントされる配線パターンと同一の銅箔材料からなる場合にはエッチング法により、また、異なる材料からなる場合にはめっき法によって形成される。
【００３９】
突起部４ａは前述のように円柱状に形成されているが、その直径Ｄｔは、電極パッド４の直径Ｄｐ１の５分の１乃至３分の１が好ましく、具体例として、電極パッドの直径Ｄｐ１が１５０μｍの場合、突起部４ａの直径Ｄｔは３０μｍ乃至５０μｍとなる。また、突起部４ａの高さＨｔは、電極パッド４の全高さのＨｐの４分の１乃至２分の１程度が好ましい。具体例として、厚みが１８μｍの銅箔を用いたプリント配線基板２に前記突起部４ａを形成する場合には、突起部４ｂの高さＨｔは約５μｍ乃至１０μｍ程度となる。
【００４０】
図３は、図２と同じ部分の拡大縦断面図であって、リフロー工程後の状態を示している。この図３において、リフロー工程において、前記はんだボール５の外皮はんだ層５ｂを溶融させることにより、電極パッド４とはんだボール５とを接続してあり、はんだボール５の底部側の端縁５ｃは、円柱状の突起部４ａ間に挟まれた状態となっている。
【００４１】
図４は図２の電極パッド４の平面図であり、搭載されるはんだボール５の外形を仮想線で示してある。微小な突起部４ａは、電極パッド４の表面の略外縁部の内側に、円周方向に等間隔をおいて３個以上、たとえば該実施の形態では、４個形成されている。
【００４２】
図７は図１中、二点鎖線で囲んだ矢印ＶＩＩ部分の拡大図であり、この図７において、上下に相対向するプリント配線基板２上のはんだボール５同士は、プリント配線基板２と垂直な方向に重ねられ、はんだ層５ｂの頂部側の端縁５ｄの近傍部分を溶融させることにより、接続している。
【００４３】
プリント配線基板２上のはんだボール５は、その中心間隔Ｐ１が、はんだボール５の直径Ｄｂ１の１．６倍乃至１．７倍程度必要であると仮定して、はんだボール５の直径Ｄｂ１が２００μｍの場合、その中心間隔Ｐ１は約３３０μｍ程度となり、隣り合うはんだボール５の間隔Ｇ１は約１３０μｍ程度となっている。
【００４４】
プリント配線基板２の表面全体のはんだボール５の分布については、例えば、図１に示すプリント配線基板積層型半導体装置であるＳＩＰ１００において、外形寸法が１５ｍｍ□のプリント配線基板２に、外形寸法が１０ｍｍ□、厚さが１５０μｍのベアチップ半導体素子１をフリップチップ接続してあり、ベアチップ半導体素子１の搭載領域の外周側にはんだボール５を配列する場合であって、図７に示すように直径Ｄｂ１が２００μｍのはんだボール５を、隣り合うはんだボール５の中心間隔Ｐ１を４６０μｍに設定して配列する場合、搭載可能なはんだボール５の最大数は１２００個程度となり、１０００端子クラス以上のベアチップ半導体素子の搭載にも対応可能となる。
【００４５】
［製造方法］
（１）各プリント配線基板単位の製造工程
▲１▼ 図１において、前述のように、ベアチップ半導体素子１の電極パッド（図示せず）には、予め金めっき法等によって高さ数μｍ乃至２０μｍ程度の高さの金属突起電極３が形成されており、一方、プリント配線基板２には、表面の銅箔が予めエッチング法等により、所定の形状に加工され、めっき法によりニッケルめっき、金めっきが施された電極パッド（図示せず）が形成されている。
【００４６】
▲２▼ 前記ベアチップ半導体素子１の金属突起電極３と、プリント配線基板２に形成された電極（図示せず）とを接触させた状態で、ベアチップ半導体素子１の裏面（突起電極３側と反対側の面）から、熱または超音波と圧力を印加する。これにより、前記ベアチップ半導体素子１は、金属突起電極３を介してプリント配線基板２にフリップチップ接続される。
【００４７】
▲３▼ また、前記プリント配線基板２の内、ベアチップ半導体素子１の搭載領域の外周には、たとえばエッチング法により、プリント配線基板２にプリントされる配線パターンと同一の銅箔材料からなる電極パッド４が形成され、配置される。
【００４８】
▲４▼ また、図２に示すように、エッチング法またはめっき法により、電極パッド４の表面の略外縁部の内側には、たとえば４個の略円柱状の微小な突起部４ａが形成される。
【００４９】
このとき、隣り合うはんだボール５同士が接触しないように、位置精度を確保してはんだボール５を電極パッド４上に搭載する為に、前述のように電極パッドの直径Ｄｐ１を、はんだボール５の直径Ｄｂ１の２分の１乃至３分の２程度の大きさに設定する。
【００５０】
▲５▼ さらに、図１の下段のプリント配線基板２の下面には、配線パターンと同一の銅箔材料からなる搭載用電極パッド８が、エッチング法により形成される。
【００５１】
（２）はんだボールと電極パッドとの接続工程
▲１▼ 図２に示すように、各電極パッド４の表面にフラックス６を塗布し、その上に、はんだボール５を搭載する。このとき、前記はんだボール５は、底部側の端内５ｃが電極パッド４の各突起部４ａの間に挟まれるようにして搭載される為、フラックス６の粘着力に加え、突起部４ａとの接触により、電極パッド４から脱落し難くなり、安定して保持される。
【００５２】
▲２▼ その後、プリント配線基板２全体は、リフロー工程を通し、所定の熱が加えられる。これにより、図３に示すようにはんだボール５の外皮を形成してなるはんだ層５ｂの底部側の端縁５ｃ付近が溶融し、はんだボール５と電極パッド４とは接続される。
【００５３】
前記はんだ層５ｂが、銀３．５％、残りが錫からなる合金である場合、窒素雰囲気に保たれ、炉内のピーク温度が約２２０℃乃至２３０℃に制御されたリフロー炉を通すことにより、はんだ層５ｂが溶融し、電極パッド４との接続が得られる。このとき、突起部４ａが存在することにより、従来のように突起部が無い場合に比べ、はんだ層５ｂと電極パッド４との接続面積が増え、安定した高い接続強度が得られる。
【００５４】
▲４▼ 以上のようにして、各プリント配線基板２の表面の複数の電極パッド４には、それぞれはんだボール５が接続され、金属電極を形成する。
【００５５】
尚、図１の中段に位置するプリント配線基板２のように、両面にベアチップ半導体素子１がフリップチップ接続されている場合には、前記の工程を繰り返すことにより、プリント配線基板２の表面と裏面にはんだボール５が搭載接続され、金属電極が形成される。
【００５６】
（３）プリント配線基板の積層工程
▲１▼ 図５乃至図６に示すように、はんだボール５による金属電極を有する複数のプリント配線基板２を垂直に積み重ね、前記と同様なリフロー工程を通すことにより、はんだボール５の外皮を形成してなるはんだ層５ｂを溶融し、図７に示すように、上下の相対向するはんだボール５同士は相互に接続され、垂直に積み重ねられた状態となる。
【００５７】
このとき、はんだボール５の中には、銅からなるコア部５ａが存在する為、互いに接続されたプリント配線基板２の間隔Ｈは、このコア部５ａの直径Ｄｃの２倍よりも小さくなることなく安定して確保できる。
【００５８】
具体的には、厚さ１８μｍの銅箔からなる電極パッド４の上に、めっき法にて高さ１０μｍ程度の突起部４ａを形成したプリント配線基板２同士を、直径１５０μｍのコア部５ａを有する直径２００μｍのはんだボール５を２個垂直に積み重ね接続して積層した場合、上下のプリント配線基板２の間隔Ｈは約４００μｍ程度となり、先に述べた図１１の従来の技術を用いた場合と同程度の間隔が確保できる。
【００５９】
そして、従来の技術を用いた場合と同様に、図７において、隣り合うはんだボール５の中心間隔Ｐ１が、はんだボール５の直径Ｄｐ１の１．６倍乃至１．７倍程度必要であると仮定して、はんだボール５の直径Ｄｂ１が２００μｍの場合、その中心間隔Ｐ１は約３３０μｍ程度となり、隣接するはんだボール５の間隔Ｇ１は約１３０μｍ程度となる。
【００６０】
▲２▼ 所定枚数のプリント配線基板２が積層し、接続した後、図１の下段のプリント配線基板２の下面に予め形成された搭載用電極パッド８上に、フラックス（図示せず）を介して、搭載用はんだボール７が搭載される。そして、前述と同様に、積層されたプリント配線基板２全体をリフロー工程を通し、所定の熱を加えることで、搭載用はんだボール７を溶融させることにより、搭載用はんだボール７と搭載用電極パッド８とは接続される。
【００６１】
前記はんだボールの材質が、亜鉛９％、残りが錫からなる合金である場合、窒素雰囲気に保たれ、炉内のピーク温度が約２００℃乃至２２０℃に制御されたリフロー炉を通すことにより、搭載用はんだボール７が溶融し、搭載用電極パッド８との接続が得られる。
【００６２】
▲３▼ 以上のように図１に示すようなプリント配線基板積層型半導体装置であるＳＩＰ１００が製造される。
【００６３】
【発明の他の実施の形態】
以上、本発明の一実施形態を説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、以下のように種々変更可能である。
【００６４】
（１）図１では３枚のプリント配線基板を積層した構造を示しているが、２枚又は４枚以上のプリント配線基板を積層する構造とすることも可能である。
【００６５】
（２）はんだボールのコア部の材質は、リフロー処理後もその形状に変化がないものであればよく、例えば、ジビニルベンゼン架橋共重合体やポリカーボネート等の樹脂材料で、その表面が無電解銅めっきを施されたものでもよい。
【００６６】
（３）はんだボールのコア部の形状は、積層したプリント配線基板間の間隔を保持できるものであれば、略球状に限定されるものではなく、三角柱、三角錐、四角柱、四角柱、および多角柱、多角錐でもよい。
【００６７】
（４）電極パッドの微小な突起部の形状及び数は、はんだボールのプリント配線基板側の底部の端縁近傍を挟み、安定してはんだボールを保持できるものであれば、略円柱状に限定されるものではなく、三角柱、三角錐、四角柱、四角柱、および多角柱、多角錘でもよく、その数も３個又は５個以上とすることも可能である。
【００６８】
（５）図８は、電極パッド４の表面に形成される微小な突起部４ａの変形例を示しており、仮想線は、電極パッド４上に搭載されるはんだボール５の外形を示している。該変形例における突起部４ａは、十字形溝により電極パッド表面を４分割した如く、それぞれ略扇型柱状に形成されている。各突起部４ａの円弧状外周縁は、概ね電極パッド４の外周縁に沿っている。
【００６９】
（６）図９は、電極パッド４の表面に形成される突起部４ａの別の変形例を示しており、４分の１リング柱状としている。具体的には、前記図８に示す扇型柱状の突起部４ａの中心部分を円弧状に切り欠いた形状となっている。
【００７０】
（７）プリント配線基板相互の接続と積層に使用されるはんだボール５のはんだ材料の融点が、電子機器側のプリント配線基板との接続に用いられる搭載用はんだボール７の融点よりも高融点なはんだ材料であれば、前記はんだ材料は、銀３．５％、残りが錫からなる合金に限定されるものではなく、錫単体や、銅０．７％、残りが錫の合金等でもよい。
【００７１】
【発明の効果】
以上、詳細に説明したように、本発明を用いることにより、ベアチップ半導体素子をフリップチップ実装した複数のプリント配線基板を、複数のはんだボール等の通電部材により相互に接続して積層したプリント配線基板積層型半導体装置において、隣り合うはんだボール等の間隔を従来よりも狭くすることができ、プリント配線基板上に搭載可能なはんだボールの数を大幅に増加することができる為、多端子のベアチップ半導体素子の搭載を可能とした高機能なプリント配線基板積層型半導体装置であるＳＩＰが実現できる。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示し、プリント配線基板積層型半導体装置（ＳＩＰ）の断面模式図である。
【図２】リフロー工程前の状態を示す図１のはんだボール及び支持部分の拡大縦断面図である。
【図３】リフロー工程後の状態を示す図１のはんだボール及び支持部分の拡大縦断面図である。
【図４】電極パッド４の平面図である。
【図５】複数のプリント配線基板を接続する前（積層前）の状態を示す斜視図である。
【図６】複数のプリント配線基板を接続し積層後の状態を示す斜視図である。
【図７】図１の仮想線で囲んだ部分であって、矢印ＶＩＩで示す部分の拡大図である。
【図８】突起部の変形例である略扇型柱状突起部をする電極パッドの平面図である。
【図９】突起部の別の変形例である４分の１リング柱状の突起部を有する電極パッドの平面図である。
【図１０】従来のプリント配線基板積層型半導体装置であるＳＩＰの断面模式図である。
【図１１】図１０の仮想線で囲んだ部分であって、矢印ＸＩで示す部分の拡大図である。
【符号の説明】
１００ 本発明によるプリント配線基板積層型半導体装置であるＳＩＰ
１ ベアチップ半導体素子
２ プリント配線基板
３ 金属突起電極
４ 電極パッド
４ａ 電極パッドの突起部
５ はんだボール（通電部材の一例）
５ａ はんだボール５のコア部
５ｂ はんだボール５のめっき層
５ｃ はんだボール５の底部側の端縁
５ｄ はんだボール５の頂部側の端縁
６ フラックス
７ 搭載用はんだボール
８ 搭載用電極パッド
Ｄｂ１ はんだボール５の直径
Ｄｃ１ はんだボール５のコア部５ａの直径
Ｈｐ 電極パッド４の高さ
Ｈｔ 電極パッド４の微小突起部４ａの高さ
Ｄｐ１ 電極パッド４の直径
Ｈ 上下のプリント配線基板２の間隔
Ｇ１ 隣接するはんだボール５の間隔
Ｐ１ 隣接するはんだボール５の中心間隔
８００ 従来技術によるプリント配線基板積層型半導体装置であるＳＩＰ
８０１ ベアチップ半導体素子
８０２ プリント配線基板
８０３ 金属突起電極
８０４ 電極パッド
８０５ はんだボール（通電部材）
８０６ 絶縁性樹脂
８０７ 搭載用電極パッド
８０８ 搭載用はんだボール
Ｄｂ２ はんだボール８０５の直径
Ｐ２ 隣接するはんだボール８０５の中心間隔
Ｇ２ 隣接するはんだボール８０５の間隔
【発明の属する技術分野】
本発明は、プリント配線基板積層型半導体装置等に適用される配線基板の積層構造であって、ベアチップ半導体素子が各々搭載された複数の配線基板、すなわちプリント配線基板が、お互いに通電部材を用いて接続して積層した積層構造に関するものである。
【０００２】
【従来の技術】
携帯電話や携帯情報端末の急速な普及の原動力として、機器の飛躍的な小型化を可能とする半導体装置の小型・高密度実装が挙げられる。また同時に、携帯電話に代表される携帯情報機器では、高機能化が進むほど商品サイクルが短くなってきており、前記半導体装置の開発期間の短縮も大きな課題になってきている。
【０００３】
このような状況の中で、最近特に、必要な半導体素子を複数組み合わせ、１パッケージ化した半導体装置、いわゆるＳｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ（以下、「ＳＩＰ」と記す）と称される半導体装置が注目を集めている。
【０００４】
この背景には、ＳＩＰが開発期間短縮に有利であることが挙げられる。即ち、仮にシステムの中で、一部に機能変更・機能追加が生じた場合、従来の１チップＬＳＩから成る半導体装置では、全面的に設計や製造プロセスを見直す必要があり、膨大な開発期間と費用を要していたのに対し、ＳＩＰで構成されるシステムであれば、一部の半導体素子の種類変更や追加、および若干のプリント配線基板の変更等により、短期間での商品化が可能であるからである。
【０００５】
ＳＩＰには様々な構造や形態が存在するが、中でもベアチップ半導体素子をフリップチップ実装にて直接プリント配線基板に搭載し、更にそれらのプリント配線基板を複数個接続して積層したことにより、小型・薄型化を図った形態のＳＩＰが盛んに開発されている。
【０００６】
一例として、図１０に複数のプリント配線基板８０２を積層した構造のプリント配線基板積層型半導体装置であるＳＩＰ８００の断面模式図を示した。図１０において、図の中段に配置されたプリント配線基板８０２には、上下両面に金バンプ等の金属突起電極８０３を介してベアチップ半導体８０１がフリップチップ接続され、上段と下段に配置されたプリント配線基板８０２には、前記中段のプリント配線基板８０２の上下両面に対向する面にそれぞれ金バンプ等の金属突起電極８０３を介してベアチップ半導体８０１がフリップチップ接続されている。
【０００７】
そして、前記複数のプリント配線基板８０２は、各プリント配線基板８０２の電極パッド８０４間に配置されたはんだボール８０５を介して、相互に接続して積層しており、これにより実装面積の小さいプリント配線基板積層型半導体装置であるＳＩＰ８００を実現している。
【０００８】
このとき、上下に対向するベアチップ半導体素子８０１は、互いに接触することがないように配置されるか（図示せず）、若しくはベアチップ半導体素子８０１間に絶縁性樹脂８０６が充填される。また、下段のプリント配線基板８０２の下側には、複数の搭載用はんだボール８０７が電極パッド８０８上に接続され、電子機器側のプリント配線基板（図示せず）と接続される。
【０００９】
近年のＬＳＩの高機能化・多機能化に伴い、ベアチップ半導体素子８０１自体の大きさも大きく、かつ電極端子数も増加する傾向にあり、約１０ｍｍ□以上で、４００端子以上のベアチップ半導体素子８０１が搭載される場合も多くなってきている。このような状況に対し、前記プリント配線基板８０２を接続して積層した構造の前記プリント配線基板積層型半導体装置であるＳＩＰ８００において、小型化と多端子化を両立する為には、プリント配線基板８０２上の隣り合うはんだボール８０５の中心間隔を狭くし、単位面積当たりのはんだボール８０５の搭載数を増やす必要がある。
【００１０】
図１１は図１０に示したプリント配線基板積層型半導体装置であるＳＩＰ８００の断面の内、矢印ＸＩで示す二点鎖線で囲んだ部分の拡大図である。この図１１において、前記の複数のプリント配線基板８０２を接続する為のはんだボール８０５の直径Ｄｂ２は、図１０のベアチップ半導体素子８０１の厚み２個分の約１．３倍程度は必要である。従って、ベアチップ半導体素子８０１の厚みが１５０μｍの場合、図１１に示はんだボール８０５の直径Ｄｂ２は約３９０μｍ程度必要である。また、前記プリント配線基板８０２に使用される銅箔の厚さが１８μｍの場合、上下のプリント配線基板８０２相互の間隔Ｈは約４００μｍ程度となる。
【００１１】
また、はんだボール８０５の外形公差、および搭載の精度から、隣り合うはんだボール８０５の中心間隔Ｐ２は、はんだボール８０５の直径Ｄｂ２の１．６倍乃至１．７倍程度必要である。従って、前記したようにはんだボール８０５の直径Ｄｂ２が約３９０μｍの場合には、隣り合うはんだボール８０５の中心間隔Ｐ２は、約６５０μｍ程度離して搭載する必要があり、隣り合うはんだボールの間隔Ｇ２は２６０μｍとなる。
【００１２】
【特許文献１】
特開２００１−３６２５０号公報。
【００１３】
【発明が解決しようとする課題】
前述の従来の技術を用いた場合、例えば、外形寸法が１５ｍｍ□のプリント配線基板８０２に、外形寸法が１０ｍｍ□で厚さ１５０μｍのベアチップ半導体素子８０１をフリップチップ実装し、図１０のようなプリント配線基板積層型半導体装置であるＳＩＰ８００を構成する場合、直径Ｄｂ２が４００μｍのはんだボール８０５を、隣り合うはんだボール８０５の中心間隔Ｐ２が６５０μｍと想定し、ベアチップ半導体素子８０１の配置範囲外に配置した場合、搭載可能なはんだボール８０５の最大数は２９０個以下となり、前述のように４００端子クラスのベアチップ半導体素子への適用は不可能であった。
【００１４】
尚、当然のことながら、ベアチップ半導体素子８０１の厚みを更に薄くすることにより、はんだボール８０５の直径Ｄｂ２、およびはんだボール８０５の中心間隔Ｐ２ともに小さくすることが可能となり、扱える端子数は増やすことが可能ではある。しかし、ベアチップ半導体素子８０１は、特に１５０μｍ以下の厚みにする場合に、後工程での破損が発生し易くなり、これを防止する為に、裏面に擦り傷が入らないよう慎重に研磨する必要がある為、多大な作業時間を要する。更に、１５０μｍ以下に薄くなったベアチップ半導体素子８０１は、フリップチップ接続工程等の後工程でのハンドリング性が著しく損なわれる。
【００１５】
【発明の目的】
本発明の目的は、ベアチップ半導体素子がフリップチップ接続された配線基板、特に両面にフリチップ接続された配線基板を、はんだボール等の通電部材にて接続して積層した構造のプリント配線基板積層型半導体装置であるＳＩＰにおいて、ベアチップ半導体素子の厚みを薄くすることなく、前記配線基板を相互に接続するはんだボール等の通電部材の中心間隔を従来の技術に依るＳＩＰの約半分にでき、結果として、はんだボールの数を４倍以上搭載可能な構造とし、小型化と多端子化を両立したプリント配線基板積層型半導体装置であるＳＩＰを提供することである。
【００１６】
【課題を解決するための手段】
本発明は、以上の問題点を解決する為に、以下の手段を提供する。
すなわち、複数のベアチップ半導体素子を組み合わせ、１パッケージ化したプリント配線基板積層型半導体装置であるＳＩＰ等に用いられる配線基板の積層構造において、配線基板の電極間に配置されるはんだボール等の通電部材を、一つの電極に対して配線基板と垂直に２以上積み重ね、配線基板同士を接続したことを特徴としている。
【００１７】
上記構成によれば、隣り合うはんだボール等の通電部材の中心間隔を狭くできることにより、配線基板間を接続するはんだボール等の通電部材の搭載個数を増加でき、小型化と多端子化を両立したプリント配線基板積層型半導体装置であるＳＩＰを実現する積層構造を提供することができる。
【００１８】
また、本発明では、通電部材として、たとえば配線基板間隔の約２分の１程度の小径のはんだボールを２個垂直に積み重ね、配線基板間を接続して積層する構造を特徴とする。
【００１９】
上記構成によれば、配線基板間の間隔を必要最小限に留めることができ、積層方向の寸法の小型化を達成できる。
【００２０】
また本発明は、はんだボール等の通電部材が載置される電極を略円形のパッドとし、その直径を、はんだボール等の配線基板に平行な断面の寸法の最大値の２分の１乃至３分の４程度とする。
【００２１】
上記構成により、電極パッドの寸法の大形化を抑えながらも、略球形のはんだボールを安定した状態で電極パッドに搭載し、接続することができる。
【００２２】
また、本発明は、前記電極パッドの表面の略外縁部の内側に複数、たとえば２個又は３個以上の微小な突起部を形成し、前記はんだボールの一端部を、前記突起部の間に挟むように搭載する。前記はんだボールは、たとえば粘着性フラックス材を介し前記電極パッドに搭載し、リフロー工程にて前記はんだボールの外皮を形成しているはんだ層を溶融し、前記電極パッドと接続する。
【００２３】
上記構成によると、突起部ではんだボールを挟むことにより、容易に位置ずれすることなく配線基板の所定位置にはんだボールを保持し、電極パッドに接続でき、また複数の配線基板同士も接続して積層することができる。
【００２４】
前記微小な突起部は、好ましくは、略円柱形に形成され、直径が前記電極パッドの直径の５分の１乃至３分の１程度で、高さが突起部を含めた電極パッドの全高の４分の１乃至２分の１程度とする。
【００２５】
また、前記微小な突起部は、配線基板にプリントされる配線パターンと同一の銅箔材料からなる場合はエッチング法により、異なる材料からなる場合にはめっき法によって形成される。
【００２６】
また本発明は、前記はんだボールを略球状にすると共に、中心部のコア部と、前記コア部の表面を被覆して外皮を形成するはんだ層との少なくとも２種類以上の材質からなる構造を含み、コア部は、略球状の銅または樹脂材料からなることを特徴とする。
【００２７】
上記構成によると、はんだボールを２個垂直に積み重ね、複数の配線基板を接続して積層する為に熱を加え、はんだボールの外皮を形成するはんだ層を溶融させても、コア部によりはんだボールの形状が保持され、はんだボールの外皮を形成しているはんだ層のみが溶融する。したがって、はんだボールが潰れることなく配線基板間の間隔を一定に保つことができ、上下に対向するベアチップ半導体素子の裏面が接触しない位置を保持できるので、前記ベアチップ半導体素子の裏面間に絶縁性樹脂の充填が不要となる。
【００２８】
前記コア部の直径は、はんだボールの直径の４分の３以上とすることが好ましい。
【００２９】
また本発明で、前記はんだボールのコア部の表面を被覆して外皮を形成してなるはんだ層は、本発明によるプリント配線基板積層型半導体装置と、前記プリント配線基板積層型半導体装置であるＳＩＰを搭載してなる電子機器側の配線基板との接続に用いられるはんだ材料の融点よりも高融点なはんだ材料からなることを特徴とする。
【００３０】
上記構成によれば、プリント配線基板積層型半導体装置を電子機器側の配線基板に、はんだ材料にて接続して搭載する場合であっても、前記配線基板積層型半導体装置であるＳＩＰを構成する複数の配線基板間の接続を担うはんだボールの外皮を形成してなるはんだ層が再溶融することがなく、積層された配線基板相互の接続性と積層構造を維持できる。
【００３１】
【発明の実施の形態】
以下に、本発明の実施の形態を図面に基づいて説明する。
［プリント配線基板積層型半導体装置の構造］
図１は本発明の実施の一形態を示し、プリント配線基板積層型半導体装置であるＳＩＰの断面模式図である。図１に示す半導体装置は、複数枚の配線基板、たとえば３枚のプリント配線基板２を上下方向に積層し、プリント配線基板２間をそれぞれ複数の金属電極により接続した構造を一例として示している。中段に配置されたプリント配線基板２には上下両面にベアチップ半導体素子１をフリップチップ実装しており、上段と下段に配置された各プリント配線基板２には、前記中段のプリント配線基板２に対向する面にそれぞれベアチップ半導体素子１をフリップチップ実装してある。各ベアチップ半導体素子１のプリント配線基板２への実装面にはそれぞれ電極パッド（図示せず）が形成されており、各電極パッドには、予め金めっき法等によって高さ数μｍ乃至２０μｍ程度の高さの金属突起電極３が形成されている。
【００３２】
プリント配線基板２間を接続する金属電極は、２個の通電部材５をプリント配線基板２と垂直に積み重ねることにより構成してある。該実施の形態では、通電部材としてはんだボール５を用いており、当該はんだボール５は、銅からなる略球形のコア部５ａと、該コア部５ａを覆う外皮としてのはんだ層５ｂから構成されている。以下、前記通電部材を「はんだボール」と称して説明する。なお、本明細書において「垂直」と表現する場合は「鉛直」という狭い意味ではなく、プリント配線基板２に対し直角であることを意味している。
【００３３】
図１の下段のプリント配線基板２の下面には、さらに、電子機器側のプリント配線基板（図示せず）と接続する為の複数の搭載用はんだボール７が配置され、当該搭載用はんだボール７は電極パッド８を介して前記下段のプリント配線基板２に固定されている。
【００３４】
図２は、図１のプリント配線基板２間を接続するためのはんだボール５の一つとその搭載部分の拡大縦断面図（図４のＩＩ−ＩＩ断面に相当する図）であって、リフロー工程前の状態を示している。この図２において、プリント配線基板２の表面には複数の円板状電極パッド４が設けてあり、当該電極パッド４の表面には複数の略円柱状の微小な突起部４ａが形成されると共にフラックス６が設けられており、当該フラックス６を介して前記はんだボール５を電極パッド４上に搭載してある。
【００３５】
なお、はんだボール５は、図１で説明したように、たとえば上段のプリント配線基板２では下面に搭載され、下段のプリント配線基板２では上面に搭載され、中段のプリント配線基板２では上下両面に搭載されるので、「上」「下」等の表現による錯誤を避けるために、図２に示すようにはんだボール５が搭載されるプリント配線基板側をはんだボール５の底部側とし、その端縁５ｃを「底部側の端縁」と称し、底部側と反対側を頂部側とし、その端縁５ｄを「頂部側の端縁」と称することとする。
【００３６】
はんだボール５のコア部の直径Ｄｃ１は、はんだボール５の直径Ｄｂ１の４分の３以上が好ましく、具体例として、はんだボール５の直径Ｄｂ１が２００μｍ程度の場合、コア部の直径Ｄｃ１は１５０μｍ程度となり、はんだ層５ｂの厚さは片側で約２５μｍ程度となる。
【００３７】
電極パッド４の表面には、約５μｍ程度のニッケルめっき処理、および約０．５μｍ程度の金めっき処理が施されている。電極パッド４の直径Ｄｐ１は、はんだボール５の直径Ｄｂ１の２分の１乃至３分の２程度の大きさが好ましく、具体例として、前述と同様にはんだボール５の直径Ｄｂ１が２００μｍ程度の場合、電極パッドの直径Ｄｐ１は１００μｍ乃至１５０μｍ程度となる。
【００３８】
電極パッド４に形成される前記微小な突起部４ａは、前記配線基板上にプリントされる配線パターンと同一の銅箔材料からなる場合にはエッチング法により、また、異なる材料からなる場合にはめっき法によって形成される。
【００３９】
突起部４ａは前述のように円柱状に形成されているが、その直径Ｄｔは、電極パッド４の直径Ｄｐ１の５分の１乃至３分の１が好ましく、具体例として、電極パッドの直径Ｄｐ１が１５０μｍの場合、突起部４ａの直径Ｄｔは３０μｍ乃至５０μｍとなる。また、突起部４ａの高さＨｔは、電極パッド４の全高さのＨｐの４分の１乃至２分の１程度が好ましい。具体例として、厚みが１８μｍの銅箔を用いたプリント配線基板２に前記突起部４ａを形成する場合には、突起部４ｂの高さＨｔは約５μｍ乃至１０μｍ程度となる。
【００４０】
図３は、図２と同じ部分の拡大縦断面図であって、リフロー工程後の状態を示している。この図３において、リフロー工程において、前記はんだボール５の外皮はんだ層５ｂを溶融させることにより、電極パッド４とはんだボール５とを接続してあり、はんだボール５の底部側の端縁５ｃは、円柱状の突起部４ａ間に挟まれた状態となっている。
【００４１】
図４は図２の電極パッド４の平面図であり、搭載されるはんだボール５の外形を仮想線で示してある。微小な突起部４ａは、電極パッド４の表面の略外縁部の内側に、円周方向に等間隔をおいて３個以上、たとえば該実施の形態では、４個形成されている。
【００４２】
図７は図１中、二点鎖線で囲んだ矢印ＶＩＩ部分の拡大図であり、この図７において、上下に相対向するプリント配線基板２上のはんだボール５同士は、プリント配線基板２と垂直な方向に重ねられ、はんだ層５ｂの頂部側の端縁５ｄの近傍部分を溶融させることにより、接続している。
【００４３】
プリント配線基板２上のはんだボール５は、その中心間隔Ｐ１が、はんだボール５の直径Ｄｂ１の１．６倍乃至１．７倍程度必要であると仮定して、はんだボール５の直径Ｄｂ１が２００μｍの場合、その中心間隔Ｐ１は約３３０μｍ程度となり、隣り合うはんだボール５の間隔Ｇ１は約１３０μｍ程度となっている。
【００４４】
プリント配線基板２の表面全体のはんだボール５の分布については、例えば、図１に示すプリント配線基板積層型半導体装置であるＳＩＰ１００において、外形寸法が１５ｍｍ□のプリント配線基板２に、外形寸法が１０ｍｍ□、厚さが１５０μｍのベアチップ半導体素子１をフリップチップ接続してあり、ベアチップ半導体素子１の搭載領域の外周側にはんだボール５を配列する場合であって、図７に示すように直径Ｄｂ１が２００μｍのはんだボール５を、隣り合うはんだボール５の中心間隔Ｐ１を４６０μｍに設定して配列する場合、搭載可能なはんだボール５の最大数は１２００個程度となり、１０００端子クラス以上のベアチップ半導体素子の搭載にも対応可能となる。
【００４５】
［製造方法］
（１）各プリント配線基板単位の製造工程
▲１▼ 図１において、前述のように、ベアチップ半導体素子１の電極パッド（図示せず）には、予め金めっき法等によって高さ数μｍ乃至２０μｍ程度の高さの金属突起電極３が形成されており、一方、プリント配線基板２には、表面の銅箔が予めエッチング法等により、所定の形状に加工され、めっき法によりニッケルめっき、金めっきが施された電極パッド（図示せず）が形成されている。
【００４６】
▲２▼ 前記ベアチップ半導体素子１の金属突起電極３と、プリント配線基板２に形成された電極（図示せず）とを接触させた状態で、ベアチップ半導体素子１の裏面（突起電極３側と反対側の面）から、熱または超音波と圧力を印加する。これにより、前記ベアチップ半導体素子１は、金属突起電極３を介してプリント配線基板２にフリップチップ接続される。
【００４７】
▲３▼ また、前記プリント配線基板２の内、ベアチップ半導体素子１の搭載領域の外周には、たとえばエッチング法により、プリント配線基板２にプリントされる配線パターンと同一の銅箔材料からなる電極パッド４が形成され、配置される。
【００４８】
▲４▼ また、図２に示すように、エッチング法またはめっき法により、電極パッド４の表面の略外縁部の内側には、たとえば４個の略円柱状の微小な突起部４ａが形成される。
【００４９】
このとき、隣り合うはんだボール５同士が接触しないように、位置精度を確保してはんだボール５を電極パッド４上に搭載する為に、前述のように電極パッドの直径Ｄｐ１を、はんだボール５の直径Ｄｂ１の２分の１乃至３分の２程度の大きさに設定する。
【００５０】
▲５▼ さらに、図１の下段のプリント配線基板２の下面には、配線パターンと同一の銅箔材料からなる搭載用電極パッド８が、エッチング法により形成される。
【００５１】
（２）はんだボールと電極パッドとの接続工程
▲１▼ 図２に示すように、各電極パッド４の表面にフラックス６を塗布し、その上に、はんだボール５を搭載する。このとき、前記はんだボール５は、底部側の端内５ｃが電極パッド４の各突起部４ａの間に挟まれるようにして搭載される為、フラックス６の粘着力に加え、突起部４ａとの接触により、電極パッド４から脱落し難くなり、安定して保持される。
【００５２】
▲２▼ その後、プリント配線基板２全体は、リフロー工程を通し、所定の熱が加えられる。これにより、図３に示すようにはんだボール５の外皮を形成してなるはんだ層５ｂの底部側の端縁５ｃ付近が溶融し、はんだボール５と電極パッド４とは接続される。
【００５３】
前記はんだ層５ｂが、銀３．５％、残りが錫からなる合金である場合、窒素雰囲気に保たれ、炉内のピーク温度が約２２０℃乃至２３０℃に制御されたリフロー炉を通すことにより、はんだ層５ｂが溶融し、電極パッド４との接続が得られる。このとき、突起部４ａが存在することにより、従来のように突起部が無い場合に比べ、はんだ層５ｂと電極パッド４との接続面積が増え、安定した高い接続強度が得られる。
【００５４】
▲４▼ 以上のようにして、各プリント配線基板２の表面の複数の電極パッド４には、それぞれはんだボール５が接続され、金属電極を形成する。
【００５５】
尚、図１の中段に位置するプリント配線基板２のように、両面にベアチップ半導体素子１がフリップチップ接続されている場合には、前記の工程を繰り返すことにより、プリント配線基板２の表面と裏面にはんだボール５が搭載接続され、金属電極が形成される。
【００５６】
（３）プリント配線基板の積層工程
▲１▼ 図５乃至図６に示すように、はんだボール５による金属電極を有する複数のプリント配線基板２を垂直に積み重ね、前記と同様なリフロー工程を通すことにより、はんだボール５の外皮を形成してなるはんだ層５ｂを溶融し、図７に示すように、上下の相対向するはんだボール５同士は相互に接続され、垂直に積み重ねられた状態となる。
【００５７】
このとき、はんだボール５の中には、銅からなるコア部５ａが存在する為、互いに接続されたプリント配線基板２の間隔Ｈは、このコア部５ａの直径Ｄｃの２倍よりも小さくなることなく安定して確保できる。
【００５８】
具体的には、厚さ１８μｍの銅箔からなる電極パッド４の上に、めっき法にて高さ１０μｍ程度の突起部４ａを形成したプリント配線基板２同士を、直径１５０μｍのコア部５ａを有する直径２００μｍのはんだボール５を２個垂直に積み重ね接続して積層した場合、上下のプリント配線基板２の間隔Ｈは約４００μｍ程度となり、先に述べた図１１の従来の技術を用いた場合と同程度の間隔が確保できる。
【００５９】
そして、従来の技術を用いた場合と同様に、図７において、隣り合うはんだボール５の中心間隔Ｐ１が、はんだボール５の直径Ｄｐ１の１．６倍乃至１．７倍程度必要であると仮定して、はんだボール５の直径Ｄｂ１が２００μｍの場合、その中心間隔Ｐ１は約３３０μｍ程度となり、隣接するはんだボール５の間隔Ｇ１は約１３０μｍ程度となる。
【００６０】
▲２▼ 所定枚数のプリント配線基板２が積層し、接続した後、図１の下段のプリント配線基板２の下面に予め形成された搭載用電極パッド８上に、フラックス（図示せず）を介して、搭載用はんだボール７が搭載される。そして、前述と同様に、積層されたプリント配線基板２全体をリフロー工程を通し、所定の熱を加えることで、搭載用はんだボール７を溶融させることにより、搭載用はんだボール７と搭載用電極パッド８とは接続される。
【００６１】
前記はんだボールの材質が、亜鉛９％、残りが錫からなる合金である場合、窒素雰囲気に保たれ、炉内のピーク温度が約２００℃乃至２２０℃に制御されたリフロー炉を通すことにより、搭載用はんだボール７が溶融し、搭載用電極パッド８との接続が得られる。
【００６２】
▲３▼ 以上のように図１に示すようなプリント配線基板積層型半導体装置であるＳＩＰ１００が製造される。
【００６３】
【発明の他の実施の形態】
以上、本発明の一実施形態を説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、以下のように種々変更可能である。
【００６４】
（１）図１では３枚のプリント配線基板を積層した構造を示しているが、２枚又は４枚以上のプリント配線基板を積層する構造とすることも可能である。
【００６５】
（２）はんだボールのコア部の材質は、リフロー処理後もその形状に変化がないものであればよく、例えば、ジビニルベンゼン架橋共重合体やポリカーボネート等の樹脂材料で、その表面が無電解銅めっきを施されたものでもよい。
【００６６】
（３）はんだボールのコア部の形状は、積層したプリント配線基板間の間隔を保持できるものであれば、略球状に限定されるものではなく、三角柱、三角錐、四角柱、四角柱、および多角柱、多角錐でもよい。
【００６７】
（４）電極パッドの微小な突起部の形状及び数は、はんだボールのプリント配線基板側の底部の端縁近傍を挟み、安定してはんだボールを保持できるものであれば、略円柱状に限定されるものではなく、三角柱、三角錐、四角柱、四角柱、および多角柱、多角錘でもよく、その数も３個又は５個以上とすることも可能である。
【００６８】
（５）図８は、電極パッド４の表面に形成される微小な突起部４ａの変形例を示しており、仮想線は、電極パッド４上に搭載されるはんだボール５の外形を示している。該変形例における突起部４ａは、十字形溝により電極パッド表面を４分割した如く、それぞれ略扇型柱状に形成されている。各突起部４ａの円弧状外周縁は、概ね電極パッド４の外周縁に沿っている。
【００６９】
（６）図９は、電極パッド４の表面に形成される突起部４ａの別の変形例を示しており、４分の１リング柱状としている。具体的には、前記図８に示す扇型柱状の突起部４ａの中心部分を円弧状に切り欠いた形状となっている。
【００７０】
（７）プリント配線基板相互の接続と積層に使用されるはんだボール５のはんだ材料の融点が、電子機器側のプリント配線基板との接続に用いられる搭載用はんだボール７の融点よりも高融点なはんだ材料であれば、前記はんだ材料は、銀３．５％、残りが錫からなる合金に限定されるものではなく、錫単体や、銅０．７％、残りが錫の合金等でもよい。
【００７１】
【発明の効果】
以上、詳細に説明したように、本発明を用いることにより、ベアチップ半導体素子をフリップチップ実装した複数のプリント配線基板を、複数のはんだボール等の通電部材により相互に接続して積層したプリント配線基板積層型半導体装置において、隣り合うはんだボール等の間隔を従来よりも狭くすることができ、プリント配線基板上に搭載可能なはんだボールの数を大幅に増加することができる為、多端子のベアチップ半導体素子の搭載を可能とした高機能なプリント配線基板積層型半導体装置であるＳＩＰが実現できる。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示し、プリント配線基板積層型半導体装置（ＳＩＰ）の断面模式図である。
【図２】リフロー工程前の状態を示す図１のはんだボール及び支持部分の拡大縦断面図である。
【図３】リフロー工程後の状態を示す図１のはんだボール及び支持部分の拡大縦断面図である。
【図４】電極パッド４の平面図である。
【図５】複数のプリント配線基板を接続する前（積層前）の状態を示す斜視図である。
【図６】複数のプリント配線基板を接続し積層後の状態を示す斜視図である。
【図７】図１の仮想線で囲んだ部分であって、矢印ＶＩＩで示す部分の拡大図である。
【図８】突起部の変形例である略扇型柱状突起部をする電極パッドの平面図である。
【図９】突起部の別の変形例である４分の１リング柱状の突起部を有する電極パッドの平面図である。
【図１０】従来のプリント配線基板積層型半導体装置であるＳＩＰの断面模式図である。
【図１１】図１０の仮想線で囲んだ部分であって、矢印ＸＩで示す部分の拡大図である。
【符号の説明】
１００ 本発明によるプリント配線基板積層型半導体装置であるＳＩＰ
１ ベアチップ半導体素子
２ プリント配線基板
３ 金属突起電極
４ 電極パッド
４ａ 電極パッドの突起部
５ はんだボール（通電部材の一例）
５ａ はんだボール５のコア部
５ｂ はんだボール５のめっき層
５ｃ はんだボール５の底部側の端縁
５ｄ はんだボール５の頂部側の端縁
６ フラックス
７ 搭載用はんだボール
８ 搭載用電極パッド
Ｄｂ１ はんだボール５の直径
Ｄｃ１ はんだボール５のコア部５ａの直径
Ｈｐ 電極パッド４の高さ
Ｈｔ 電極パッド４の微小突起部４ａの高さ
Ｄｐ１ 電極パッド４の直径
Ｈ 上下のプリント配線基板２の間隔
Ｇ１ 隣接するはんだボール５の間隔
Ｐ１ 隣接するはんだボール５の中心間隔
８００ 従来技術によるプリント配線基板積層型半導体装置であるＳＩＰ
８０１ ベアチップ半導体素子
８０２ プリント配線基板
８０３ 金属突起電極
８０４ 電極パッド
８０５ はんだボール（通電部材）
８０６ 絶縁性樹脂
８０７ 搭載用電極パッド
８０８ 搭載用はんだボール
Ｄｂ２ はんだボール８０５の直径
Ｐ２ 隣接するはんだボール８０５の中心間隔
Ｇ２ 隣接するはんだボール８０５の間隔
Claims (10)
- ２以上の配線基板を、通電部材を用いて相互に接続した積層構造であって、一つの電極に２以上の通電部材を配線基板に垂直に列置したことを特徴とする配線基板の積層構造。
- 前記通電部材は略球形であって、配線基板に対して垂直方向の径は、積層して接続される配線基板間の間隔の概ね２分の１であることを特徴とする、請求項１に記載の配線基板の積層構造。
- 前記電極は略円形の電極パッドであり、直径が、前記通電部材の配線基板に平行な断面の寸法の最大値の２分の１乃至３分の４程度であることを特徴とする請求項１乃至２に記載の配線基板の積層構造。
- 前記電極パッドは、表面の略外縁部の内側に２以上の突起部を有し、前記通電部材の一端部分が前記突起部の間に挟まれていることを特徴とする請求項３記載の配線基板の積層構造。
- 前記電極パッド表面の略外縁部の内側に設けられた突起部は、配線基板に平行な断面の形状が略円形であって、直径が前記電極パッドの直径の５分の１乃至３分の１程度であり、かつ高さが前記突起部を含めた電極パッドの全高の４分の１乃至２分の１程度であることを特徴とする請求項４に記載の配線基板の積層構造。
- 前記電極パッド表面の略外縁部の内側に設けられた突起部は、前記配線基板上にプリントされる配線パターンと同一の銅箔材料からなり、エッチング法によって形成されることを特徴とする請求項４乃至５に記載の配線基板の積層構造。
- 前記電極パッド表面の略外縁部の内側に設けられた突起部は、前記配線基板上にプリントされる配線パターンの銅箔とは異なる材料からなり、めっき法によって形成されることを特徴とする請求項４乃至５に記載の配線基板の積層構造。
- 前記通電部材は、コア部と、該コア部を包囲してなるはんだ層とからなり、前記コア部は略球状の銅及び不可避不純物もしくは銅を主成分とする合金とからなり、かつ前記コア部の直径が、前記球形の通電部材の直径の４分の３以上であることを特徴とする請求項１乃至２に記載の配線基板の積層構造。
- 前記通電部材は、コア部と、該コア部を包囲してなるはんだ層とからなり、前記コア部は、略球状の樹脂材料からなり、かつ前記コア部の表面は無電解銅めっきにて覆われ、かつ前記コア部の直径が、前記球形の通電部材の直径の４分の３以上であることを特徴とする、請求項１乃至２に記載の配線基板の積層構造。
- 前記通電部材は、コア部と、該コア部を包囲してなるはんだ層とからなり、当該はんだ層は、配線基板積層型半導体装置と、当該配線基板積層型半導体装置を搭載してなる電子機器側の配線基板との接続に用いられるはんだ材料の融点よりも高融点を有するはんだ材料からなることを特徴とする請求項１乃至２に記載の配線基板の積層構造。
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310477A (ja) * | 2005-04-27 | 2006-11-09 | Akita Denshi Systems:Kk | 半導体装置及びその製造方法 |
| WO2007029505A1 (ja) * | 2005-09-02 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | モジュール |
| JP2009146969A (ja) * | 2007-12-12 | 2009-07-02 | Shinko Electric Ind Co Ltd | 半導体パッケージ |
| JP2009295958A (ja) * | 2008-05-09 | 2009-12-17 | Panasonic Corp | 半導体装置 |
| JP2010525558A (ja) * | 2007-04-11 | 2010-07-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電気的相互接続構造体及びその形成方法 |
| US7907420B2 (en) | 2005-03-09 | 2011-03-15 | Panasonic Corporation | Bare chip mounted structure and mounting method |
| US8823171B2 (en) | 2012-07-06 | 2014-09-02 | Samsung Electronics Co., Ltd. | Semiconductor package, semiconductor device having the same, and method of manufacturing the same |
| CN105453261A (zh) * | 2014-07-07 | 2016-03-30 | 英特尔Ip公司 | 封装上封装堆叠微电子结构 |
| US9437535B2 (en) | 2013-01-29 | 2016-09-06 | Panasonic Intellectual Property Management Co., Ltd. | Wireless module and production method for wireless module |
| WO2017122449A1 (ja) * | 2016-01-15 | 2017-07-20 | ソニー株式会社 | 半導体装置および撮像装置 |
| JPWO2018212342A1 (ja) * | 2017-05-19 | 2020-03-19 | 学校法人早稲田大学 | パワー半導体モジュール装置及びパワー半導体モジュール製造方法 |
-
2003
- 2003-05-27 JP JP2003148669A patent/JP2004356138A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7907420B2 (en) | 2005-03-09 | 2011-03-15 | Panasonic Corporation | Bare chip mounted structure and mounting method |
| JP2006310477A (ja) * | 2005-04-27 | 2006-11-09 | Akita Denshi Systems:Kk | 半導体装置及びその製造方法 |
| WO2007029505A1 (ja) * | 2005-09-02 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | モジュール |
| JP2010525558A (ja) * | 2007-04-11 | 2010-07-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電気的相互接続構造体及びその形成方法 |
| US8541299B2 (en) | 2007-04-11 | 2013-09-24 | Ultratech, Inc. | Electrical interconnect forming method |
| JP2009146969A (ja) * | 2007-12-12 | 2009-07-02 | Shinko Electric Ind Co Ltd | 半導体パッケージ |
| JP2009295958A (ja) * | 2008-05-09 | 2009-12-17 | Panasonic Corp | 半導体装置 |
| US8907468B2 (en) | 2008-05-09 | 2014-12-09 | Panasonic Corporation | Semiconductor device |
| US8823171B2 (en) | 2012-07-06 | 2014-09-02 | Samsung Electronics Co., Ltd. | Semiconductor package, semiconductor device having the same, and method of manufacturing the same |
| US9437535B2 (en) | 2013-01-29 | 2016-09-06 | Panasonic Intellectual Property Management Co., Ltd. | Wireless module and production method for wireless module |
| CN105453261A (zh) * | 2014-07-07 | 2016-03-30 | 英特尔Ip公司 | 封装上封装堆叠微电子结构 |
| JP2016529716A (ja) * | 2014-07-07 | 2016-09-23 | インテル アイピー コーポレーション | パッケージオンパッケージ積層マイクロ電子構造体 |
| KR101736461B1 (ko) * | 2014-07-07 | 2017-05-16 | 인텔 아이피 코포레이션 | 패키지-온-패키지 적층형 초소형전자 구조물 |
| US10211182B2 (en) | 2014-07-07 | 2019-02-19 | Intel IP Corporation | Package-on-package stacked microelectronic structures |
| WO2017122449A1 (ja) * | 2016-01-15 | 2017-07-20 | ソニー株式会社 | 半導体装置および撮像装置 |
| JPWO2017122449A1 (ja) * | 2016-01-15 | 2018-11-08 | ソニー株式会社 | 半導体装置および撮像装置 |
| US11024757B2 (en) | 2016-01-15 | 2021-06-01 | Sony Corporation | Semiconductor device and imaging apparatus |
| US11728447B2 (en) | 2016-01-15 | 2023-08-15 | Sony Group Corporation | Semiconductor device and imaging apparatus |
| JPWO2018212342A1 (ja) * | 2017-05-19 | 2020-03-19 | 学校法人早稲田大学 | パワー半導体モジュール装置及びパワー半導体モジュール製造方法 |
| JP7178713B2 (ja) | 2017-05-19 | 2022-11-28 | 学校法人早稲田大学 | パワー半導体モジュール装置及びパワー半導体モジュール製造方法 |
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