DE10320160A1 - Verfahren zum Herstellen einer Mehrzahl von Halbleiterkörper und elektronischer Halbleiterkörper - Google Patents

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Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen einer Mehrzahl von Halbleiterkörpern, insbesondere auf der Basis von Nitrid-Verbindungshalbleitermaterial, das zumindest die folgenden Verfahrensschritte umfasst: DOLLAR A (a) Ausbilden einer Maskenschicht (3) über einem Substrat (1) oder über einer Initialschicht (2), die mehrere Fenster (4) zum Substrat (1) bzw. zur Initialschicht (2) aufweist und auf die sich ein in einem späteren Verfahrensschritt auf das Substrat (1) aufzuwachsendes Halbleitermaterial (5) im Wesentlichen nicht oder im Vergleich zum Substrat (1) wesentlich schlechter aufwachsen lässt, DOLLAR A (b) Rückätzen des Substrates (1) bzw. der Initialschicht (2) in den Fenstern (4), derart, dass, ausgehend von diesen, im Substrat (1) oder in der Initialschicht (2) Gruben (41) ausgebildet werden, DOLLAR A (c) Aufwachsen des Halbleitermaterials (5) auf das Substrat (1) oder auf die Initialschicht (2), derart, dass ein laterales Wachstum begünstigt wird und das Halbleitermaterial zunächst in erster Linie, ausgehend von den Flanken (43) der Gruben (41) zu deren Mitte (42) hin, aufwächst und dort einen Koaleszenzbereich (61) bildet, so dass Defekte im Substrat (1) bzw. in der Initialschicht (2), die auf die Flanken (43) der Gruben (41) treffen, im Halbleitermaterial zur Mitte der Gruben (41) hin abknicken und nachfolgend, ausgehend von den Fenstern (4), die Maskenschicht (3) überwächst und jeweils zwischen benachbarten Fenstern (4) über der Maskenschicht (3) zusammenwächst und dort ...

Description

  • Die Erfindung betrifft ein Verfahren zum Aufwachsen von Nitrid-Verbindungshalbleitermaterial, inbesondere aus dem System InxAlyGa1-x-yN mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1, auf ein Substrat oder auf eine Initialschicht. Sie betrifft insbesondere ein Verfahren zur Herstellung von entsprechenden strahlungsemittierenden und/oder strahlungsdetektierenden Halbleiterchips für optoelektronische Bauelemente sowie Leistungstransistoren.
  • Nitrid-Verbindungshalbleitermaterialien sind Verbindungshalbleitermaterialien, die Stickstoff enthalten, wie die bereits genannten Materialien aus dem System InxAlyGa1-x-yN mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1. Unter die Gruppe von strahlungsemittierenden und/oder strahlungsdetektierenden Halbleiterchips auf Basis von Nitrid-Verbindungshalbleitermaterial fallen vorliegend insbesondere solche Halbleiterchips, bei denen die epitaktisch hergestellte Halbleiterschicht, die in der Regel eine Schichtfolge aus unterschiedlichen Einzelschichten aufweist, mindestens eine Einzelschicht enthält, die ein Material aus dem Nitrid-Verbindungshalbleitermaterial-System aufweist. Die Halbleiterschicht kann beispielsweise einen herkömmlichen pn-Übergang, eine Doppelheterostruktur, eine Einfach-Quantentopfstruktur (SQW-Struktur) oder eine Mehrfach-Quantentopfstruktur (MQW-Strukur) aufweisen. Solche Strukturen sind dem Fachmann bekannt und werden von daher an dieser Stelle nicht näher erläutert. Beispiele für solche MQW-Strukturen sind in den Druckschriften WO 01/39282, WO 98/31055, US 5,831,277 , EP 1 017 113 und US 5,684,309 beschrieben, deren Offenbarungsgehalt insofern hiermit durch Rückbezug aufgenommen wird.
  • Es ist bekannt, ein Halbleitermaterial epitaktisch auf einem Substrat aufzuwachsen, dessen Gitterkonstante an die Gitterkonstante des Halbleitermaterials angepasst ist, um eine verbesserte Kristallqualität und weniger Kristalldefekte zu erhalten. Im Falle der Nitrid-Verbindungshalbleitermaterialien ist bisher kein gitterangepaßtes Substrat bekannt, das auch für die Massenfertigung von solchen Halbleiterchips hinreichend geeignet ist. Daher werden häufig Substrate auf Basis von Saphir, Siliziumcarbid oder Spinell verwendet, obwohl ihre Gitterkonstante nicht optimal zu der von Nitrid-Verbindungshalbleitermaterial angepaßt ist.
  • Da mit Hilfe der Nitrid-Verbindungshalbleiter die Herstellung von optoelektronischen Bauelementen, insbesondere Halbleiterlasern beabsichtigt ist, und da diese Bauelemente je nach Einzelfall eine hohe thermische Verlustleistung entwickeln, ist das Material Saphir wegen seiner schlechten Wärmeleitfähigkeit nur äußerst bedingt für die Herstellung von Leistungs-Laserdioden geeignet. Die Verwendung von Siliziumcarbid als Substratmaterial hat den Vorteil einer guten Wärmeleitfähigkeit.
  • Bekannt ist weiterhin, spezielle Abscheideverfahren zur Reduzierung der Defektdichte im Halbleitermaterial zu verwenden. Ein solches beispielhaftes Verfahren zum lateralen Überwachsen, welches oftmals als LEO-Verfahren (Lateral Epitaxial Overgrowth) oder ELOG-Verfahren (Epitaxial Lateral Overgrowth) bezeichnet wird, ist aus Song et al., phys. stat. sol. (a) 180, 247 (2000), bekannt, deren Inhalt insofern hiermit durch Rückbezug aufgenommen wird.
  • Bei den darin beschriebenen Verfahren zum Herstellen einer Galliumnitrid-Schicht auf einem Saphirsubstrat wird auf dem Saphirsubstrat zunächst eine dünne Initialschicht (seed layer) aufgewachsen und auf dieser eine streifenförmige Siliziumnitrid-Maskenschicht aufgebracht. Bei einer nachfolgenden Abscheidung von Trimethylgallium und Ammoniak wächst zunächst eine Mehrzahl von Galliumnitrid-Schichten zwischen den Maskenstreifen auf. Sobald die Galliumnitrid-Schichten die Dicke der Maskenschicht erreicht haben, tritt neben dem vertikalen Wachstum ein laterales Wachstum auf, so dass die Maskenschicht von den Galliumnitrid-Schichten lateral überwachsen wird. Dieser Prozeß wird fortgesetzt, bis eine geschlossene Galliumnitrid-Schicht vorliegt.
  • Es hat sich gezeigt, dass die Versetzungsdichte in der durch laterales Überwachsen hergestellten Galliumnitrid-Schicht vorteilhaft gering ist und sich insbesondere gegenüber einer auf dem Saphirsubstrat unmittelbar aufgewachsenen Schicht durch eine höhere Kristallqualität auszeichnet.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips anzugeben, das eine Defektreduzierung in der Bauelement-Schichtenfolge ermöglicht. Weiterhin soll ein entsprechend hergestellter elektronischer Halbleiterchip angegeben werden.
  • Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruches 1 sowie durch einen elektronischen Halbleiterkörper mit den Merkmalen des Patentanspruches 14 gelöst.
  • Vorteilhafte Ausführungsformen und bevorzugte Weiterbildungen des Verfahrens und des Halbleiterkörpers sind in den abhängigen Patentansprüchen angegeben.
  • Ein Verfahren zum Herstellen einer Mehrzahl von Halbleiterkörper, insbesondere auf der Basis von Nitrid-Verbindungshalbleitermaterial, das auf der Erfindung beruht, weist folgende Verfahrensschritte auf:
    • (a) Ausbilden einer Maskenschicht über oder auf einem Substrat oder über oder auf einer Initialschicht, die mehrere Fenster zum Substrat bzw. zur Initialschicht aufweist und auf die sich ein in einem späteren Verfahrens schritt auf das Substrat aufzuwachsendes Halbleitermaterial im Wesentlichen nicht oder im Vergleich zum Substrat wesentlich schlechter aufwachsen lässt,
    • (b) Rückätzen des Substrates bzw. der Initialschicht in den Fenstern, derart, dass ausgehend von diesen im Substrat und/oder gegebenenfalls in der Initialschicht Gruben ausgebildet werden,
    • (c) Aufwachsen des Halbleitermaterials auf das Substrat und/oder gegebenenfalls auf die Initialschicht, derart, dass ein laterales Wachstum begünstigt wird und das Halbleitermaterial – zunächst in erster Linie ausgehend von den Flanken (oder Facetten) der Gruben zu deren Mitte hin aufwächst und dort einen Koaleszenzbereich bildet, so dass Defekte im Substrat bzw. in der Initialschicht, die auf die Flanken der Gruben treffen, im Halbleitermaterial zur Mitte der Gruben hin abknicken und am Koaleszenzbereich enden oder in diesen münden, und – nachfolgend ausgehend von den Fenstern die Maskenschicht überwächst und jeweils zwischen benachbarten Fenstern über der Maskenschicht zusammenwächst und dort einen weiteren Koaleszenzbereich bildet,
    • (d) Aufwachsen einer Bauelement-Schichtenfolge auf das Halbleitermaterial, und
    • (e) Vereinzeln des Verbundes aus Substrat, Maskenschicht, Halbleitermaterial und Bauelement-Schichtenfolge in einzelne Halbleiterchips.
  • Der Vollständigkeit halber sei darauf hingewiesen, dass im Falle des Vorhandenseins einer Initial-Schicht, die beispielsweise durch eine aus den herkömmlichen Chipstrukturen bekannte Pufferschicht realisiert sein kann, die Gruben nur in dieser ausgebildet sein können oder die Initial-Schicht durchdringen und bis ins Substrat reichen können.
  • Materialien wie Silizium, Siliziumkarbid, Spinell oder Saphir eignen sich beispielsweise als Substrat-Material. Bevorzugt wird ein Substrat aus Silizium bzw. ein Silizium-haltiges Substrat, zum Beispiel eine SiC-Substrat verwendet. Silizium ist kostengünstig und hat relativ zu vielen anderen Halbleitermaterialien vorteilhafterweise einen deutlich kleineren thermischen Ausdehnungskoeffizient als die herkömmlich eingesetzten Nitrid-Verbindungshalbleitermaterialien.
  • Vorzugsweise wird zum Aufwachsen des Halbleitermaterials ein ELOG-Verfahren verwendet. Durch das laterale Wachstum und das Zusammenwachsen von Halbleitermaterial aus unterschiedlichen Bereichen des Substrats und/oder gegebenenfalls der Initial-Schicht wird im Halbleitermaterial ein Koaleszenzbereich gebildet. Der Koaleszenzbereich ist derjenige Bereich, in dem die aufwachsenden Schichten aus zumindest zwei unterschiedlichen Bereichen aufeinandertreffen und zusammenwachsen.
  • Bevorzugt wird das Halbleitermaterial und/oder die Bauelement-Schichtenfolge mittels eines MOVPE-Verfahrens aufgewachsen. Durch geeignete Einstellung der Wachstumsbedingungen, wie beispielsweise des Druckes, der Temperatur, des V/III-Verhältnisses und/oder durch Zuschalten von Cp2Mg oder TMIn, wird ein laterales Wachstum begünstigt. Vorliegend wird damit ein bevorzugtes Wachstum in Facettenrichtung der Gruben erreicht, d.h., das Haupt-Wachstum des Halbleitermaterials erfolgt im wesentlichen in einer Richtung, die senkrecht zu den Facetten der Gruben verläuft. Demzufolge werden die Bereiche zwischen den Facetten durch laterales Wachstum gefüllt was schließlich zum Zusammenwachsen des Halbleitermaterials in den Gruben von den Flanken der Gruben her führt. Nachfolgend wächst das Halbleitermaterial in den Fenstern auf und überwächst danach von diesen aus die Maskenschicht in latera ler Richtung, bis eine geschlossene Schicht aus Halbleitermaterial vorliegt.
  • Vorzugsweise weist das Halbleitermaterial nach dem Zusammenwachsen eine weitgehend planare Oberfläche auf. Somit ist bevorzugt ein weitgehend gitterangepaßtes Halbleitermaterial mit wenig Kristallstörungen bzw. -defekten als Grundlage für das Wachstum der Bauelement-Schichtenfolge bereitgestellt.
  • Vor dem Aufwachsen des Halbleitermaterials kann auf das Substrat eine Initial- oder Bufferschicht aufgebracht werden. Eine solche Initial- oder Buffer-Schicht kann unter anderem dazu dienen, die Kristallqualität des nachfolgend aufgewachsenen Halbleitermaterials zu verbessern. Sie kann vor oder nach dem Aufbringen der Maskenschicht auf das Substrat aufgebracht werden. Wenn sie vor der Maskenschicht aufgebracht wird, erfolgt dies vorzugsweise ganzflächig auf dem Substrat und die Maskenschicht wird auf die Buffer-Schicht aufgebracht. Wenn sie dagegen nach der Maskenschicht aufgebracht wird, erfolgt dies beispielsweise lediglich in den Fenstern der Maskenschicht auf dem Substrat.
  • Vorzugsweise wird eine Maskenschicht verwendet, die Siliziumnitrid (SiN) enthält. Unter SiN sind in diesem Zusammenhang sowie im Folgenden alle vorkommenden Silziumnitride SixNy zu verstehen, also beispielsweise auch Si3N4.
  • In einer weiteren vorteilhaften Ausführungsform weist die Maskenschicht eine gitterartige bzw. netzartige Struktur auf.
  • Das Halbleitermaterial kann eine einzige Epitaxie-Schicht oder eine Mehrzahl von Epitaxie-Schichten aus verschiedenen Halbleiterverbindungen aufweisen.
  • In einer weiteren Ausführungsform wird gemäß den Verfahrensschritten (a) bis (c) ein erstes Halbleitermaterial aufgewachsen und danach eine zweite Maskenschicht vorzugsweise auf das erste Halbleitermaterial aufgebracht. Die zweite Maskenschicht weist Fenster zum ersten Halbleitermaterial auf. Nachfolgend wird ein zweites Halbleitermaterial in den Fenstern der zweiten Maskenschicht auf das erste Halbleitermaterial aufgebracht. Das zweite Halbleitermaterial überwächst die zweite Maskenschicht und bildet analog Schritt (c) über der Maskenschicht jeweils zwischen zwei benachbarten Fenstern Koaleszenzbereiche aus. Vorzugsweise weist das zweite Halbleitermaterial nach dem Zusammenwachsen und gegebenenfalls einem weiteren Aufwachsen von Halbleitermaterial eine plane Oberfläche auf, die für das Aufwachsen der Bauelement-Schichtenfolge bereitgestellt ist. Vor dem Aufwachsen des zweiten Halbleitermaterials können in das erste Halbleitermaterial in den Fenstern der zweiten Maskenschicht analog Schritt (b) Gruben geätzt werden.
  • Vor dem Aufwachsen der Bauelement-Schichtfolge können die oben erläuterten Schritte mehrfach wiederholt werden. Die verschiedenen Halbleitermaterialien können die gleiche oder unterschiedliche Zusammensetzungen und/oder Dicken aufweisen.
  • Die Bauelement-Schichtenfolge enthält vorzugsweise zumindest einen aktiven Bereich, der im Betrieb elektromagnetische Strahlung emittiert, vorzugsweise eine Lumineszenzdiodenstruktur oder eine Laserdiodenstruktur.
  • Das Verfahren ist besonders zum Aufwachsen einer Bauelement-Schichtenfolge geeignet, die eine Verbindung von Elementen der dritten und fünften Hauptgruppe, besonders bevorzugt ein Nitrid-Verbindungshalbleitermaterial wie zum Beispiel GaN, AlN, InGaN, AlGaN, AlInN und/oder AlInGaN enthält. Das Verfahren eignet sich jedoch grundsätzlich auch zum Aufwachsen anderer Halbleitermaterialien, wie beispielsweise InGaAlP-basierte Materialien.
  • Das Halbleitermaterial ist vorzugsweise als eine einzige Halbleiterschicht oder als eine Halbleiter-Schichtenfolge ausgebildet. Bevorzugt werden die Maskenschicht, das Halbleitermaterial und die Bauelement-Schichtenfolge in-situ in einem Epitaxiereaktor während eines Epitaxie-Laufs epitaktisch aufgewachsen. Gegebenenfalls wird dabei auch die Initial- oder Buffer-Schicht aufgewachsen. Diese kann aber auch schon vorher auf das Substrat aufgebracht worden sein.
  • Mit einem Verfahren gemäß der Erfindung wird zum einen eine vertikale Ausbreitung von Defekten an den maskierten Bereichen durch die Maskenschicht gestoppt und werden zum anderen Defekte im Substrat und/oder gegebenenfalls in der Initialschicht, die auf die Grubenfacetten treffen, aufgrund des lateralen Wachstums in den Gruben im Wesentlichen zu deren Mitte hin umgelenkt und enden am oder münden in den Koaleszenzbereich.
  • Das erfindungsgemäße Verfahren führt vorteilhafterweise mittels besonderer Verfahrensschritte in-situ während des epitaktischen Wachstums zu einer Defektreduzierung insbesondere in der Bauelement-Schichtenfolge. Ex-situ Maßnahmen wie Aufbringen von Maskenschichten außerhalb des Epitaxiereaktors, Photolithographie und Ätzen sind für die erfindungsgemäßen Verfahrensschritte nicht erforderlich. Der Wafer kann bei allen erfindungsgemäßen Prozess-Schritten im Epitaxiereaktor verbleiben.
  • Das Verfahren eignet sich zur Anwendung bei der Herstellung von GaN-basierten Halbleiterbauelementen wie sie beispielsweise in der Europäischen Patentanmeldung mit der Anmeldenummer 03003442.5 angegeben sind. Der Offenbarungsgehalt dieser Europäischen Patentanmeldung wird hiermit ausdrücklich durch Rückbezug aufgenommen.
  • Weitere Vorteile, bevorzugte Ausführungsformen und Weiterbildungen des Verfahrens und des elektronischen Halbleiterkörpers ergeben sich aus den im Folgenden in Verbindung mit den
  • 1a bis 5 erläuterten Ausführungsbeispielen. Es zeigen:
  • 1a bis 1d schematische Darstellungen (1a und 1ba als perspektivisch Ansichten und 1bb bis 1d Schnittansichten) eines Wafers bei verschiedenen Verfahrensstadien während eines Verfahrens gemäß einem ersten Ausführungsbeispiel,
  • 2a und 2b schematische Schnittdarstellungen eines Wafers bei verschiedenen Verfahrensstadien während eines Verfahrens gemäß einem zweiten Ausführungsbeispiel,
  • 3 eine schematische Schnittdarstellung eines Wafers in einem bestimmten Verfahrensstadium während eines Verfahrens gemäß einem dritten Ausführungsbeispiel, und
  • 4 eine schematische Schnittdarstellung eines Wafers in einem bestimmten Verfahrensstadium während eines Verfahrens gemäß einem vierten Ausführungsbeispiel.
  • In den Ausführungsbeispielen und Figuren sind gleiche oder gleichwirkende Bestandteile jeweils mit den gleichen Bezugszeichen versehen. Die dargestellten Schichtdicken sind nicht als maßstabsgerecht anzusehen. Sie sind vielmehr zum besseren Verständnis übertrieben dick und nicht mit den tatsächlichen Dickenverhältnissen zueinander dargestellt.
  • Bei dem in den 1a bis 1d schematisch dargestellten Verfahrensablauf wird zunächst auf einem SiC-basierten, insbesondere auf einem aus SiC bestehenden Substrat 1 eine Initial-Schicht 2 in Form einer AlGaN-basierten oder aus AlGaN bestehenden Pufferschicht (1a) und nachfolgend auf dieser eine nicht geschlossene SiN-basierte oder aus SiN bestehende Maskenschicht 3 hergestellt (1ba und 1bb).
  • Die Pufferschicht 2 und die Maskenschicht 3 werden in-situ in ein und demselben MOVPE(Metal Organic Vapor Phase Epitaxy)-Epitaxiereaktor (angedeutet durch die strichpunktierte Linie 9) hergestellt.
  • Die Herstellung einer nicht geschlossenen SiN-Schicht erfolgt beispielsweise durch Zuschalten von SiH4 und NH3 bei geeigneter Reaktortemperatur. Solche Verfahren sind beispielsweise in Hageman, P. R. et al, phys. stat. sol. (a) 188, No. 2 (2001), 659–662, und in Wang, T. et al, Journal of Crystal Growth 213 (2000), 188–192, beschrieben, die hiermit insofern durch Rückbezug aufgenommen werden. Alternativ kann als Si-Quelle auch Tetraethyl-Silizium (Si(C2H5)4) oder eine ähnliche Si-haltige Verbindung, die sich in der Epitaxie eignet, verwendet werden.
  • Die Maskenschicht 3 weist zufällig verteilt eine Vielzahl von grundsätzlich unterschiedlich großen und unterschiedlich geformten Fenstern 4 zur Initial-Schicht 2 hin auf.
  • Nachfolgend werden in-situ in den Fenstern 4 der Maskenschicht 3 Gruben 41 in die Initial-Schicht 2 geätzt (Figur lc). Dies erfolgt beispielsweise unter NH3-Atmosphäre und Erhöhung der Temperatur über die Desorptionstemperatur der Initial-Schicht 2 im Epitaxiereaktor. Alternativ kann das Ätzen auch durch Erhöhung der Temperatur über die Desorptionstemperatur ohne NH3-Atmosphäre oder durch Einleitung von alternativen Ätzgasen wie HCl oder anderen Chlor- bzw. Wasserstoffhaltigen Gasen bei geeigneter Reaktortemperatur erfolgen.
  • Die Form der Gruben 41 und damit der geätzten Facetten der Initial-Schicht 2 läßt sich beispielsweise durch Variation von Reaktordruck, Temperatur und/oder Gaszusammensetzung gezielt beeinflussen (man vergleiche dazu die 2a, 3 und 4), so dass bei einem nachfolgenden Überwachsen eine Ausbreitung der Defekte in vertikaler Richtung möglichst gut unterbunden werden kann. Es können beispielsweise Gruben mit senkrechten, steilen, flachen und/oder mehrstufigen Facetten ausgebildet werden.
  • Nach dem Ätzen der Gruben 41 wird ein Halbleitermaterial 5 beispielsweise der Zusammensetzung InxAlyGa1-x-yN mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1 mittels metallorganischer Gasphasenepitaxie in den Fenstern 4 auf die Initial-Schicht 2 aufgewachsen (man vergleiche 1d). Durch geeignete Einstellung der Wachstumsbedingungen, wie beispielsweise des Drukkes, der Temperatur, des V/III-Verhältnisses und/oder Zuschalten von Cp2Mg oder TMIn, wird ein laterales Wachstum begünstigt. Vorliegend wird damit ein bevorzugtes Wachstum in Facettenrichtung der Gruben 41 erreicht, d.h., das Haupt-Wachstum des Halbleitermaterials 5 erfolgt im wesentlichen in einer Richtung, die senkrecht zu den Facetten 43 der Gruben 41 verläuft. Demzufolge werden die Bereiche zwischen den Facetten 43 durch laterales Wachstum gefüllt was schließlich zum Zusammenwachsen des Halbleitermaterials 5 in den Gruben 41 von den Flanken der Gruben 41 her führt. Im weiteren wächst das Halbleitermaterial 5 in den Fenstern 4 auf und überwächst nachfolgend von diesen aus die Maskenschicht 3 in lateraler Richtung, bis eine geschlossene Schicht aus Halbleitermaterial vorliegt. Bei dieser Vorgehensweise wird zum einen eine vertikale Ausbreitung von Defekten 81 an den maskierten Bereichen durch die Maskenschicht 3 gestoppt und zum anderen aufgrund des lateralen Wachstums in den Gruben ein Abknicken von auf die Gruben treffenden Defekten 82 zur Mitte der Gruben hin bewirkt (vgl. 1d und 2b).
  • Verfahren zum lateralen Wachstum sind beispielsweise in den Druckschriften Beaumont, B. et al, Phys. Stat. Sol. (b) 227(2001), No. 1, S. 1–43; Li, X. et al, Applied Physics Letters (1998), Vol. 73, Number 9, p. 1179–1181; Song, Y. H. et al, Phys. Stat. Sol. (a) 180(2000), S. 247–250; und Zheleva, T. S. et al, MRS Internet J. Nitride Semicond. Res. 4S1, G3.38 (1999) beschrieben, die insofern hiermit durch Rückbezug aufgenommen werden.
  • Das Halbleitermaterial 5 wächst also zunächst in erster Linie ausgehend von den Facetten 43 der Gruben 41 zu deren Mitte 42 hin auf und bildet dort einen Koaleszenzbereich 61. Die Pfeile 10 geben die diesbezügliche Wachstumsrichtung an. Defekte 82 der Initialschicht 2, die auf Facetten 43 der Gruben 41 treffen, knicken im Halbleitermaterial 5 zur Grubenmitte 42 hin ab und enden in oder münden in den Koaleszenzbereich 61. Nachfolgend überwächst ausgehend von den Fenstern 4 das Halbleitermaterial 5 die Maskenschicht 3 und bildet jeweils zwischen benachbarten Fenstern 4 über der Maskenschicht 3 einen weiteren Koaleszenzbereich 62. Über der Maskenschicht 3 wächst somit das Halbleitermaterial 5 aus benachbarten Fenstern 4 zusammen. Die Pfeile 11 geben die diesbezügliche Wachstumsrichtung an.
  • Andere epitaktische Wachstumsverfahren, wie ELOG oder ein ein ähnliches Wachstum ermöglichendes Verfahren, können alternativ vorgesehen sein.
  • Nach dem Zusammenwachsen des Halbleitermaterials 5 über der Maskenschicht 3 wird durch weiteres Aufwachsen von Halbleitermaterial 5 eine für das Aufwachsen einer Bauelement-Schichtenfolge 8 geeignete bevorzugt planare oder weitgehend planare Oberfläche 7 des Halbleitermaterials 5 gebildet. Auf dieser vom Substrat 1 abgewandten Oberfläche 7 des Halbleitermaterials 5 wird nachfolgend die Bauelement-Schichtenfolge 8 aufgewachsen (1d). Diese basiert beispielsweise auf Nitrid-Verbindungshalbleitermaterialien, wie sie bereits eingangs erläutert worden sind. Die Bauelement-Schichtenfolge 8 weist beispielsweise eine Lumindeszenzdiodenstruktur oder eine Laserdiodenstruktur auf. Solche Bauelementstrukturen sind dem Fachmann bekannt und weisen zum Beispiel einen herkömmlichen pn-Übergang, eine Doppelheterostruktur, eine Einfach-Quantentopfstruktur (SQW-Struktur) oder eine Mehrfach- Quantentopfstruktur (MQW-Strukur) auf. Beispiele für solche MQW-Strukturen sind in den Druckschriften WO 01/39282, WO 98/31055, US 5,831,277 , EP 1 017 113 und US 5,684,309 beschrieben, deren Offenbarungsgehalt insofern hiermit durch Rückbezug aufgenommen wird.
  • Der Verbund aus Substrat 1, Initial-Schicht 2, Maskenschicht 3, Halbleitermaterial 5 und Bauelement-Schichtenfolge 8 kann nun gegebenenfalls nach einem Aufbringen von Kontaktstrukturen und/oder -metallisierungen mittels herkömmlicher Methoden beispielsweise mittels Sägen oder Ritzen und Brechen zu Halbleiterkörpern vereinzelt werden.
  • In einer Variante des Ausführungsbeispieles wird die Initial-Schicht 2 weggelassen und die Maskenschicht 3 unmittelbar auf das Substrat 1 aufgebracht.
  • Soweit nichts anderes angegeben ist, gelten die obigen Ausführungen zum ersten Ausführungsbeispiel auch für die weiteren im Folgenden erläuterten Ausführungsbeispiele.
  • In den 2a und 2b sind Verfahrensschritte eines alternativen Verfahrensablaufs gemäß einem zweiten Ausführungsbeispiel schematisch dargestellt, die den Verfahrensschritten 1c und 1d entsprechen. Das zweite Ausführungsbeispiel unterscheidet sich von dem ersten Ausführungsbeispiel insbesondere dadurch, dass beim Rückätzen durch gezielte veränderte Einstellung der Ätzparameter, Gruben 41 mit schrägen Seitenflanken erzeugt werden, so dass sich die Gruben 41 mit zunehmender Tiefe verjüngen. Im Übrigen ist das grundsätzliche Verfahren gegenüber dem ersten Ausführungsbeispiel unverändert.
  • Die in den 3 und 4 gezeigten Schnittdarstellungen von Wafern 1, 2, 3 nach dem Ätzen der Gruben 41 veranschaulichen mittels zweier unterschiedlicher Grubenformen die Tatsache, dass durch Variation der Ätzparameter unterschiedlich gestaltet werden können. Bei dem Wafer gemäß 3 verlaufen die Seitenflächen 43 der Gruben 41 ausgehend von der Grenze zur Maskenschicht 3 zunächst flach und werden im weiteren Verlauf steiler. Beim Wafer gemäß 4 verlaufen die Seitenflächen 43 der Gruben 41 zunächst steil, gehen dann in einen flacheren Verlauf über, bevor sie dann wieder steiler werden und aufeinandertreffen.
  • Mit Hilfe des erfindungsgemäßen Verfahrens können Halbleiterkörper hoher Kristallqualität hergestellt werden.
  • Optional können vor dem Aufwachsen der Bauelement-Schichtenfolge die Verfahrensschritte der 1a bis 1d und die entsprechenden Verfahrensschritte der weiteren Ausführungsbeispiele bis auf das Aufwachsen der Bauelement-Schichtenfolge 8 mehrmals wiederholt werden. Dabei werden abwechselnd mehrere Maskenschichten und Halbleitermaterial-Schichten übereinander erzeugt. Dadurch können Versetzungen im Halbleitermaterial weiter verringert werden, um eine weiter verbesserte Grundlage für das Aufwachsen der Bauelement-Schichtenfolge zu schaffen.
  • Die Beschreibung des Verfahrens anhand der Ausführungsbeispiele ist selbstverständlich nicht als Beschränkung der Erfindung auf diese zu verstehen. Vielmehr kann das Verfahren auch bei anderen Material-Systemen eingesetzt werden, bei denen ähnliche Problemstellungen existieren.

Claims (15)

  1. Verfahren zum Herstellen einer Mehrzahl von Halbleiterkörper, insbesondere auf der Basis von Nitrid-Verbindungshalbleitermaterial, das zumindest die folgenden Verfahrensschritte umfasst: (a) Ausbilden einer Maskenschicht (3) über einem Substrat (1) oder über einer Initialschicht (2), die mehrere Fenster (4) zum Substrat (1) bzw. zur Initialschicht (2) aufweist und auf die sich ein in einem späteren Verfahrensschritt auf das Substrat (1) aufzuwachsendes Halbleitermaterial (5) im Wesentlichen nicht oder im Vergleich zum Substrat (1) wesentlich schlechter aufwachsen lässt, (b) Rückätzen des Substrates (1) bzw. der Initialschicht (2) in den Fenstern (4), derart, dass ausgehend von diesen im Substrat (1) oder in der Initialschicht (2) Gruben (41) ausgebildet werden, (c) Aufwachsen des Halbleitermaterials (5) auf das Substrat (1) oder auf die Initialschicht (2), derart, dass ein laterales Wachstum begünstigt wird und das Halbleitermaterial zunächst in erster Linie ausgehend von den Flanken (43) der Gruben (41) zu deren Mitte (42) hin aufwächst und dort einen Koaleszenzbereich (61) bildet, so dass Defekte im Substrat (1) bzw. in der Initialschicht (2), die auf die Flanken (43) der Gruben (41) treffen im Halbleitermaterial zur Mitte der Gruben (41) hin abknikken und nachfolgend ausgehend von den Fenstern (4) die Maskenschicht (3) überwächst und jeweils zwischen benachbarten Fenstern (4) über der Maskenschicht (3) zusammenwächst und dort einen weiteren Koaleszenzbereich (62) bildet, (d) Aufwachsen einer Bauelement-Schichtenfolge (8) auf das Halbleitermaterial (5).
  2. Verfahren nach Anspruch 1, bei dem das Aufwachsen des Halbleitermaterials (5) mittels metallorganischer Dampfphasenepitaxie in einem Epitaxie-Reaktor (9) erfolgt und Maskenmaterial im Epitaxie-Reaktor (9) auf das Substrat (1) bzw. auf die Initialschicht (2) derart aufgebracht wird, dass eine nicht geschlossene Maskenschicht (3) entsteht, in der die Fenster (4) zum Substrat (1) bzw. zur Initialschicht (2) bereits während des Abscheidens der Maskenschicht (3) ausgebildet werden.
  3. Verfahren nach 2, bei dem gegebenenfalls die Initialschicht (2) ebenfalls bereits im Epitaxiereaktor (9) in-situ auf das Substrat (1) aufgebracht wird.
  4. Verfahren nach mindestens einem der vorangehenden Ansprüche, bei dem ein senkrecht zur Substratebene liegender Querschnitt der Gruben (41) vorzugsweise V-artig und/oder U-artig ausgebildet ist.
  5. Verfahren nach einem der vorherigen Ansprüche, bei dem das Halbleitermaterial (5) eine Mehrzahl von Schichten unterschiedlicher Zusammensetzungen aufweist.
  6. Verfahren nach einem der vorherigen Ansprüche, bei dem das Halbleitermaterial (5) unter Anwendung einer ELOG-Technik aufgewachsen wird.
  7. Verfahren nach einem der vorherigen Ansprüche, bei dem das aufgewachsene Halbleitermaterial (5) eine weitgehend plane Oberfläche (7) aufweist.
  8. Verfahren nach einem der vorherigen Ansprüche, bei dem die Maskenschicht (3) eine gitterartige oder eine netzartige Struktur aufweist.
  9. Verfahren nach einem der vorherigen Ansprüche, bei dem die Maskenschicht (3) Siliziumnitrid enthält.
  10. Verfahren nach einem der vorherigen Ansprüche, bei dem das Halbleitermaterial (5) und/oder die Bauelement-Schichtenfolge eine Verbindung von Elementen der dritten und fünften Hauptgruppe enthält.
  11. Verfahren nach einem der vorherigen Ansprüche, bei dem das Halbleitermaterial (5) und/oder die Bauelement-Schichtenfolge (8) ein Nitrid-Verbindungshalbleitermaterial enthält.
  12. Verfahren nach mindestens einem der vorangehenden Ansprüche, bei dem das Halbleitermaterial (5) eine Zusammensetzung aus dem System InxAlyGa1-x-yN mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1 enthält.
  13. Verfahren nach einem der vorherigen Ansprüche, bei dem das Substrat (1) Silizium, Siliziumkarbid, und/oder Saphir enthält.
  14. Elektronischer Halbleiterkörper, dadurch gekennzeichnet, dass er nach einem Verfahren gemäß einem der vorherigen Ansprüche hergestellt ist.
  15. Elektronischer Halbleiterkörper nach Anspruch 14, der ein strahlungsemittierender Halbleiterchip, insbesondere ein Lumineszenzdiodenchip oder ein Laserdiodenchip ist.
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TW093103166A TWI255052B (en) 2003-02-14 2004-02-11 Method to produce a number of semiconductor-bodies and electronic semiconductor-bodies
JP2004038602A JP4773057B2 (ja) 2003-02-14 2004-02-16 多数の半導体基体の製造方法および電子的な半導体基体
US10/780,317 US7294520B2 (en) 2003-02-14 2004-02-17 Method for fabricating a plurality of semiconductor bodies, and electronic semiconductor body

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Country Status (1)

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DE (1) DE10320160A1 (de)

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7291509B2 (en) * 2003-04-30 2007-11-06 Osram Opto Semiconductors Gmbh Method for fabricating a plurality of semiconductor chips
WO2008030574A1 (en) * 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
US7777250B2 (en) 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US7875958B2 (en) 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
US8344242B2 (en) 2007-09-07 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-junction solar cells
US8384196B2 (en) 2008-09-19 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of devices by epitaxial layer overgrowth
US8502263B2 (en) 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
US8624103B2 (en) 2007-04-09 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8629446B2 (en) 2009-04-02 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Devices formed from a non-polar plane of a crystalline material and method of making the same
US8765510B2 (en) 2009-01-09 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8822248B2 (en) 2008-06-03 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of crystalline material
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
DE102014106505A1 (de) * 2014-05-08 2015-11-12 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Halbleiterschichtenfolge
US9508890B2 (en) 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US9984872B2 (en) 2008-09-19 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication and structures of crystalline material
DE102014116205B4 (de) 2014-11-06 2022-09-01 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Leuchtdiode und Leuchtdiode
DE102021134107A1 (de) 2021-12-21 2023-06-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum herstellen von mikro-halbleiter-leuchtdioden-strukturen und halbleiter-leuchtdiode

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1263031A1 (de) * 1999-12-24 2002-12-04 Toyoda Gosei Co., Ltd. Methode zur herstellung gruppe iii nitrid verbindungshalbleiter und gruppe iii nitrid verbindungshalbleiteranordnung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1263031A1 (de) * 1999-12-24 2002-12-04 Toyoda Gosei Co., Ltd. Methode zur herstellung gruppe iii nitrid verbindungshalbleiter und gruppe iii nitrid verbindungshalbleiteranordnung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
P.R. Hagemann et al.: Improvement of the Optical and Structural Properties of MOCVD Grown GaN on Sapphira by an in-situ SiN Treatment, in: phys. stat. sol. (a), 188, No. 2, S. 659-662 (2001) *

Cited By (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7291509B2 (en) * 2003-04-30 2007-11-06 Osram Opto Semiconductors Gmbh Method for fabricating a plurality of semiconductor chips
US8629477B2 (en) 2005-05-17 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8519436B2 (en) 2005-05-17 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9219112B2 (en) 2005-05-17 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9431243B2 (en) 2005-05-17 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8987028B2 (en) 2005-05-17 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8796734B2 (en) 2005-05-17 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US11251272B2 (en) 2005-05-17 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US10522629B2 (en) 2005-05-17 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US10074536B2 (en) 2006-03-24 2018-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US8878243B2 (en) 2006-03-24 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US7777250B2 (en) 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US9318325B2 (en) 2006-09-07 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction using aspect ratio trapping
US8847279B2 (en) 2006-09-07 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction using aspect ratio trapping
WO2008030574A1 (en) * 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
US9818819B2 (en) 2006-09-07 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction using aspect ratio trapping
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
US8216951B2 (en) 2006-09-27 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US9105522B2 (en) 2006-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US9559712B2 (en) 2006-09-27 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US7875958B2 (en) 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US8629047B2 (en) 2006-09-27 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US8860160B2 (en) 2006-09-27 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US8502263B2 (en) 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
US10468551B2 (en) 2006-10-19 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
US9508890B2 (en) 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US9449868B2 (en) 2007-04-09 2016-09-20 Taiwan Semiconductor Manufacutring Company, Ltd. Methods of forming semiconductor diodes by aspect ratio trapping with coalesced films
US9853176B2 (en) 2007-04-09 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US9231073B2 (en) 2007-04-09 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8624103B2 (en) 2007-04-09 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US9040331B2 (en) 2007-04-09 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US9543472B2 (en) 2007-04-09 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US9853118B2 (en) 2007-04-09 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US10680126B2 (en) 2007-04-09 2020-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US9780190B2 (en) 2007-06-15 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
US10002981B2 (en) 2007-09-07 2018-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-junction solar cells
US8344242B2 (en) 2007-09-07 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-junction solar cells
US8822248B2 (en) 2008-06-03 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of crystalline material
US10961639B2 (en) 2008-06-03 2021-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of crystalline material
US9365949B2 (en) 2008-06-03 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of crystalline material
US9640395B2 (en) 2008-07-01 2017-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8994070B2 (en) 2008-07-01 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US9356103B2 (en) 2008-07-01 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8629045B2 (en) 2008-07-01 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US9287128B2 (en) 2008-07-15 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US9607846B2 (en) 2008-07-15 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8384196B2 (en) 2008-09-19 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of devices by epitaxial layer overgrowth
US9934967B2 (en) 2008-09-19 2018-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of devices by epitaxial layer overgrowth
US9984872B2 (en) 2008-09-19 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
US9105549B2 (en) 2008-09-24 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
US8809106B2 (en) 2008-09-24 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor sensor structures with reduced dislocation defect densities
US9455299B2 (en) 2008-09-24 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for semiconductor sensor structures with reduced dislocation defect densities
US9029908B2 (en) 2009-01-09 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8765510B2 (en) 2009-01-09 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8629446B2 (en) 2009-04-02 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Devices formed from a non-polar plane of a crystalline material and method of making the same
US9299562B2 (en) 2009-04-02 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Devices formed from a non-polar plane of a crystalline material and method of making the same
US9576951B2 (en) 2009-04-02 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Devices formed from a non-polar plane of a crystalline material and method of making the same
DE102014106505A1 (de) * 2014-05-08 2015-11-12 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Halbleiterschichtenfolge
US9842964B2 (en) 2014-05-08 2017-12-12 Osram Opto Semiconductors Gmbh Method for producing a semiconductor layer sequence
DE102014116205B4 (de) 2014-11-06 2022-09-01 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Leuchtdiode und Leuchtdiode
DE102021134107A1 (de) 2021-12-21 2023-06-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum herstellen von mikro-halbleiter-leuchtdioden-strukturen und halbleiter-leuchtdiode

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