JP2004327820A - 電源安定化回路およびそれを備える半導体集積回路装置 - Google Patents
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Abstract
【課題】ゲートリークによる消費電流の増大を抑制することが可能な電源安定化回路および、それを備える半導体集積回路装置を提供する。
【解決手段】電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されるNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、MOSトランジスタ10,11のゲートと電源ライン1および接地ライン2との間にそれぞれ結合されるスイッチ回路SW1,SW2とを含む。LSI100の動作期間において、スイッチ回路SW1,SW2がオンされ、MOSトランジスタ10,11からなるMOS容量によって電源安定化が図られる。LSI100の非動作期間においては、スイッチ回路SW1,SW2がオフされ、MOS容量に対する電源電位VDDと接地電位VSSとのパスが切断されてゲートリークによる電流消費が抑えられる。
【選択図】 図1
【解決手段】電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されるNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、MOSトランジスタ10,11のゲートと電源ライン1および接地ライン2との間にそれぞれ結合されるスイッチ回路SW1,SW2とを含む。LSI100の動作期間において、スイッチ回路SW1,SW2がオンされ、MOSトランジスタ10,11からなるMOS容量によって電源安定化が図られる。LSI100の非動作期間においては、スイッチ回路SW1,SW2がオフされ、MOS容量に対する電源電位VDDと接地電位VSSとのパスが切断されてゲートリークによる電流消費が抑えられる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、電源安定化回路に関し、より特定的には、電源電位および接地電位を供給する電源回路に付加される電源安定化回路およびそれを備える半導体集積回路装置に関する。
【0002】
【従来の技術】
LSI(半導体集積回路)の安定動作を保証する目的から、LSIの内部回路に電源電位を伝達する電源ラインと接地電位を伝達する接地ラインとの間には、電源安定化回路としてデカップリング容量が配される。
【0003】
このデカップリング容量としては、MOS(Metal Oxide Semiconductor)トランジスタのゲート容量によって形成される、いわゆるMOS容量が一般的である(例えば、特許文献1参照)。
【0004】
電源電圧の安定化には、デカップリング容量の容量値が大きいほど有効であることから、MOS容量においては、MOSトランジスタのゲート面積の増大およびゲート酸化膜の薄膜化によって容量値の増加が図られている。
【0005】
一方、近年のLSI製造プロセス技術において、トランジスタの微細化が進むにつれて、100ナノノード以下の微細化されたトランジスタでは、ゲート酸化膜の膜厚が薄くなり、ゲート電極と基板との間にゲートリークが発生するという問題が生じている。
【0006】
このゲートリークによる電流は、回路全体の消費電力の増大を招くことから、ゲート酸化膜の薄膜化が進む今日において、ますます顕著となってきている。
【0007】
なお、ゲートリークによる電流は、ゲート酸化膜を電荷が突き抜けることによって生じることから、トランジスタのゲート面積およびゲート印加電圧に比例して増大する。
【0008】
特に、上記のMOS容量においては、容量値の増加のためにMOSトランジスタのゲート面積を可能なかぎり大きく設計している場合が多く、微細化の進展によりゲートリークの問題が深刻化されることが予想される。
【0009】
【特許文献1】
特開平2−58275号公報(第1図)
【0010】
【発明が解決しようとする課題】
上記のように、MOS容量は、電源安定化のために用いられるもので、LSI本体の安定動作を保証するための言わば付随的な装置である。
【0011】
ところで、90ナノノード以降の世代においては、LSIに搭載されるMOSトランジスタにおけるゲートリーク電流がリーク電流の大半を占め、アクティブ電流と同等になるとまで言われている。
【0012】
これは、あくまでもLSI本体に関しての予想であって、電源安定化のための付随的な装置である電源安定化回路における消費電流は含まれていない。
【0013】
一方、電源安定化回路において、MOS容量を形成するMOSトランジスタのゲート面積は、LSI本体に搭載されるMOSトランジスタのゲート面積と同等であることは珍しくないのが現状である。
【0014】
とすれば、微細化が進むLSIの将来において、LSI本体の消費電流と電源安定化回路における消費電流とが同程度となるものと判断されることから、電源安定化回路のゲートリークは大問題となり得ることが予想される。
【0015】
それゆえ、この発明の目的は、ゲートリークによる消費電流の増大を抑制することが可能な電源安定化回路および、それを備える半導体集積回路装置を提供することである。
【0016】
【課題を解決するための手段】
この発明に従う電源安定化回路によれば、半導体集積回路の内部回路に供給する電源電位および接地電位を安定化させるための電源安定化回路であって、電源電位と接地電位との間に設けられる容量素子と、電源電位と容量素子との間または容量素子と接地電位との間に接続されるスイッチ回路とを備える。スイッチ回路は、半導体集積回路の動作状態において、対応する電源電位または接地電位と容量素子との間を電気的に結合し、半導体集積回路の非動作状態において、対応する電源電位または接地電位と容量素子との間を電気的に分離する。
【0017】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【0018】
[実施の形態1]
図1は、この発明の実施の形態1に従う電源安定化回路の構成を示す図である。
【0019】
図1を参照して、電源安定化回路200は、LSI100に電源電位VDDを供給する電源端子111と接地電位VSSを供給する接地端子112とに結合される。
【0020】
LSI100において、電源端子111および接地端子112は、それぞれ内部電源ライン101および内部接地ライン102に結合される。電源電位VDDおよび接地電位VSSは、内部電源ライン101および内部接地ライン102を介して内部回路110に供給される。
【0021】
電源安定化回路200は、電源電位VDDを伝達する電源ライン1と接地電位VSSを伝達する接地ライン2との間に結合されるNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のゲートと電源ライン1との間に結合されるスイッチ回路SW1と、PチャネルMOSトランジスタ11のゲート電極と接地ライン2との間に結合されるスイッチ回路SW2とを含む。
【0022】
NチャネルMOSトランジスタ10は、ゲート電極がスイッチ回路SW1を介して電源ライン1に接続され、ソース、ドレインおよび基板電極が接地ライン2に接続され、MOS容量を形成する。
【0023】
スイッチ回路SW1は、LSI100の動作/非動作を制御するための制御信号CNT1に応答してオン/オフすることにより、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合/分離する。
【0024】
PチャネルMOSトランジスタ11は、ゲート電極がスイッチ回路SW2を介して接地ライン2に接続され、ソース、ドレインおよび基板電極が電源ライン1に接続され、MOS容量を形成する。
【0025】
スイッチ回路SW2は、制御信号CNT2に応じてオン/オフすることにより、PチャネルMOSトランジスタ11のゲート電極と接地ライン2とを電気的に結合/分離する。
【0026】
以上の構成において、LSI100の動作期間において、スイッチ回路SW1は、オン状態となり、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合する。同時に、スイッチ回路SW2は、オン状態となり、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合する。
【0027】
このようにして、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量は、LSI100の動作期間において、デカップリング容量として電源電位VDDおよび接地電位VSSの安定的な供給を可能とする。
【0028】
一方、LSI100の非動作期間において、スイッチ回路SW1は、オフ状態となり、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に分離する。これにより、NチャネルMOSトランジスタ10からなるMOS容量において、電源電位VDDと接地電位VSSとのパスが切断される。
【0029】
同時に、スイッチ回路SW2はオフ状態となり、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に分離する。これにより、PチャネルMOSトランジスタ11からなるMOS容量においても、電源電位VDDと接地電位VSSとのパスが切断される。
【0030】
したがって、LSI100の非動作期間においては、MOS容量におけるゲートリークが発生しないことから、ゲートリーク電流による電流消費を抑えることができる。
【0031】
なお、この場合は、MOS容量による電源安定化の効果を得ることができないが、LSI100自体が非動作状態であることから何ら支障は生じない。
【0032】
また、本実施の形態では、電源安定化回路200として、NチャネルMOSトランジスタ10からなるMOS容量とPチャネルMOSトランジスタ11からなるMOS容量とを対とする構成としたが、いずれか一方のみを単独で用いた構成とすることによっても同様の効果を得ることができる。
【0033】
[実施の形態1の変更例]
図2は、この発明の実施の形態1の変更例に従う電源安定化回路の構成を示す図である。
【0034】
図2を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のソース、ドレインおよび基板電極と接地ライン2との間に結合されたスイッチ回路SW3と、PチャネルMOSトランジスタ11のソース、ドレインおよび基板電極と電源ライン1との間に結合されたスイッチ回路SW4とを含む。
【0035】
NチャネルMOSトランジスタ10は、ゲート電極が電源ライン1に接続され、ソース、ドレインおよび基板電極がスイッチ回路SW3を介して接地ライン2に接続され、実施の形態1と同様に、MOS容量を形成する。
【0036】
スイッチ回路SW3は、LSI100の動作/非動作を制御するための制御信号CNT3に応答してオン/オフすることにより、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に結合/分離する。
【0037】
PチャネルMOSトランジスタ11は、ゲート電極が接地ライン2に接続され、ソース、ドレインおよび基板電極がスイッチ回路SW4を介して電源ライン1に接続され、実施の形態1と同様に、MOS容量を形成する。
【0038】
スイッチ回路SW4は、制御信号CNT4に応じてオン/オフすることにより、PチャネルMOSトランジスタ11のソース、ドレインおよび基板電極と電源ライン1とを電気的に結合/分離する。
【0039】
以上の構成において、LSI100の動作期間において、スイッチ回路SW3は、オン状態となり、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に結合する。同時に、スイッチ回路SW4はオン状態となり、電源ライン1とPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極とを電気的に結合する。
【0040】
これにより、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量によって、LSI100に供給される電源電位VDDおよび接地電位VSSの安定化が図られる。
【0041】
一方、LSI100の非動作期間において、スイッチ回路SW3は、オフ状態となり、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に分離する。これにより、NチャネルMOSトランジスタ10からなるMOS容量において、電源電位VDDと接地電位VSSとのパスが切断される。
【0042】
同時に、スイッチ回路SW4はオフ状態となり、電源ライン1とPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極とを電気的に分離する。これにより、PチャネルMOSトランジスタ11からなるMOS容量において、電源電位VDDと接地電位VSSとの間のパスが切断される。
【0043】
したがって、各MOS容量におけるゲートリークが発生しないことから、ゲートリーク電流による電流消費を抑えることができる。
【0044】
以上のように、この発明の実施の形態1に従えば、電源安定化回路において、LSIの動作/非動作状態に応じて電源電位と接地電位との間を結合/分離するスイッチ回路をMOSトランジスタで形成されるMOS容量に付加することにより、LSIの電源安定化を図るとともに、MOSトランジスタのゲートリークによる消費電流の増大を抑えることができる。
【0045】
[実施の形態2]
図3は、この発明の実施の形態2に従う電源安定化回路の構成を示す図である。
【0046】
図3を参照して、電源安定化回路200は、LSI100内部に配設され、内部電源ライン101および内部接地ライン102に結合される。電源電位VDDおよび接地電位VSSは、電源端子111および接地端子112を介して、それぞれ内部電源ライン101および内部接地ライン102に与えられる。
【0047】
電源安定化回路200は、内部電源ライン101と内部接地ライン102との間に結合されるNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のゲートと内部電源ライン101との間に結合されるスイッチ回路SW1と、PチャネルMOSトランジスタ11のゲート電極と内部接地ライン102との間に結合されるスイッチ回路SW2とを含む。
【0048】
本実施の形態は、図1の実施の形態1に対して、電源安定化回路200をLSI100内部に配置した点でのみ異なり、回路構成については共通する。したがって、重複する部分についての詳細な説明は省略する。
【0049】
図3に示すように、スイッチ回路SW1,SW2のオン/オフ動作を制御する制御信号CNT1,CNT2は、LSI100内部の制御回路120から出力される。制御回路120は、LSI100の動作/非動作が切換わるタイミングにおいて、制御信号CNT1,CNT2を出力する。
【0050】
以上の構成において、LSI100の動作期間において、スイッチ回路SW1は、オン状態となり、内部電源ライン101とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合する。同時に、スイッチ回路SW2は、オン状態となり、内部接地ライン102とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合する。これにより、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量は、電源電位VDDおよび接地電位VSSを内部回路110に安定的に供給する。
【0051】
一方、LSI100の非動作期間において、スイッチ回路SW1は、オフ状態となり、内部電源ライン101とNチャネルMOSトランジスタ10のゲート電極とを電気的に分離する。これにより、NチャネルMOSトランジスタ10からなるMOS容量において、内部電源ライン101と内部接地ライン102とのパスが切断される。
【0052】
同時に、スイッチ回路SW2はオフ状態となり、内部接地ライン102とPチャネルMOSトランジスタ11のゲート電極とを電気的に分離する。これにより、PチャネルMOSトランジスタ11からなるMOS容量においても、内部電源ライン101と内部接地ライン102とのパスが切断される。
【0053】
したがって、LSI100の非動作期間においては、MOS容量におけるゲートリークが発生しないことから、ゲートリーク電流による電流消費を抑えることができる。
【0054】
図4は、図3の電源安定化回路200の配置例を概略的に示す図である。
図4を参照して、電源安定化回路200は、LSI100の外周部分の斜線で示す領域に配設される。
【0055】
斜線領域には、内部電源ライン101および内部接地ライン102が配線されており、電源電位VDDおよび接地電位VSSが内部回路110へと伝達される。
【0056】
なお、本実施の形態では、一例として、LSI100の外周の空き領域に電源安定化回路200を配する構成を示したが、LSI100上であって、トランジスタなどのアクティブ素子が存在しない領域であれば、いずれの領域にも配置することが可能である。
【0057】
また、LSI100の内部に搭載される電源安定化回路200は、本実施の形態で示した構成に限定されず、図2に示す構成を採用しても同様の効果を得ることができる。
【0058】
さらに、MOS容量については、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11のうちのいずれか一方のみで構成することも可能である。
【0059】
以上のように、この発明の実施の形態2に従えば、LSI内部に配した電源回路において、LSIの動作/非動作に応じてスイッチ回路のオン・オフを制御することにより、電源安定化とともにゲートリークによる消費電流の増大を抑えることが可能となる。
【0060】
なお、電源安定化回路は、LSI内部の空き領域若しくは内部電源ラインなどの幹線領域に形成されることから、電源安定化回路の配置に伴なう回路規模の増大は回避される。
【0061】
[実施の形態3]
図5は、この発明の実施の形態3に従う電源安定化回路の構成を示す図である。
【0062】
図5を参照して、LSI100は、動作内容に応じて、複数のブロック100a,100b・・・(図示省略)に分割される。各ブロック100a,100b・・・には、内部回路110a,110b・・・に供給する電源電位VDDおよび接地電位VSSを安定化させるための電源安定化回路200a,200b・(図示省略)がそれぞれ配設される。
【0063】
なお、電源安定化回路200a,200b・・・の配置については、各ブロック100a,100b・・・の動作内容に応じて、電源供給が必要なブロックにのみ配する構成とすればよい。
【0064】
また、本実施の形態においても、電源安定化回路200a,200b・・・は、図4に示す実施の形態2の配置例と同様に、各ブロック100a,100b・・・において、トランジスタなどのアクティブ素子が存在しない領域であれば、いずれの領域にも配置することが可能である。
【0065】
電源安定化回路200a,200b・・・のそれぞれの回路構成は、図3に示す構成と同様である。例えば、ブロック100aを参照して、電源安定化回路200aは、内部電源ライン101aと内部接地ライン102aとの間に結合されるMOSトランジスタ10a,11aからなるMOS容量と、NチャネルMOSトランジスタ10aと内部電源ライン101aとの間に結合されるスイッチ回路SW1aと、PチャネルMOSトランジスタ11aと内部接地ライン102aとの間に結合されるスイッチ回路SW2aとを有する。
【0066】
内部電源ライン101a,101b・・・および内部接地ライン102a,102b・・・は、ブロック100a,100b・・・の各々に対応して分離されて配設される。これにより、電源電位VDDおよび接地電位VSSは、ブロック毎に独立して供給されることとなる。
【0067】
このとき、PチャネルMOSトランジスタ11a,11b・・・においては、基板電極が内部電源ライン101a,101b・・・に接続されていることから、内部電源ライン101a,101b・・・の分割と同時に、MOSトランジスタの基板もブロック毎に分離される。
【0068】
以上の構成において、電源安定化回路200a,200b・・・の各々に内包されるスイッチ回路SW1a,SW2a,SW1b,SW2b・・・のオン/オフ制御は、制御部120から出力される各ブロックの動作状態を示す制御信号CNT1a,CNT2a,CNT1b,CNT2b・・・に応じて、ブロック単位で独立して行なわれる。
【0069】
例えば、ブロック100aが動作状態であり、かつブロック100b・・・が非動作状態であるときには、ブロック100aにのみ電源電位VDDおよび接地電位VSSが供給される。さらに、電源安定化回路200aにおいては、制御信号CNT1a,CNT2aに応じて、スイッチ回路SW1a,SW2aがオンされる。これにより、NチャネルMOSトランジスタ10aおよびPチャネルMOSトランジスタ11aは、デカップリング容量として作用する。
【0070】
一方、電源安定化回路200bにおいては、スイッチ回路SW1b,SW2bはオフされ、内部電源ライン101bと内部接地ライン102bとの間のパスが切断される。図示しない電源安定化回路200c・・・においても、同様に、内部電源ライン101c・・・と内部接地ライン102c・・・との間のパスがそれぞれ切断される。
【0071】
これによって、動作状態にあるブロック100aにおいて電源安定化が図られると同時に、非動作状態にあるブロック100b,100c・・・においては、電源安定化回路200b,200c・・・におけるゲートリーク電流の発生が抑えられる。
【0072】
以上のように、この発明の実施の形態3に従えば、LSI100を複数のブロックに分割して、ブロック毎に必要に応じて電源電位および接地電位の供給源と電源安定化回路とを配設する構成とし、動作状態にあるブロックに対応する電源安定化回路のみを活性化するとともに、非動作状態のブロックに対応する電源安定化回路を非活性化することにより、ゲートリークによる電流消費をより一層低減することができる。
【0073】
[実施の形態4]
図6は、この発明の実施の形態4に従う電源安定化回路の構成の一例を示す図である。
【0074】
図6を参照して、電源安定化回路200は、LSI100に電源電位VDDを伝達する電源ライン1と接地電位VSSを伝達する接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のゲート電極と電源ライン1との間に結合されたPチャネルMOSトランジスタ20と、PチャネルMOSトランジスタ11のゲート電極と接地ライン2との間に結合されたNチャネルMOSトランジスタ21とを含む。
【0075】
本実施の形態の電源安定化回路200は、図1の実施の形態1の電源安定化回路200におけるスイッチ回路SW1の一例として、PチャネルMOSトランジスタ20で構成したものである。また、スイッチ回路SW2の一例として、NチャネルMOSトランジスタ21で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【0076】
PチャネルMOSトランジスタ20は、ゲート電極がLSI100の動作状態を制御する制御信号CNT1の入力端子(図示せず)に接続され、ソースが電源ライン1に接続され、ドレインがNチャネルMOSトランジスタ10のゲート電極に接続される。
【0077】
PチャネルMOSトランジスタ20は、制御信号CNT1の電位に応じてオン/オフされると、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合/分離する。
【0078】
ここで、図示しない制御信号入力端子から入力される制御信号CNT1は、H(論理ハイ)およびL(論理ロー)に相当する2つの電位状態を遷移する信号であり、LSI100が動作状態のときにおいてLレベルとなり、非動作状態のときにおいてHレベルとなる。
【0079】
したがって、PチャネルMOSトランジスタ20は、LSI100の動作期間において、Lレベルの制御信号CNT1に応じてオン状態となると、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合する。
【0080】
一方、PチャネルMOSトランジスタ20は、LSI100の非動作期間において、Hレベルの制御信号CNT1に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0081】
NチャネルMOSトランジスタ21は、ゲート電極が図示しない制御信号CNT2の入力端子に接続され、ドレインがPチャネルMOSトランジスタ11のゲート電極に、ソースが接地ライン2に接続される。
【0082】
NチャネルMOSトランジスタ21は、制御信号CNT2の電位に応じてオン/オフされると、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合/分離する。
【0083】
ここで、制御信号CNT2は、HおよびLに相当する2つの電位状態を遷移する信号であり、LSI100が動作状態のときにおいてHレベルとなり、非動作状態のときにおいてLレベルとなる。
【0084】
したがって、NチャネルMOSトランジスタ21は、LSI100の動作期間において、Hレベルの制御信号CNT2に応じてオン状態となると、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合する。
【0085】
一方、NチャネルMOSトランジスタ21は、LSI100の非動作期間において、Lレベルの制御信号CNT2に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0086】
以上をまとめると、LSI100の動作期間においては、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ21は、いずれもオン状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量によって、LSI100の電源安定化が図られる。
【0087】
一方、LSI100の非動作期間においては、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ21は、いずれもオフ状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリークの発生を抑制することができる。
【0088】
なお、LSI100の動作期間において、オンされたPチャネルMOSトランジスタ20のソース−ドレイン間には電位降下が生じないことから、Nチャネルトランジスタ10のゲート電位は、電源電位VDDと等電位となる。
【0089】
また、オンされたNチャネルMOSトランジスタ11のドレイン−ソース間には電位上昇が生じないことから、PチャネルMOSトランジスタ11のゲート電位は接地電位VSSと等電位となる。
【0090】
したがって、NチャネルMOSトランジスタ11およびPチャネルMOSトランジスタ11からなるMOS容量には、電源電位VDDと接地電位VSSとの電位差によって最大限の電荷が蓄えられることとなり、高い電源安定化効果を得ることができる。
【0091】
[実施の形態4の変更例]
図7は、この発明の実施の形態4の変更例に従う電源安定化回路の構成の一例を示す図である。
【0092】
図7を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のソース、ドレインおよび基板電極と接地ライン2との間に結合されたNチャネルMOSトランジスタ22と、PチャネルMOSトランジスタ11のソース、ドレインおよび基板電極と電源ライン1との間に結合されたPチャネルMOSトランジスタ23とを含む。
【0093】
本実施の形態の電源安定化回路200は、図2の電源安定化回路200におけるスイッチ回路SW3の一例として、NチャネルMOSトランジスタ22で構成したものである。また、スイッチ回路SW4の一例として、PチャネルMOSトランジスタ23で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【0094】
NチャネルMOSトランジスタ22は、ゲート電極が制御信号CNT3の入力端子(図示せず)に接続され、ドレインがNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極に接続され、ソースが接地ライン2に接続される。
【0095】
NチャネルMOSトランジスタ22は、制御信号CNT3の電位に応じてオン/オフされると、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に結合/分離する。
【0096】
ここで、図示しない制御信号入力端子から入力される制御信号CNT3は、HおよびLに相当する2つの電位状態を遷移する信号であり、LSI100が動作状態のときにおいてHレベルとなり、非動作状態のときにおいてLレベルとなる。
【0097】
したがって、NチャネルMOSトランジスタ22は、LSI100の動作期間において、Hレベルの制御信号CNT3に応じてオン状態となると、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に結合する。
【0098】
一方、NチャネルMOSトランジスタ22は、LSI100の非動作期間において、Lレベルの制御信号に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0099】
PチャネルMOSトランジスタ23は、ゲート電極が図示しない制御信号CNT4の入力端子に接続され、ソースが電源ライン1に接続され、ドレインがPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極に接続される。
【0100】
PチャネルMOSトランジスタ23は、制御信号CNT4の電位に応じてオン/オフされると、電源ライン1とPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極とを電気的に結合/分離する。
【0101】
制御信号CNT4は、HおよびLに相当する2つの電位状態を遷移する信号であり、LSI100が動作状態のときにおいてLレベルとなり、非動作状態のときにおいてHレベルとなる。
【0102】
したがって、PチャネルMOSトランジスタ23は、LSI100の動作期間において、Lレベルの制御信号CNT4に応じてオン状態となると、電源ライン1とPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極とを電気的に結合する。
【0103】
一方、PチャネルMOSトランジスタ23は、LSI100の非動作期間において、Hレベルの制御信号CNT4に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0104】
以上をまとめると、LSI100の動作期間においては、NチャネルMOSトランジスタ22およびPチャネルMOSトランジスタ23は、いずれもオン状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量によって、LSI100の電源安定化が図られる。
【0105】
一方、LSI100の非動作期間においては、NチャネルMOSトランジスタ22およびPチャネルMOSトランジスタ23は、いずれもオフ状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリークの発生を抑制することができる。
【0106】
なお、LSI100の動作期間において、オンされたNチャネルMOSトランジスタ22のソース−ドレイン間には、閾値電圧による電位上昇が生じないとともに、オンされたPチャネルMOSトランジスタ23のソース−ドレイン間には電位降下が生じないことから、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量には、電源電位VDDと接地電位VSSとの電位差によって最大限の電荷が蓄えられることとなる。
【0107】
以上のように、この発明の実施の形態4に従えば、LSIの動作/非動作に応じて、MOS容量と電源電位および接地電位との間のスイッチ回路をオン/オフすることにより、LSIに安定的に電源電位および接地電位を供給するとともに、ゲートリークによる電流消費を低減することができる。
【0108】
また、スイッチ回路とデカップリング容量とをいずれもMOSトランジスタで構成することから、電源安定化回路を容易に形成することができる。
【0109】
なお、図6,7に示す本実施の形態に係る電源安定化回路200を、図3のようにLSI100内部に配設したときにおいても、同様の効果を得ることができる。このとき、スイッチ回路の制御信号CNT1,CNT2は、それぞれLSI100内部の制御部120から出力される。また、図6,7の電源ライン1および接地ライン2は、それぞれ内部電源ライン101および内部接地ライン102に置換される。
【0110】
[実施の形態5]
図8は、この発明の実施の形態5に従う電源安定化回路の構成の一例を示す図である。
【0111】
図8を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のゲート電極と電源ライン1との間に結合されたNチャネルMOSトランジスタ22と、PチャネルMOSトランジスタ11のゲート電極と接地ライン2との間に結合されたPチャネルMOSトランジスタ23とを含む。
【0112】
本実施の形態の電源安定化回路200は、図1の実施の形態1の電源安定化回路200におけるスイッチ回路SW1の一例として、NチャネルMOSトランジスタ22で構成したものである。また、スイッチ回路SW2の一例として、PチャネルMOSトランジスタ23で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【0113】
NチャネルMOSトランジスタ22は、ゲート電極が図示しない制御信号CNT3の入力端子に接続され、ドレインが電源ライン1に接続され、ソースがNチャネルMOSトランジスタ10のゲート電極に接続される。
【0114】
NチャネルMOSトランジスタ22は、制御信号CNT3の電位に応じてオン/オフされると、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合/分離する。
【0115】
NチャネルMOSトランジスタ22は、LSI100の動作期間において、Hレベルの制御信号CNT3に応じてオン状態となると、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合する。
【0116】
一方、NチャネルMOSトランジスタ22は、LSI100の非動作期間において、Lレベルの制御信号CNT3に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0117】
PチャネルMOSトランジスタ23は、ゲート電極が図示しない制御信号CNT4の入力端子に接続され、ソースがPチャネルMOSトランジスタ11のゲート電極に、ドレインが接地ライン2に接続される。
【0118】
PチャネルMOSトランジスタ23は、制御信号CNT4の電位に応じてオン/オフされると、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合/分離する。
【0119】
PチャネルMOSトランジスタ23は、LSI100の動作期間において、Lレベルの制御信号CNT4に応じてオン状態となると、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合する。
【0120】
一方、PチャネルMOSトランジスタ23は、LSI100の非動作期間において、Hレベルの制御信号CNT4に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0121】
以上をまとめると、LSI100の動作期間においては、NチャネルMOSトランジスタ22およびPチャネルMOSトランジスタ23は、いずれもオン状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量によって、LSI100の電源安定化が図られる。
【0122】
一方、LSI100の非動作期間においては、NチャネルMOSトランジスタ22およびPチャネルMOSトランジスタ23は、いずれもオフ状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリークの発生を抑制することができる。
【0123】
なお、LSI100の動作期間において、オンされたNチャネルMOSトランジスタ22のソース−ドレイン間には閾値電圧分の電位降下が生じることから、Nチャネルトランジスタ10のゲート電位は、電源電位VDDから閾値電圧だけ低い電位となる。
【0124】
また、オンされたPチャネルMOSトランジスタ23のソース−ドレイン間には閾値電圧分の電位上昇が生じることから、PチャネルMOSトランジスタ11のゲート電位は接地電位VSSから閾値電圧だけ高い電位となる。
【0125】
したがって、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量には、電源電位VDDと接地電位VSSとの電位差からNチャネルMOSトランジスタ22およびPチャネルMOSトランジスタ23の閾値電圧分の和に相当する電位を減じた電位が印加されることとなる。MOS容量にて発生するゲートリーク電流量は、ゲート印加電圧に比例することから、本構成によれば、LSI100の動作期間においても、ゲートリーク電流を低減し、低消費電流化を実現することが可能となる。
【0126】
[実施の形態5の変更例]
図9は、この発明の実施の形態5の変更例に従う電源安定化回路の構成の一例を示す図である。
【0127】
図9を参照して、電源安定化回路200は、LSI100に結合される電源ラン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のソース、ドレインおよび基板電極と接地ライン2との間に結合されたPチャネルMOSトランジスタ20と、PチャネルMOSトランジスタ11のソース、ドレインおよび基板電極と電源ライン1との間に結合されたNチャネルMOSトランジスタ21とを含む。
【0128】
本実施の形態の電源安定化回路200は、図2の実施の形態1の変更例に係る電源安定化回路200におけるスイッチ回路SW3の一例として、PチャネルMOSトランジスタ20で構成したものである。また、スイッチ回路SW4の一例として、NチャネルMOSトランジスタ21で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【0129】
PチャネルMOSトランジスタ20は、ゲート電極が図示しない制御信号CNT1の入力端子に接続され、ソースがNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極に接続され、ドレインが接地ライン2に接続される。
【0130】
PチャネルMOSトランジスタ20は、LSI100の動作期間において、Lレベルの制御信号CNT1に応じてオン状態となると、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に結合する。
【0131】
一方、PチャネルMOSトランジスタ20は、LSI100の非動作期間において、Hレベルの制御信号CNT1に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0132】
NチャネルMOSトランジスタ21は、ゲート電極が図示しない制御信号CNT2の入力端子に接続され、ドレインが電源ライン1に接続され、ソースがPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極に接続される。
【0133】
NチャネルMOSトランジスタ21は、LSI100の動作期間において、Hレベルの制御信号CNT2に応じてオン状態となると、電源ライン1とPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極とを電気的に結合する。
【0134】
一方、NチャネルMOSトランジスタ21は、LSI100の非動作期間において、Lレベルの制御信号CNT2に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0135】
以上をまとめると、LSI100の動作期間においては、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ21は、いずれもオン状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量によって、LSI100の電源安定化が図られる。
【0136】
一方、LSI100の非動作期間においては、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ21は、いずれもオフ状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリークの発生を抑制することができる。
【0137】
なお、LSI100の動作期間において、オンされたPチャネルMOSトランジスタ20のソース−ドレイン間には閾値電圧分の電位上昇が生じるとともに、オンされたNチャネルMOSトランジスタ21のソース−ドレイン間には閾値電圧分の電位降下が生じることから、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量には、電源電位VDDと接地電位VSSとの電位差からPチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ21の閾値電圧の和に相当する電位分を減じた電位が印加されることとなる。したがって、LSI100の動作状態においても、各MOS容量におけるゲートリークによる消費電流が抑えられることとなる。
【0138】
以上のように、この発明の実施の形態5に従えば、LSIの電源安定化を図るとともに、LSIの動作状態および非動作状態において、ゲートリークによる電流消費を抑えることができ、一層の低消費電力化を実現することができる。
【0139】
なお、本実施の形態の電源安定化回路200を、図3に示すように、LSI100内部に配設したときにおいても同様の効果を得ることができる。この場合は、スイッチ回路の制御信号CNT1,CNT2は、それぞれLSI100内部の制御部120から出力される。また、図8,9中の電源ライン1および接地ライン2は、それぞれ内部電源ライン101および内部接地ライン102に置換される。
【0140】
[実施の形態6]
図10は、この発明の実施の形態6に従う電源安定化回路の構成を示す図である。
【0141】
図10を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、電源3と電源ライン1との間に結合されたPチャネルMOSトランジスタ20とを含む。
【0142】
NチャネルMOSトランジスタ10は、ゲート電極が電源ライン1に接続され、ソース、ドレインおよび基板電極が接地ライン2に接続される。
【0143】
PチャネルMOSトランジスタ11は、ソース、ドレインおよび基板電極が電源ライン1に接続され、ゲート電極が接地ライン2に接続される。
【0144】
本実施の形態の電源安定化回路200は、図1の実施の形態1におけるスイッチ回路SW1および図2の実施の形態2におけるスイッチ回路SW4の一例として、PチャネルMOSトランジスタ20で構成したものである。
【0145】
PチャネルMOSトランジスタ20は、ゲート電極が図示しない制御信号CNT1の入力端子に接続され、ドレインが電源ライン1に接続され、ソースが電源3に接続される。
【0146】
本実施の形態では、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11により形成されるMOS容量は、スイッチ回路であるPチャネルMOSトランジスタ20を介さず、直接電源ライン1と接地ライン2との間に結合される。この点において、MOS容量とスイッチ回路であるPチャネルMOSトランジスタ20を一体として電源ライン1と接地ライン2との間に結合する実施の形態4,5の構成と相違する。
【0147】
PチャネルMOSトランジスタ20は、LSI100の動作期間において、Lレベルの制御信号CNT1に応じてオンされると、電源3と電源ライン1とを電気的に結合する。
【0148】
電源3と電源ライン1とが結合することにより、電源ライン1が電源電位VDDに駆動されると、NチャネルMOSトランジスタ10のゲート電極およびPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極は、電源電位VDDとなる。
【0149】
したがって、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11により、電源電位VDDおよび接地電位VSSが安定的にLSI100に供給される。
【0150】
ここで、オン状態となったPチャネルMOSトランジスタ20は、オン抵抗として、MOS容量に直列接続される抵抗成分を有する。
【0151】
したがって、先の実施の形態で示したように、電源ライン1と接地ライン2との間にPチャネルMOSトランジスタ20とMOS容量とを一体化して配した場合、電源ライン1と接地ライン2との間には、抵抗を介してMOS容量が付加されることとなる。
【0152】
LSI100の動作期間において、内部回路110が所定の速度で動作すると、内部回路110の動作速度に応じてMOS容量への充放電が繰り返される。内部回路110の動作が高速となるに伴ない、MOS容量への充放電の速度も高速化される。
【0153】
しかしながら、抵抗を介してMOS容量が付加されているときには、抵抗に起因して充放電の過渡特性における時定数が大きくなることから、内部回路110の動作速度がある一定値以上となると、充放電が動作速度に追従できなくなり、電源ライン1と接地ライン2との間にMOS容量が存在しない状態と等しくなってしまう。
【0154】
すなわち、内部回路110の高速動作時においては、MOSトランジスタによるスイッチ回路の抵抗成分により、MOS容量による電源安定化の効果を十分に得ることができない。
【0155】
そこで、図10に示すように、MOS容量をスイッチ回路であるPチャネルMOSトランジスタ20を介さず、直接電源ライン1と接地ライン2との間に結合する本実施の形態によれば、PチャネルMOSトランジスタ20のオン抵抗による高周波特性の劣化を招くことなく、高速動作においても電源安定化の効果を最大限に享受することができる。
【0156】
なお、LSI100の非動作期間においては、Hレベルの制御信号CNT1に応じてPチャネルMOSトランジスタ20がオフ状態となると、電源3から電源ライン1に対しての電源電位VDDの供給が行なわれない。
【0157】
したがって、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量に対して、電源電位VDDと接地電位VSSとのパスが切断されることから、ゲートリーク電流の発生が抑えられる。
【0158】
さらに、図示しないLSI100の内部回路110に対する電源電位VDDと接地電位VSSとの間のパスも切断されることから、内部回路110におけるリーク電流の発生も抑制することができる。
【0159】
[実施の形態6の変更例1]
図11は、この発明の実施の形態6の変更例1に従う電源安定化回路の構成を示す図である。
【0160】
図11を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、接地ライン2と接地電位との間に結合されたNチャネルMOSトランジスタ22とを含む。
【0161】
NチャネルMOSトランジスタ10は、ゲート電極が電源ライン1に接続され、ソース、ドレインおよび基板電極が接地ライン2に接続される。
【0162】
PチャネルMOSトランジスタ11は、ソース、ドレインおよび基板電極が電源ライン1に接続され、ゲート電極が接地ライン2に接続される。
【0163】
本実施の形態の電源安定化回路200は、図2の実施の形態2におけるスイッチ回路SW3および図1の実施の形態1におけるスイッチ回路SW2の一例として、NチャネルMOSトランジスタ22で構成したものである。
【0164】
NチャネルMOSトランジスタ22は、ゲート電極が図示しない制御信号CNT3の入力端子に接続され、ドレインが接地ライン2に接続され、ソースが接地電位に接続される。
【0165】
図11では、図10と同様に、MOS容量は、スイッチ回路であるNチャネルMOSトランジスタ22を介さず、直接電源ライン1と接地ラインとの間に結合される。
【0166】
これにより、先述のように、LSI100の動作期間において、NチャネルMOSトランジスタ22のオン抵抗による高周波特性の劣化を招くことなく、高速動作においても電源安定化の効果を最大限に享受することができる。
【0167】
また、LSI100の非動作期間においては、Lレベルの制御信号CNT3に応じてNチャネルMOSトランジスタ22がオフされると、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリーク電流の発生が抑えられるとともに、内部回路110におけるリーク電流の発生も抑制することができる。
【0168】
[実施の形態6の変更例2]
図12は、この発明の実施の形態6の変更例2に従う電源安定化回路の構成を示す図である。
【0169】
図12を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、電源3と電源ライン1との間に結合されたPチャネルMOSトランジスタ20と、接地ライン2と接地電位との間に結合されたNチャネルMOSトランジスタ22とを含む。
【0170】
本実施の形態の電源安定化回路200は、図1の実施の形態1におけるスイッチ回路SW1および図2の実施の形態2におけるスイッチ回路SW4の一例として、PチャネルMOSトランジスタ20で構成したものである。
【0171】
さらに、図2の実施の形態2におけるスイッチ回路SW3および図1の実施の形態1におけるスイッチ回路SW2の一例として、NチャネルMOSトランジスタ22で構成したものである。
【0172】
PチャネルMOSトランジスタ20は、ゲート電極が図示しない制御信号CNT1の入力端子に接続され、ソースが電源3に接続され、ドレインが電源ライン1に接続される。
【0173】
PチャネルMOSトランジスタ20は、LSI100の動作期間において、Lレベルの制御信号CNT1に応じてオンされると、電源3と電源ライン1とを電気的に結合する。これにより、電源ライン1は電源電位VDDに駆動される。
【0174】
一方、PチャネルMOSトランジスタ20は、LSI100の非動作期間において、Hレベルの制御信号CNT1に応じてオフされると、電源3と電源ライン1とを電気的に分離する。
【0175】
NチャネルMOSトランジスタ22は、ゲート電極が図示しない制御信号CNT3の入力端子に接続され、ドレインが接地ライン2に接続され、ソースが接地電位に接続される。
【0176】
NチャネルMOSトランジスタ22は、LSI100の動作期間において、Hレベルの制御信号CNT3に応じてオンされると、接地電位と接地ライン2とを電気的に結合する。これにより、接地ライン2は接地電位VSSに駆動される。
【0177】
一方、NチャネルMOSトランジスタ22は、LSI100の非動作期間において、Lレベルの制御信号に応じてオフ状態となると、接地電位と接地ライン2とを電気的に分離する。
【0178】
図12では、図10,11と同様に、MOS容量は、スイッチ回路であるPチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ22を介さず、直接電源ライン1と接地ラインとの間に結合される。
【0179】
したがって、LSI100の動作期間において、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ22のオン抵抗による高周波特性の劣化を招くことなく、高速動作においても電源安定化の効果を最大限に享受することができる。
【0180】
また、LSI100の非動作期間においては、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ22のいずれもがオフされると、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリーク電流の発生が抑えられるとともに、内部回路110におけるリーク電流の発生も抑制することができる。
【0181】
以上のように、この発明の実施の形態6に従えば、LSIの動作期間において、MOSトランジスタからなるスイッチ回路を介さずに、電源ラインと接地ラインとの間にMOS容量を直結することにより、MOSトランジスタのオン抵抗による高周波特性の劣化を回避して、高速動作においても電源安定化による安定動作が保証される。
【0182】
また、LSIの非動作期間において、電源電位と接地電位との間のパスを切断することにより、MOS容量におけるゲートリーク電流の発生を抑えるとともに、内部回路におけるリーク電流の発生を抑制することができることから、一層の低消費電流化が実現される。
【0183】
以上に挙げた実施の形態1〜6のうち、実施の形態5,6においては、スイッチ回路の一例としてMOSトランジスタを用いる構成について示した。ここで、スイッチ回路のMOSトランジスタのゲート酸化膜を内部回路等に含まれる他のMOSトランジスタのゲート酸化膜よりも厚膜化すれば、スイッチ回路のオン状態、すなわち、MOSトランジスタのオン状態において、スイッチ回路内で生じるゲートリーク電流を低減することができる。したがって、LSIの動作期間において一層の低消費電流が可能となる。
【0184】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0185】
【発明の効果】
以上のように、この発明の電源安定化回路によれば、LSIの動作状態の応じて、電源電位と接地電位との間を電気的に結合/分離するスイッチ回路をMOS容量に付加した構成することにより、LSIの電源安定化を図るとともに、MOS容量を形成するMOSトランジスタのゲートリークによる消費電流の増大を抑えることができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に従う電源安定化回路の構成を示す図である。
【図2】この発明の実施の形態1の変更例に従う電源安定化回路の構成を示す図である。
【図3】この発明の実施の形態2に従う電源安定化回路の構成を示す図である。
【図4】図3の電源安定化回路200の配置例を概略的に示す図である。
【図5】この発明の実施の形態3に従う電源安定化回路の構成を示す図である。
【図6】この発明の実施の形態4に従う電源安定化回路の構成を示す図である。
【図7】この発明の実施の形態4の変更例に従う電源安定化回路の構成の一例を示す図である。
【図8】この発明の実施の形態5に従う電源安定化回路の構成を示す図である。
【図9】この発明の実施の形態5の変更例に従う電源安定化回路の構成を示す図である。
【図10】この発明の実施の形態6に従う電源安定化回路の構成を示す図である。
【図11】この発明の実施の形態6の変更例1に従う電源安定化回路の構成を示す図である。
【図12】この発明の実施の形態6の変更例2に従う電源安定化回路の構成を示す図である。
【符号の説明】
1 電源ライン、2 接地ライン、3 電源、10,10a,10b・・・,20,22 NチャネルMOSトランジスタ、11,11a,11b・・・,21,23 PチャネルMOSトランジスタ、100 LSI、100a,100b・・・ ブロック、101,101a,101b・・・ 内部電源ライン、102,102a,102b・・・ 内部接地ライン、110,110a,110b・・・ 内部回路、111 電源端子、112 接地端子、120 制御部、200,200a,200b・・・ 電源安定化回路、SW1,SW1a,SW1b・・・,SW2,SW2a,SW2b・・・,SW3,SW4 スイッチ回路、CNT1,CNT1a,CNT1b・・・,CNT2,CNT2a,CNT2b・・・,CNT3,CNT4 制御信号、VDD 電源電位、VSS 接地電位。
【発明の属する技術分野】
この発明は、電源安定化回路に関し、より特定的には、電源電位および接地電位を供給する電源回路に付加される電源安定化回路およびそれを備える半導体集積回路装置に関する。
【0002】
【従来の技術】
LSI(半導体集積回路)の安定動作を保証する目的から、LSIの内部回路に電源電位を伝達する電源ラインと接地電位を伝達する接地ラインとの間には、電源安定化回路としてデカップリング容量が配される。
【0003】
このデカップリング容量としては、MOS(Metal Oxide Semiconductor)トランジスタのゲート容量によって形成される、いわゆるMOS容量が一般的である(例えば、特許文献1参照)。
【0004】
電源電圧の安定化には、デカップリング容量の容量値が大きいほど有効であることから、MOS容量においては、MOSトランジスタのゲート面積の増大およびゲート酸化膜の薄膜化によって容量値の増加が図られている。
【0005】
一方、近年のLSI製造プロセス技術において、トランジスタの微細化が進むにつれて、100ナノノード以下の微細化されたトランジスタでは、ゲート酸化膜の膜厚が薄くなり、ゲート電極と基板との間にゲートリークが発生するという問題が生じている。
【0006】
このゲートリークによる電流は、回路全体の消費電力の増大を招くことから、ゲート酸化膜の薄膜化が進む今日において、ますます顕著となってきている。
【0007】
なお、ゲートリークによる電流は、ゲート酸化膜を電荷が突き抜けることによって生じることから、トランジスタのゲート面積およびゲート印加電圧に比例して増大する。
【0008】
特に、上記のMOS容量においては、容量値の増加のためにMOSトランジスタのゲート面積を可能なかぎり大きく設計している場合が多く、微細化の進展によりゲートリークの問題が深刻化されることが予想される。
【0009】
【特許文献1】
特開平2−58275号公報(第1図)
【0010】
【発明が解決しようとする課題】
上記のように、MOS容量は、電源安定化のために用いられるもので、LSI本体の安定動作を保証するための言わば付随的な装置である。
【0011】
ところで、90ナノノード以降の世代においては、LSIに搭載されるMOSトランジスタにおけるゲートリーク電流がリーク電流の大半を占め、アクティブ電流と同等になるとまで言われている。
【0012】
これは、あくまでもLSI本体に関しての予想であって、電源安定化のための付随的な装置である電源安定化回路における消費電流は含まれていない。
【0013】
一方、電源安定化回路において、MOS容量を形成するMOSトランジスタのゲート面積は、LSI本体に搭載されるMOSトランジスタのゲート面積と同等であることは珍しくないのが現状である。
【0014】
とすれば、微細化が進むLSIの将来において、LSI本体の消費電流と電源安定化回路における消費電流とが同程度となるものと判断されることから、電源安定化回路のゲートリークは大問題となり得ることが予想される。
【0015】
それゆえ、この発明の目的は、ゲートリークによる消費電流の増大を抑制することが可能な電源安定化回路および、それを備える半導体集積回路装置を提供することである。
【0016】
【課題を解決するための手段】
この発明に従う電源安定化回路によれば、半導体集積回路の内部回路に供給する電源電位および接地電位を安定化させるための電源安定化回路であって、電源電位と接地電位との間に設けられる容量素子と、電源電位と容量素子との間または容量素子と接地電位との間に接続されるスイッチ回路とを備える。スイッチ回路は、半導体集積回路の動作状態において、対応する電源電位または接地電位と容量素子との間を電気的に結合し、半導体集積回路の非動作状態において、対応する電源電位または接地電位と容量素子との間を電気的に分離する。
【0017】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【0018】
[実施の形態1]
図1は、この発明の実施の形態1に従う電源安定化回路の構成を示す図である。
【0019】
図1を参照して、電源安定化回路200は、LSI100に電源電位VDDを供給する電源端子111と接地電位VSSを供給する接地端子112とに結合される。
【0020】
LSI100において、電源端子111および接地端子112は、それぞれ内部電源ライン101および内部接地ライン102に結合される。電源電位VDDおよび接地電位VSSは、内部電源ライン101および内部接地ライン102を介して内部回路110に供給される。
【0021】
電源安定化回路200は、電源電位VDDを伝達する電源ライン1と接地電位VSSを伝達する接地ライン2との間に結合されるNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のゲートと電源ライン1との間に結合されるスイッチ回路SW1と、PチャネルMOSトランジスタ11のゲート電極と接地ライン2との間に結合されるスイッチ回路SW2とを含む。
【0022】
NチャネルMOSトランジスタ10は、ゲート電極がスイッチ回路SW1を介して電源ライン1に接続され、ソース、ドレインおよび基板電極が接地ライン2に接続され、MOS容量を形成する。
【0023】
スイッチ回路SW1は、LSI100の動作/非動作を制御するための制御信号CNT1に応答してオン/オフすることにより、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合/分離する。
【0024】
PチャネルMOSトランジスタ11は、ゲート電極がスイッチ回路SW2を介して接地ライン2に接続され、ソース、ドレインおよび基板電極が電源ライン1に接続され、MOS容量を形成する。
【0025】
スイッチ回路SW2は、制御信号CNT2に応じてオン/オフすることにより、PチャネルMOSトランジスタ11のゲート電極と接地ライン2とを電気的に結合/分離する。
【0026】
以上の構成において、LSI100の動作期間において、スイッチ回路SW1は、オン状態となり、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合する。同時に、スイッチ回路SW2は、オン状態となり、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合する。
【0027】
このようにして、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量は、LSI100の動作期間において、デカップリング容量として電源電位VDDおよび接地電位VSSの安定的な供給を可能とする。
【0028】
一方、LSI100の非動作期間において、スイッチ回路SW1は、オフ状態となり、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に分離する。これにより、NチャネルMOSトランジスタ10からなるMOS容量において、電源電位VDDと接地電位VSSとのパスが切断される。
【0029】
同時に、スイッチ回路SW2はオフ状態となり、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に分離する。これにより、PチャネルMOSトランジスタ11からなるMOS容量においても、電源電位VDDと接地電位VSSとのパスが切断される。
【0030】
したがって、LSI100の非動作期間においては、MOS容量におけるゲートリークが発生しないことから、ゲートリーク電流による電流消費を抑えることができる。
【0031】
なお、この場合は、MOS容量による電源安定化の効果を得ることができないが、LSI100自体が非動作状態であることから何ら支障は生じない。
【0032】
また、本実施の形態では、電源安定化回路200として、NチャネルMOSトランジスタ10からなるMOS容量とPチャネルMOSトランジスタ11からなるMOS容量とを対とする構成としたが、いずれか一方のみを単独で用いた構成とすることによっても同様の効果を得ることができる。
【0033】
[実施の形態1の変更例]
図2は、この発明の実施の形態1の変更例に従う電源安定化回路の構成を示す図である。
【0034】
図2を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のソース、ドレインおよび基板電極と接地ライン2との間に結合されたスイッチ回路SW3と、PチャネルMOSトランジスタ11のソース、ドレインおよび基板電極と電源ライン1との間に結合されたスイッチ回路SW4とを含む。
【0035】
NチャネルMOSトランジスタ10は、ゲート電極が電源ライン1に接続され、ソース、ドレインおよび基板電極がスイッチ回路SW3を介して接地ライン2に接続され、実施の形態1と同様に、MOS容量を形成する。
【0036】
スイッチ回路SW3は、LSI100の動作/非動作を制御するための制御信号CNT3に応答してオン/オフすることにより、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に結合/分離する。
【0037】
PチャネルMOSトランジスタ11は、ゲート電極が接地ライン2に接続され、ソース、ドレインおよび基板電極がスイッチ回路SW4を介して電源ライン1に接続され、実施の形態1と同様に、MOS容量を形成する。
【0038】
スイッチ回路SW4は、制御信号CNT4に応じてオン/オフすることにより、PチャネルMOSトランジスタ11のソース、ドレインおよび基板電極と電源ライン1とを電気的に結合/分離する。
【0039】
以上の構成において、LSI100の動作期間において、スイッチ回路SW3は、オン状態となり、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に結合する。同時に、スイッチ回路SW4はオン状態となり、電源ライン1とPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極とを電気的に結合する。
【0040】
これにより、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量によって、LSI100に供給される電源電位VDDおよび接地電位VSSの安定化が図られる。
【0041】
一方、LSI100の非動作期間において、スイッチ回路SW3は、オフ状態となり、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に分離する。これにより、NチャネルMOSトランジスタ10からなるMOS容量において、電源電位VDDと接地電位VSSとのパスが切断される。
【0042】
同時に、スイッチ回路SW4はオフ状態となり、電源ライン1とPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極とを電気的に分離する。これにより、PチャネルMOSトランジスタ11からなるMOS容量において、電源電位VDDと接地電位VSSとの間のパスが切断される。
【0043】
したがって、各MOS容量におけるゲートリークが発生しないことから、ゲートリーク電流による電流消費を抑えることができる。
【0044】
以上のように、この発明の実施の形態1に従えば、電源安定化回路において、LSIの動作/非動作状態に応じて電源電位と接地電位との間を結合/分離するスイッチ回路をMOSトランジスタで形成されるMOS容量に付加することにより、LSIの電源安定化を図るとともに、MOSトランジスタのゲートリークによる消費電流の増大を抑えることができる。
【0045】
[実施の形態2]
図3は、この発明の実施の形態2に従う電源安定化回路の構成を示す図である。
【0046】
図3を参照して、電源安定化回路200は、LSI100内部に配設され、内部電源ライン101および内部接地ライン102に結合される。電源電位VDDおよび接地電位VSSは、電源端子111および接地端子112を介して、それぞれ内部電源ライン101および内部接地ライン102に与えられる。
【0047】
電源安定化回路200は、内部電源ライン101と内部接地ライン102との間に結合されるNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のゲートと内部電源ライン101との間に結合されるスイッチ回路SW1と、PチャネルMOSトランジスタ11のゲート電極と内部接地ライン102との間に結合されるスイッチ回路SW2とを含む。
【0048】
本実施の形態は、図1の実施の形態1に対して、電源安定化回路200をLSI100内部に配置した点でのみ異なり、回路構成については共通する。したがって、重複する部分についての詳細な説明は省略する。
【0049】
図3に示すように、スイッチ回路SW1,SW2のオン/オフ動作を制御する制御信号CNT1,CNT2は、LSI100内部の制御回路120から出力される。制御回路120は、LSI100の動作/非動作が切換わるタイミングにおいて、制御信号CNT1,CNT2を出力する。
【0050】
以上の構成において、LSI100の動作期間において、スイッチ回路SW1は、オン状態となり、内部電源ライン101とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合する。同時に、スイッチ回路SW2は、オン状態となり、内部接地ライン102とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合する。これにより、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量は、電源電位VDDおよび接地電位VSSを内部回路110に安定的に供給する。
【0051】
一方、LSI100の非動作期間において、スイッチ回路SW1は、オフ状態となり、内部電源ライン101とNチャネルMOSトランジスタ10のゲート電極とを電気的に分離する。これにより、NチャネルMOSトランジスタ10からなるMOS容量において、内部電源ライン101と内部接地ライン102とのパスが切断される。
【0052】
同時に、スイッチ回路SW2はオフ状態となり、内部接地ライン102とPチャネルMOSトランジスタ11のゲート電極とを電気的に分離する。これにより、PチャネルMOSトランジスタ11からなるMOS容量においても、内部電源ライン101と内部接地ライン102とのパスが切断される。
【0053】
したがって、LSI100の非動作期間においては、MOS容量におけるゲートリークが発生しないことから、ゲートリーク電流による電流消費を抑えることができる。
【0054】
図4は、図3の電源安定化回路200の配置例を概略的に示す図である。
図4を参照して、電源安定化回路200は、LSI100の外周部分の斜線で示す領域に配設される。
【0055】
斜線領域には、内部電源ライン101および内部接地ライン102が配線されており、電源電位VDDおよび接地電位VSSが内部回路110へと伝達される。
【0056】
なお、本実施の形態では、一例として、LSI100の外周の空き領域に電源安定化回路200を配する構成を示したが、LSI100上であって、トランジスタなどのアクティブ素子が存在しない領域であれば、いずれの領域にも配置することが可能である。
【0057】
また、LSI100の内部に搭載される電源安定化回路200は、本実施の形態で示した構成に限定されず、図2に示す構成を採用しても同様の効果を得ることができる。
【0058】
さらに、MOS容量については、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11のうちのいずれか一方のみで構成することも可能である。
【0059】
以上のように、この発明の実施の形態2に従えば、LSI内部に配した電源回路において、LSIの動作/非動作に応じてスイッチ回路のオン・オフを制御することにより、電源安定化とともにゲートリークによる消費電流の増大を抑えることが可能となる。
【0060】
なお、電源安定化回路は、LSI内部の空き領域若しくは内部電源ラインなどの幹線領域に形成されることから、電源安定化回路の配置に伴なう回路規模の増大は回避される。
【0061】
[実施の形態3]
図5は、この発明の実施の形態3に従う電源安定化回路の構成を示す図である。
【0062】
図5を参照して、LSI100は、動作内容に応じて、複数のブロック100a,100b・・・(図示省略)に分割される。各ブロック100a,100b・・・には、内部回路110a,110b・・・に供給する電源電位VDDおよび接地電位VSSを安定化させるための電源安定化回路200a,200b・(図示省略)がそれぞれ配設される。
【0063】
なお、電源安定化回路200a,200b・・・の配置については、各ブロック100a,100b・・・の動作内容に応じて、電源供給が必要なブロックにのみ配する構成とすればよい。
【0064】
また、本実施の形態においても、電源安定化回路200a,200b・・・は、図4に示す実施の形態2の配置例と同様に、各ブロック100a,100b・・・において、トランジスタなどのアクティブ素子が存在しない領域であれば、いずれの領域にも配置することが可能である。
【0065】
電源安定化回路200a,200b・・・のそれぞれの回路構成は、図3に示す構成と同様である。例えば、ブロック100aを参照して、電源安定化回路200aは、内部電源ライン101aと内部接地ライン102aとの間に結合されるMOSトランジスタ10a,11aからなるMOS容量と、NチャネルMOSトランジスタ10aと内部電源ライン101aとの間に結合されるスイッチ回路SW1aと、PチャネルMOSトランジスタ11aと内部接地ライン102aとの間に結合されるスイッチ回路SW2aとを有する。
【0066】
内部電源ライン101a,101b・・・および内部接地ライン102a,102b・・・は、ブロック100a,100b・・・の各々に対応して分離されて配設される。これにより、電源電位VDDおよび接地電位VSSは、ブロック毎に独立して供給されることとなる。
【0067】
このとき、PチャネルMOSトランジスタ11a,11b・・・においては、基板電極が内部電源ライン101a,101b・・・に接続されていることから、内部電源ライン101a,101b・・・の分割と同時に、MOSトランジスタの基板もブロック毎に分離される。
【0068】
以上の構成において、電源安定化回路200a,200b・・・の各々に内包されるスイッチ回路SW1a,SW2a,SW1b,SW2b・・・のオン/オフ制御は、制御部120から出力される各ブロックの動作状態を示す制御信号CNT1a,CNT2a,CNT1b,CNT2b・・・に応じて、ブロック単位で独立して行なわれる。
【0069】
例えば、ブロック100aが動作状態であり、かつブロック100b・・・が非動作状態であるときには、ブロック100aにのみ電源電位VDDおよび接地電位VSSが供給される。さらに、電源安定化回路200aにおいては、制御信号CNT1a,CNT2aに応じて、スイッチ回路SW1a,SW2aがオンされる。これにより、NチャネルMOSトランジスタ10aおよびPチャネルMOSトランジスタ11aは、デカップリング容量として作用する。
【0070】
一方、電源安定化回路200bにおいては、スイッチ回路SW1b,SW2bはオフされ、内部電源ライン101bと内部接地ライン102bとの間のパスが切断される。図示しない電源安定化回路200c・・・においても、同様に、内部電源ライン101c・・・と内部接地ライン102c・・・との間のパスがそれぞれ切断される。
【0071】
これによって、動作状態にあるブロック100aにおいて電源安定化が図られると同時に、非動作状態にあるブロック100b,100c・・・においては、電源安定化回路200b,200c・・・におけるゲートリーク電流の発生が抑えられる。
【0072】
以上のように、この発明の実施の形態3に従えば、LSI100を複数のブロックに分割して、ブロック毎に必要に応じて電源電位および接地電位の供給源と電源安定化回路とを配設する構成とし、動作状態にあるブロックに対応する電源安定化回路のみを活性化するとともに、非動作状態のブロックに対応する電源安定化回路を非活性化することにより、ゲートリークによる電流消費をより一層低減することができる。
【0073】
[実施の形態4]
図6は、この発明の実施の形態4に従う電源安定化回路の構成の一例を示す図である。
【0074】
図6を参照して、電源安定化回路200は、LSI100に電源電位VDDを伝達する電源ライン1と接地電位VSSを伝達する接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のゲート電極と電源ライン1との間に結合されたPチャネルMOSトランジスタ20と、PチャネルMOSトランジスタ11のゲート電極と接地ライン2との間に結合されたNチャネルMOSトランジスタ21とを含む。
【0075】
本実施の形態の電源安定化回路200は、図1の実施の形態1の電源安定化回路200におけるスイッチ回路SW1の一例として、PチャネルMOSトランジスタ20で構成したものである。また、スイッチ回路SW2の一例として、NチャネルMOSトランジスタ21で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【0076】
PチャネルMOSトランジスタ20は、ゲート電極がLSI100の動作状態を制御する制御信号CNT1の入力端子(図示せず)に接続され、ソースが電源ライン1に接続され、ドレインがNチャネルMOSトランジスタ10のゲート電極に接続される。
【0077】
PチャネルMOSトランジスタ20は、制御信号CNT1の電位に応じてオン/オフされると、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合/分離する。
【0078】
ここで、図示しない制御信号入力端子から入力される制御信号CNT1は、H(論理ハイ)およびL(論理ロー)に相当する2つの電位状態を遷移する信号であり、LSI100が動作状態のときにおいてLレベルとなり、非動作状態のときにおいてHレベルとなる。
【0079】
したがって、PチャネルMOSトランジスタ20は、LSI100の動作期間において、Lレベルの制御信号CNT1に応じてオン状態となると、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合する。
【0080】
一方、PチャネルMOSトランジスタ20は、LSI100の非動作期間において、Hレベルの制御信号CNT1に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0081】
NチャネルMOSトランジスタ21は、ゲート電極が図示しない制御信号CNT2の入力端子に接続され、ドレインがPチャネルMOSトランジスタ11のゲート電極に、ソースが接地ライン2に接続される。
【0082】
NチャネルMOSトランジスタ21は、制御信号CNT2の電位に応じてオン/オフされると、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合/分離する。
【0083】
ここで、制御信号CNT2は、HおよびLに相当する2つの電位状態を遷移する信号であり、LSI100が動作状態のときにおいてHレベルとなり、非動作状態のときにおいてLレベルとなる。
【0084】
したがって、NチャネルMOSトランジスタ21は、LSI100の動作期間において、Hレベルの制御信号CNT2に応じてオン状態となると、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合する。
【0085】
一方、NチャネルMOSトランジスタ21は、LSI100の非動作期間において、Lレベルの制御信号CNT2に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0086】
以上をまとめると、LSI100の動作期間においては、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ21は、いずれもオン状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量によって、LSI100の電源安定化が図られる。
【0087】
一方、LSI100の非動作期間においては、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ21は、いずれもオフ状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリークの発生を抑制することができる。
【0088】
なお、LSI100の動作期間において、オンされたPチャネルMOSトランジスタ20のソース−ドレイン間には電位降下が生じないことから、Nチャネルトランジスタ10のゲート電位は、電源電位VDDと等電位となる。
【0089】
また、オンされたNチャネルMOSトランジスタ11のドレイン−ソース間には電位上昇が生じないことから、PチャネルMOSトランジスタ11のゲート電位は接地電位VSSと等電位となる。
【0090】
したがって、NチャネルMOSトランジスタ11およびPチャネルMOSトランジスタ11からなるMOS容量には、電源電位VDDと接地電位VSSとの電位差によって最大限の電荷が蓄えられることとなり、高い電源安定化効果を得ることができる。
【0091】
[実施の形態4の変更例]
図7は、この発明の実施の形態4の変更例に従う電源安定化回路の構成の一例を示す図である。
【0092】
図7を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のソース、ドレインおよび基板電極と接地ライン2との間に結合されたNチャネルMOSトランジスタ22と、PチャネルMOSトランジスタ11のソース、ドレインおよび基板電極と電源ライン1との間に結合されたPチャネルMOSトランジスタ23とを含む。
【0093】
本実施の形態の電源安定化回路200は、図2の電源安定化回路200におけるスイッチ回路SW3の一例として、NチャネルMOSトランジスタ22で構成したものである。また、スイッチ回路SW4の一例として、PチャネルMOSトランジスタ23で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【0094】
NチャネルMOSトランジスタ22は、ゲート電極が制御信号CNT3の入力端子(図示せず)に接続され、ドレインがNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極に接続され、ソースが接地ライン2に接続される。
【0095】
NチャネルMOSトランジスタ22は、制御信号CNT3の電位に応じてオン/オフされると、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に結合/分離する。
【0096】
ここで、図示しない制御信号入力端子から入力される制御信号CNT3は、HおよびLに相当する2つの電位状態を遷移する信号であり、LSI100が動作状態のときにおいてHレベルとなり、非動作状態のときにおいてLレベルとなる。
【0097】
したがって、NチャネルMOSトランジスタ22は、LSI100の動作期間において、Hレベルの制御信号CNT3に応じてオン状態となると、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に結合する。
【0098】
一方、NチャネルMOSトランジスタ22は、LSI100の非動作期間において、Lレベルの制御信号に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0099】
PチャネルMOSトランジスタ23は、ゲート電極が図示しない制御信号CNT4の入力端子に接続され、ソースが電源ライン1に接続され、ドレインがPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極に接続される。
【0100】
PチャネルMOSトランジスタ23は、制御信号CNT4の電位に応じてオン/オフされると、電源ライン1とPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極とを電気的に結合/分離する。
【0101】
制御信号CNT4は、HおよびLに相当する2つの電位状態を遷移する信号であり、LSI100が動作状態のときにおいてLレベルとなり、非動作状態のときにおいてHレベルとなる。
【0102】
したがって、PチャネルMOSトランジスタ23は、LSI100の動作期間において、Lレベルの制御信号CNT4に応じてオン状態となると、電源ライン1とPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極とを電気的に結合する。
【0103】
一方、PチャネルMOSトランジスタ23は、LSI100の非動作期間において、Hレベルの制御信号CNT4に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0104】
以上をまとめると、LSI100の動作期間においては、NチャネルMOSトランジスタ22およびPチャネルMOSトランジスタ23は、いずれもオン状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量によって、LSI100の電源安定化が図られる。
【0105】
一方、LSI100の非動作期間においては、NチャネルMOSトランジスタ22およびPチャネルMOSトランジスタ23は、いずれもオフ状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリークの発生を抑制することができる。
【0106】
なお、LSI100の動作期間において、オンされたNチャネルMOSトランジスタ22のソース−ドレイン間には、閾値電圧による電位上昇が生じないとともに、オンされたPチャネルMOSトランジスタ23のソース−ドレイン間には電位降下が生じないことから、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量には、電源電位VDDと接地電位VSSとの電位差によって最大限の電荷が蓄えられることとなる。
【0107】
以上のように、この発明の実施の形態4に従えば、LSIの動作/非動作に応じて、MOS容量と電源電位および接地電位との間のスイッチ回路をオン/オフすることにより、LSIに安定的に電源電位および接地電位を供給するとともに、ゲートリークによる電流消費を低減することができる。
【0108】
また、スイッチ回路とデカップリング容量とをいずれもMOSトランジスタで構成することから、電源安定化回路を容易に形成することができる。
【0109】
なお、図6,7に示す本実施の形態に係る電源安定化回路200を、図3のようにLSI100内部に配設したときにおいても、同様の効果を得ることができる。このとき、スイッチ回路の制御信号CNT1,CNT2は、それぞれLSI100内部の制御部120から出力される。また、図6,7の電源ライン1および接地ライン2は、それぞれ内部電源ライン101および内部接地ライン102に置換される。
【0110】
[実施の形態5]
図8は、この発明の実施の形態5に従う電源安定化回路の構成の一例を示す図である。
【0111】
図8を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のゲート電極と電源ライン1との間に結合されたNチャネルMOSトランジスタ22と、PチャネルMOSトランジスタ11のゲート電極と接地ライン2との間に結合されたPチャネルMOSトランジスタ23とを含む。
【0112】
本実施の形態の電源安定化回路200は、図1の実施の形態1の電源安定化回路200におけるスイッチ回路SW1の一例として、NチャネルMOSトランジスタ22で構成したものである。また、スイッチ回路SW2の一例として、PチャネルMOSトランジスタ23で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【0113】
NチャネルMOSトランジスタ22は、ゲート電極が図示しない制御信号CNT3の入力端子に接続され、ドレインが電源ライン1に接続され、ソースがNチャネルMOSトランジスタ10のゲート電極に接続される。
【0114】
NチャネルMOSトランジスタ22は、制御信号CNT3の電位に応じてオン/オフされると、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合/分離する。
【0115】
NチャネルMOSトランジスタ22は、LSI100の動作期間において、Hレベルの制御信号CNT3に応じてオン状態となると、電源ライン1とNチャネルMOSトランジスタ10のゲート電極とを電気的に結合する。
【0116】
一方、NチャネルMOSトランジスタ22は、LSI100の非動作期間において、Lレベルの制御信号CNT3に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0117】
PチャネルMOSトランジスタ23は、ゲート電極が図示しない制御信号CNT4の入力端子に接続され、ソースがPチャネルMOSトランジスタ11のゲート電極に、ドレインが接地ライン2に接続される。
【0118】
PチャネルMOSトランジスタ23は、制御信号CNT4の電位に応じてオン/オフされると、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合/分離する。
【0119】
PチャネルMOSトランジスタ23は、LSI100の動作期間において、Lレベルの制御信号CNT4に応じてオン状態となると、接地ライン2とPチャネルMOSトランジスタ11のゲート電極とを電気的に結合する。
【0120】
一方、PチャネルMOSトランジスタ23は、LSI100の非動作期間において、Hレベルの制御信号CNT4に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0121】
以上をまとめると、LSI100の動作期間においては、NチャネルMOSトランジスタ22およびPチャネルMOSトランジスタ23は、いずれもオン状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量によって、LSI100の電源安定化が図られる。
【0122】
一方、LSI100の非動作期間においては、NチャネルMOSトランジスタ22およびPチャネルMOSトランジスタ23は、いずれもオフ状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリークの発生を抑制することができる。
【0123】
なお、LSI100の動作期間において、オンされたNチャネルMOSトランジスタ22のソース−ドレイン間には閾値電圧分の電位降下が生じることから、Nチャネルトランジスタ10のゲート電位は、電源電位VDDから閾値電圧だけ低い電位となる。
【0124】
また、オンされたPチャネルMOSトランジスタ23のソース−ドレイン間には閾値電圧分の電位上昇が生じることから、PチャネルMOSトランジスタ11のゲート電位は接地電位VSSから閾値電圧だけ高い電位となる。
【0125】
したがって、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量には、電源電位VDDと接地電位VSSとの電位差からNチャネルMOSトランジスタ22およびPチャネルMOSトランジスタ23の閾値電圧分の和に相当する電位を減じた電位が印加されることとなる。MOS容量にて発生するゲートリーク電流量は、ゲート印加電圧に比例することから、本構成によれば、LSI100の動作期間においても、ゲートリーク電流を低減し、低消費電流化を実現することが可能となる。
【0126】
[実施の形態5の変更例]
図9は、この発明の実施の形態5の変更例に従う電源安定化回路の構成の一例を示す図である。
【0127】
図9を参照して、電源安定化回路200は、LSI100に結合される電源ラン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ10のソース、ドレインおよび基板電極と接地ライン2との間に結合されたPチャネルMOSトランジスタ20と、PチャネルMOSトランジスタ11のソース、ドレインおよび基板電極と電源ライン1との間に結合されたNチャネルMOSトランジスタ21とを含む。
【0128】
本実施の形態の電源安定化回路200は、図2の実施の形態1の変更例に係る電源安定化回路200におけるスイッチ回路SW3の一例として、PチャネルMOSトランジスタ20で構成したものである。また、スイッチ回路SW4の一例として、NチャネルMOSトランジスタ21で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【0129】
PチャネルMOSトランジスタ20は、ゲート電極が図示しない制御信号CNT1の入力端子に接続され、ソースがNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極に接続され、ドレインが接地ライン2に接続される。
【0130】
PチャネルMOSトランジスタ20は、LSI100の動作期間において、Lレベルの制御信号CNT1に応じてオン状態となると、接地ライン2とNチャネルMOSトランジスタ10のソース、ドレインおよび基板電極とを電気的に結合する。
【0131】
一方、PチャネルMOSトランジスタ20は、LSI100の非動作期間において、Hレベルの制御信号CNT1に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0132】
NチャネルMOSトランジスタ21は、ゲート電極が図示しない制御信号CNT2の入力端子に接続され、ドレインが電源ライン1に接続され、ソースがPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極に接続される。
【0133】
NチャネルMOSトランジスタ21は、LSI100の動作期間において、Hレベルの制御信号CNT2に応じてオン状態となると、電源ライン1とPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極とを電気的に結合する。
【0134】
一方、NチャネルMOSトランジスタ21は、LSI100の非動作期間において、Lレベルの制御信号CNT2に応じてオフ状態となると、MOS容量に対する電源電位VDDと接地電位VSSとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【0135】
以上をまとめると、LSI100の動作期間においては、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ21は、いずれもオン状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量によって、LSI100の電源安定化が図られる。
【0136】
一方、LSI100の非動作期間においては、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ21は、いずれもオフ状態となり、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリークの発生を抑制することができる。
【0137】
なお、LSI100の動作期間において、オンされたPチャネルMOSトランジスタ20のソース−ドレイン間には閾値電圧分の電位上昇が生じるとともに、オンされたNチャネルMOSトランジスタ21のソース−ドレイン間には閾値電圧分の電位降下が生じることから、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量には、電源電位VDDと接地電位VSSとの電位差からPチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ21の閾値電圧の和に相当する電位分を減じた電位が印加されることとなる。したがって、LSI100の動作状態においても、各MOS容量におけるゲートリークによる消費電流が抑えられることとなる。
【0138】
以上のように、この発明の実施の形態5に従えば、LSIの電源安定化を図るとともに、LSIの動作状態および非動作状態において、ゲートリークによる電流消費を抑えることができ、一層の低消費電力化を実現することができる。
【0139】
なお、本実施の形態の電源安定化回路200を、図3に示すように、LSI100内部に配設したときにおいても同様の効果を得ることができる。この場合は、スイッチ回路の制御信号CNT1,CNT2は、それぞれLSI100内部の制御部120から出力される。また、図8,9中の電源ライン1および接地ライン2は、それぞれ内部電源ライン101および内部接地ライン102に置換される。
【0140】
[実施の形態6]
図10は、この発明の実施の形態6に従う電源安定化回路の構成を示す図である。
【0141】
図10を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、電源3と電源ライン1との間に結合されたPチャネルMOSトランジスタ20とを含む。
【0142】
NチャネルMOSトランジスタ10は、ゲート電極が電源ライン1に接続され、ソース、ドレインおよび基板電極が接地ライン2に接続される。
【0143】
PチャネルMOSトランジスタ11は、ソース、ドレインおよび基板電極が電源ライン1に接続され、ゲート電極が接地ライン2に接続される。
【0144】
本実施の形態の電源安定化回路200は、図1の実施の形態1におけるスイッチ回路SW1および図2の実施の形態2におけるスイッチ回路SW4の一例として、PチャネルMOSトランジスタ20で構成したものである。
【0145】
PチャネルMOSトランジスタ20は、ゲート電極が図示しない制御信号CNT1の入力端子に接続され、ドレインが電源ライン1に接続され、ソースが電源3に接続される。
【0146】
本実施の形態では、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11により形成されるMOS容量は、スイッチ回路であるPチャネルMOSトランジスタ20を介さず、直接電源ライン1と接地ライン2との間に結合される。この点において、MOS容量とスイッチ回路であるPチャネルMOSトランジスタ20を一体として電源ライン1と接地ライン2との間に結合する実施の形態4,5の構成と相違する。
【0147】
PチャネルMOSトランジスタ20は、LSI100の動作期間において、Lレベルの制御信号CNT1に応じてオンされると、電源3と電源ライン1とを電気的に結合する。
【0148】
電源3と電源ライン1とが結合することにより、電源ライン1が電源電位VDDに駆動されると、NチャネルMOSトランジスタ10のゲート電極およびPチャネルMOSトランジスタ11のソース、ドレインおよび基板電極は、電源電位VDDとなる。
【0149】
したがって、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11により、電源電位VDDおよび接地電位VSSが安定的にLSI100に供給される。
【0150】
ここで、オン状態となったPチャネルMOSトランジスタ20は、オン抵抗として、MOS容量に直列接続される抵抗成分を有する。
【0151】
したがって、先の実施の形態で示したように、電源ライン1と接地ライン2との間にPチャネルMOSトランジスタ20とMOS容量とを一体化して配した場合、電源ライン1と接地ライン2との間には、抵抗を介してMOS容量が付加されることとなる。
【0152】
LSI100の動作期間において、内部回路110が所定の速度で動作すると、内部回路110の動作速度に応じてMOS容量への充放電が繰り返される。内部回路110の動作が高速となるに伴ない、MOS容量への充放電の速度も高速化される。
【0153】
しかしながら、抵抗を介してMOS容量が付加されているときには、抵抗に起因して充放電の過渡特性における時定数が大きくなることから、内部回路110の動作速度がある一定値以上となると、充放電が動作速度に追従できなくなり、電源ライン1と接地ライン2との間にMOS容量が存在しない状態と等しくなってしまう。
【0154】
すなわち、内部回路110の高速動作時においては、MOSトランジスタによるスイッチ回路の抵抗成分により、MOS容量による電源安定化の効果を十分に得ることができない。
【0155】
そこで、図10に示すように、MOS容量をスイッチ回路であるPチャネルMOSトランジスタ20を介さず、直接電源ライン1と接地ライン2との間に結合する本実施の形態によれば、PチャネルMOSトランジスタ20のオン抵抗による高周波特性の劣化を招くことなく、高速動作においても電源安定化の効果を最大限に享受することができる。
【0156】
なお、LSI100の非動作期間においては、Hレベルの制御信号CNT1に応じてPチャネルMOSトランジスタ20がオフ状態となると、電源3から電源ライン1に対しての電源電位VDDの供給が行なわれない。
【0157】
したがって、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量に対して、電源電位VDDと接地電位VSSとのパスが切断されることから、ゲートリーク電流の発生が抑えられる。
【0158】
さらに、図示しないLSI100の内部回路110に対する電源電位VDDと接地電位VSSとの間のパスも切断されることから、内部回路110におけるリーク電流の発生も抑制することができる。
【0159】
[実施の形態6の変更例1]
図11は、この発明の実施の形態6の変更例1に従う電源安定化回路の構成を示す図である。
【0160】
図11を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、接地ライン2と接地電位との間に結合されたNチャネルMOSトランジスタ22とを含む。
【0161】
NチャネルMOSトランジスタ10は、ゲート電極が電源ライン1に接続され、ソース、ドレインおよび基板電極が接地ライン2に接続される。
【0162】
PチャネルMOSトランジスタ11は、ソース、ドレインおよび基板電極が電源ライン1に接続され、ゲート電極が接地ライン2に接続される。
【0163】
本実施の形態の電源安定化回路200は、図2の実施の形態2におけるスイッチ回路SW3および図1の実施の形態1におけるスイッチ回路SW2の一例として、NチャネルMOSトランジスタ22で構成したものである。
【0164】
NチャネルMOSトランジスタ22は、ゲート電極が図示しない制御信号CNT3の入力端子に接続され、ドレインが接地ライン2に接続され、ソースが接地電位に接続される。
【0165】
図11では、図10と同様に、MOS容量は、スイッチ回路であるNチャネルMOSトランジスタ22を介さず、直接電源ライン1と接地ラインとの間に結合される。
【0166】
これにより、先述のように、LSI100の動作期間において、NチャネルMOSトランジスタ22のオン抵抗による高周波特性の劣化を招くことなく、高速動作においても電源安定化の効果を最大限に享受することができる。
【0167】
また、LSI100の非動作期間においては、Lレベルの制御信号CNT3に応じてNチャネルMOSトランジスタ22がオフされると、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリーク電流の発生が抑えられるとともに、内部回路110におけるリーク電流の発生も抑制することができる。
【0168】
[実施の形態6の変更例2]
図12は、この発明の実施の形態6の変更例2に従う電源安定化回路の構成を示す図である。
【0169】
図12を参照して、電源安定化回路200は、LSI100に結合される電源ライン1と接地ライン2との間に結合されたNチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11と、電源3と電源ライン1との間に結合されたPチャネルMOSトランジスタ20と、接地ライン2と接地電位との間に結合されたNチャネルMOSトランジスタ22とを含む。
【0170】
本実施の形態の電源安定化回路200は、図1の実施の形態1におけるスイッチ回路SW1および図2の実施の形態2におけるスイッチ回路SW4の一例として、PチャネルMOSトランジスタ20で構成したものである。
【0171】
さらに、図2の実施の形態2におけるスイッチ回路SW3および図1の実施の形態1におけるスイッチ回路SW2の一例として、NチャネルMOSトランジスタ22で構成したものである。
【0172】
PチャネルMOSトランジスタ20は、ゲート電極が図示しない制御信号CNT1の入力端子に接続され、ソースが電源3に接続され、ドレインが電源ライン1に接続される。
【0173】
PチャネルMOSトランジスタ20は、LSI100の動作期間において、Lレベルの制御信号CNT1に応じてオンされると、電源3と電源ライン1とを電気的に結合する。これにより、電源ライン1は電源電位VDDに駆動される。
【0174】
一方、PチャネルMOSトランジスタ20は、LSI100の非動作期間において、Hレベルの制御信号CNT1に応じてオフされると、電源3と電源ライン1とを電気的に分離する。
【0175】
NチャネルMOSトランジスタ22は、ゲート電極が図示しない制御信号CNT3の入力端子に接続され、ドレインが接地ライン2に接続され、ソースが接地電位に接続される。
【0176】
NチャネルMOSトランジスタ22は、LSI100の動作期間において、Hレベルの制御信号CNT3に応じてオンされると、接地電位と接地ライン2とを電気的に結合する。これにより、接地ライン2は接地電位VSSに駆動される。
【0177】
一方、NチャネルMOSトランジスタ22は、LSI100の非動作期間において、Lレベルの制御信号に応じてオフ状態となると、接地電位と接地ライン2とを電気的に分離する。
【0178】
図12では、図10,11と同様に、MOS容量は、スイッチ回路であるPチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ22を介さず、直接電源ライン1と接地ラインとの間に結合される。
【0179】
したがって、LSI100の動作期間において、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ22のオン抵抗による高周波特性の劣化を招くことなく、高速動作においても電源安定化の効果を最大限に享受することができる。
【0180】
また、LSI100の非動作期間においては、PチャネルMOSトランジスタ20およびNチャネルMOSトランジスタ22のいずれもがオフされると、NチャネルMOSトランジスタ10およびPチャネルMOSトランジスタ11からなるMOS容量におけるゲートリーク電流の発生が抑えられるとともに、内部回路110におけるリーク電流の発生も抑制することができる。
【0181】
以上のように、この発明の実施の形態6に従えば、LSIの動作期間において、MOSトランジスタからなるスイッチ回路を介さずに、電源ラインと接地ラインとの間にMOS容量を直結することにより、MOSトランジスタのオン抵抗による高周波特性の劣化を回避して、高速動作においても電源安定化による安定動作が保証される。
【0182】
また、LSIの非動作期間において、電源電位と接地電位との間のパスを切断することにより、MOS容量におけるゲートリーク電流の発生を抑えるとともに、内部回路におけるリーク電流の発生を抑制することができることから、一層の低消費電流化が実現される。
【0183】
以上に挙げた実施の形態1〜6のうち、実施の形態5,6においては、スイッチ回路の一例としてMOSトランジスタを用いる構成について示した。ここで、スイッチ回路のMOSトランジスタのゲート酸化膜を内部回路等に含まれる他のMOSトランジスタのゲート酸化膜よりも厚膜化すれば、スイッチ回路のオン状態、すなわち、MOSトランジスタのオン状態において、スイッチ回路内で生じるゲートリーク電流を低減することができる。したがって、LSIの動作期間において一層の低消費電流が可能となる。
【0184】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0185】
【発明の効果】
以上のように、この発明の電源安定化回路によれば、LSIの動作状態の応じて、電源電位と接地電位との間を電気的に結合/分離するスイッチ回路をMOS容量に付加した構成することにより、LSIの電源安定化を図るとともに、MOS容量を形成するMOSトランジスタのゲートリークによる消費電流の増大を抑えることができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に従う電源安定化回路の構成を示す図である。
【図2】この発明の実施の形態1の変更例に従う電源安定化回路の構成を示す図である。
【図3】この発明の実施の形態2に従う電源安定化回路の構成を示す図である。
【図4】図3の電源安定化回路200の配置例を概略的に示す図である。
【図5】この発明の実施の形態3に従う電源安定化回路の構成を示す図である。
【図6】この発明の実施の形態4に従う電源安定化回路の構成を示す図である。
【図7】この発明の実施の形態4の変更例に従う電源安定化回路の構成の一例を示す図である。
【図8】この発明の実施の形態5に従う電源安定化回路の構成を示す図である。
【図9】この発明の実施の形態5の変更例に従う電源安定化回路の構成を示す図である。
【図10】この発明の実施の形態6に従う電源安定化回路の構成を示す図である。
【図11】この発明の実施の形態6の変更例1に従う電源安定化回路の構成を示す図である。
【図12】この発明の実施の形態6の変更例2に従う電源安定化回路の構成を示す図である。
【符号の説明】
1 電源ライン、2 接地ライン、3 電源、10,10a,10b・・・,20,22 NチャネルMOSトランジスタ、11,11a,11b・・・,21,23 PチャネルMOSトランジスタ、100 LSI、100a,100b・・・ ブロック、101,101a,101b・・・ 内部電源ライン、102,102a,102b・・・ 内部接地ライン、110,110a,110b・・・ 内部回路、111 電源端子、112 接地端子、120 制御部、200,200a,200b・・・ 電源安定化回路、SW1,SW1a,SW1b・・・,SW2,SW2a,SW2b・・・,SW3,SW4 スイッチ回路、CNT1,CNT1a,CNT1b・・・,CNT2,CNT2a,CNT2b・・・,CNT3,CNT4 制御信号、VDD 電源電位、VSS 接地電位。
Claims (13)
- 半導体集積回路の内部回路に供給する電源電位および接地電位を安定化させるための電源安定化回路であって、
前記電源電位と前記接地電位との間に設けられる容量素子と、
前記電源電位と前記容量素子との間または前記容量素子と前記接地電位との間に接続されるスイッチ回路とを備え、
前記スイッチ回路は、
前記半導体集積回路の動作状態において、対応する前記電源電位または前記接地電位と前記容量素子との間を電気的に結合し、
前記半導体集積回路の非動作状態において、対応する前記電源電位または前記接地電位と前記容量素子との間を電気的に分離する、電源安定化回路。 - 前記容量素子は、電界効果型トランジスタによって形成される容量を含む、請求項1に記載の電源安定化回路。
- 前記スイッチ回路は、前記半導体集積回路の動作/非動作状態に対応する制御信号に応答して活性/非活性化され、前記容量素子と対応する前記電源電位および前記接地電位との間を電気的に結合/分離する電界効果型トランジスタを含む、請求項2に記載の電源安定化回路。
- 前記容量素子と前記電源電位との間に電気的に結合される前記スイッチ回路は、Pチャネル電界効果型トランジスタを含み、前記容量素子と前記接地電位との間に電気的に結合される前記スイッチ回路は、Nチャネル電界効果型トランジスタを含む、請求項3に記載の電源安定化回路。
- 前記容量素子と前記電源電位との間に電気的に結合される前記スイッチ回路は、Nチャネル電界効果型トランジスタを含み、前記容量素子と前記接地電位との間に電気的に結合される前記スイッチ回路は、Pチャネル電界効果型トランジスタを含む、請求項3に記載の電源安定化回路。
- 前記容量素子と前記電源電位との間に電気的に結合される前記スイッチ回路は、Pチャネル電界効果型トランジスタを含み、前記Pチャネル電界効果型トランジスタと前記容量素子との接続ノードを前記半導体集積回路への電源電位供給ノードとする、請求項3に記載の電源安定化回路。
- 前記容量素子と前記接地電位との間に電気的に結合される前記スイッチ回路は、Nチャネル電界効果型トランジスタを含み、前記Nチャネル電界効果型トランジスタと前記容量素子との接続ノードを前記半導体集積回路への接地電位供給ノードとする、請求項3に記載の電源安定化回路。
- 前記スイッチ回路において、前記電界効果型トランジスタは、前記半導体集積回路に搭載される他の電界効果型トランジスタに対して、より厚いゲート酸化膜を有する、請求項3に記載の電源安定化回路。
- 電源電位および接地電位を受けて所定の動作を実行する半導体集積回路装置であって、
内包する内部回路の動作内容に応じて分割された複数のブロックと、
前記複数のブロックの各々を動作/非動作状態に駆動する制御部と、
各前記複数のブロックに対して配され、前記内部回路に前記電源電位および前記接地電位をそれぞれ供給するための内部電源配線および内部接地配線と、
前記複数のブロックのうちの前記所定の動作を実行するブロックに対して配され、前記電源電位および前記接地電位を安定化させるための電源安定化回路とを備え、
前記電源安定化回路は、
前記内部電源配線と前記内部接地配線との間に設けられる容量素子と、
前記内部電源配線と前記容量素子との間または前記容量素子と前記内部電源配線との間に接続されるスイッチ回路とを含み、
前記スイッチ回路は、
前記制御部から出力される前記ブロックの動作状態を示す制御信号に応じて、対応する前記内部電源配線または前記内部接地配線と前記容量素子との間を電気的に結合し、
前記制御部から出力される前記ブロックの非動作状態を示す制御信号に応じて対応する前記内部電源配線または前記内部接地配線と前記容量素子との間を電気的に分離する、半導体集積回路装置。 - 前記容量素子は、電界効果型トランジスタによって形成される容量を含み、前記複数のブロックにおいて、前記内部電源配線、前記内部接地配線および前記電界効果型トランスタの基板電極は、ブロック−ブロック間で互いに分離される、請求項9に記載の半導体集積回路装置。
- 前記スイッチ回路は、前記制御信号に応答して活性/非活性化され、対応する前記内部電源配線または前記内部接地配線と前記容量素子との間を電気的に結合/分離する電界効果型トランジスタを含む、請求項10に記載の半導体集積回路装置。
- 前記内部電源配線と前記容量素子との間に電気的に結合される前記スイッチ回路は、Pチャネル電界効果型トランジスタを含み、前記容量素子と前記内部接地配線との間に電気的に結合される前記スイッチ回路は、Nチャネル電界効果型トランジスタを含む、請求項11に記載の半導体集積回路装置。
- 前記内部電源配線と前記容量素子との間に電気的に結合される前記スイッチ回路は、Nチャネル電界効果型トランジスタを含み、前記容量素子と前記内部接地配線との間に電気的に結合される前記スイッチ回路は、Pチャネル電界効果型トランジスタを含む、請求項11に記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003122164A JP2004327820A (ja) | 2003-04-25 | 2003-04-25 | 電源安定化回路およびそれを備える半導体集積回路装置 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003122164A JP2004327820A (ja) | 2003-04-25 | 2003-04-25 | 電源安定化回路およびそれを備える半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004327820A true JP2004327820A (ja) | 2004-11-18 |
Family
ID=33500485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003122164A Pending JP2004327820A (ja) | 2003-04-25 | 2003-04-25 | 電源安定化回路およびそれを備える半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004327820A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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2003
- 2003-04-25 JP JP2003122164A patent/JP2004327820A/ja active Pending
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US8890490B2 (en) | 2008-12-26 | 2014-11-18 | Hynix Semiconductor Inc. | Power distributor and semiconductor device having the same |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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