JP2004327820A - Power-supply stabilizing circuit, and semiconductor integrated circuit device having same stabilizing circuit - Google Patents
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Abstract
Description
【０００１】
【発明の属する技術分野】
この発明は、電源安定化回路に関し、より特定的には、電源電位および接地電位を供給する電源回路に付加される電源安定化回路およびそれを備える半導体集積回路装置に関する。
【０００２】
【従来の技術】
ＬＳＩ（半導体集積回路）の安定動作を保証する目的から、ＬＳＩの内部回路に電源電位を伝達する電源ラインと接地電位を伝達する接地ラインとの間には、電源安定化回路としてデカップリング容量が配される。
【０００３】
このデカップリング容量としては、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート容量によって形成される、いわゆるＭＯＳ容量が一般的である（例えば、特許文献１参照）。
【０００４】
電源電圧の安定化には、デカップリング容量の容量値が大きいほど有効であることから、ＭＯＳ容量においては、ＭＯＳトランジスタのゲート面積の増大およびゲート酸化膜の薄膜化によって容量値の増加が図られている。
【０００５】
一方、近年のＬＳＩ製造プロセス技術において、トランジスタの微細化が進むにつれて、１００ナノノード以下の微細化されたトランジスタでは、ゲート酸化膜の膜厚が薄くなり、ゲート電極と基板との間にゲートリークが発生するという問題が生じている。
【０００６】
このゲートリークによる電流は、回路全体の消費電力の増大を招くことから、ゲート酸化膜の薄膜化が進む今日において、ますます顕著となってきている。
【０００７】
なお、ゲートリークによる電流は、ゲート酸化膜を電荷が突き抜けることによって生じることから、トランジスタのゲート面積およびゲート印加電圧に比例して増大する。
【０００８】
特に、上記のＭＯＳ容量においては、容量値の増加のためにＭＯＳトランジスタのゲート面積を可能なかぎり大きく設計している場合が多く、微細化の進展によりゲートリークの問題が深刻化されることが予想される。
【０００９】
【特許文献１】
特開平２−５８２７５号公報（第１図）
【００１０】
【発明が解決しようとする課題】
上記のように、ＭＯＳ容量は、電源安定化のために用いられるもので、ＬＳＩ本体の安定動作を保証するための言わば付随的な装置である。
【００１１】
ところで、９０ナノノード以降の世代においては、ＬＳＩに搭載されるＭＯＳトランジスタにおけるゲートリーク電流がリーク電流の大半を占め、アクティブ電流と同等になるとまで言われている。
【００１２】
これは、あくまでもＬＳＩ本体に関しての予想であって、電源安定化のための付随的な装置である電源安定化回路における消費電流は含まれていない。
【００１３】
一方、電源安定化回路において、ＭＯＳ容量を形成するＭＯＳトランジスタのゲート面積は、ＬＳＩ本体に搭載されるＭＯＳトランジスタのゲート面積と同等であることは珍しくないのが現状である。
【００１４】
とすれば、微細化が進むＬＳＩの将来において、ＬＳＩ本体の消費電流と電源安定化回路における消費電流とが同程度となるものと判断されることから、電源安定化回路のゲートリークは大問題となり得ることが予想される。
【００１５】
それゆえ、この発明の目的は、ゲートリークによる消費電流の増大を抑制することが可能な電源安定化回路および、それを備える半導体集積回路装置を提供することである。
【００１６】
【課題を解決するための手段】
この発明に従う電源安定化回路によれば、半導体集積回路の内部回路に供給する電源電位および接地電位を安定化させるための電源安定化回路であって、電源電位と接地電位との間に設けられる容量素子と、電源電位と容量素子との間または容量素子と接地電位との間に接続されるスイッチ回路とを備える。スイッチ回路は、半導体集積回路の動作状態において、対応する電源電位または接地電位と容量素子との間を電気的に結合し、半導体集積回路の非動作状態において、対応する電源電位または接地電位と容量素子との間を電気的に分離する。
【００１７】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１８】
［実施の形態１］
図１は、この発明の実施の形態１に従う電源安定化回路の構成を示す図である。
【００１９】
図１を参照して、電源安定化回路２００は、ＬＳＩ１００に電源電位ＶＤＤを供給する電源端子１１１と接地電位ＶＳＳを供給する接地端子１１２とに結合される。
【００２０】
ＬＳＩ１００において、電源端子１１１および接地端子１１２は、それぞれ内部電源ライン１０１および内部接地ライン１０２に結合される。電源電位ＶＤＤおよび接地電位ＶＳＳは、内部電源ライン１０１および内部接地ライン１０２を介して内部回路１１０に供給される。
【００２１】
電源安定化回路２００は、電源電位ＶＤＤを伝達する電源ライン１と接地電位ＶＳＳを伝達する接地ライン２との間に結合されるＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１と、ＮチャネルＭＯＳトランジスタ１０のゲートと電源ライン１との間に結合されるスイッチ回路ＳＷ１と、ＰチャネルＭＯＳトランジスタ１１のゲート電極と接地ライン２との間に結合されるスイッチ回路ＳＷ２とを含む。
【００２２】
ＮチャネルＭＯＳトランジスタ１０は、ゲート電極がスイッチ回路ＳＷ１を介して電源ライン１に接続され、ソース、ドレインおよび基板電極が接地ライン２に接続され、ＭＯＳ容量を形成する。
【００２３】
スイッチ回路ＳＷ１は、ＬＳＩ１００の動作／非動作を制御するための制御信号ＣＮＴ１に応答してオン／オフすることにより、電源ライン１とＮチャネルＭＯＳトランジスタ１０のゲート電極とを電気的に結合／分離する。
【００２４】
ＰチャネルＭＯＳトランジスタ１１は、ゲート電極がスイッチ回路ＳＷ２を介して接地ライン２に接続され、ソース、ドレインおよび基板電極が電源ライン１に接続され、ＭＯＳ容量を形成する。
【００２５】
スイッチ回路ＳＷ２は、制御信号ＣＮＴ２に応じてオン／オフすることにより、ＰチャネルＭＯＳトランジスタ１１のゲート電極と接地ライン２とを電気的に結合／分離する。
【００２６】
以上の構成において、ＬＳＩ１００の動作期間において、スイッチ回路ＳＷ１は、オン状態となり、電源ライン１とＮチャネルＭＯＳトランジスタ１０のゲート電極とを電気的に結合する。同時に、スイッチ回路ＳＷ２は、オン状態となり、接地ライン２とＰチャネルＭＯＳトランジスタ１１のゲート電極とを電気的に結合する。
【００２７】
このようにして、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量は、ＬＳＩ１００の動作期間において、デカップリング容量として電源電位ＶＤＤおよび接地電位ＶＳＳの安定的な供給を可能とする。
【００２８】
一方、ＬＳＩ１００の非動作期間において、スイッチ回路ＳＷ１は、オフ状態となり、電源ライン１とＮチャネルＭＯＳトランジスタ１０のゲート電極とを電気的に分離する。これにより、ＮチャネルＭＯＳトランジスタ１０からなるＭＯＳ容量において、電源電位ＶＤＤと接地電位ＶＳＳとのパスが切断される。
【００２９】
同時に、スイッチ回路ＳＷ２はオフ状態となり、接地ライン２とＰチャネルＭＯＳトランジスタ１１のゲート電極とを電気的に分離する。これにより、ＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量においても、電源電位ＶＤＤと接地電位ＶＳＳとのパスが切断される。
【００３０】
したがって、ＬＳＩ１００の非動作期間においては、ＭＯＳ容量におけるゲートリークが発生しないことから、ゲートリーク電流による電流消費を抑えることができる。
【００３１】
なお、この場合は、ＭＯＳ容量による電源安定化の効果を得ることができないが、ＬＳＩ１００自体が非動作状態であることから何ら支障は生じない。
【００３２】
また、本実施の形態では、電源安定化回路２００として、ＮチャネルＭＯＳトランジスタ１０からなるＭＯＳ容量とＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量とを対とする構成としたが、いずれか一方のみを単独で用いた構成とすることによっても同様の効果を得ることができる。
【００３３】
［実施の形態１の変更例］
図２は、この発明の実施の形態１の変更例に従う電源安定化回路の構成を示す図である。
【００３４】
図２を参照して、電源安定化回路２００は、ＬＳＩ１００に結合される電源ライン１と接地ライン２との間に結合されたＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１と、ＮチャネルＭＯＳトランジスタ１０のソース、ドレインおよび基板電極と接地ライン２との間に結合されたスイッチ回路ＳＷ３と、ＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極と電源ライン１との間に結合されたスイッチ回路ＳＷ４とを含む。
【００３５】
ＮチャネルＭＯＳトランジスタ１０は、ゲート電極が電源ライン１に接続され、ソース、ドレインおよび基板電極がスイッチ回路ＳＷ３を介して接地ライン２に接続され、実施の形態１と同様に、ＭＯＳ容量を形成する。
【００３６】
スイッチ回路ＳＷ３は、ＬＳＩ１００の動作／非動作を制御するための制御信号ＣＮＴ３に応答してオン／オフすることにより、接地ライン２とＮチャネルＭＯＳトランジスタ１０のソース、ドレインおよび基板電極とを電気的に結合／分離する。
【００３７】
ＰチャネルＭＯＳトランジスタ１１は、ゲート電極が接地ライン２に接続され、ソース、ドレインおよび基板電極がスイッチ回路ＳＷ４を介して電源ライン１に接続され、実施の形態１と同様に、ＭＯＳ容量を形成する。
【００３８】
スイッチ回路ＳＷ４は、制御信号ＣＮＴ４に応じてオン／オフすることにより、ＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極と電源ライン１とを電気的に結合／分離する。
【００３９】
以上の構成において、ＬＳＩ１００の動作期間において、スイッチ回路ＳＷ３は、オン状態となり、接地ライン２とＮチャネルＭＯＳトランジスタ１０のソース、ドレインおよび基板電極とを電気的に結合する。同時に、スイッチ回路ＳＷ４はオン状態となり、電源ライン１とＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極とを電気的に結合する。
【００４０】
これにより、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量によって、ＬＳＩ１００に供給される電源電位ＶＤＤおよび接地電位ＶＳＳの安定化が図られる。
【００４１】
一方、ＬＳＩ１００の非動作期間において、スイッチ回路ＳＷ３は、オフ状態となり、接地ライン２とＮチャネルＭＯＳトランジスタ１０のソース、ドレインおよび基板電極とを電気的に分離する。これにより、ＮチャネルＭＯＳトランジスタ１０からなるＭＯＳ容量において、電源電位ＶＤＤと接地電位ＶＳＳとのパスが切断される。
【００４２】
同時に、スイッチ回路ＳＷ４はオフ状態となり、電源ライン１とＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極とを電気的に分離する。これにより、ＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量において、電源電位ＶＤＤと接地電位ＶＳＳとの間のパスが切断される。
【００４３】
したがって、各ＭＯＳ容量におけるゲートリークが発生しないことから、ゲートリーク電流による電流消費を抑えることができる。
【００４４】
以上のように、この発明の実施の形態１に従えば、電源安定化回路において、ＬＳＩの動作／非動作状態に応じて電源電位と接地電位との間を結合／分離するスイッチ回路をＭＯＳトランジスタで形成されるＭＯＳ容量に付加することにより、ＬＳＩの電源安定化を図るとともに、ＭＯＳトランジスタのゲートリークによる消費電流の増大を抑えることができる。
【００４５】
［実施の形態２］
図３は、この発明の実施の形態２に従う電源安定化回路の構成を示す図である。
【００４６】
図３を参照して、電源安定化回路２００は、ＬＳＩ１００内部に配設され、内部電源ライン１０１および内部接地ライン１０２に結合される。電源電位ＶＤＤおよび接地電位ＶＳＳは、電源端子１１１および接地端子１１２を介して、それぞれ内部電源ライン１０１および内部接地ライン１０２に与えられる。
【００４７】
電源安定化回路２００は、内部電源ライン１０１と内部接地ライン１０２との間に結合されるＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１と、ＮチャネルＭＯＳトランジスタ１０のゲートと内部電源ライン１０１との間に結合されるスイッチ回路ＳＷ１と、ＰチャネルＭＯＳトランジスタ１１のゲート電極と内部接地ライン１０２との間に結合されるスイッチ回路ＳＷ２とを含む。
【００４８】
本実施の形態は、図１の実施の形態１に対して、電源安定化回路２００をＬＳＩ１００内部に配置した点でのみ異なり、回路構成については共通する。したがって、重複する部分についての詳細な説明は省略する。
【００４９】
図３に示すように、スイッチ回路ＳＷ１，ＳＷ２のオン／オフ動作を制御する制御信号ＣＮＴ１，ＣＮＴ２は、ＬＳＩ１００内部の制御回路１２０から出力される。制御回路１２０は、ＬＳＩ１００の動作／非動作が切換わるタイミングにおいて、制御信号ＣＮＴ１，ＣＮＴ２を出力する。
【００５０】
以上の構成において、ＬＳＩ１００の動作期間において、スイッチ回路ＳＷ１は、オン状態となり、内部電源ライン１０１とＮチャネルＭＯＳトランジスタ１０のゲート電極とを電気的に結合する。同時に、スイッチ回路ＳＷ２は、オン状態となり、内部接地ライン１０２とＰチャネルＭＯＳトランジスタ１１のゲート電極とを電気的に結合する。これにより、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量は、電源電位ＶＤＤおよび接地電位ＶＳＳを内部回路１１０に安定的に供給する。
【００５１】
一方、ＬＳＩ１００の非動作期間において、スイッチ回路ＳＷ１は、オフ状態となり、内部電源ライン１０１とＮチャネルＭＯＳトランジスタ１０のゲート電極とを電気的に分離する。これにより、ＮチャネルＭＯＳトランジスタ１０からなるＭＯＳ容量において、内部電源ライン１０１と内部接地ライン１０２とのパスが切断される。
【００５２】
同時に、スイッチ回路ＳＷ２はオフ状態となり、内部接地ライン１０２とＰチャネルＭＯＳトランジスタ１１のゲート電極とを電気的に分離する。これにより、ＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量においても、内部電源ライン１０１と内部接地ライン１０２とのパスが切断される。
【００５３】
したがって、ＬＳＩ１００の非動作期間においては、ＭＯＳ容量におけるゲートリークが発生しないことから、ゲートリーク電流による電流消費を抑えることができる。
【００５４】
図４は、図３の電源安定化回路２００の配置例を概略的に示す図である。
図４を参照して、電源安定化回路２００は、ＬＳＩ１００の外周部分の斜線で示す領域に配設される。
【００５５】
斜線領域には、内部電源ライン１０１および内部接地ライン１０２が配線されており、電源電位ＶＤＤおよび接地電位ＶＳＳが内部回路１１０へと伝達される。
【００５６】
なお、本実施の形態では、一例として、ＬＳＩ１００の外周の空き領域に電源安定化回路２００を配する構成を示したが、ＬＳＩ１００上であって、トランジスタなどのアクティブ素子が存在しない領域であれば、いずれの領域にも配置することが可能である。
【００５７】
また、ＬＳＩ１００の内部に搭載される電源安定化回路２００は、本実施の形態で示した構成に限定されず、図２に示す構成を採用しても同様の効果を得ることができる。
【００５８】
さらに、ＭＯＳ容量については、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１のうちのいずれか一方のみで構成することも可能である。
【００５９】
以上のように、この発明の実施の形態２に従えば、ＬＳＩ内部に配した電源回路において、ＬＳＩの動作／非動作に応じてスイッチ回路のオン・オフを制御することにより、電源安定化とともにゲートリークによる消費電流の増大を抑えることが可能となる。
【００６０】
なお、電源安定化回路は、ＬＳＩ内部の空き領域若しくは内部電源ラインなどの幹線領域に形成されることから、電源安定化回路の配置に伴なう回路規模の増大は回避される。
【００６１】
［実施の形態３］
図５は、この発明の実施の形態３に従う電源安定化回路の構成を示す図である。
【００６２】
図５を参照して、ＬＳＩ１００は、動作内容に応じて、複数のブロック１００ａ，１００ｂ・・・（図示省略）に分割される。各ブロック１００ａ，１００ｂ・・・には、内部回路１１０ａ，１１０ｂ・・・に供給する電源電位ＶＤＤおよび接地電位ＶＳＳを安定化させるための電源安定化回路２００ａ，２００ｂ・（図示省略）がそれぞれ配設される。
【００６３】
なお、電源安定化回路２００ａ，２００ｂ・・・の配置については、各ブロック１００ａ，１００ｂ・・・の動作内容に応じて、電源供給が必要なブロックにのみ配する構成とすればよい。
【００６４】
また、本実施の形態においても、電源安定化回路２００ａ，２００ｂ・・・は、図４に示す実施の形態２の配置例と同様に、各ブロック１００ａ，１００ｂ・・・において、トランジスタなどのアクティブ素子が存在しない領域であれば、いずれの領域にも配置することが可能である。
【００６５】
電源安定化回路２００ａ，２００ｂ・・・のそれぞれの回路構成は、図３に示す構成と同様である。例えば、ブロック１００ａを参照して、電源安定化回路２００ａは、内部電源ライン１０１ａと内部接地ライン１０２ａとの間に結合されるＭＯＳトランジスタ１０ａ，１１ａからなるＭＯＳ容量と、ＮチャネルＭＯＳトランジスタ１０ａと内部電源ライン１０１ａとの間に結合されるスイッチ回路ＳＷ１ａと、ＰチャネルＭＯＳトランジスタ１１ａと内部接地ライン１０２ａとの間に結合されるスイッチ回路ＳＷ２ａとを有する。
【００６６】
内部電源ライン１０１ａ，１０１ｂ・・・および内部接地ライン１０２ａ，１０２ｂ・・・は、ブロック１００ａ，１００ｂ・・・の各々に対応して分離されて配設される。これにより、電源電位ＶＤＤおよび接地電位ＶＳＳは、ブロック毎に独立して供給されることとなる。
【００６７】
このとき、ＰチャネルＭＯＳトランジスタ１１ａ，１１ｂ・・・においては、基板電極が内部電源ライン１０１ａ，１０１ｂ・・・に接続されていることから、内部電源ライン１０１ａ，１０１ｂ・・・の分割と同時に、ＭＯＳトランジスタの基板もブロック毎に分離される。
【００６８】
以上の構成において、電源安定化回路２００ａ，２００ｂ・・・の各々に内包されるスイッチ回路ＳＷ１ａ，ＳＷ２ａ，ＳＷ１ｂ，ＳＷ２ｂ・・・のオン／オフ制御は、制御部１２０から出力される各ブロックの動作状態を示す制御信号ＣＮＴ１ａ，ＣＮＴ２ａ，ＣＮＴ１ｂ，ＣＮＴ２ｂ・・・に応じて、ブロック単位で独立して行なわれる。
【００６９】
例えば、ブロック１００ａが動作状態であり、かつブロック１００ｂ・・・が非動作状態であるときには、ブロック１００ａにのみ電源電位ＶＤＤおよび接地電位ＶＳＳが供給される。さらに、電源安定化回路２００ａにおいては、制御信号ＣＮＴ１ａ，ＣＮＴ２ａに応じて、スイッチ回路ＳＷ１ａ，ＳＷ２ａがオンされる。これにより、ＮチャネルＭＯＳトランジスタ１０ａおよびＰチャネルＭＯＳトランジスタ１１ａは、デカップリング容量として作用する。
【００７０】
一方、電源安定化回路２００ｂにおいては、スイッチ回路ＳＷ１ｂ，ＳＷ２ｂはオフされ、内部電源ライン１０１ｂと内部接地ライン１０２ｂとの間のパスが切断される。図示しない電源安定化回路２００ｃ・・・においても、同様に、内部電源ライン１０１ｃ・・・と内部接地ライン１０２ｃ・・・との間のパスがそれぞれ切断される。
【００７１】
これによって、動作状態にあるブロック１００ａにおいて電源安定化が図られると同時に、非動作状態にあるブロック１００ｂ，１００ｃ・・・においては、電源安定化回路２００ｂ，２００ｃ・・・におけるゲートリーク電流の発生が抑えられる。
【００７２】
以上のように、この発明の実施の形態３に従えば、ＬＳＩ１００を複数のブロックに分割して、ブロック毎に必要に応じて電源電位および接地電位の供給源と電源安定化回路とを配設する構成とし、動作状態にあるブロックに対応する電源安定化回路のみを活性化するとともに、非動作状態のブロックに対応する電源安定化回路を非活性化することにより、ゲートリークによる電流消費をより一層低減することができる。
【００７３】
［実施の形態４］
図６は、この発明の実施の形態４に従う電源安定化回路の構成の一例を示す図である。
【００７４】
図６を参照して、電源安定化回路２００は、ＬＳＩ１００に電源電位ＶＤＤを伝達する電源ライン１と接地電位ＶＳＳを伝達する接地ライン２との間に結合されたＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１と、ＮチャネルＭＯＳトランジスタ１０のゲート電極と電源ライン１との間に結合されたＰチャネルＭＯＳトランジスタ２０と、ＰチャネルＭＯＳトランジスタ１１のゲート電極と接地ライン２との間に結合されたＮチャネルＭＯＳトランジスタ２１とを含む。
【００７５】
本実施の形態の電源安定化回路２００は、図１の実施の形態１の電源安定化回路２００におけるスイッチ回路ＳＷ１の一例として、ＰチャネルＭＯＳトランジスタ２０で構成したものである。また、スイッチ回路ＳＷ２の一例として、ＮチャネルＭＯＳトランジスタ２１で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【００７６】
ＰチャネルＭＯＳトランジスタ２０は、ゲート電極がＬＳＩ１００の動作状態を制御する制御信号ＣＮＴ１の入力端子（図示せず）に接続され、ソースが電源ライン１に接続され、ドレインがＮチャネルＭＯＳトランジスタ１０のゲート電極に接続される。
【００７７】
ＰチャネルＭＯＳトランジスタ２０は、制御信号ＣＮＴ１の電位に応じてオン／オフされると、電源ライン１とＮチャネルＭＯＳトランジスタ１０のゲート電極とを電気的に結合／分離する。
【００７８】
ここで、図示しない制御信号入力端子から入力される制御信号ＣＮＴ１は、Ｈ（論理ハイ）およびＬ（論理ロー）に相当する２つの電位状態を遷移する信号であり、ＬＳＩ１００が動作状態のときにおいてＬレベルとなり、非動作状態のときにおいてＨレベルとなる。
【００７９】
したがって、ＰチャネルＭＯＳトランジスタ２０は、ＬＳＩ１００の動作期間において、Ｌレベルの制御信号ＣＮＴ１に応じてオン状態となると、電源ライン１とＮチャネルＭＯＳトランジスタ１０のゲート電極とを電気的に結合する。
【００８０】
一方、ＰチャネルＭＯＳトランジスタ２０は、ＬＳＩ１００の非動作期間において、Ｈレベルの制御信号ＣＮＴ１に応じてオフ状態となると、ＭＯＳ容量に対する電源電位ＶＤＤと接地電位ＶＳＳとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【００８１】
ＮチャネルＭＯＳトランジスタ２１は、ゲート電極が図示しない制御信号ＣＮＴ２の入力端子に接続され、ドレインがＰチャネルＭＯＳトランジスタ１１のゲート電極に、ソースが接地ライン２に接続される。
【００８２】
ＮチャネルＭＯＳトランジスタ２１は、制御信号ＣＮＴ２の電位に応じてオン／オフされると、接地ライン２とＰチャネルＭＯＳトランジスタ１１のゲート電極とを電気的に結合／分離する。
【００８３】
ここで、制御信号ＣＮＴ２は、ＨおよびＬに相当する２つの電位状態を遷移する信号であり、ＬＳＩ１００が動作状態のときにおいてＨレベルとなり、非動作状態のときにおいてＬレベルとなる。
【００８４】
したがって、ＮチャネルＭＯＳトランジスタ２１は、ＬＳＩ１００の動作期間において、Ｈレベルの制御信号ＣＮＴ２に応じてオン状態となると、接地ライン２とＰチャネルＭＯＳトランジスタ１１のゲート電極とを電気的に結合する。
【００８５】
一方、ＮチャネルＭＯＳトランジスタ２１は、ＬＳＩ１００の非動作期間において、Ｌレベルの制御信号ＣＮＴ２に応じてオフ状態となると、ＭＯＳ容量に対する電源電位ＶＤＤと接地電位ＶＳＳとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【００８６】
以上をまとめると、ＬＳＩ１００の動作期間においては、ＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２１は、いずれもオン状態となり、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量によって、ＬＳＩ１００の電源安定化が図られる。
【００８７】
一方、ＬＳＩ１００の非動作期間においては、ＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２１は、いずれもオフ状態となり、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量におけるゲートリークの発生を抑制することができる。
【００８８】
なお、ＬＳＩ１００の動作期間において、オンされたＰチャネルＭＯＳトランジスタ２０のソース−ドレイン間には電位降下が生じないことから、Ｎチャネルトランジスタ１０のゲート電位は、電源電位ＶＤＤと等電位となる。
【００８９】
また、オンされたＮチャネルＭＯＳトランジスタ１１のドレイン−ソース間には電位上昇が生じないことから、ＰチャネルＭＯＳトランジスタ１１のゲート電位は接地電位ＶＳＳと等電位となる。
【００９０】
したがって、ＮチャネルＭＯＳトランジスタ１１およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量には、電源電位ＶＤＤと接地電位ＶＳＳとの電位差によって最大限の電荷が蓄えられることとなり、高い電源安定化効果を得ることができる。
【００９１】
［実施の形態４の変更例］
図７は、この発明の実施の形態４の変更例に従う電源安定化回路の構成の一例を示す図である。
【００９２】
図７を参照して、電源安定化回路２００は、ＬＳＩ１００に結合される電源ライン１と接地ライン２との間に結合されたＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１と、ＮチャネルＭＯＳトランジスタ１０のソース、ドレインおよび基板電極と接地ライン２との間に結合されたＮチャネルＭＯＳトランジスタ２２と、ＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極と電源ライン１との間に結合されたＰチャネルＭＯＳトランジスタ２３とを含む。
【００９３】
本実施の形態の電源安定化回路２００は、図２の電源安定化回路２００におけるスイッチ回路ＳＷ３の一例として、ＮチャネルＭＯＳトランジスタ２２で構成したものである。また、スイッチ回路ＳＷ４の一例として、ＰチャネルＭＯＳトランジスタ２３で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【００９４】
ＮチャネルＭＯＳトランジスタ２２は、ゲート電極が制御信号ＣＮＴ３の入力端子（図示せず）に接続され、ドレインがＮチャネルＭＯＳトランジスタ１０のソース、ドレインおよび基板電極に接続され、ソースが接地ライン２に接続される。
【００９５】
ＮチャネルＭＯＳトランジスタ２２は、制御信号ＣＮＴ３の電位に応じてオン／オフされると、接地ライン２とＮチャネルＭＯＳトランジスタ１０のソース、ドレインおよび基板電極とを電気的に結合／分離する。
【００９６】
ここで、図示しない制御信号入力端子から入力される制御信号ＣＮＴ３は、ＨおよびＬに相当する２つの電位状態を遷移する信号であり、ＬＳＩ１００が動作状態のときにおいてＨレベルとなり、非動作状態のときにおいてＬレベルとなる。
【００９７】
したがって、ＮチャネルＭＯＳトランジスタ２２は、ＬＳＩ１００の動作期間において、Ｈレベルの制御信号ＣＮＴ３に応じてオン状態となると、接地ライン２とＮチャネルＭＯＳトランジスタ１０のソース、ドレインおよび基板電極とを電気的に結合する。
【００９８】
一方、ＮチャネルＭＯＳトランジスタ２２は、ＬＳＩ１００の非動作期間において、Ｌレベルの制御信号に応じてオフ状態となると、ＭＯＳ容量に対する電源電位ＶＤＤと接地電位ＶＳＳとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【００９９】
ＰチャネルＭＯＳトランジスタ２３は、ゲート電極が図示しない制御信号ＣＮＴ４の入力端子に接続され、ソースが電源ライン１に接続され、ドレインがＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極に接続される。
【０１００】
ＰチャネルＭＯＳトランジスタ２３は、制御信号ＣＮＴ４の電位に応じてオン／オフされると、電源ライン１とＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極とを電気的に結合／分離する。
【０１０１】
制御信号ＣＮＴ４は、ＨおよびＬに相当する２つの電位状態を遷移する信号であり、ＬＳＩ１００が動作状態のときにおいてＬレベルとなり、非動作状態のときにおいてＨレベルとなる。
【０１０２】
したがって、ＰチャネルＭＯＳトランジスタ２３は、ＬＳＩ１００の動作期間において、Ｌレベルの制御信号ＣＮＴ４に応じてオン状態となると、電源ライン１とＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極とを電気的に結合する。
【０１０３】
一方、ＰチャネルＭＯＳトランジスタ２３は、ＬＳＩ１００の非動作期間において、Ｈレベルの制御信号ＣＮＴ４に応じてオフ状態となると、ＭＯＳ容量に対する電源電位ＶＤＤと接地電位ＶＳＳとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【０１０４】
以上をまとめると、ＬＳＩ１００の動作期間においては、ＮチャネルＭＯＳトランジスタ２２およびＰチャネルＭＯＳトランジスタ２３は、いずれもオン状態となり、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量によって、ＬＳＩ１００の電源安定化が図られる。
【０１０５】
一方、ＬＳＩ１００の非動作期間においては、ＮチャネルＭＯＳトランジスタ２２およびＰチャネルＭＯＳトランジスタ２３は、いずれもオフ状態となり、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量におけるゲートリークの発生を抑制することができる。
【０１０６】
なお、ＬＳＩ１００の動作期間において、オンされたＮチャネルＭＯＳトランジスタ２２のソース−ドレイン間には、閾値電圧による電位上昇が生じないとともに、オンされたＰチャネルＭＯＳトランジスタ２３のソース−ドレイン間には電位降下が生じないことから、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量には、電源電位ＶＤＤと接地電位ＶＳＳとの電位差によって最大限の電荷が蓄えられることとなる。
【０１０７】
以上のように、この発明の実施の形態４に従えば、ＬＳＩの動作／非動作に応じて、ＭＯＳ容量と電源電位および接地電位との間のスイッチ回路をオン／オフすることにより、ＬＳＩに安定的に電源電位および接地電位を供給するとともに、ゲートリークによる電流消費を低減することができる。
【０１０８】
また、スイッチ回路とデカップリング容量とをいずれもＭＯＳトランジスタで構成することから、電源安定化回路を容易に形成することができる。
【０１０９】
なお、図６，７に示す本実施の形態に係る電源安定化回路２００を、図３のようにＬＳＩ１００内部に配設したときにおいても、同様の効果を得ることができる。このとき、スイッチ回路の制御信号ＣＮＴ１，ＣＮＴ２は、それぞれＬＳＩ１００内部の制御部１２０から出力される。また、図６，７の電源ライン１および接地ライン２は、それぞれ内部電源ライン１０１および内部接地ライン１０２に置換される。
【０１１０】
［実施の形態５］
図８は、この発明の実施の形態５に従う電源安定化回路の構成の一例を示す図である。
【０１１１】
図８を参照して、電源安定化回路２００は、ＬＳＩ１００に結合される電源ライン１と接地ライン２との間に結合されたＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１と、ＮチャネルＭＯＳトランジスタ１０のゲート電極と電源ライン１との間に結合されたＮチャネルＭＯＳトランジスタ２２と、ＰチャネルＭＯＳトランジスタ１１のゲート電極と接地ライン２との間に結合されたＰチャネルＭＯＳトランジスタ２３とを含む。
【０１１２】
本実施の形態の電源安定化回路２００は、図１の実施の形態１の電源安定化回路２００におけるスイッチ回路ＳＷ１の一例として、ＮチャネルＭＯＳトランジスタ２２で構成したものである。また、スイッチ回路ＳＷ２の一例として、ＰチャネルＭＯＳトランジスタ２３で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【０１１３】
ＮチャネルＭＯＳトランジスタ２２は、ゲート電極が図示しない制御信号ＣＮＴ３の入力端子に接続され、ドレインが電源ライン１に接続され、ソースがＮチャネルＭＯＳトランジスタ１０のゲート電極に接続される。
【０１１４】
ＮチャネルＭＯＳトランジスタ２２は、制御信号ＣＮＴ３の電位に応じてオン／オフされると、電源ライン１とＮチャネルＭＯＳトランジスタ１０のゲート電極とを電気的に結合／分離する。
【０１１５】
ＮチャネルＭＯＳトランジスタ２２は、ＬＳＩ１００の動作期間において、Ｈレベルの制御信号ＣＮＴ３に応じてオン状態となると、電源ライン１とＮチャネルＭＯＳトランジスタ１０のゲート電極とを電気的に結合する。
【０１１６】
一方、ＮチャネルＭＯＳトランジスタ２２は、ＬＳＩ１００の非動作期間において、Ｌレベルの制御信号ＣＮＴ３に応じてオフ状態となると、ＭＯＳ容量に対する電源電位ＶＤＤと接地電位ＶＳＳとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【０１１７】
ＰチャネルＭＯＳトランジスタ２３は、ゲート電極が図示しない制御信号ＣＮＴ４の入力端子に接続され、ソースがＰチャネルＭＯＳトランジスタ１１のゲート電極に、ドレインが接地ライン２に接続される。
【０１１８】
ＰチャネルＭＯＳトランジスタ２３は、制御信号ＣＮＴ４の電位に応じてオン／オフされると、接地ライン２とＰチャネルＭＯＳトランジスタ１１のゲート電極とを電気的に結合／分離する。
【０１１９】
ＰチャネルＭＯＳトランジスタ２３は、ＬＳＩ１００の動作期間において、Ｌレベルの制御信号ＣＮＴ４に応じてオン状態となると、接地ライン２とＰチャネルＭＯＳトランジスタ１１のゲート電極とを電気的に結合する。
【０１２０】
一方、ＰチャネルＭＯＳトランジスタ２３は、ＬＳＩ１００の非動作期間において、Ｈレベルの制御信号ＣＮＴ４に応じてオフ状態となると、ＭＯＳ容量に対する電源電位ＶＤＤと接地電位ＶＳＳとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【０１２１】
以上をまとめると、ＬＳＩ１００の動作期間においては、ＮチャネルＭＯＳトランジスタ２２およびＰチャネルＭＯＳトランジスタ２３は、いずれもオン状態となり、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量によって、ＬＳＩ１００の電源安定化が図られる。
【０１２２】
一方、ＬＳＩ１００の非動作期間においては、ＮチャネルＭＯＳトランジスタ２２およびＰチャネルＭＯＳトランジスタ２３は、いずれもオフ状態となり、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量におけるゲートリークの発生を抑制することができる。
【０１２３】
なお、ＬＳＩ１００の動作期間において、オンされたＮチャネルＭＯＳトランジスタ２２のソース−ドレイン間には閾値電圧分の電位降下が生じることから、Ｎチャネルトランジスタ１０のゲート電位は、電源電位ＶＤＤから閾値電圧だけ低い電位となる。
【０１２４】
また、オンされたＰチャネルＭＯＳトランジスタ２３のソース−ドレイン間には閾値電圧分の電位上昇が生じることから、ＰチャネルＭＯＳトランジスタ１１のゲート電位は接地電位ＶＳＳから閾値電圧だけ高い電位となる。
【０１２５】
したがって、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量には、電源電位ＶＤＤと接地電位ＶＳＳとの電位差からＮチャネルＭＯＳトランジスタ２２およびＰチャネルＭＯＳトランジスタ２３の閾値電圧分の和に相当する電位を減じた電位が印加されることとなる。ＭＯＳ容量にて発生するゲートリーク電流量は、ゲート印加電圧に比例することから、本構成によれば、ＬＳＩ１００の動作期間においても、ゲートリーク電流を低減し、低消費電流化を実現することが可能となる。
【０１２６】
［実施の形態５の変更例］
図９は、この発明の実施の形態５の変更例に従う電源安定化回路の構成の一例を示す図である。
【０１２７】
図９を参照して、電源安定化回路２００は、ＬＳＩ１００に結合される電源ラン１と接地ライン２との間に結合されたＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１と、ＮチャネルＭＯＳトランジスタ１０のソース、ドレインおよび基板電極と接地ライン２との間に結合されたＰチャネルＭＯＳトランジスタ２０と、ＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極と電源ライン１との間に結合されたＮチャネルＭＯＳトランジスタ２１とを含む。
【０１２８】
本実施の形態の電源安定化回路２００は、図２の実施の形態１の変更例に係る電源安定化回路２００におけるスイッチ回路ＳＷ３の一例として、ＰチャネルＭＯＳトランジスタ２０で構成したものである。また、スイッチ回路ＳＷ４の一例として、ＮチャネルＭＯＳトランジスタ２１で構成したものである。よって、共通する部分についての詳細な説明は省略する。
【０１２９】
ＰチャネルＭＯＳトランジスタ２０は、ゲート電極が図示しない制御信号ＣＮＴ１の入力端子に接続され、ソースがＮチャネルＭＯＳトランジスタ１０のソース、ドレインおよび基板電極に接続され、ドレインが接地ライン２に接続される。
【０１３０】
ＰチャネルＭＯＳトランジスタ２０は、ＬＳＩ１００の動作期間において、Ｌレベルの制御信号ＣＮＴ１に応じてオン状態となると、接地ライン２とＮチャネルＭＯＳトランジスタ１０のソース、ドレインおよび基板電極とを電気的に結合する。
【０１３１】
一方、ＰチャネルＭＯＳトランジスタ２０は、ＬＳＩ１００の非動作期間において、Ｈレベルの制御信号ＣＮＴ１に応じてオフ状態となると、ＭＯＳ容量に対する電源電位ＶＤＤと接地電位ＶＳＳとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【０１３２】
ＮチャネルＭＯＳトランジスタ２１は、ゲート電極が図示しない制御信号ＣＮＴ２の入力端子に接続され、ドレインが電源ライン１に接続され、ソースがＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極に接続される。
【０１３３】
ＮチャネルＭＯＳトランジスタ２１は、ＬＳＩ１００の動作期間において、Ｈレベルの制御信号ＣＮＴ２に応じてオン状態となると、電源ライン１とＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極とを電気的に結合する。
【０１３４】
一方、ＮチャネルＭＯＳトランジスタ２１は、ＬＳＩ１００の非動作期間において、Ｌレベルの制御信号ＣＮＴ２に応じてオフ状態となると、ＭＯＳ容量に対する電源電位ＶＤＤと接地電位ＶＳＳとの間のパスが切断されることから、ゲートリークの発生が抑制される。
【０１３５】
以上をまとめると、ＬＳＩ１００の動作期間においては、ＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２１は、いずれもオン状態となり、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量によって、ＬＳＩ１００の電源安定化が図られる。
【０１３６】
一方、ＬＳＩ１００の非動作期間においては、ＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２１は、いずれもオフ状態となり、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量におけるゲートリークの発生を抑制することができる。
【０１３７】
なお、ＬＳＩ１００の動作期間において、オンされたＰチャネルＭＯＳトランジスタ２０のソース−ドレイン間には閾値電圧分の電位上昇が生じるとともに、オンされたＮチャネルＭＯＳトランジスタ２１のソース−ドレイン間には閾値電圧分の電位降下が生じることから、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量には、電源電位ＶＤＤと接地電位ＶＳＳとの電位差からＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２１の閾値電圧の和に相当する電位分を減じた電位が印加されることとなる。したがって、ＬＳＩ１００の動作状態においても、各ＭＯＳ容量におけるゲートリークによる消費電流が抑えられることとなる。
【０１３８】
以上のように、この発明の実施の形態５に従えば、ＬＳＩの電源安定化を図るとともに、ＬＳＩの動作状態および非動作状態において、ゲートリークによる電流消費を抑えることができ、一層の低消費電力化を実現することができる。
【０１３９】
なお、本実施の形態の電源安定化回路２００を、図３に示すように、ＬＳＩ１００内部に配設したときにおいても同様の効果を得ることができる。この場合は、スイッチ回路の制御信号ＣＮＴ１，ＣＮＴ２は、それぞれＬＳＩ１００内部の制御部１２０から出力される。また、図８，９中の電源ライン１および接地ライン２は、それぞれ内部電源ライン１０１および内部接地ライン１０２に置換される。
【０１４０】
［実施の形態６］
図１０は、この発明の実施の形態６に従う電源安定化回路の構成を示す図である。
【０１４１】
図１０を参照して、電源安定化回路２００は、ＬＳＩ１００に結合される電源ライン１と接地ライン２との間に結合されたＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１と、電源３と電源ライン１との間に結合されたＰチャネルＭＯＳトランジスタ２０とを含む。
【０１４２】
ＮチャネルＭＯＳトランジスタ１０は、ゲート電極が電源ライン１に接続され、ソース、ドレインおよび基板電極が接地ライン２に接続される。
【０１４３】
ＰチャネルＭＯＳトランジスタ１１は、ソース、ドレインおよび基板電極が電源ライン１に接続され、ゲート電極が接地ライン２に接続される。
【０１４４】
本実施の形態の電源安定化回路２００は、図１の実施の形態１におけるスイッチ回路ＳＷ１および図２の実施の形態２におけるスイッチ回路ＳＷ４の一例として、ＰチャネルＭＯＳトランジスタ２０で構成したものである。
【０１４５】
ＰチャネルＭＯＳトランジスタ２０は、ゲート電極が図示しない制御信号ＣＮＴ１の入力端子に接続され、ドレインが電源ライン１に接続され、ソースが電源３に接続される。
【０１４６】
本実施の形態では、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１により形成されるＭＯＳ容量は、スイッチ回路であるＰチャネルＭＯＳトランジスタ２０を介さず、直接電源ライン１と接地ライン２との間に結合される。この点において、ＭＯＳ容量とスイッチ回路であるＰチャネルＭＯＳトランジスタ２０を一体として電源ライン１と接地ライン２との間に結合する実施の形態４，５の構成と相違する。
【０１４７】
ＰチャネルＭＯＳトランジスタ２０は、ＬＳＩ１００の動作期間において、Ｌレベルの制御信号ＣＮＴ１に応じてオンされると、電源３と電源ライン１とを電気的に結合する。
【０１４８】
電源３と電源ライン１とが結合することにより、電源ライン１が電源電位ＶＤＤに駆動されると、ＮチャネルＭＯＳトランジスタ１０のゲート電極およびＰチャネルＭＯＳトランジスタ１１のソース、ドレインおよび基板電極は、電源電位ＶＤＤとなる。
【０１４９】
したがって、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１により、電源電位ＶＤＤおよび接地電位ＶＳＳが安定的にＬＳＩ１００に供給される。
【０１５０】
ここで、オン状態となったＰチャネルＭＯＳトランジスタ２０は、オン抵抗として、ＭＯＳ容量に直列接続される抵抗成分を有する。
【０１５１】
したがって、先の実施の形態で示したように、電源ライン１と接地ライン２との間にＰチャネルＭＯＳトランジスタ２０とＭＯＳ容量とを一体化して配した場合、電源ライン１と接地ライン２との間には、抵抗を介してＭＯＳ容量が付加されることとなる。
【０１５２】
ＬＳＩ１００の動作期間において、内部回路１１０が所定の速度で動作すると、内部回路１１０の動作速度に応じてＭＯＳ容量への充放電が繰り返される。内部回路１１０の動作が高速となるに伴ない、ＭＯＳ容量への充放電の速度も高速化される。
【０１５３】
しかしながら、抵抗を介してＭＯＳ容量が付加されているときには、抵抗に起因して充放電の過渡特性における時定数が大きくなることから、内部回路１１０の動作速度がある一定値以上となると、充放電が動作速度に追従できなくなり、電源ライン１と接地ライン２との間にＭＯＳ容量が存在しない状態と等しくなってしまう。
【０１５４】
すなわち、内部回路１１０の高速動作時においては、ＭＯＳトランジスタによるスイッチ回路の抵抗成分により、ＭＯＳ容量による電源安定化の効果を十分に得ることができない。
【０１５５】
そこで、図１０に示すように、ＭＯＳ容量をスイッチ回路であるＰチャネルＭＯＳトランジスタ２０を介さず、直接電源ライン１と接地ライン２との間に結合する本実施の形態によれば、ＰチャネルＭＯＳトランジスタ２０のオン抵抗による高周波特性の劣化を招くことなく、高速動作においても電源安定化の効果を最大限に享受することができる。
【０１５６】
なお、ＬＳＩ１００の非動作期間においては、Ｈレベルの制御信号ＣＮＴ１に応じてＰチャネルＭＯＳトランジスタ２０がオフ状態となると、電源３から電源ライン１に対しての電源電位ＶＤＤの供給が行なわれない。
【０１５７】
したがって、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量に対して、電源電位ＶＤＤと接地電位ＶＳＳとのパスが切断されることから、ゲートリーク電流の発生が抑えられる。
【０１５８】
さらに、図示しないＬＳＩ１００の内部回路１１０に対する電源電位ＶＤＤと接地電位ＶＳＳとの間のパスも切断されることから、内部回路１１０におけるリーク電流の発生も抑制することができる。
【０１５９】
［実施の形態６の変更例１］
図１１は、この発明の実施の形態６の変更例１に従う電源安定化回路の構成を示す図である。
【０１６０】
図１１を参照して、電源安定化回路２００は、ＬＳＩ１００に結合される電源ライン１と接地ライン２との間に結合されたＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１と、接地ライン２と接地電位との間に結合されたＮチャネルＭＯＳトランジスタ２２とを含む。
【０１６１】
ＮチャネルＭＯＳトランジスタ１０は、ゲート電極が電源ライン１に接続され、ソース、ドレインおよび基板電極が接地ライン２に接続される。
【０１６２】
ＰチャネルＭＯＳトランジスタ１１は、ソース、ドレインおよび基板電極が電源ライン１に接続され、ゲート電極が接地ライン２に接続される。
【０１６３】
本実施の形態の電源安定化回路２００は、図２の実施の形態２におけるスイッチ回路ＳＷ３および図１の実施の形態１におけるスイッチ回路ＳＷ２の一例として、ＮチャネルＭＯＳトランジスタ２２で構成したものである。
【０１６４】
ＮチャネルＭＯＳトランジスタ２２は、ゲート電極が図示しない制御信号ＣＮＴ３の入力端子に接続され、ドレインが接地ライン２に接続され、ソースが接地電位に接続される。
【０１６５】
図１１では、図１０と同様に、ＭＯＳ容量は、スイッチ回路であるＮチャネルＭＯＳトランジスタ２２を介さず、直接電源ライン１と接地ラインとの間に結合される。
【０１６６】
これにより、先述のように、ＬＳＩ１００の動作期間において、ＮチャネルＭＯＳトランジスタ２２のオン抵抗による高周波特性の劣化を招くことなく、高速動作においても電源安定化の効果を最大限に享受することができる。
【０１６７】
また、ＬＳＩ１００の非動作期間においては、Ｌレベルの制御信号ＣＮＴ３に応じてＮチャネルＭＯＳトランジスタ２２がオフされると、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量におけるゲートリーク電流の発生が抑えられるとともに、内部回路１１０におけるリーク電流の発生も抑制することができる。
【０１６８】
［実施の形態６の変更例２］
図１２は、この発明の実施の形態６の変更例２に従う電源安定化回路の構成を示す図である。
【０１６９】
図１２を参照して、電源安定化回路２００は、ＬＳＩ１００に結合される電源ライン１と接地ライン２との間に結合されたＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１と、電源３と電源ライン１との間に結合されたＰチャネルＭＯＳトランジスタ２０と、接地ライン２と接地電位との間に結合されたＮチャネルＭＯＳトランジスタ２２とを含む。
【０１７０】
本実施の形態の電源安定化回路２００は、図１の実施の形態１におけるスイッチ回路ＳＷ１および図２の実施の形態２におけるスイッチ回路ＳＷ４の一例として、ＰチャネルＭＯＳトランジスタ２０で構成したものである。
【０１７１】
さらに、図２の実施の形態２におけるスイッチ回路ＳＷ３および図１の実施の形態１におけるスイッチ回路ＳＷ２の一例として、ＮチャネルＭＯＳトランジスタ２２で構成したものである。
【０１７２】
ＰチャネルＭＯＳトランジスタ２０は、ゲート電極が図示しない制御信号ＣＮＴ１の入力端子に接続され、ソースが電源３に接続され、ドレインが電源ライン１に接続される。
【０１７３】
ＰチャネルＭＯＳトランジスタ２０は、ＬＳＩ１００の動作期間において、Ｌレベルの制御信号ＣＮＴ１に応じてオンされると、電源３と電源ライン１とを電気的に結合する。これにより、電源ライン１は電源電位ＶＤＤに駆動される。
【０１７４】
一方、ＰチャネルＭＯＳトランジスタ２０は、ＬＳＩ１００の非動作期間において、Ｈレベルの制御信号ＣＮＴ１に応じてオフされると、電源３と電源ライン１とを電気的に分離する。
【０１７５】
ＮチャネルＭＯＳトランジスタ２２は、ゲート電極が図示しない制御信号ＣＮＴ３の入力端子に接続され、ドレインが接地ライン２に接続され、ソースが接地電位に接続される。
【０１７６】
ＮチャネルＭＯＳトランジスタ２２は、ＬＳＩ１００の動作期間において、Ｈレベルの制御信号ＣＮＴ３に応じてオンされると、接地電位と接地ライン２とを電気的に結合する。これにより、接地ライン２は接地電位ＶＳＳに駆動される。
【０１７７】
一方、ＮチャネルＭＯＳトランジスタ２２は、ＬＳＩ１００の非動作期間において、Ｌレベルの制御信号に応じてオフ状態となると、接地電位と接地ライン２とを電気的に分離する。
【０１７８】
図１２では、図１０，１１と同様に、ＭＯＳ容量は、スイッチ回路であるＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２２を介さず、直接電源ライン１と接地ラインとの間に結合される。
【０１７９】
したがって、ＬＳＩ１００の動作期間において、ＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２２のオン抵抗による高周波特性の劣化を招くことなく、高速動作においても電源安定化の効果を最大限に享受することができる。
【０１８０】
また、ＬＳＩ１００の非動作期間においては、ＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２２のいずれもがオフされると、ＮチャネルＭＯＳトランジスタ１０およびＰチャネルＭＯＳトランジスタ１１からなるＭＯＳ容量におけるゲートリーク電流の発生が抑えられるとともに、内部回路１１０におけるリーク電流の発生も抑制することができる。
【０１８１】
以上のように、この発明の実施の形態６に従えば、ＬＳＩの動作期間において、ＭＯＳトランジスタからなるスイッチ回路を介さずに、電源ラインと接地ラインとの間にＭＯＳ容量を直結することにより、ＭＯＳトランジスタのオン抵抗による高周波特性の劣化を回避して、高速動作においても電源安定化による安定動作が保証される。
【０１８２】
また、ＬＳＩの非動作期間において、電源電位と接地電位との間のパスを切断することにより、ＭＯＳ容量におけるゲートリーク電流の発生を抑えるとともに、内部回路におけるリーク電流の発生を抑制することができることから、一層の低消費電流化が実現される。
【０１８３】
以上に挙げた実施の形態１〜６のうち、実施の形態５，６においては、スイッチ回路の一例としてＭＯＳトランジスタを用いる構成について示した。ここで、スイッチ回路のＭＯＳトランジスタのゲート酸化膜を内部回路等に含まれる他のＭＯＳトランジスタのゲート酸化膜よりも厚膜化すれば、スイッチ回路のオン状態、すなわち、ＭＯＳトランジスタのオン状態において、スイッチ回路内で生じるゲートリーク電流を低減することができる。したがって、ＬＳＩの動作期間において一層の低消費電流が可能となる。
【０１８４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８５】
【発明の効果】
以上のように、この発明の電源安定化回路によれば、ＬＳＩの動作状態の応じて、電源電位と接地電位との間を電気的に結合／分離するスイッチ回路をＭＯＳ容量に付加した構成することにより、ＬＳＩの電源安定化を図るとともに、ＭＯＳ容量を形成するＭＯＳトランジスタのゲートリークによる消費電流の増大を抑えることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う電源安定化回路の構成を示す図である。
【図２】この発明の実施の形態１の変更例に従う電源安定化回路の構成を示す図である。
【図３】この発明の実施の形態２に従う電源安定化回路の構成を示す図である。
【図４】図３の電源安定化回路２００の配置例を概略的に示す図である。
【図５】この発明の実施の形態３に従う電源安定化回路の構成を示す図である。
【図６】この発明の実施の形態４に従う電源安定化回路の構成を示す図である。
【図７】この発明の実施の形態４の変更例に従う電源安定化回路の構成の一例を示す図である。
【図８】この発明の実施の形態５に従う電源安定化回路の構成を示す図である。
【図９】この発明の実施の形態５の変更例に従う電源安定化回路の構成を示す図である。
【図１０】この発明の実施の形態６に従う電源安定化回路の構成を示す図である。
【図１１】この発明の実施の形態６の変更例１に従う電源安定化回路の構成を示す図である。
【図１２】この発明の実施の形態６の変更例２に従う電源安定化回路の構成を示す図である。
【符号の説明】
１ 電源ライン、２ 接地ライン、３ 電源、１０，１０ａ，１０ｂ・・・，２０，２２ ＮチャネルＭＯＳトランジスタ、１１，１１ａ，１１ｂ・・・，２１，２３ ＰチャネルＭＯＳトランジスタ、１００ ＬＳＩ、１００ａ，１００ｂ・・・ ブロック、１０１，１０１ａ，１０１ｂ・・・ 内部電源ライン、１０２，１０２ａ，１０２ｂ・・・ 内部接地ライン、１１０，１１０ａ，１１０ｂ・・・ 内部回路、１１１ 電源端子、１１２ 接地端子、１２０ 制御部、２００，２００ａ，２００ｂ・・・ 電源安定化回路、ＳＷ１，ＳＷ１ａ，ＳＷ１ｂ・・・，ＳＷ２，ＳＷ２ａ，ＳＷ２ｂ・・・，ＳＷ３，ＳＷ４ スイッチ回路、ＣＮＴ１，ＣＮＴ１ａ，ＣＮＴ１ｂ・・・，ＣＮＴ２，ＣＮＴ２ａ，ＣＮＴ２ｂ・・・，ＣＮＴ３，ＣＮＴ４ 制御信号、ＶＤＤ 電源電位、ＶＳＳ 接地電位。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a power supply stabilization circuit, and more particularly to a power supply stabilization circuit added to a power supply circuit for supplying a power supply potential and a ground potential, and a semiconductor integrated circuit device including the same.
[0002]
[Prior art]
For the purpose of guaranteeing a stable operation of an LSI (semiconductor integrated circuit), a decoupling capacitance as a power supply stabilizing circuit is provided between a power supply line transmitting a power supply potential to an internal circuit of the LSI and a ground line transmitting a ground potential. Be placed.
[0003]
As the decoupling capacitance, a so-called MOS capacitance formed by the gate capacitance of a MOS (Metal Oxide Semiconductor) transistor is generally used (for example, see Patent Document 1).
[0004]
Since the larger the capacitance value of the decoupling capacitor is, the more effective the stabilization of the power supply voltage is. The capacity of the MOS capacitor is increased by increasing the gate area of the MOS transistor and reducing the thickness of the gate oxide film. ing.
[0005]
On the other hand, in recent LSI manufacturing process technology, as transistor miniaturization progresses, in a miniaturized transistor of 100 nanonodes or less, the thickness of the gate oxide film becomes thinner, and gate leakage occurs between the gate electrode and the substrate. There is a problem that occurs.
[0006]
Since the current due to the gate leakage causes an increase in the power consumption of the entire circuit, it is becoming more and more remarkable in today's thinner gate oxide film.
[0007]
Note that a current due to gate leakage is generated by charges penetrating through a gate oxide film, and thus increases in proportion to a gate area and a gate applied voltage of the transistor.
[0008]
In particular, in the above MOS capacitor, the gate area of the MOS transistor is often designed to be as large as possible in order to increase the capacitance value, and the problem of gate leakage becomes serious due to the progress of miniaturization. is expected.
[0009]
[Patent Document 1]
JP-A-2-58275 (FIG. 1)
[0010]
[Problems to be solved by the invention]
As described above, the MOS capacitor is used for stabilizing the power supply, and is a so-called auxiliary device for guaranteeing the stable operation of the LSI body.
[0011]
By the way, it is said that in the generations after the 90 nano node, the gate leakage current in the MOS transistor mounted on the LSI occupies most of the leakage current and becomes equal to the active current.
[0012]
This is only a prediction regarding the LSI body, and does not include the current consumption in the power supply stabilizing circuit which is an auxiliary device for stabilizing the power supply.
[0013]
On the other hand, in the power supply stabilizing circuit, it is not uncommon for the gate area of the MOS transistor forming the MOS capacitor to be equal to the gate area of the MOS transistor mounted on the LSI body.
[0014]
In this case, in the future of LSIs that are being miniaturized, it is determined that the current consumption of the LSI main body and the current consumption of the power supply stabilization circuit will be substantially the same. It is expected that
[0015]
SUMMARY OF THE INVENTION An object of the present invention is to provide a power supply stabilizing circuit capable of suppressing an increase in current consumption due to gate leakage, and a semiconductor integrated circuit device including the same.
[0016]
[Means for Solving the Problems]
According to the power supply stabilizing circuit according to the present invention, there is provided a power supply stabilizing circuit for stabilizing a power supply potential and a ground potential supplied to an internal circuit of a semiconductor integrated circuit, provided between the power supply potential and the ground potential. A capacitive element; and a switch circuit connected between the power supply potential and the capacitive element or between the capacitive element and the ground potential. The switch circuit electrically couples a corresponding power supply potential or ground potential to a capacitance element in an operation state of the semiconductor integrated circuit, and a corresponding power supply potential or ground potential and a capacitance in a non-operation state of the semiconductor integrated circuit. It is electrically separated from the element.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will not be repeated.
[0018]
[Embodiment 1]
FIG. 1 is a diagram showing a configuration of a power supply stabilizing circuit according to the first embodiment of the present invention.
[0019]
Referring to FIG. 1, power
[0020]
In
[0021]
Power
[0022]
The N-
[0023]
The switch circuit SW1 is turned on / off in response to a control signal CNT1 for controlling the operation / non-operation of the
[0024]
The P-
[0025]
The switch circuit SW2 is electrically turned on / off in response to the control signal CNT2 to electrically couple / separate the gate electrode of the P-
[0026]
In the above configuration, during the operation period of the
[0027]
As described above, the MOS capacitor including the N-
[0028]
On the other hand, during the non-operation period of the
[0029]
At the same time, the switch circuit SW2 is turned off, and electrically separates the
[0030]
Therefore, during the non-operation period of the
[0031]
In this case, the effect of stabilizing the power supply by the MOS capacitor cannot be obtained, but no problem occurs because the
[0032]
Further, in the present embodiment, the power
[0033]
[Modification of First Embodiment]
FIG. 2 shows a configuration of a power supply stabilizing circuit according to a modification of the first embodiment of the present invention.
[0034]
Referring to FIG. 2, power
[0035]
N-
[0036]
The switch circuit SW3 turns on / off in response to a control signal CNT3 for controlling operation / non-operation of the
[0037]
P-
[0038]
The switch circuit SW4 is turned on / off according to the control signal CNT4 to electrically couple / separate the power supply line 1 from the source, drain and substrate electrode of the P-
[0039]
In the above configuration, during the operation period of the
[0040]
Thus, the power supply potential VDD and the ground potential VSS supplied to the
[0041]
On the other hand, during the non-operation period of the
[0042]
At the same time, the switch circuit SW4 is turned off, and electrically separates the power supply line 1 from the source and drain of the P-
[0043]
Therefore, since no gate leakage occurs in each MOS capacitor, current consumption due to gate leakage current can be suppressed.
[0044]
As described above, according to the first embodiment of the present invention, in the power supply stabilizing circuit, the switch circuit for coupling / separating between the power supply potential and the ground potential according to the operation / non-operation state of the LSI is provided by the MOS transistor In addition to stabilizing the power supply of the LSI, it is possible to suppress an increase in current consumption due to gate leakage of the MOS transistor.
[0045]
[Embodiment 2]
FIG. 3 shows a configuration of a power supply stabilizing circuit according to the second embodiment of the present invention.
[0046]
Referring to FIG. 3, power
[0047]
Power
[0048]
This embodiment is different from the first embodiment shown in FIG. 1 only in that a power
[0049]
As shown in FIG. 3, control signals CNT1 and CNT2 for controlling on / off operations of the switch circuits SW1 and SW2 are output from a
[0050]
In the above configuration, during the operation period of the
[0051]
On the other hand, during the non-operation period of the
[0052]
At the same time, switch circuit SW2 is turned off, and electrically separates
[0053]
Therefore, during the non-operation period of the
[0054]
FIG. 4 is a diagram schematically showing an example of arrangement of power
Referring to FIG. 4, power
[0055]
In the shaded region, an internal
[0056]
In the present embodiment, as an example, the configuration in which the power
[0057]
Further, the power
[0058]
Further, the MOS capacitor can be configured with only one of the N-
[0059]
As described above, according to the second embodiment of the present invention, in the power supply circuit disposed inside the LSI, by controlling the ON / OFF of the switch circuit according to the operation / non-operation of the LSI, the power supply can be stabilized. It is possible to suppress an increase in current consumption due to gate leakage.
[0060]
Since the power supply stabilization circuit is formed in a free area in the LSI or in a trunk area such as an internal power supply line, an increase in circuit size due to the arrangement of the power supply stabilization circuit is avoided.
[0061]
[Embodiment 3]
FIG. 5 shows a configuration of a power supply stabilizing circuit according to the third embodiment of the present invention.
[0062]
Referring to FIG. 5,
[0063]
The
[0064]
Also in the present embodiment, the power
[0065]
The circuit configuration of each of the
[0066]
The internal
[0067]
At this time, since the substrate electrodes of the P-
[0068]
In the above configuration, on / off control of the switch circuits SW1a, SW2a, SW1b, SW2b,... Included in each of the
[0069]
For example, when the
[0070]
On the other hand, in power
[0071]
.., The power
[0072]
As described above, according to the third embodiment of the present invention,
[0073]
[Embodiment 4]
FIG. 6 shows an example of a configuration of a power supply stabilizing circuit according to the fourth embodiment of the present invention.
[0074]
Referring to FIG. 6, power
[0075]
The power
[0076]
P-
[0077]
When turned on / off according to the potential of control signal CNT1, P
[0078]
Here, the control signal CNT1 input from a control signal input terminal (not shown) is a signal that transitions between two potential states corresponding to H (logic high) and L (logic low). It becomes L level and becomes H level in the non-operation state.
[0079]
Therefore, when P-
[0080]
On the other hand, when the P-
[0081]
The N-
[0082]
When turned on / off according to the potential of control signal CNT2, N-
[0083]
Here, the control signal CNT2 is a signal that transitions between two potential states corresponding to H and L, and is at the H level when the
[0084]
Therefore, when N-
[0085]
On the other hand, when the N-
[0086]
To summarize the above, during the operation period of the
[0087]
On the other hand, during the non-operating period of the
[0088]
Note that, during the operation period of the
[0089]
Further, since the potential does not increase between the drain and the source of the turned on N-
[0090]
Therefore, the MOS capacitor composed of the N-
[0091]
[Modification of Embodiment 4]
FIG. 7 shows an example of a configuration of a power supply stabilizing circuit according to a modification of the fourth embodiment of the present invention.
[0092]
Referring to FIG. 7, power
[0093]
The power
[0094]
N-
[0095]
When turned on / off according to the potential of control signal CNT3, N-
[0096]
Here, the control signal CNT3 input from a control signal input terminal (not shown) is a signal that transitions between two potential states corresponding to H and L, becomes H level when the
[0097]
Therefore, when the N-
[0098]
On the other hand, when the N-
[0099]
The P-
[0100]
When turned on / off according to the potential of control signal CNT4, P-
[0101]
The control signal CNT4 is a signal that transitions between two potential states corresponding to H and L, and goes to L level when the
[0102]
Therefore, when P-
[0103]
On the other hand, when the P-
[0104]
In summary, during the operation period of the
[0105]
On the other hand, during the non-operating period of the
[0106]
Note that during the operation period of the
[0107]
As described above, according to the fourth embodiment of the present invention, by turning on / off the switch circuit between the MOS capacitor and the power supply potential and the ground potential in accordance with the operation / non-operation of the LSI, Power supply potential and ground potential can be supplied stably, and current consumption due to gate leakage can be reduced.
[0108]
Further, since both the switch circuit and the decoupling capacitance are formed by MOS transistors, a power supply stabilizing circuit can be easily formed.
[0109]
Note that the same effect can be obtained when the power
[0110]
[Embodiment 5]
FIG. 8 shows an example of a configuration of a power supply stabilizing circuit according to the fifth embodiment of the present invention.
[0111]
Referring to FIG. 8, power
[0112]
The power
[0113]
The N-
[0114]
When turned on / off according to the potential of control signal CNT3, N-
[0115]
N-
[0116]
On the other hand, when the N-
[0117]
The P-
[0118]
When turned on / off in response to the potential of control signal CNT4, P-
[0119]
P
[0120]
On the other hand, when the P-
[0121]
In summary, during the operation period of the
[0122]
On the other hand, during the non-operating period of the
[0123]
Note that during the operation period of the
[0124]
Further, since a potential rise corresponding to the threshold voltage occurs between the source and the drain of the turned on P-
[0125]
Therefore, the MOS capacitor composed of N-
[0126]
[Modification of Embodiment 5]
FIG. 9 shows an example of a configuration of a power supply stabilizing circuit according to a modification of the fifth embodiment of the present invention.
[0127]
Referring to FIG. 9, power
[0128]
The power
[0129]
P-
[0130]
When P-
[0131]
On the other hand, when the P-
[0132]
The N-
[0133]
When the N-
[0134]
On the other hand, when the N-
[0135]
To summarize the above, during the operation period of the
[0136]
On the other hand, during the non-operating period of the
[0137]
In the operation period of the
[0138]
As described above, according to the fifth embodiment of the present invention, the power supply of the LSI can be stabilized, and the current consumption due to the gate leak can be suppressed in the operating state and the non-operating state of the LSI. Electricity can be realized.
[0139]
Note that the same effect can be obtained when the power
[0140]
Embodiment 6
FIG. 10 shows a structure of a power supply stabilizing circuit according to a sixth embodiment of the present invention.
[0141]
Referring to FIG. 10, power
[0142]
N
[0143]
P
[0144]
The power
[0145]
The P-
[0146]
In the present embodiment, the MOS capacitance formed by N-
[0147]
When turned on in response to an L-level control signal CNT1 during the operation of
[0148]
When power supply line 1 is driven to power supply potential VDD by coupling power supply 3 and power supply line 1, the gate electrode of N-
[0149]
Therefore, power supply potential VDD and ground potential VSS are stably supplied to
[0150]
Here, the P-
[0151]
Therefore, as shown in the previous embodiment, when P-
[0152]
When the
[0153]
However, when the MOS capacitance is added via a resistor, the time constant in the transient characteristics of charging and discharging increases due to the resistance. Cannot follow the operation speed, which is equivalent to a state in which no MOS capacitor exists between the power supply line 1 and the
[0154]
That is, during the high-speed operation of the
[0155]
Therefore, as shown in FIG. 10, according to the present embodiment in which the MOS capacitance is directly coupled between the power supply line 1 and the
[0156]
Note that, during the non-operation period of the
[0157]
Therefore, the path between the power supply potential VDD and the ground potential VSS is cut off with respect to the MOS capacitor including the N-
[0158]
Further, since the path between the power supply potential VDD and the ground potential VSS for the
[0159]
[Modification 1 of Embodiment 6]
FIG. 11 shows a structure of a power supply stabilizing circuit according to a first modification of the sixth embodiment of the present invention.
[0160]
Referring to FIG. 11, power
[0161]
N
[0162]
P
[0163]
The power
[0164]
N-
[0165]
In FIG. 11, as in FIG. 10, the MOS capacitance is directly coupled between the power supply line 1 and the ground line without passing through the N-
[0166]
Thus, as described above, during the operation period of the
[0167]
When the N-
[0168]
[
FIG. 12 shows a configuration of a power supply stabilizing circuit according to a second modification of the sixth embodiment of the present invention.
[0169]
12, power
[0170]
The power
[0171]
Further, as an example of the switch circuit SW3 in the second embodiment of FIG. 2 and the switch circuit SW2 in the first embodiment of FIG. 1, an N-
[0172]
The P-
[0173]
When turned on in response to an L-level control signal CNT1 during the operation of
[0174]
On the other hand, when the P-
[0175]
N-
[0176]
N-
[0177]
On the other hand, when the N-
[0178]
In FIG. 12, as in FIGS. 10 and 11, the MOS capacitor is directly coupled between the power supply line 1 and the ground line without passing through the P-
[0179]
Therefore, during the operation period of the
[0180]
Further, during the non-operating period of the
[0181]
As described above, according to the sixth embodiment of the present invention, during the operation period of the LSI, the MOS capacitance is directly connected between the power supply line and the ground line without passing through the switch circuit including the MOS transistor. Deterioration of high-frequency characteristics due to the ON resistance of the MOS transistor is avoided, and stable operation due to power supply stabilization is ensured even in high-speed operation.
[0182]
Further, by cutting the path between the power supply potential and the ground potential during the non-operation period of the LSI, it is possible to suppress the generation of the gate leak current in the MOS capacitor and the generation of the leak current in the internal circuit. Therefore, a further reduction in current consumption is realized.
[0183]
In the fifth and sixth embodiments among the first to sixth embodiments described above, the configuration using the MOS transistor as an example of the switch circuit has been described. Here, if the gate oxide film of the MOS transistor of the switch circuit is made thicker than the gate oxide films of the other MOS transistors included in the internal circuit and the like, the ON state of the switch circuit, that is, the ON state of the MOS transistor, Gate leak current generated in the switch circuit can be reduced. Therefore, lower current consumption can be achieved during the operation period of the LSI.
[0184]
The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0185]
【The invention's effect】
As described above, according to the power supply stabilization circuit of the present invention, a switch circuit for electrically coupling / separating between the power supply potential and the ground potential is added to the MOS capacitor according to the operation state of the LSI. This makes it possible to stabilize the power supply of the LSI and suppress an increase in current consumption due to gate leakage of the MOS transistor forming the MOS capacitor.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a power supply stabilizing circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a configuration of a power supply stabilizing circuit according to a modification of the first embodiment of the present invention.
FIG. 3 is a diagram showing a configuration of a power supply stabilizing circuit according to a second embodiment of the present invention.
FIG. 4 is a diagram schematically showing an example of arrangement of a power
FIG. 5 is a diagram showing a configuration of a power supply stabilizing circuit according to a third embodiment of the present invention.
FIG. 6 is a diagram showing a configuration of a power supply stabilizing circuit according to a fourth embodiment of the present invention.
FIG. 7 shows an example of a configuration of a power supply stabilizing circuit according to a modification of the fourth embodiment of the present invention.
FIG. 8 is a diagram showing a configuration of a power supply stabilizing circuit according to a fifth embodiment of the present invention.
FIG. 9 is a diagram showing a configuration of a power supply stabilizing circuit according to a modification of the fifth embodiment of the present invention.
FIG. 10 is a diagram showing a configuration of a power supply stabilizing circuit according to a sixth embodiment of the present invention.
FIG. 11 is a diagram showing a configuration of a power supply stabilizing circuit according to a first modification of the sixth embodiment of the present invention.
FIG. 12 is a diagram showing a configuration of a power supply stabilizing circuit according to a second modification of the sixth embodiment of the present invention.
[Explanation of symbols]
1 power supply line, 2 ground line, 3 power supply, 10, 10a, 10b ..., 20, 22 N-channel MOS transistor, 11, 11a, 11b ..., 21, 23 P-channel MOS transistor, 100 LSI, 100a, 100b ... block, 101, 101a, 101b ... internal power supply line, 102, 102a, 102b ... internal ground line, 110, 110a, 110b ... internal circuit, 111 power supply terminal, 112 ground terminal, 120 Control unit, 200, 200a, 200b ... Power stabilization circuit, SW1, SW1a, SW1b ..., SW2, SW2a, SW2b ..., SW3, SW4 Switch circuit, CNT1, CNT1a, CNT1b ..., CNT2 , CNT2a, CNT2b ..., CNT3, CNT4 control signal, VDD power supply potential, VSS ground potential.
Claims (13)
前記電源電位と前記接地電位との間に設けられる容量素子と、
前記電源電位と前記容量素子との間または前記容量素子と前記接地電位との間に接続されるスイッチ回路とを備え、
前記スイッチ回路は、
前記半導体集積回路の動作状態において、対応する前記電源電位または前記接地電位と前記容量素子との間を電気的に結合し、
前記半導体集積回路の非動作状態において、対応する前記電源電位または前記接地電位と前記容量素子との間を電気的に分離する、電源安定化回路。A power supply stabilization circuit for stabilizing a power supply potential and a ground potential supplied to an internal circuit of a semiconductor integrated circuit,
A capacitor provided between the power supply potential and the ground potential;
A switch circuit connected between the power supply potential and the capacitance element or between the capacitance element and the ground potential;
The switch circuit,
In the operating state of the semiconductor integrated circuit, the corresponding power supply potential or the ground potential and the capacitive element are electrically coupled,
A power supply stabilization circuit for electrically separating a corresponding one of the power supply potential or the ground potential and the capacitance element when the semiconductor integrated circuit is not operating.
内包する内部回路の動作内容に応じて分割された複数のブロックと、
前記複数のブロックの各々を動作／非動作状態に駆動する制御部と、
各前記複数のブロックに対して配され、前記内部回路に前記電源電位および前記接地電位をそれぞれ供給するための内部電源配線および内部接地配線と、
前記複数のブロックのうちの前記所定の動作を実行するブロックに対して配され、前記電源電位および前記接地電位を安定化させるための電源安定化回路とを備え、
前記電源安定化回路は、
前記内部電源配線と前記内部接地配線との間に設けられる容量素子と、
前記内部電源配線と前記容量素子との間または前記容量素子と前記内部電源配線との間に接続されるスイッチ回路とを含み、
前記スイッチ回路は、
前記制御部から出力される前記ブロックの動作状態を示す制御信号に応じて、対応する前記内部電源配線または前記内部接地配線と前記容量素子との間を電気的に結合し、
前記制御部から出力される前記ブロックの非動作状態を示す制御信号に応じて対応する前記内部電源配線または前記内部接地配線と前記容量素子との間を電気的に分離する、半導体集積回路装置。A semiconductor integrated circuit device that performs a predetermined operation in response to a power supply potential and a ground potential,
A plurality of blocks divided according to the operation content of the internal circuit included therein,
A control unit for driving each of the plurality of blocks to an operation / non-operation state;
An internal power supply line and an internal ground line arranged for each of the plurality of blocks, for supplying the power supply potential and the ground potential to the internal circuit, respectively;
A power supply stabilizing circuit arranged for a block that performs the predetermined operation of the plurality of blocks, for stabilizing the power supply potential and the ground potential;
The power stabilization circuit includes:
A capacitive element provided between the internal power supply wiring and the internal ground wiring,
A switch circuit connected between the internal power supply line and the capacitive element or between the capacitive element and the internal power supply line,
The switch circuit,
In response to a control signal indicating an operation state of the block output from the control unit, electrically coupled between the corresponding internal power supply wiring or the internal ground wiring and the capacitive element,
A semiconductor integrated circuit device electrically separating a corresponding one of the internal power supply wiring or the internal ground wiring and the capacitive element in response to a control signal output from the control unit and indicating a non-operation state of the block.
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|---|---|---|---|---|
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-
2003
- 2003-04-25 JP JP2003122164A patent/JP2004327820A/en active Pending
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