JP2003229748A - アナログスイッチ回路 - Google Patents

Abstract

(57)【要約】 【課題】 アナログスイッチ回路において、入力側から
素子内に過大な電流が流れることを、確実に抑制する。 【解決手段】 アナログスイッチ１０のＰＭＯＳＰ１の
ウェル電位ＮＷは、ウェル電位制御回路３０によって制
御される。回路３０はゲート同士およびドレイン同士が
接続されたＰＭＯＳＰ２，ＮＭＯＳＮ２を備え、そのド
レインからウェル電位ＮＷを供給する。Ｐ２はソースに
アナログスイッチの入力ＡＩＮを受け、Ｎ２はソースと
ゲートとが接続され、かつ、ソースに当該アナログスイ
ッチ回路の電源電位ＶＤＤを受ける。電源ＶＤＤがＯＦ
Ｆのとき、ウェル電位ＮＷは入力ＡＩＮから供給され、
入力ＡＩＮとウェルとの間に電位差は生じない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩに用いられ
るアナログスイッチ回路に関する技術に属する。

【０００２】

【従来の技術】近年、ＬＳＩ技術において、あらゆる素
子をワンチップ化する、いわゆるシステムオンチップと
いわれる技術が主流になってきている。そして、アナロ
グ回路もＬＳＩに組み込まれる傾向にあり、アナログス
イッチは、いまやどんなＬＳＩにも含まれているといっ
ても過言ではない。

【０００３】図１１はアナログスイッチの構成の一例を
示す概略図である。並列に接続された極性の異なるＭＯ
ＳトランジスタＰ１，Ｎ１のゲート電位が電位ＰＧ，Ｎ
Ｇによってコントロールされており、ＯＮ状態のとき、
入力側ＡＩＮから入力されたアナログ信号が出力側ＡＯ
ＵＴに伝達される。

【０００４】

【発明が解決しようとする課題】最近の携帯電話などの
モバイル機器において、低消費電力化が重要なニーズと
なってきている。今後、さらなる低消費電力化が必要に
なったとき、システム上の複数のＬＳＩ、またはＬＳＩ
内の機能ブロックのいくつかを電源カットするような構
成をとる可能性がある。このような機能を実現するため
には、アナログスイッチが必須となる。

【０００５】ところが、従来のアナログスイッチでは、
電位差に起因して寄生ダイオードを介して電流が流れ、
不要な電力消費や、誤動作、あるいは素子破壊を起こす
可能性がある、という問題があった。

【０００６】例えば図１１の構成において、入力ＡＩＮ
に電源電圧以上の電圧が印加された場合や、自己のＬＳ
Ｉの電源がＯＦＦしている状態で入力ＡＩＮに電圧が印
加された場合に、入力ＡＩＮとＰＭＯＳＰ１の基板（ウ
ェル）との間に形成される寄生ダイオードＰＤを介し
て、大きな電流ＣＲが入力ＡＩＮから電源ＶＤＤに流れ
るおそれおがある。この電流ＣＲによって、素子の破壊
やシステムの誤動作が生じたり、不要な電力が消費され
たりすることになる。

【０００７】このような問題のために、従来では、アナ
ログスイッチを別部品として構成したり、一部の機能ブ
ロックの電源カットを断念したりしていた。

【０００８】前記の問題に鑑み、本発明は、アナログス
イッチ回路において、入力側から素子内に過大な電流が
流れることを、確実に抑制することを課題とする。

【０００９】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、アナログス
イッチ回路として、並列に接続された第１のＰ型トラン
ジスタおよび第１のＮ型トランジスタを有するアナログ
スイッチと、コントロール信号に応じて、前記アナログ
スイッチをオンオフ制御するゲート制御回路と、前記第
１のＰ型トランジスタのウェル電位を、前記アナログス
イッチの入力を用いて制御するウェル電位制御回路とを
備えたものである。

【００１０】請求項１の発明によると、アナログスイッ
チの第１のＰ型トランジスタのウェル電位が、ウェル電
位制御回路によって、アナログスイッチの入力を用いて
制御される。このため、アナログスイッチの入力と第１
のＰ型トランジスタのウェルとの間に、電位差が生じな
いように制御することができる。したがって、入力側か
ら過大な電流が流れ込むことを未然に防ぐことができ
る。

【００１１】そして、請求項２の発明では、前記請求項
１のアナログスイッチ回路におけるウェル電位制御回路
は、ゲート同士およびドレイン同士が接続された第２の
Ｐ型トランジスタおよび第２のＮ型トランジスタを備
え、そのドレインから前記第１のＰ型トランジスタのウ
ェル電位を供給するものであり、前記第２のＰ型トラン
ジスタはソースに前記アナログスイッチの入力電位を受
け、前記第２のＮ型トランジスタは、ソースとゲートと
が接続されており、かつ、ソースに当該アナログスイッ
チ回路の電源電位を受けるものとする。

【００１２】また、請求項３の発明では、前記請求項１
のアナログスイッチ回路におけるウェル電位制御回路
は、ゲート同士およびドレイン同士が接続された第２の
Ｎ型トランジスタおよび第２のＰ型トランジスタを備
え、そのドレインから前記第１のＰ型トランジスタのウ
ェル電位を供給するものであり、前記第２のＮ型トラン
ジスタはソースとゲートとが接続されており、かつ、ソ
ースに前記アナログスイッチの入力電位を受け、前記第
２のＰ型トランジスタはソースに当該アナログスイッチ
回路の電源電位を受けるものとする。

【００１３】請求項２または請求項３の発明によると、
アナログスイッチ回路の電源がＯＦＦのとき、アナログ
スイッチの入力から、第２のＰ型トランジスタまたは第
２のＮ型トランジスタを介して、第１のＰ型トランジス
タのウェル電位が供給される。このため、アナログスイ
ッチの入力と第１のＰ型トランジスタのウェルとの間
に、電位差が生じないように制御することができる。

【００１４】また、請求項４の発明では、前記請求項１
のアナログスイッチ回路におけるゲート制御回路は、前
記コントロール信号を入力とし、前記ウェル電位を電源
電位とする第１のインバータと、前記第１のインバータ
の出力を入力とする第２のインバータと、当該アナログ
スイッチ回路の電源電位を入力とし、前記ウェル電位を
電源電位とする第３のインバータと、ソースに当該アナ
ログスイッチ回路の電源電位を受けるとともにゲートに
前記第３のインバータの出力を受ける第２のＰ型トラン
ジスタと、ソースが前記第２のＰ型トランジスタのドレ
インと接続され、かつ、ゲートに前記第２のインバータ
の出力を受けるとともにドレインが前記第１のインバー
タの出力線と接続された第３のＰ型トランジスタとを備
え、前記第１のインバータの出力線から前記第１のＰ型
トランジスタのゲート電位を供給するものとする。

【００１５】また、請求項５の発明では、前記請求項１
のアナログスイッチ回路におけるゲート制御回路は、前
記コントロール信号およびストップ信号を入力とし、前
記ウェル電位を電源電位とする第１のナンドゲートと、
前記第１のナンドゲートの出力を入力とするインバータ
と、当該アナログスイッチ回路の電源電位および前記ス
トップ信号を入力とし、前記ウェル電位を電源電位とす
る第２のナンドゲートと、ソースに当該アナログスイッ
チ回路の電源電位を受けるとともにゲートに前記第２の
ナンドゲートの出力を受ける第２のＰ型トランジスタ
と、ソースが前記第２のＰ型トランジスタのドレインと
接続され、かつ、ゲートに前記インバータの出力を受け
るとともにドレインが前記第１のナンドゲートの出力線
と接続された第３のＰ型トランジスタとを備え、前記第
１のナンドゲートの出力線から前記第１のＰ型トランジ
スタのゲート電位を供給するものとする。

【００１６】また、請求項６の発明では、前記請求項１
のアナログスイッチ回路におけるゲート制御回路は、前
記コントロール信号を入力とし、前記ウェル電位を電源
電位とするレベルシフタと、前記レベルシフタの出力を
入力とする第１のインバータと、当該アナログスイッチ
回路の電源電位を入力とし、前記ウェル電位を電源電位
とする第２のインバータと、ソースに当該アナログスイ
ッチ回路の電源電位を受けるとともにゲートに前記第２
のインバータの出力を受ける第２のＰ型トランジスタ
と、ソースが前記第２のＰ型トランジスタのドレインと
接続され、かつ、ゲートに前記第１のインバータの出力
を受けるとともにドレインが前記レベルシフタの出力線
と接続された第３のＰ型トランジスタとを備え、前記レ
ベルシフタの出力線から前記第１のＰ型トランジスタの
ゲート電位を供給するものであり、前記レベルシフタ
は、前記コントロール信号が中間電位であるとき、この
中間電位を前記ウェル電位にレベルアップして出力する
ものとする。

【００１７】また、請求項７の発明では、前記請求項１
のアナログスイッチ回路におけるゲート制御回路は、前
記コントロール信号およびストップ信号を入力とし、前
記ウェル電位を電源電位とするレベルシフタと、前記レ
ベルシフタの出力を入力とするインバータと、当該アナ
ログスイッチ回路の電源電位および前記ストップ信号を
入力とし、前記ウェル電位を電源電位とするナンドゲー
トと、ソースに当該アナログスイッチ回路の電源電位を
受けるとともにゲートに前記ナンドゲートの出力を受け
る第２のＰ型トランジスタと、ソースが前記第２のＰ型
トランジスタのドレインと接続され、かつ、ゲートに前
記インバータの出力を受けるとともにドレインが前記レ
ベルシフタの出力線と接続された第３のＰ型トランジス
タとを備え、前記レベルシフタの出力線から前記第１の
Ｐ型トランジスタのゲート電位を供給するものであり、
前記レベルシフタは、前記コントロール信号が中間電位
であるとき、この中間電位を前記ウェル電位にレベルア
ップして出力するものであり、かつ、前記ストップ信号
が負の論理レベルであるとき、出力を固定するものとす
る。

【００１８】また、請求項８の発明では、前記請求項１
のアナログスイッチ回路におけるアナログスイッチは、
前記第１のＰ型トランジスタと直列に接続された第２の
Ｐ型トランジスタを備えたものとする。

【００１９】また、請求項９の発明が講じた解決手段
は、アナログスイッチ回路として、並列に接続された第
１のＰ型トランジスタおよび第１のＮ型トランジスタを
有するアナログスイッチと、コントロール信号に応じて
前記アナログスイッチをオンオフ制御するゲート制御回
路とを備え、前記ゲート制御回路は、前記コントロール
信号を入力とし、前記第１のＰ型トランジスタのウェル
電位を電源電位とする第１のインバータと、前記第１の
インバータの出力を入力とする第２のインバータと、当
該アナログスイッチ回路の電源電位を入力とし、前記ウ
ェル電位を電源電位とする第３のインバータと、ソース
に当該アナログスイッチ回路の電源電位を受けるととも
にゲートに前記第３のインバータの出力を受ける第２の
Ｐ型トランジスタと、ソースが前記第２のＰ型トランジ
スタのドレインと接続され、かつ、ゲートに前記第２の
インバータの出力を受けるとともにドレインが前記第１
のインバータの出力線と接続された第３のＰ型トランジ
スタとを備え、前記第１のインバータの出力線から前記
第１のＰ型トランジスタのゲート電位を供給するもので
ある。

【００２０】また、請求項１０の発明が講じた解決手段
は、アナログスイッチ回路として、並列に接続された第
１のＰ型トランジスタおよび第１のＮ型トランジスタを
有するアナログスイッチと、コントロール信号に応じて
前記アナログスイッチをオンオフ制御するゲート制御回
路とを備え、前記ゲート制御回路は、前記コントロール
信号およびストップ信号を入力とし、前記第１のＰ型ト
ランジスタのウェル電位を電源電位とする第１のナンド
ゲートと、前記第１のナンドゲートの出力を入力とする
インバータと、当該アナログスイッチ回路の電源電位お
よび前記ストップ信号を入力とし、前記ウェル電位を電
源電位とする第２のナンドゲートと、ソースに当該アナ
ログスイッチ回路の電源電位を受けるとともにゲートに
前記第２のナンドゲートの出力を受ける第２のＰ型トラ
ンジスタと、ソースが前記第２のＰ型トランジスタのド
レインと接続され、かつ、ゲートに前記インバータの出
力を受けるとともに、ドレインが前記第１のナンドゲー
トの出力線と接続された第３のＰ型トランジスタとを備
え、前記第１のナンドゲートの出力線から前記第１のＰ
型トランジスタのゲート電位を供給するものである。

【００２１】また、請求項１１の発明が講じた解決手段
は、アナログスイッチ回路として、並列に接続された第
１のＰ型トランジスタおよび第１のＮ型トランジスタを
有するアナログスイッチと、コントロール信号に応じて
前記アナログスイッチをオンオフ制御するゲート制御回
路とを備え、前記ゲート制御回路は、前記コントロール
信号を入力とし、前記第１のＰ型トランジスタのウェル
電位を電源電位とするレベルシフタと、前記レベルシフ
タの出力を入力とする第１のインバータと、当該アナロ
グスイッチ回路の電源電位を入力とし、前記ウェル電位
を電源電位とする第２のインバータと、ソースに当該ア
ナログスイッチ回路の電源電位を受けるとともにゲート
に前記第２のインバータの出力を受ける第２のＰ型トラ
ンジスタと、ソースが前記第２のＰ型トランジスタのド
レインと接続され、かつ、ゲートに前記第１のインバー
タの出力を受けるとともにドレインが前記レベルシフタ
の出力線と接続された第３のＰ型トランジスタとを備
え、前記レベルシフタの出力線から前記第１のＰ型トラ
ンジスタのゲート電位を供給するものであり、前記レベ
ルシフタは、前記コントロール信号が中間電位であると
き、この中間電位を前記ウェル電位にレベルアップして
出力するものである。

【００２２】また、請求項１２の発明が講じた解決手段
は、アナログスイッチ回路として、並列に接続された第
１のＰ型トランジスタおよび第１のＮ型トランジスタを
有するアナログスイッチと、コントロール信号に応じて
前記アナログスイッチをオンオフ制御するゲート制御回
路とを備え、前記ゲート制御回路は、前記コントロール
信号およびストップ信号を入力とし、前記第１のＰ型ト
ランジスタのウェル電位を電源電位とするレベルシフタ
と、前記レベルシフタの出力を入力とするインバータ
と、当該アナログスイッチ回路の電源電位および前記ス
トップ信号を入力とし、前記ウェル電位を電源電位とす
るナンドゲートと、ソースに当該アナログスイッチ回路
の電源電位を受けるとともにゲートに前記ナンドゲート
の出力を受ける第２のＰ型トランジスタと、ソースが前
記第２のＰ型トランジスタのドレインと接続され、か
つ、ゲートに前記インバータの出力を受けるとともに、
ドレインが前記レベルシフタの出力線と接続された第３
のＰ型トランジスタとを備え、前記レベルシフタの出力
線から前記第１のＰ型トランジスタのゲート電位を供給
するものであり、前記レベルシフタは、前記コントロー
ル信号が中間電位であるとき、この中間電位を前記ウェ
ル電位にレベルアップして出力するものであり、かつ、
前記ストップ信号が負の論理レベルであるとき、出力を
固定するものである。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。

【００２４】なお、以下の説明では、ＰｃｈＭＯＳトラ
ンジスタのことを「ＰＭＯＳ」と、ＮｃｈＭＯＳトラン
ジスタのことを「ＮＭＯＳ」と、それぞれ略記する。ま
た、例えばＰＭＯＳＰ１のことを、単に「Ｐ１」と記す
場合もある。また、電圧レベルのＨＩＧＨレベルのこと
を「“Ｈ”」と、ＬＯＷレベルのことを「“Ｌ”」と、
それぞれ略記する。

【００２５】（第１の実施形態）図１は本発明の第１の
実施形態に係るアナログスイッチ回路の構成を示す回路
図である。図１において、１０は並列に接続された第１
のＰ型トランジスタとしてのＰＭＯＳＰ１および第１の
Ｎ型トランジスタとしてのＮＭＯＳＮ１を有し、ＡＩＮ
を入力、ＡＯＵＴを出力とするアナログスイッチ、２０
はコントロール信号ＣＮＴに応じてアナログスイッチ１
０をオンオフ制御するゲート制御回路、３０はアナログ
スイッチ１０のＰＭＯＳＰ１のウェル電位ＮＷをアナロ
グスイッチ１０の入力ＡＩＮを用いて制御するウェル電
位制御回路である。なおアナログスイッチ１０のＮＭＯ
ＳＮ１のウェルはグランドに接続されている。

【００２６】ゲート制御回路２０はインバータＩＮＶ
１，ＩＮＶ２を有し、入力されたコントロール信号ＣＮ
Ｔの電位に応じて、アナログスイッチ１０のＰ１，Ｎ１
のゲート電位ＰＧ，ＮＧを制御する。

【００２７】ウェル電位制御回路３０はゲート同士、お
よびドレイン同士が接続された第２のＰ型トランジスタ
としてのＰＭＯＳＰ２および第２のＮ型トランジスタと
してのＮＭＯＳＮ２を備えており、そのドレインからア
ナログスイッチ１０のＰＭＯＳＰ１のウェル電位ＮＷを
供給する。ＰＭＯＳＰ２はソースにアナログスイッチ１
０の入力電位ＡＩＮを受ける一方、ＮＭＯＳＮ２はソー
スとゲートが接続されており、かつ、ソースにアナログ
スイッチ回路の電源電位ＶＤＤを受ける。

【００２８】図１のアナログスイッチ回路の動作につい
て説明する。

【００２９】コントロール信号ＣＮＴとして“Ｈ”が入
力されたとき、アナログスイッチ１０はＯＮし、アナロ
グ信号である入力ＡＩＮは出力ＡＯＵＴとして伝達され
る。このとき、Ｐ１のウェル電位ＮＷは、ウェル電位制
御回路３０においてＰ２がＯＦＦ状態でありＮ２がＯＮ
状態であるので、電源ＶＤＤから与えられる。

【００３０】一方、コントロール信号ＣＮＴとして
“Ｌ”が入力されたとき、アナログスイッチ１０はＯＦ
Ｆする。この場合において、通常状態のとき、すなわ
ち、アナログスイッチ回路自体の電源がＯＮであり、か
つ、入力ＡＩＮが電源電位ＶＤＤ以下のときは、ウェル
電位制御回路３０においてＰ２がＯＦＦ状態でありＮ２
がＯＮ状態であるので、Ｐ１のウェル電位ＮＷは電源Ｖ
ＤＤから与えられる。これに対して、スタンバイ状態の
とき、すなわち、電源ＶＤＤがＯＦＦのとき、または電
源ＶＤＤがＯＮであっても入力ＡＩＮが電源電位ＶＤＤ
を越えるときは、ウェル電位制御回路３０においてＰ２
がＯＮ状態になりＮ２がＯＦＦ状態になるので、Ｐ１の
ウェル電位ＮＷは、入力ＡＩＮから与えられる。

【００３１】このように本実施形態によると、Ｐ１のウ
ェル電位ＮＷが、通常状態では、ダイオードとなるＮ２
を介して電源電位ＶＤＤまで引き上げられ、スタンバイ
状態では、Ｐ２を介して入力電位ＡＩＮまで引き上げら
れる。したがって、リーク電流が、Ｐ１のソースとウェ
ルとの間に形成される寄生ダイオードＰＤを介して入力
ＡＩＮから電源ＶＤＤに流れ込むことを、防ぐことがで
きる。

【００３２】（第２の実施形態）図２は本発明の第２の
実施形態に係るアナログスイッチ回路の構成を示す回路
図である。図２において、図１と共通の構成要素につい
ては図１と同一の符号を付しており、ここではその詳細
な説明を省略する。

【００３３】図２では、アナログスイッチ１０のＰＭＯ
ＳＰ１のウェル電位ＮＷは、第２のＮ型トランジスタと
してのＮＭＯＳＮ３と第２のＰ型トランジスタとしての
ＰＭＯＳＰ３とを有するウェル電位制御回路３０Ａによ
って制御されている。ＮＭＯＳＮ３とＰＭＯＳＰ３とは
ゲート同士およびドレイン同士が接続されており、その
ドレインからＰ１のウェル電位ＮＷを供給する。ＮＭＯ
ＳＮ３はソースとゲートが接続されており、かつ、ソー
スにアナログスイッチ１０の入力電位ＡＩＮを受ける一
方、ＰＭＯＳＰ３はソースにアナログスイッチ回路の電
源電位ＶＤＤを受ける。

【００３４】図２のアナログスイッチ回路の動作につい
て説明する。

【００３５】コントロール信号ＣＮＴとして“Ｈ”が入
力されたとき、アナログスイッチ１０はＯＮし、入力Ａ
ＩＮは出力ＡＯＵＴとして伝達される。このとき、Ｐ１
のウェル電位ＮＷは、入力ＡＩＮが“Ｈ”のときは、ウ
ェル電位制御回路３０ＡにおいてＮ３がＯＮ状態であり
Ｐ３がＯＦＦ状態であるので入力ＡＩＮから与えられる
一方、入力ＡＩＮが“Ｌ”のときは、ウェル電位制御回
路３０ＡにおいてＮ３がＯＦＦ状態でありＰ３がＯＮ状
態であるので電源ＶＤＤから与えられる。

【００３６】一方、コントロール信号ＣＮＴとして
“Ｌ”が入力されたとき、アナログスイッチ１０はＯＦ
Ｆする。この場合において、通常状態のときは、Ｐ１の
ウェル電位ＮＷは、入力ＡＩＮが“Ｈ”のときは、ウェ
ル電位制御回路３０ＡにおいてＮ３がＯＮ状態でありＰ
３がＯＦＦ状態であるので入力ＡＩＮから与えられる一
方、入力ＡＩＮが“Ｌ”のときは、ウェル電位制御回路
３０ＡにおいてＮ３がＯＦＦ状態でありＰ３がＯＮ状態
であるので電源ＶＤＤから与えられる。これに対して、
スタンバイ状態のときは、ウェル電位制御回路３０Ａに
おいてＮ３がＯＮ状態でありＰ３がＯＦＦ状態であるの
で、Ｐ１のウェル電位ＮＷは入力ＡＩＮから与えられ
る。

【００３７】このように本実施形態によると、Ｐ１のウ
ェル電位ＮＷが、通常状態では、入力ＡＩＮが“Ｈ”の
ときは入力電位ＡＩＮまで、“Ｌ”のときは電源電位Ｖ
ＤＤまで引き上げられ、スタンバイ状態のときは、入力
電位ＡＩＮまで引き上げられる。したがって、リーク電
流が、Ｐ１のソースとウェルとの間に形成される寄生ダ
イオードＰＤを介して入力ＡＩＮから電源ＶＤＤに流れ
込むことを、防ぐことができる。

【００３８】なお、第１の実施形態では、入力ＡＩＮが
“Ｌ”のときは、ウェル電位ＮＷは電源電位ＶＤＤから
Ｎ２の閾値電圧分だけ落ちた電位になるが、本実施形態
では、通常状態で入力ＡＩＮが“Ｌ”のとき、Ｐ３がＯ
Ｎ状態となって電源ＶＤＤからＰ１のウェル電位ＮＷが
与えられるので、ウェル電位ＮＷが電源電位ＶＤＤから
閾値電圧分だけ落ちることはない。

【００３９】なお、図２の回路ではＰ１に寄生ダイオー
ドＰＤがあるため、ウェル電位制御回路３０Ａにおいて
Ｎ３を省いても、アナログスイッチ回路として本実施形
態と同様に動作する。

【００４０】（第３の実施形態）図３は本発明の第３の
実施形態に係るアナログスイッチ回路の構成を示す回路
図である。図３において、図１と共通の構成要素につい
ては図１と同一の符号を付しており、ここではその詳細
な説明を省略する。図３では、Ｐ１のウェル電位ＮＷを
制御するウェル電位制御回路３０Ｂが、第１の実施形態
に係るウェル電位制御回路３０と第２の実施形態に係る
ウェル電位制御回路３０Ａとを組み合わせて構成されて
いる。

【００４１】図３のアナログスイッチ回路の動作につい
て説明する。

【００４２】コントロール信号ＣＮＴとして“Ｈ”が入
力されたとき、アナログスイッチ１０はＯＮし、入力Ａ
ＩＮは出力ＡＯＵＴとして伝達される。このとき、Ｐ１
のウェル電位ＮＷは、入力ＡＩＮが“Ｈ”のときは、ウ
ェル電位制御回路３０ＢにおいてＮ３，Ｎ２がＯＮ状態
でありＰ２，Ｐ３がＯＦＦ状態であるので入力ＡＩＮと
電源ＶＤＤから与えられる一方、入力ＡＩＮが“Ｌ”の
ときは、ウェル電位制御回路３０ＢにおいてＰ３，Ｎ２
がＯＮ状態でありＰ２，Ｎ３がＯＦＦ状態であるので電
源ＶＤＤから与えられる。

【００４３】一方、コントロール信号ＣＮＴとして
“Ｌ”が入力されたとき、アナログスイッチ１０はＯＦ
Ｆする。この場合において、通常状態では、Ｐ１のウェ
ル電位ＮＷは、入力ＡＩＮが“Ｈ”のときは、ウェル電
位制御回路３０ＢにおいてＮ３，Ｎ２がＯＮ状態であり
Ｐ２，Ｐ３がＯＦＦ状態であるので入力ＡＩＮと電源Ｖ
ＤＤから与えられる一方、入力ＡＩＮが“Ｌ”のとき
は、ウェル電位制御回路３０ＢにおいてＰ３，Ｎ２がＯ
Ｎ状態でありＰ２，Ｎ３がＯＦＦ状態であるので電源Ｖ
ＤＤから与えられる。これに対して、スタンバイ状態の
ときは、ウェル電位制御回路３０ＢにおいてＮ３，Ｐ２
がＯＮ状態でありＰ３，Ｎ２がＯＦＦ状態であるので、
Ｐ１のウェル電位ＮＷは入力ＡＩＮから与えられる。

【００４４】このように本実施形態によっても、第１ま
たは第２の実施形態と同様に、リーク電流が、Ｐ１のソ
ースとウェルとの間に形成される寄生ダイオードＰＤを
介して入力ＡＩＮから電源ＶＤＤに流れ込むことを、防
ぐことができる。

【００４５】また、本実施形態でも、第２の実施形態と
同様に、通常状態で入力ＡＩＮが“Ｌ”のとき、Ｐ３が
ＯＮ状態となって電源ＶＤＤからＰ１のウェル電位ＮＷ
が与えられるので、ウェル電位ＮＷが電源電位ＶＤＤか
ら閾値電圧分だけ落ちることはない。さらに、通常状態
で入力ＡＩＮが“Ｈ”のとき、ウェル電位ＮＷは電源Ｖ
ＤＤと入力ＡＩＮの両方から与えられるので、より安定
した動作を行うことができる。

【００４６】なお、図３の回路でもＰ１に寄生ダイオー
ドＰＤがあるため、ウェル電位制御回路３０Ｂにおいて
Ｎ３を省いても、アナログスイッチ回路として本実施形
態と同様に動作する。

【００４７】（第４の実施形態）アナログスイッチの出
力側がＨｉ−Ｚ（ハイインピーダンス）でない場合に
は、出力端からリーク電流が流れ出す、という問題が生
じる可能性がある。例えば図４（ａ）に示すような電源
ＶＤＤとグランドとの間に直列接続された抵抗からなる
回路や、図４（ｂ）に示すような他のアナログスイッチ
が、アナログスイッチの出力ＡＯＵＴに接続された場合
には、アナログスイッチがＯＦＦのとき、確実にＯＦＦ
状態にならないと、出力ＡＯＵＴから外部にリーク電流
が流れ出してしまう。

【００４８】したがって、このような問題を回避するた
めには、アナログスイッチがＯＦＦのとき、確実にＯＦ
Ｆ状態になるように、トランジスタのゲート電位を制御
しなければならない。

【００４９】そこで本実施形態では、Ｐ１のウェル電位
ＮＷを用いてアナログスイッチのゲート電位ＰＧ，ＮＧ
を制御するものとする。ただし、ウェル電位制御回路と
して第１の実施形態で示した構成を用いると、通常状態
のときウェル電位ＮＷは電源電位ＶＤＤから閾値電圧分
落ちるので、ウェル電位ＮＷをそのままゲート電位ＰＧ
として用いた場合、アナログスイッチがＯＦＦであるに
もかかわらず、入力ＡＩＮから出力ＡＯＵＴに余分な電
流が流れ、電力を無駄に消費することになる。したがっ
て、アナログスイッチのゲート制御においては、この点
を考慮する必要がある。

【００５０】図５は本発明の第４の実施形態に係るアナ
ログスイッチ回路の構成を示す回路図である。図５にお
いて、図１と共通の構成要素には図１と同一の符号を付
しており、ここではその詳細な説明を省略する。図５の
構成では、Ｐ１のウェル電位ＮＷは第１の実施形態に係
るウェル電位制御回路３０によって制御されるので、Ｐ
１のゲートには、ウェル電位ＮＷを閾値電圧分上げてか
ら入力するようにしている。

【００５１】ゲート制御回路４０は、ＰＭＯＳＰ４およ
びＮＭＯＳＮ４によって構成され、コントロール信号Ｃ
ＮＴを入力とし、Ｐ１のウェル電位ＮＷを電源電位とす
る第１のインバータ４１と、ＰＭＯＳＰ５およびＮＭＯ
ＳＮ５によって構成され、第１のインバータ４１の出力
を入力とする第２のインバータ４２と、アナログスイッ
チ回路の電源電位ＶＤＤを入力とし、ウェル電位ＮＷを
電源電位とする第３のインバータ４３と、電源ＶＤＤと
第１のインバータ４１の出力線との間に直列に接続され
た第２のＰ型トランジスタとしてのＰＭＯＳＰ７および
第３のＰ型トランジスタとしてのＰＭＯＳＰ８とを備え
ている。第２のインバータ４２の出力はＰＭＯＳＰ８の
ゲートに与えられ、第３のインバータ４３の出力はＰＭ
ＯＳＰ７のゲートに与えられている。

【００５２】なお、ＰＭＯＳのウェルはＰ５を除きすべ
てウェル電位ＮＷに接続されている。Ｐ５の基板は電源
ＶＤＤに接続されている。

【００５３】図５のアナログスイッチ回路の動作につい
て説明する。

【００５４】通常状態において、コントロール信号ＣＮ
Ｔが“Ｈ”のとき、アナログスイッチ１０はＯＮにな
り、入力ＡＩＮは出力ＡＯＵＴとして伝達される。この
場合、第１のインバータ４１はグランド電位を出力する
ので、アナログスイッチ１０のＰ１にはゲート電位ＰＧ
として“Ｌ”が与えられる。第２のインバータ４２は第
１のインバータ４１の出力すなわち“Ｌ”が入力される
ので、その出力は“Ｈ”になる。また、第３のインバー
タ４３はグランド電位を出力する。このため、ＰＭＯＳ
Ｐ７はゲートに“Ｌ”が入力されるのでＯＮ状態になる
一方、ＰＭＯＳＰ８はゲートに“Ｈ”が入力されるので
ＯＦＦ状態になる。

【００５５】一方、通常状態において、コントロール信
号ＣＮＴが“Ｌ”のとき、アナログスイッチ１０のＮ１
にはゲート電位ＮＧとして直接“Ｌ”が与えられ、Ｎ１
はＯＦＦする。また、第１のインバータ４１はウェル電
位ＮＷを出力する。第２のインバータ４２の出力は入力
がウェル電位ＮＷであるので“Ｌ”になる。また、第３
のインバータ４３はグランド電位を出力する。このた
め、ＰＭＯＳＰ７，Ｐ８はともにＯＮ状態になるので、
アナログスイッチ１０のＰ１のゲート電位ＰＧは電源電
位ＶＤＤと等しくなる。

【００５６】これに対して、スタンバイ状態のときは、
コントロール信号ＣＮＴは“Ｌ”であり、第１のインバ
ータ４１から出力されるウェル電位ＮＷが第２のインバ
ータ４２に入力され、その出力は“Ｌ”になる。一方、
第３のインバータ４３はウェル電位ＮＷを出力する。こ
のため、ＰＭＯＳＰ８はＯＮ状態になる一方、ＰＭＯＳ
Ｐ７はＯＦＦ状態になる。したがって、Ｐ１にはゲート
電位ＰＧとしてウェル電位ＮＷが与えられる。

【００５７】このように本実施形態によると、通常状態
でコントロール信号ＣＮＴが“Ｌ”のとき、ウェル電位
ＮＷは、入力ＡＩＮが“Ｌ”のときには電源電位ＶＤＤ
から閾値電圧分落ちるが、第２のインバータ４２を帰還
することによって、Ｐ１のゲート電位ＰＧを閾値電圧分
上げて電源電位ＶＤＤと同じ電位にすることができる。
これにより、Ｐ１を確実にＯＦＦにすることができる。
また、通常状態でＡＩＮが“Ｈ”のときやスタンバイ状
態のときは、ウェル電位ＮＷが閾値電圧分落ちることは
ないので、Ｐ１は確実にＯＦＦする。

【００５８】したがって、出力ＡＯＵＴに図４のような
回路が接続された場合であっても、入力ＡＩＮから出力
ＡＯＵＴへ余分なリーク電流が流れることはない。もち
ろん、ウェル電位制御回路３０によって、リーク電流が
寄生ダイオードを介して入力ＡＩＮから電源ＶＤＤに流
れ込むことを防ぐことができる。なお、ウェル電位制御
回路３０の代わりに、第２または第３の実施形態に係る
ウェル電位制御回路や、他の構成の回路を設けてもよ
い。

【００５９】（第５の実施形態）図６は本発明の第５の
実施形態に係るアナログスイッチ回路の構成を示す回路
図である。図６において、図５と共通の構成要素には図
５と同一の符号を付しており、ここではその詳細な説明
を省略する。図６では、ゲートとソースが電源ＶＤＤに
接続され、ドレインがコントロール信号ＣＮＴの入力線
に接続されたＰＭＯＳＰ９と、ゲートとソースが電源Ｖ
ＤＤに接続され、ドレインが第２のインバータ４２の出
力線に接続されたＰＭＯＳＰ１０とが、図５の構成に付
加されている。

【００６０】アナログスイッチ回路を実際に構成する場
合、コントロール信号ＣＮＴは１個か２個のインバータ
を介してから第１のインバータ４１に入力される。この
とき、図５のような回路では、スタンバイ時に電源電圧
ＶＤＤが０Ｖであっても、コントロール信号ＣＮＴの電
位が寄生容量によって持ち上がる可能性がある。この場
合でも、ＰＭＯＳに寄生ダイオードがあるため、コント
ロール信号ＣＮＴの電位は寄生ダイオードのビルトイン
電圧以上にはならない。ところが、寄生ダイオードのビ
ルトイン電圧は製造プロセス上管理されていないため
に、コントロール信号ＣＮＴの電位は不定になり（〜０
Ｖ）、第１のインバータ４１において貫通電流が流れる
おそれがある。また、第２のインバータ４２にも電源Ｖ
ＤＤからグランドに貫通電流が流れる。さらには、アナ
ログスイッチ１０のＰ１，Ｎ１がＯＮしてしまい、入力
ＡＩＮから出力ＡＯＵＴに電流が流れる。

【００６１】そこで、電源電位ＶＤＤが０Ｖのときに、
コントロール信号ＣＮＴの電位をほぼ０Ｖにする必要が
ある。図６の回路は、このような観点から、製造上の制
御管理を容易に行える工夫をこらしたものである。

【００６２】図６の回路では、スタンバイ状態におい
て、電源電圧ＶＤＤが０Ｖのとき、コントロール信号Ｃ
ＮＴの電位とＰＭＯＳＰ８のゲート電位を０Ｖに近づけ
る、または管理可能にできる。このため、アナログスイ
ッチ１０を確実にＯＦＦにでき、また、Ｎ４がＯＦＦ状
態になることによって第１のインバータ４１への貫通電
流を防ぐことができ、Ｐ５がＯＦＦ状態になることによ
って第２のインバータ４２への貫通電流も防ぐことがで
きる。また、電源電圧ＶＤＤが“Ｈ”のときは、何の影
響も及ぼされず、通常状態時の回路動作は第４の実施形
態と同様である。

【００６３】（第６の実施形態）上述の第５の実施形態
では、ＰＭＯＳＰ９，Ｐ１０を挿入することによって、
コントロール信号ＣＮＴの電位を積極的に０Ｖに近づけ
た。ただし、図６の回路では、電源電位ＶＤＤが中間電
位、例えばＶＤＤ×０．５やＶＤＤ×０．３になったと
き、コントロール信号ＣＮＴ自体が中間電位になり、Ｐ
ＭＯＳＰ２，Ｐ４〜Ｐ８、ＮＭＯＳＮ２，Ｎ４〜Ｎ６が
すべてＯＮ状態になるので、入力ＡＩＮから出力ＡＯＵ
Ｔ、入力ＡＩＮからグランド、電源ＶＤＤからグランド
へ貫通電流が流れることになる。

【００６４】そこで本実施形態では、システム上でスタ
ンバイ信号などの制御信号がもらえる余地があるときに
は、その信号をストップ信号ＳＴＯＰとして用いて、入
力ＡＩＮまたは電源ＶＤＤからグランドへのあらゆる貫
通電流パスを、切るようにする。

【００６５】図７は本発明の第６の実施形態に係るアナ
ログスイッチ回路の構成を示す回路図である。図７にお
いて、図５と共通の構成要素には図５と同一の符号を付
しており、ここではその詳細な説明を省略する。

【００６６】図７に示すゲート制御回路５０では、図５
に示すゲート電位制御回路４０に対して、ＰＭＯＳＰ１
１，Ｐ１２およびＮＭＯＳＮ７，Ｎ８が付加されてい
る。Ｐ１１はＰＭＯＳＰ４と並列に設けられており、Ｎ
７はＮＭＯＳＮ４と直列に設けられている。またＰ１２
はＰＭＯＳＰ６と並列に設けられており、Ｎ８はＮＭＯ
ＳＮ６と直列に設けられている。そしてＰ１１，Ｐ１２
およびＮ７，Ｎ８の各ゲートには、ストップ信号ＳＴＯ
Ｐが与えられる。

【００６７】Ｐ４，Ｐ１１，Ｎ４，Ｎ７によって、コン
トロール信号ＣＮＴおよびストップ信号ＳＴＯＰを入力
とし、ウェル電位ＮＷを電源電位とする第１のナンドゲ
ート５１が構成されている。第１のナンドゲート５１の
出力線からＰ１のゲート電位ＰＧが供給される。またＰ
６，Ｐ１２，Ｎ６，Ｎ８によって、アナログスイッチ回
路の電源電位ＶＤＤおよびストップ信号ＳＴＯＰを入力
とし、ウェル電位ＮＷを電源電位とする第２のナンドゲ
ート５３が構成されている。その出力信号はＰ７のゲー
トに入力される。

【００６８】さらに、Ｐ５のソースにはウェル電位ＮＷ
が与えられており、Ｎ１のゲート信号ＮＧはインバータ
５２から供給されている。なお、ＰＭＯＳの基板はすべ
てウェル電位ＮＷが供給されている。

【００６９】図７のアナログスイッチ回路の動作につい
て説明する。

【００７０】ストップ信号ＳＴＯＰが“Ｈ”のとき、通
常状態およびスタンバイ状態では、第４の実施形態と同
様の動作を行う。したがって、スタンバイ状態で電源電
圧ＶＤＤが０Ｖにならないとき、第１のナンドゲート５
１、インバータ５２、第２のナンドゲート５３へ入力Ａ
ＩＮまたは電源ＶＤＤから貫通電流が流れ込む。また、
電源電位ＶＤＤが中間電位であるときも、貫通電流が流
れる。

【００７１】一方、ストップ信号ＳＴＯＰが“Ｌ”のと
き、第１のナンドゲート５１においてＮ７がＯＦＦ状態
となりＰ１１がＯＮ状態になるので常にウェル電位ＮＷ
が出力され、Ｐ１はゲート電位ＰＧとしてウェル電位Ｎ
Ｗを受ける。また、インバータ５２は第１のナンドゲー
ト５１の出力すなわちウェル電位ＮＷを受けるため、常
にグランド電位を出力する。このため、Ｎ１はゲート電
位ＮＧとしてグランド電位を受け、常にＯＦＦ状態にな
る。また、第２のナンドゲート５３においてＮ８もＯＦ
Ｆ状態になる。この状態では、ウェル電位ＮＷは常に入
力ＡＩＮ以上の電位になるので、Ｐ１もＯＦＦ状態とな
り、アナログスイッチ１０は確実にＯＦＦする。すなわ
ち、コントロール信号ＣＮＴとして中間電位を含めてい
かなる電位が入力されても、アナログスイッチ１０は常
にＯＦＦ状態になり、かつ、どのトランジスタにも貫通
電流は流れない。

【００７２】したがって、システム上でスタンバイ信号
などの制御信号が確保できる場合には、ストップ信号Ｓ
ＴＯＰとして“Ｌ”を入力することによって、電源電位
ＶＤＤとコントロール信号ＣＮＴが中間電位のときであ
っても、どのトランジスタにも貫通電流は流れない。す
なわち、ストップ信号ＳＴＯＰを用いることによって、
リーク電流のない安定したアナログスイッチを実現でき
る。

【００７３】なお、ウェル電位制御回路３０の代わり
に、第２または第３の実施形態に係るウェル電位制御回
路や、他の構成の回路を設けてもよい。

【００７４】（第７の実施形態）上述の第６の実施形態
では、ストップ信号ＳＴＯＰが“Ｈ”のときは、先に説
明したような貫通電流が流れる。もし、システム上スタ
ンバイ信号などの制御信号が確保できない場合には、こ
の貫通電流を、ストップ信号ＳＴＯＰを用いずになんら
かの手段によって抑えなければならない。そこで本実施
形態では、スタンバイ状態で、電源電圧ＶＤＤが０Ｖで
ない場合や、コントロール信号ＣＮＴが中間電位の場合
に、貫通電流が流れないようにするものである。

【００７５】図８は本発明の第７の実施形態に係るアナ
ログスイッチ回路の構成を示す回路図である。図８にお
いて、図５と共通の構成要素には図５と同一の符号を付
しており、ここではその詳細な説明を省略する。

【００７６】図８に示すゲート制御回路６０では、図５
に示すゲート電位制御回路４０に対して、ＰＭＯＳＰ１
３およびＮＭＯＳＮ９，Ｎ１０，Ｎ１１が付加されてい
る。Ｐ１３およびＮ９は直列に接続され、Ｐ４，Ｎ４と
並列に設けられている。そして、そのゲートはともにＰ
１のゲートに接続されており、互いに接続された端はＰ
４のゲートに接続されている。またＮ１０，Ｎ１１は直
列に接続され、コントロール信号ＣＮＴの入力線とＰ４
のゲートとの間に設けられており、Ｎ１０のゲートには
ウェル電位ＮＷが、Ｎ１１のゲートには電源電位ＶＤＤ
がそれぞれ与えられる。

【００７７】Ｐ４，Ｐ１３，Ｎ４，Ｎ９，Ｎ１０，Ｎ１
１によって、コントロール信号ＣＮＴを入力とし、ウェ
ル電位ＮＷを電源電位とするレベルシフタ６１が構成さ
れている。このレベルシフタ６１は、コントロール信号
ＣＮＴが中間電位であるとき、この中間電位をウェル電
位ＮＷにレベルアップして出力する。

【００７８】また、Ｐ５のソースは第６の実施形態と同
様にウェル電位ＮＷが与えられている。Ｐ５，Ｎ５によ
って第１のインバータ６２が構成されている。さらに、
Ｐ６とＮ６の間に抵抗Ｒ１が挿入されており、Ｐ６，Ｎ
６，および抵抗Ｒ１によって第２のインバータ６３が構
成されている。

【００７９】図８のアナログスイッチ回路の動作につい
て説明する。

【００８０】通常状態においてコントロール信号ＣＮＴ
が“Ｈ”のとき、レベルシフタ６１においてＮ４がＯＮ
し、またその一方で、Ｎ９がＯＦＦするとともにＰ１３
がＯＮするので、Ｐ４のゲート電位はウェル電位ＮＷに
相当する電位すなわち“Ｈ”になり、Ｐ４はＯＦＦす
る。このため、Ｐ１のゲート電位ＰＧはグランド電位に
なり、Ｐ１はＯＮ状態になる。またレベルシフタ６１の
出力すなわちゲート電位ＰＧがグランド電位であるの
で、第１のインバータ６２の出力はウェル電位ＮＷに相
当する電位すなわち“Ｈ”になる。これにより、Ｎ１の
ゲート電位ＮＧはウェル電位ＮＷになるので、Ｎ１はＯ
Ｎ状態になる。またＰ８はゲートに“Ｈ”が入力される
のでＯＦＦする。一方、第２のインバータ６３の出力は
グランド電位になるので、Ｐ７はゲートに“Ｌ”が与え
られＯＮする。このとき、アナログスイッチ１０はＯＮ
状態なので入力ＡＩＮから出力ＡＯＵＴに電流が流れる
が、その他のトランジスタには貫通電流は流れない。

【００８１】一方、通常状態においてコントロール信号
ＣＮＴが“Ｌ”のとき、レベルシフタ６１においてＮ４
がＯＦＦし、またＮ１０，Ｎ１１はＯＮするのでＰ４は
ゲートに“Ｌ”が入力されるのでＯＮする。このためＰ
１のゲート電位ＰＧはウェル電位ＮＷすなわち“Ｈ”に
なり、Ｐ１はＯＦＦ状態になる。Ｎ９はＯＮ、Ｐ１３は
ＯＦＦし、第１のインバータ６２の出力はグランド電位
になる。このためＮ１はゲート電位ＮＧがグランド電位
になるためＯＦＦ状態になる。またＰ８はＯＮする。一
方、第２のインバータ６３の出力はグランド電位になる
ので、Ｐ７はゲートに“Ｌ”が与えられＯＮする。Ｐ
７，Ｐ８がＯＮするので、電源電位ＶＤＤがＰ１のゲー
ト電位ＰＧに帰還され、Ｐ１は確実にＯＦＦする。この
とき、貫通電流は入力ＡＩＮから出力ＡＯＵＴにも、ま
た、入力ＡＩＮ若しくは電源ＶＤＤからグランドにも流
れない。

【００８２】またスタンバイ時は、コントロール信号Ｃ
ＮＴおよび電源電位ＶＤＤが０Ｖになり、レベルシフタ
６１においてＮ４はＯＦＦし、Ｎ１１はＯＦＦし、Ｎ９
はＯＮし、Ｐ１３はＯＦＦし、Ｐ４のゲート電位はグラ
ンド電位となりＰ４はＯＮし、Ｐ１のゲート電位ＰＧは
入力ＡＩＮから与えられるウェル電位ＮＷとなり、Ｐ１
はＯＦＦ状態となる。第１のインバータ６２の出力はグ
ランド電位になり、Ｎ１はゲート電位ＮＧがグランド電
位になるためＯＦＦする。またＰ８はＯＮする。一方、
第２のインバータ６３の出力はウェル電位ＮＷとなり、
Ｐ７はＯＦＦする。したがって、貫通電流は入力ＡＩＮ
から出力ＡＯＵＴにも、また入力ＡＩＮ若しくは電源Ｖ
ＤＤからグランドにも流れない。

【００８３】コントロール信号ＣＮＴおよび電源電位Ｖ
ＤＤがともに中間電位のとき、レベルシフタ６１におい
てＮ１０，Ｎ１１，Ｎ４，Ｐ４はＯＮし、Ｐ１３はＯＮ
し、最終的にはＰ４のゲート電位はウェル電位ＮＷにな
りＰ４はＯＦＦする。よってゲート電位ＰＧは０Ｖにな
り、Ｐ１はＯＮ状態になる。第１のインバータ６２の出
力はウェル電位ＮＷに相当する電位になり、Ｎ１はゲー
ト電位ＮＧがウェル電位ＮＷと等しくなりＯＮ状態にな
る。Ｐ８はＯＦＦする。ところが、第２のインバータ６
３においてＮ６，Ｐ６はＯＮしてしまい、Ｐ７のゲート
電位は中間電位となりＰ７はＯＮする。

【００８４】この場合、第２のインバータ６３ではＰ６
とＮ６を介して、ＶＤＤ、ＡＩＮからグランドに貫通電
流が流れてしまう。抵抗Ｒ１はこの貫通電流を抑制する
ために、Ｐ６とＮ６との間に挿入されている。抵抗Ｒ１
の抵抗値を変えることによって、貫通電流のピーク値を
制御することが可能になる。他のトランジスタには貫通
電流は流れることはない。このとき、アナログスイッチ
１０はＯＮしているため、入力ＡＩＮから出力ＡＯＵＴ
には電流が流れる。

【００８５】このように本実施形態によると、貫通電流
は、コントロール信号ＣＮＴと電源電位ＶＤＤが中間電
位のときに、第２のインバータ６３を介して流れるのみ
であり、それ以外の場合には貫通電流は一切流れない。
したがって、第６の実施形態で示したようなストップ信
号を用いなくても、リーク電流の面からみて安定したア
ナログスイッチを実現することができる。

【００８６】なお、ウェル電位制御回路３０の代わり
に、第２または第３の実施形態に係るウェル電位制御回
路や、他の構成の回路を設けてもよい。

【００８７】（第８の実施形態）図９は本発明の第８の
実施形態に係るアナログスイッチ回路の構成を示す回路
図である。図９の構成では、ゲート制御回路７０が、図
７に示す第６の実施形態に係るゲート制御回路５０と図
８に示す第７の実施形態に係るゲート制御回路６０とを
組み合わせて構成されている。７１はストップ信号ＳＴ
ＯＰを受けるように構成されたレベルシフタ、７２はイ
ンバータ、７３は抵抗Ｒ１が挿入されたナンドゲートで
ある。また、図３に示す第３の実施形態に係るウェル電
位制御回路３０Ｂが設けられている。

【００８８】レベルシフタ７１は図７に示すナンドゲー
ト５１と図８に示すレベルシフタ６１とが組み合わされ
て構成されており、さらに、Ｐ４のゲートとＮ９のドレ
インとの間に設けられ、ゲートにストップ信号ＳＴＯＰ
を受けるＮＭＯＳＮ１２が追加されている。ストップ信
号ＳＴＯＰが０Ｖであり、コントロール信号ＣＮＴと電
源電位ＶＤＤが中間電位であるとき、Ｐ１のゲート電位
ＰＧは入力ＡＩＮから与えられるウェル電位ＮＷにな
り、このためＮ９がＯＮし、ＣＮＴ端子からＮ９を通っ
てグランドに電流が流れる。Ｎ１２はこの電流のパスを
切るために挿入されている。

【００８９】ストップ信号ＳＴＯＰが“Ｈ”のときは、
上述の第７の実施形態と同様の動作を行う。コントロー
ル信号ＣＮＴと電源電位ＶＤＤが中間電位であるとき、
ナンドゲート７３に貫通電流が流れるが、抵抗Ｒ１によ
ってその電流のピーク値を制御できる。一方、ストップ
信号ＳＴＯＰが“Ｌ”のときは、コントロール信号ＣＮ
Ｔの電位にかかわらず、レベルシフタ７１においてＰ１
１がＯＮ、Ｎ７がＯＦＦするのでＰ１のゲート電位ＰＧ
はウェル電位ＮＷに相当する電位になる。また、インバ
ータ７２、ナンドゲート７３、Ｐ７，Ｐ８の状態は第６
の実施形態のと同様である。

【００９０】このように本実施形態によると、ストップ
信号ＳＴＯＰが０Ｖのときは、電源電位ＶＤＤとコント
ロール信号ＣＮＴが中間電位であるときも含めあらゆる
場合において、貫通電流や、入力ＡＩＮから出力ＡＯＵ
Ｔへの電流は流れることはない。また、ストップ信号Ｓ
ＴＯＰが“Ｈ”のときは、コントロール信号ＣＮＴと電
源電位ＶＤＤが中間電位であるときに、ナンドゲート７
３を介してＶＤＤとＡＩＮからグランドに貫通電流が流
れるのみである。したがって、リーク電流の面からみて
きわめて安定したアナログスイッチを実現することがで
きる。

【００９１】（第９の実施形態）図１０は本発明の第９
の実施形態に係るアナログスイッチ回路の構成を示す回
路図である。図１０の構成では、アナログスイッチ１０
Ａが、ＰＭＯＳＰ１と直列に接続された第２のＰ型トラ
ンジスタとしてのＰＭＯＳＰ１’を備えており、このＰ
ＭＯＳＰ１’のウェル電位を制御するためのウェル電位
制御回路３０ａが設けられている。Ａ１，Ａ２はＰ１、
Ｐ１’のゲート電位をそれぞれのウェル電位を用いて制
御するゲート制御回路である。

【００９２】出力ＡＯＵＴ側が電源ＶＤＤおよび入力Ａ
ＩＮよりも高い電圧になる場合、すなわち、図４のよう
な回路が出力ＡＯＵＴに接続され、かつ、その電源が当
該アナログスイッチ回路の電源ＶＤＤとは別個の電源で
ある場合には、入力ＡＩＮと出力ＡＯＵＴとの間に電流
が流れる可能性がある。本実施形態は、この電流を防ぐ
ためになされたものである。

【００９３】すなわち、アナログスイッチ１０Ａにおい
て２個のＰＭＯＳＰ１，Ｐ１’を直列に接続することに
よって、アナログスイッチ１０Ａの入力ＡＩＮおよび出
力ＡＯＵＴのいずれの側からも電流が流れ込まないよう
にすることができる。

【００９４】なお、図１０では、ウェル電位制御回路は
第１の実施形態で示した構成としたが、第２または第３
の実施形態で示した回路を用いてもよい。また、ゲート
制御回路Ａ１，Ａ２も、第４〜第８の実施形態のいずれ
の回路を用いてもよい。

【００９５】

【発明の効果】以上のように本発明によると、電源電圧
以上の電圧が入力側に印加された場合や、電源がＯＦＦ
状態で入力側に電圧が印加された場合であっても、ＰＭ
ＯＳの寄生ダイオードを介して流れるリーク電流を防ぐ
ことができる。また、リーク電流の観点からみて安定し
たアナログスイッチ回路を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るアナログスイッ
チ回路の構成を示す回路図である。

【図２】本発明の第２の実施形態に係るアナログスイッ
チ回路の構成を示す回路図である。

【図３】本発明の第３の実施形態に係るアナログスイッ
チ回路の構成を示す回路図である。

【図４】アナログスイッチの出力側に接続される回路の
構成例を示す図である。

【図５】本発明の第４の実施形態に係るアナログスイッ
チ回路の構成を示す回路図である。

【図６】本発明の第５の実施形態に係るアナログスイッ
チ回路の構成を示す回路図である。

【図７】本発明の第６の実施形態に係るアナログスイッ
チ回路の構成を示す回路図である。

【図８】本発明の第７の実施形態に係るアナログスイッ
チ回路の構成を示す回路図である。

【図９】本発明の第８の実施形態に係るアナログスイッ
チ回路の構成を示す回路図である。

【図１０】本発明の第９の実施形態に係るアナログスイ
ッチ回路の構成を示す回路図である。

【図１１】従来のアナログスイッチ回路の問題を説明す
る回路図である。

【符号の説明】

１０，１０Ａ アナログスイッチ ２０，４０，４０Ａ，５０，６０，７０ ゲート制御回
路 ３０，３０ａ，３０Ａ，３０Ｂ ウェル電位制御回路 ４１ 第１のインバータ ４２ 第２のインバータ ４３ 第３のインバータ ５１ 第１のナンドゲート ５２ インバータ ５３ 第２のナンドゲート ６１ レベルシフタ ６２ 第１のインバータ ６３ 第２のインバータ ７１ レベルシフタ ７２ インバータ ７３ ナンドゲート Ｐ１ ＰＭＯＳ（第１のＰ型トランジスタ） Ｎ１ ＮＭＯＳ（第１のＮ型トランジスタ） Ｐ２ ＰＭＯＳ（第２のＰ型トランジスタ） Ｎ２ ＮＭＯＳ（第２のＮ型トランジスタ） Ｐ３ ＰＭＯＳ（第２のＰ型トランジスタ） Ｎ３ ＮＭＯＳ（第２のＮ型トランジスタ） Ｐ７ ＰＭＯＳ（第２のＰ型トランジスタ） Ｐ８ ＰＭＯＳ（第３のＰ型トランジスタ） Ｐ１’ ＰＭＯＳ（第２のＰ型トランジスタ） ＡＩＮ アナログスイッチの入力 ＶＤＤ アナログスイッチ回路の電源 ＰＧ ＰＭＯＳＰ１のゲート電位 ＮＷ ＰＭＯＳＰ１のウェル電位 ＣＮＴ コントロール信号 ＳＴＯＰ ストップ信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BG06 BG10 DF01 DF17 EZ20 5J055 AX28 BX17 CX24 CX27 DX22 DX65 DX73 EX07 EY21 EY29 EZ00 EZ07 EZ12 EZ20 EZ25 FX37 GX01 GX02

Claims (12)

【特許請求の範囲】
1. 【請求項１】 並列に接続された第１のＰ型トランジス
   タおよび第１のＮ型トランジスタを有するアナログスイ
   ッチと、 コントロール信号に応じて、前記アナログスイッチをオ
   ンオフ制御するゲート制御回路と、 前記第１のＰ型トランジスタのウェル電位を、前記アナ
   ログスイッチの入力を用いて、制御するウェル電位制御
   回路とを備えたことを特徴とするアナログスイッチ回
   路。
2. 【請求項２】 請求項１において、 前記ウェル電位制御回路は、 ゲート同士、およびドレイン同士が接続された第２のＰ
   型トランジスタおよび第２のＮ型トランジスタを備え、
   そのドレインから前記第１のＰ型トランジスタのウェル
   電位を供給するものであり、 前記第２のＰ型トランジスタは、ソースに前記アナログ
   スイッチの入力電位を受け、 前記第２のＮ型トランジスタは、ソースとゲートとが接
   続されており、かつ、ソースに当該アナログスイッチ回
   路の電源電位を受けることを特徴とするアナログスイッ
   チ回路。
3. 【請求項３】 請求項１において、 前記ウェル電位制御回路は、 ゲート同士、およびドレイン同士が接続された第２のＮ
   型トランジスタおよび第２のＰ型トランジスタを備え、
   そのドレインから前記第１のＰ型トランジスタのウェル
   電位を供給するものであり、 前記第２のＮ型トランジスタは、ソースとゲートとが接
   続されており、かつ、ソースに前記アナログスイッチの
   入力電位を受け、 前記第２のＰ型トランジスタは、ソースに当該アナログ
   スイッチ回路の電源電位を受けることを特徴とするアナ
   ログスイッチ回路。
4. 【請求項４】 請求項１において、 前記ゲート制御回路は、 前記コントロール信号を入力とし、前記ウェル電位を電
   源電位とする第１のインバータと、 前記第１のインバータの出力を入力とする第２のインバ
   ータと、 当該アナログスイッチ回路の電源電位を入力とし、前記
   ウェル電位を電源電位とする第３のインバータと、 ソースに当該アナログスイッチ回路の電源電位を受ける
   とともに、ゲートに前記第３のインバータの出力を受け
   る第２のＰ型トランジスタと、 ソースが前記第２のＰ型トランジスタのドレインと接続
   され、かつ、ゲートに前記第２のインバータの出力を受
   けるとともに、ドレインが前記第１のインバータの出力
   線と接続された第３のＰ型トランジスタとを備え、 前記第１のインバータの出力線から、前記第１のＰ型ト
   ランジスタのゲート電位を供給するものであることを特
   徴とするアナログスイッチ回路。
5. 【請求項５】 請求項１において、 前記ゲート制御回路は、 前記コントロール信号およびストップ信号を入力とし、
   前記ウェル電位を電源電位とする第１のナンドゲート
   と、 前記第１のナンドゲートの出力を入力とするインバータ
   と、 当該アナログスイッチ回路の電源電位および前記ストッ
   プ信号を入力とし、前記ウェル電位を電源電位とする第
   ２のナンドゲートと、 ソースに当該アナログスイッチ回路の電源電位を受ける
   とともに、ゲートに前記第２のナンドゲートの出力を受
   ける第２のＰ型トランジスタと、 ソースが前記第２のＰ型トランジスタのドレインと接続
   され、かつ、ゲートに前記インバータの出力を受けると
   ともに、ドレインが前記第１のナンドゲートの出力線と
   接続された第３のＰ型トランジスタとを備え、 前記第１のナンドゲートの出力線から、前記第１のＰ型
   トランジスタのゲート電位を供給するものであることを
   特徴とするアナログスイッチ回路。
6. 【請求項６】 請求項１において、 前記ゲート制御回路は、 前記コントロール信号を入力とし、前記ウェル電位を電
   源電位とするレベルシフタと、 前記レベルシフタの出力を入力とする第１のインバータ
   と、 当該アナログスイッチ回路の電源電位を入力とし、前記
   ウェル電位を電源電位とする第２のインバータと、 ソースに当該アナログスイッチ回路の電源電位を受ける
   とともに、ゲートに前記第２のインバータの出力を受け
   る第２のＰ型トランジスタと、 ソースが前記第２のＰ型トランジスタのドレインと接続
   され、かつ、ゲートに前記第１のインバータの出力を受
   けるとともに、ドレインが前記レベルシフタの出力線と
   接続された第３のＰ型トランジスタとを備え、 前記レベルシフタの出力線から、前記第１のＰ型トラン
   ジスタのゲート電位を供給するものであり、 前記レベルシフタは、前記コントロール信号が中間電位
   であるとき、この中間電位を前記ウェル電位にレベルア
   ップして出力することを特徴とするアナログスイッチ回
   路。
7. 【請求項７】 請求項１において、 前記ゲート制御回路は、 前記コントロール信号、およびストップ信号を入力と
   し、前記ウェル電位を電源電位とするレベルシフタと、 前記レベルシフタの出力を入力とするインバータと、 当該アナログスイッチ回路の電源電位および前記ストッ
   プ信号を入力とし、前記ウェル電位を電源電位とするナ
   ンドゲートと、 ソースに当該アナログスイッチ回路の電源電位を受ける
   とともに、ゲートに前記ナンドゲートの出力を受ける第
   ２のＰ型トランジスタと、 ソースが前記第２のＰ型トランジスタのドレインと接続
   され、かつ、ゲートに前記インバータの出力を受けると
   ともに、ドレインが前記レベルシフタの出力線と接続さ
   れた第３のＰ型トランジスタとを備え、 前記レベルシフタの出力線から、前記第１のＰ型トラン
   ジスタのゲート電位を供給するものであり、 前記レベルシフタは、 前記コントロール信号が中間電位であるとき、この中間
   電位を前記ウェル電位にレベルアップして出力するもの
   であり、かつ、前記ストップ信号が負の論理レベルであ
   るとき、出力を固定するものであることを特徴とするア
   ナログスイッチ回路。
8. 【請求項８】 請求項１において、 前記アナログスイッチは、 前記第１のＰ型トランジスタと直列に接続された第２の
   Ｐ型トランジスタを備えたものであることを特徴とする
   アナログスイッチ回路。
9. 【請求項９】 並列に接続された第１のＰ型トランジス
   タおよび第１のＮ型トランジスタを有するアナログスイ
   ッチと、 コントロール信号に応じて、前記アナログスイッチをオ
   ンオフ制御するゲート制御回路とを備え、 前記ゲート制御回路は、 前記コントロール信号を入力とし、前記第１のＰ型トラ
   ンジスタのウェル電位を電源電位とする第１のインバー
   タと、 前記第１のインバータの出力を入力とする第２のインバ
   ータと、 当該アナログスイッチ回路の電源電位を入力とし、前記
   ウェル電位を電源電位とする第３のインバータと、 ソースに当該アナログスイッチ回路の電源電位を受ける
   とともに、ゲートに前記第３のインバータの出力を受け
   る第２のＰ型トランジスタと、 ソースが前記第２のＰ型トランジスタのドレインと接続
   され、かつ、ゲートに前記第２のインバータの出力を受
   けるとともに、ドレインが前記第１のインバータの出力
   線と接続された第３のＰ型トランジスタとを備え、 前記第１のインバータの出力線から、前記第１のＰ型ト
   ランジスタのゲート電位を供給するものであることを特
   徴とするアナログスイッチ回路。
10. 【請求項１０】 並列に接続された第１のＰ型トランジ
    スタおよび第１のＮ型トランジスタを有するアナログス
    イッチと、 コントロール信号に応じて、前記アナログスイッチをオ
    ンオフ制御するゲート制御回路とを備え、 前記ゲート制御回路は、 前記コントロール信号およびストップ信号を入力とし、
    前記第１のＰ型トランジスタのウェル電位を電源電位と
    する第１のナンドゲートと、 前記第１のナンドゲートの出力を入力とするインバータ
    と、 当該アナログスイッチ回路の電源電位および前記ストッ
    プ信号を入力とし、前記ウェル電位を電源電位とする第
    ２のナンドゲートと、 ソースに当該アナログスイッチ回路の電源電位を受ける
    とともに、ゲートに前記第２のナンドゲートの出力を受
    ける第２のＰ型トランジスタと、 ソースが前記第２のＰ型トランジスタのドレインと接続
    され、かつ、ゲートに前記インバータの出力を受けると
    ともに、ドレインが前記第１のナンドゲートの出力線と
    接続された第３のＰ型トランジスタとを備え、 前記第１のナンドゲートの出力線から、前記第１のＰ型
    トランジスタのゲート電位を供給するものであることを
    特徴とするアナログスイッチ回路。
11. 【請求項１１】 並列に接続された第１のＰ型トランジ
    スタおよび第１のＮ型トランジスタを有するアナログス
    イッチと、 コントロール信号に応じて、前記アナログスイッチをオ
    ンオフ制御するゲート制御回路とを備え、 前記ゲート制御回路は、 前記コントロール信号を入力とし、前記第１のＰ型トラ
    ンジスタのウェル電位 を電源電位とするレベルシフタと、前記レベルシフタの
    出力を入力とする第１のインバータと、 当該アナログスイッチ回路の電源電位を入力とし、前記
    ウェル電位を電源電位とする第２のインバータと、 ソースに当該アナログスイッチ回路の電源電位を受ける
    とともに、ゲートに前記第２のインバータの出力を受け
    る第２のＰ型トランジスタと、 ソースが前記第２のＰ型トランジスタのドレインと接続
    され、かつ、ゲートに前記第１のインバータの出力を受
    けるとともに、ドレインが前記レベルシフタの出力線と
    接続された第３のＰ型トランジスタとを備え、 前記レベルシフタの出力線から、前記第１のＰ型トラン
    ジスタのゲート電位を供給するものであり、 前記レベルシフタは、前記コントロール信号が中間電位
    であるとき、この中間電位を前記ウェル電位にレベルア
    ップして出力することを特徴とするアナログスイッチ回
    路。
12. 【請求項１２】 並列に接続された第１のＰ型トランジ
    スタおよび第１のＮ型トランジスタを有するアナログス
    イッチと、 コントロール信号に応じて、前記アナログスイッチをオ
    ンオフ制御するゲート制御回路とを備え、 前記ゲート制御回路は、 前記コントロール信号、およびストップ信号を入力と
    し、前記第１のＰ型トランジスタのウェル電位を電源電
    位とするレベルシフタと、 前記レベルシフタの出力を入力とするインバータと、 当該アナログスイッチ回路の電源電位および前記ストッ
    プ信号を入力とし、前記ウェル電位を電源電位とするナ
    ンドゲートと、 ソースに当該アナログスイッチ回路の電源電位を受ける
    とともに、ゲートに前記ナンドゲートの出力を受ける第
    ２のＰ型トランジスタと、 ソースが前記第２のＰ型トランジスタのドレインと接続
    され、かつ、ゲートに前記インバータの出力を受けると
    ともに、ドレインが前記レベルシフタの出力線と接続さ
    れた第３のＰ型トランジスタとを備え、 前記レベルシフタの出力線から、前記第１のＰ型トラン
    ジスタのゲート電位を供給するものであり、 前記レベルシフタは、 前記コントロール信号が中間電位であるとき、この中間
    電位を前記ウェル電位にレベルアップして出力するもの
    であり、かつ、前記ストップ信号が負の論理レベルであ
    るとき、出力を固定するものであることを特徴とするア
    ナログスイッチ回路。