JP2004297703A - クロック乗換回路 - Google Patents
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Abstract
【解決手段】クロックAに対して整数倍の周波数を持ったクロックBを生成し、このクロックAとクロックBの位相を揃える機能を持ったPLL回路と、入力データをクロックAの立上りでラッチするFF1と、FF1の出力をクロックBの立下りでラッチするFF2とを具備してなるクロック乗換回路において、クロックAとクロックBの立上りを比較してクロックAの立上りに対してクロックBの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるPHCUD信号と、PHCUD信号のイネーブル信号としてのPHCEN信号とを生成して出力する位相比較回路と、PHCEN信号がハイレベルのときにPHCUD信号のアップダウンをカウントして、カウント値が+又は−の一定値に達したときにPHASE信号を+1又は−1してPLL回路に出力する安定化フィルタ回路とを設けた。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、入力クロックを基準として、PLL回路を用いて処理用クロックを生成し、入力データを入力クロックから処理用クロックに乗せ換える処理を行うクロック乗換回路に関し、詳しくは、入力クロックと処理用クロックの位相関係を自動的に最適に保つ機能を持たせたクロック乗換回路に関するものである。
【0002】
【従来の技術】
映像信号処理において、入力される映像信号のフォーマットや伝送方式によって、入力されたクロック周波数の1倍、2倍、4倍等のクロック周波数で信号処理を行うことがある。このようなとき、入力クロック(以下、クロックA)を基準としてPLL(Phase Locked Loop)回路を用いて処理用クロック(以下、クロックB)を生成し、入力データをクロックAからクロックBに乗せ換える処理が必要となる。
【0003】
PLLを用いたクロック乗換回路の基本的な構成として、図6に示すようなものがある。この図6に示すようなクロック乗換回路では、D型−フリップフロップ(以下、DFF)のセットアップタイム、ホールドタイムを満足するように、クロックAとクロックBの位相関係を適正に設定する必要がある。しかし、PLLはクロックAとクロックBの位相を一定に保つように動作するとはいえ、クロック周波数によって異なる定常的な位相差が発生してしまう。また、クロックBは信号処理に用いるため、ファンアウトの大きなバッファを使用するが、これにより信号の遅延が大きくなってしまう。位相差、遅延がクロック周期に対して無視できない量になった場合には、周波数毎にクロックの位相関係を調整する必要があるが、高い周波数では温度変化やデバイスのばらつきにより位相関係を適正に設定できなくなる。
【0004】
そこで従来より、位相関係を調整する方法として、RAMを用いたクロック乗換回路があり、このRAMを使用した回路によれば、RAMへクロック信号を書込むタイミングとRAMからクロック信号を読出すタイミングとを制御することによって、位相関係を適正に設定することができる。
しかし、このRAMを用いた構成では回路規模が大きくなり、コストも高くなってしまうという問題があったため、RAMを必要とせず、回路規模を小さくしてコストダウンを図ることのできるクロック乗換回路が提案されている(例えば、特許文献1参照)。
【0005】
【特許文献1】
特開2002−204448号公報
【0006】
【発明が解決しようとする課題】
上記特許文献1に記載のクロック乗換回路は、RAMを必要とせず、回路規模を小さくしてコストダウンを図ることが可能であるが、この方式は、クロックBがクロックAの2倍の周波数の場合のみ対応した回路であるため、例えば、クロックBがクロックAの1倍、4倍等の周波数を持つような周波数条件には対応できないという問題があった。
【0007】
本発明は、上記問題点に鑑みなされたもので、RAM等のメモリを使用せずに、クロックBがクロックAの1倍、2倍、4倍等のどのような周波数条件であっても、クロックAとクロックBの位相関係を自動的に最適化することのできるクロック乗換回路を提供することを目的とするものである。
【0008】
【課題を解決するための手段】
本発明は、入力クロック(以下、クロックA)に対して整数倍の周波数を持った処理用クロック(以下、クロックB)を生成し、このクロックAとクロックBの位相を揃える機能を持ったPLL回路と、入力データを前記クロックAの立上りでラッチするD型フリップフロップ(以下、FF)1と、FF1の出力を前記クロックBの立下りでラッチするFF2とを具備してなるクロック乗換回路において、入力されたクロックAとクロックBの立上りを比較してクロックAの立上りに対してクロックBの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるPHCUD信号と、このPHCUD信号のイネーブル信号としてのPHCEN信号とを生成して出力する位相比較回路と、前記PHCEN信号がハイレベルのときにPHCUD信号のアップダウンをカウントして、そのカウント値がプラス又はマイナスの一定値に達したときにPHASE信号を+1又は−1してPLL回路に出力する安定化フィルタ回路とを設け、前記PLL回路では、入力されたPHASE信号に基づいてクロックAとクロックBの位相差が小さくなるように位相調整を行うようにしたことを特徴とするクロック乗換回路である。
【0009】
このような構成とすることで、RAM等のメモリを使用することなく、クロックBがクロックAの1倍、2倍、4倍等のどのような周波数条件であっても、PHCUD信号とPHCEN信号とから生成されるPHASE信号を用いて、PLL回路においてクロックAとクロックBの位相関係を自動的に最適化することができる。
【0010】
【発明の実施の形態】
本発明の実施の形態を図面に基づいて説明する。
図1に示すのは、本発明によるクロック乗換回路10の構成を示したブロック図であり、このクロック乗換回路10は、FF1、FF2、FF3、PLL回路11、クロックバッファ12、位相比較回路13、安定化フィルタ回路14によって構成されている。
FF1、FF2、FF3は、D型−フリップフロップであり、D入力に入力されたデータをCK入力に入力されたクロック信号の立上りで取り込んで(ラッチして)、Q出力から出力するものである。以下、FF又はDFFという場合は、D型−フリップフロップを指すものとする。
【0011】
PLL回路11は、入力クロック(以下、クロックA)を基準として、クロック乗換処理に用いる処理用クロック(以下、クロックB)を生成するための回路であり、例えば、クロックAの1倍、2倍、4倍等の周波数を持つクロックBを生成することができる。また、クロックAとクロックBの位相関係を適正に保つように働くものでもある。
【0012】
前記FF1、FF2、FF3、PLL回路11、及び、クロックバッファ12で構成される部分については、図6に示す従来回路と略同様の構成であり、FF1のD入力に入力された入力データをクロックAの立上りでラッチして、このFF1の出力はFF2のD入力に入力されてクロックBの立下りでラッチされて出力される。なお、FF3は出力先との関係で設置されるもので、直接本発明に関わるものではない。ここで、クロックAとクロックBは、PLL回路11で位相関係が一定、具体的には、立上りのタイミングが揃うように調整されているため、クロックAでラッチしたものをクロックBで再度ラッチすることにより、クロックの乗せ換えが行われる。しかし、従来技術の記載で問題点として挙げたものと同様に、クロック周波数によって異なる定常的な位相差、及び、PLL回路11のクロックBの出力側に設けたファンアウトの大きなクロックバッファ12による信号の遅延という位相関係がずれる要因が存在するため、このままでは位相関係を適正に保つことができない。
【0013】
そこで、本発明では、クロックAとクロックBの位相関係を比較する位相比較回路13と、位相比較回路13での比較結果から位相の調整を行うためにPLL回路11の位相設定端子に対してPHASE信号を出力する安定化フィルタ回路14とを設けて、クロックAとクロックBの立上りが揃うように位相関係を調整する構成となっている。
【0014】
前記位相比較回路13は、クロックAの立上りに対してクロックBの立上りが早いときは“0”、遅いときは“1”となる比較結果としてのPHCUD信号と、このPHCUD信号のイネーブル信号としてのPHCEN信号を後段の安定化フィルタ回路14に出力するための回路であり、その構成を図2に示す。
図2において、FF4は、クロックAを2分周してデューティー比が略1:1のCKA2信号を生成して出力する。FF5は、FF4からのCKA2信号をクロックBの立上りでラッチして出力する。FF6は、FF4からのCKA2信号をクロックBの反転信号の立上り、つまり、クロックBの立下りでラッチして出力する。FF7は、FF6の出力をクロックBの立上りでラッチして出力する。第1XOR回路15は、FF5の出力とFF6の出力のXOR(排他的論理和)をとって出力する。第2XOR回路16は、FF6の出力とFF7の出力のXORをとって出力する。FF8は、第1XOR回路15の出力をクロックBの立上りでラッチして、これをPHCUD信号として後段の安定化フィルタ回路14に出力する。FF9は、第2XOR回路16の出力をクロックBの立上りでラッチして、これをPHCEN信号として後段の安定化フィルタ回路14に出力する。
【0015】
図5は、安定化フィルタ回路14の構成を示したブロック図である。この図5において、安定化フィルタ回路14は、第1アップ/ダウンカウンタ22と、デコーダ23と、第2アップ/ダウンカウンタ24と、PHCEN周期検出部25とからなるもので、この安定化フィルタ回路14において、PLL回路11でクロックAとクロックBの位相差を調整するためのPHASE信号を生成して出力する。
【0016】
PHCEN周期検出部25は、delay回路17、第3XOR回路18、カウンタ19、第1OR回路20、及び、第2OR回路21とから構成され、これは、クロックA立上りとクロックB立下りが略揃っているときに、PHCUD信号とPHCEN信号を強制的に“1”にして、PHASE信号を+1するためのものであり、詳しい説明については後述する。
【0017】
前記第1アップ/ダウンカウンタ22は、UD端子に位相比較回路13からのPHCUD信号が第1OR回路20を介して入力され、EN端子に位相比較回路13からのPHCEN信号が第2OR回路21を介して入力されて、PHCEN信号がハイレベルのときにPHCUD信号を取込み、その取込んだPHCUD信号が“0”のときダウンカウントし“1”のときアップカウントする。この第1アップ/ダウンカウンタ22でのカウント値は、後段のデコーダ23に出力される。ここでのカウントは、デコーダ23からの信号がLD端子に入力されるとリセットされる。
【0018】
前記デコーダ23では、入力されたカウント値をフィルタ係数で設定された値と比較して、カウント値が設定値に達している場合に、後段の第2アップ/ダウンカウンタ24をイネーブルにする信号をEN端子に出力するとともに、第2アップ/ダウンカウンタ24を1カウント分だけアップカウント又はダウンカウントさせる。ここで、フィルタ係数の設定値は正側と負側でそれぞれ設けられており、正側の設定値にカウント値が達した場合には1カウント分だけアップカウントするために“1”を第2アップ/ダウンカウンタ24のUD端子に出力し、負側の設定値にカウント値が達した場合には1カウント分だけダウンカウントするために“0”を第2アップ/ダウンカウンタ24のUD端子に出力する構成となっている。また、第2アップ/ダウンカウンタ24をイネーブルにする信号は、第1アップ/ダウンカウンタ22のLD端子とカウンタ19のLD端子にも入力されて、それぞれのカウントをリセットする信号として用いられる。
【0019】
前記第2アップ/ダウンカウンタ24では、UD端子に入力された“1”又は“0”の信号に基づいてアップカウント又はダウンカウントを行い、このカウントに対応した+1又は−1のPHASE信号が前記PLL回路11の位相設定端子に入力される。このPHASE信号がPLL回路11の位相設定端子に入力されることによって、PLL回路11は、クロックAとクロックBの位相差を打ち消す方向にクロックBの位相を変化させる。
【0020】
次に、前記位相比較回路13においてPHCUD信号とPHCEN信号を生成するまでの各波形の変化について、図2及び図3を用いて説明する。図3は、クロックAに対するクロックBの逓倍比が1倍の場合における位相比較回路13の各部の出力波形を示したもので、クロックAとクロックBの位相関係を4つのパターンに分けて説明している。以下、それぞれのパターンごとに説明する。
【0021】
[クロックA:クロックB=1:1の場合]
(a)クロックA立上りとクロックB立上りが略揃っているとき
FF4においてクロックAを2分周して生成されたCKA2信号は、それぞれFF5とFF6に入力されて、FF5ではクロックBの立上りでラッチされ、FF6ではクロックBの立下りでラッチされる。ここで、図3(a)に示すように、クロックAの立上り、つまり、CKA2の立上りとクロックBの立上りは略揃っているが、正確にはCKA2の立上りに対してクロックBの立上りが早かったり遅かったりしている状態である。このため、CKA2は規則的にハイレベルとローレベルを繰り返している波形であるのに対して、FF5の波形DFF5はハイレベルとローレベルが不規則に現れている。FF6の波形DFF6は、クロックBの立下りでラッチするのでFF5と半周期ずれてラッチされた結果、規則的にハイレベルとローレベルを繰り返す波形となっている。このFF5とFF6の出力のXORをとったものをFF8においてクロックBでラッチすると、PHCUD信号が生成される。このPHCUD信号は、クロックAの立上りよりもクロックBの立上りの方が早かった場所ではハイレベルとなり遅かった場所ではローレベルとなる信号で、その結果をクロックBに対して1周期遅れて反映させている。また、FF7ではFF6の出力をクロックBでラッチして、このFF7とFF6のXORをとって出力したものをクロックBでラッチすると、PHCEN信号が生成される。PHCEN信号は、後段の安定化フィルタ回路14においてPHCUD信号を読み込むためのイネーブル信号であり、このようなクロックA立上りとクロックB立上りが略揃っている場合には、クロックBの2周期目以降がハイレベルとなり、この間のPHCUD信号のアップダウンをカウントすると、アップが6でダウンが5となり、図示されている期間を経過した時点で、安定化フィルタ回路14の第1アップ/ダウンカウンタ22は+1だけアップカウントされることになる。
【0022】
(b)クロックBが遅いとき
図3(b)に示すように、クロックAの立上り、つまり、CKA2の立上りに対してクロックBの立上りが常に遅い場合には、DFF5とDFF6の波形は規則的に変化する波形となり、これらの信号を第1XOR回路15でXORをとったものはクロックBと同一波形の信号となる。この第1XOR回路15の出力をFF8においてクロックBでラッチすると、PHCUD信号が生成されるが、クロックAの立上りよりもクロックBの立上りの方が常に遅いため、このPHCUD信号は常にローレベルとなっている。また、クロックAの立上りに対してクロックBの立上りが常に遅い場合には、PHCEN信号はクロックBの2周期目以降がハイレベルとなり、この間のPHCUD信号のアップダウンをカウントすると、アップが0でダウンが6となり、図示されている期間を経過した時点で、安定化フィルタ回路14の第1アップ/ダウンカウンタ22は−6だけダウンカウントされることになる。ここで、デコーダ23のフィルタ係数の設定値が例えば−6になっていたとすると、カウント値が−6に達した時点で後段の第2アップ/ダウンカウンタ24にイネーブル信号を出力するとともに、第2アップ/ダウンカウンタ24を1カウント分だけダウンカウントさせる。このカウントの結果がPHASE信号としてPLL回路11の位相設定端子に入力されることによって、PLL回路11は、クロックAとクロックBの位相差を打ち消す方向にクロックBの位相を変化させる。
【0023】
(c)クロックA立上りとクロックB立下りが略揃っているとき
図3(c)に示すように、クロックAの立上り、つまり、CKA2の立上りとクロックBの立下りが略揃っている場合には、FF5の波形DFF5は、規則的にハイレベルとローレベルを繰り返す波形となっているのに対して、FF6の波形DFF6は、ハイレベルとローレベルが不規則に現れている。これらの信号を第1XOR回路15でXORをとったものをFF8においてクロックBでラッチすると、PHCUD信号が生成される。このPHCUD信号は、クロックAの立上りよりもクロックBの立下りの方が早かった場所ではローレベルとなり遅かった場所ではハイレベルとなる信号である。これは図3の(a)や(b)の場合とハイレベルとローレベルの対応関係が逆であるが、立下りが遅い=立上りが早い、という関係にあると言えるので問題はない。また、クロックAの立上りとクロックBの立下りが略揃っている場合には、図3(c)に示すように、PHCEN信号はハイレベルとローレベルが不規則に現れる波形となっている。このときのPHCUD信号のアップダウンをカウントすると、アップが3でダウンが4となり、図示されている期間を経過した時点で、安定化フィルタ回路14の第1アップ/ダウンカウンタ22は−1だけダウンカウントされることになる。
【0024】
上記図3(c)に示すような、クロックAの立上りとクロックBの立下りが略揃っている場合には、クロックAとクロックBの立ち上がり同士が揃うように、早期に位相調整を行いたいが、PHCUD信号及びPHCEN信号が共に、ハイレベルとローレベルが不規則に現れる波形であるため、第1アップ/ダウンカウンタ22のカウントがなかなか設定値に達せず、PLL回路11に入力するPHASE信号が適正値に達するのに時間がかかり過ぎるという問題があった。
【0025】
この問題を解消するため、PHCEN周期検出部25でPHCEN信号の周期の乱れを検出する。図5に示す安定化フィルタ回路14のPHCEN周期検出部25において、第3XOR回路18は、PHCEN信号とこのPHCEN信号にdelay回路17を介して一定周期分遅延させた信号とのXORをとって出力するためのもので、この出力はカウンタ19のEN端子に入力される。この第3XOR回路18では、遅延させた信号とのXORを演算することによって、遅延前と遅延後のPHCEN信号の変化を検出することができ、変化している場合のみ“1”を出力する。ここで、delay回路17における遅延量は、PLL回路11での逓倍比によって異なり、1倍のときは遅延量1、2倍のときは遅延量2、4倍のときは遅延量4となるようにする。カウンタ19では、この第3XOR回路18で検出したPHCEN信号の変化をカウントし、このカウント値が一定回数以上になった場合に、第1アップ/ダウンカウンタ22に入力されるPHCUD信号とPHCEN信号を強制的に“1”にするために、第1OR回路20と第2OR回路21にそれぞれ“1”を出力することによってPHCUD信号とPHCEN信号の内容に関わらず、第1アップ/ダウンカウンタ22のUD端子とEN端子には必ず“1”が入力されることになる。このような構成とすることによって、PHCUD信号及びPHCEN信号が共に、ハイレベルとローレベルが不規則に現れる状態であっても、PHASE信号を+1してクロックAの立上りとクロックBの立下りが略揃っている状態から早期に抜け出すことができる。
【0026】
(d)クロックBが早いとき
図3(d)に示すように、クロックAの立上り、つまり、CKA2の立上りに対してクロックBの立上りが常に早い場合には、DFF5とDFF6の波形は規則的に変化する波形となり、これらの信号を第1XOR回路15でXORをとったものはクロックBの反転信号と同一の波形となる。この第1XOR回路15の出力をFF8においてクロックBでラッチすると、PHCUD信号が生成されるが、クロックAの立上りよりもクロックBの立上りの方が常に早いため、このPHCUD信号は2周期目以降が常にハイレベルとなっている。また、PHCEN信号も同様に、クロックBの2周期目以降がハイレベルとなり、この間のPHCUD信号のアップダウンをカウントすると、アップが6でダウンが0となり、図示されている期間を経過した時点で、安定化フィルタ回路14の第1アップ/ダウンカウンタ22は+6だけアップカウントされることになる。ここで、デコーダ23のフィルタ係数の設定値が例えば+6になっていたとすると、カウント値が+6に達した時点で後段の第2アップ/ダウンカウンタ24にイネーブル信号を出力するとともに、第2アップ/ダウンカウンタ24を1カウント分だけアップカウントさせる。このカウントの結果がPHASE信号としてPLL回路11の位相設定端子に入力されることによって、PLL回路11は、クロックAとクロックBの位相差を打ち消す方向にクロックBの位相を変化させる。
【0027】
このように、本発明のクロック乗換回路は、位相比較回路13において、クロックAの立上りに対してクロックBの立上りの方が早い場合はハイレベルとなり遅い場合はローレベルというように位相のずれが反映されたPHCUD信号と、PHCUD信号をイネーブルするためのPHCEN信号を生成し、これらのPHCUD信号とPHCEN信号を用いて位相調整を行うためのPHASE信号を生成して、このPHASE信号が入力されるPLL回路11において位相を調整するようにしている。よって、常にクロックAとクロックBの位相関係がフィードバックされることにより、位相差が打ち消されるように変化して行き、最終的にクロックAの立上りをクロックBの立上りが前後するような形で位相差は小さく維持される。
【0028】
前記実施例では、クロックAとクロックBの周波数の比が1:1の場合を例として本発明のクロック乗換回路について説明してきたが、本発明はこれに限られるものではなく、周波数比が他の場合であっても対応できるものである。ここで、クロックAとクロックBの周波数の比が1:4である場合の位相比較回路13の動作について、図4を用いて説明する。
【0029】
[クロックA:クロックB=1:4の場合]
(a)クロックA立上りとクロックB立上りが略揃っているとき
図4(a)は、クロックA:クロックB=1:4の場合におけるクロックA立上りとクロックB立上りが略揃っているときの位相比較回路13での各部の波形を示したもので、前記実施例の場合と同様に、FF4においてクロックAを2分周して生成されたCKA2信号は、それぞれFF5とFF6に入力されて、FF5ではクロックBの立上りでラッチされ、FF6ではクロックBの立下りでラッチされる。クロックAの立上りとクロックBの立上りが略揃っている場合は、正確にはCKA2の立上りに対してクロックBの立上りが早かったり遅かったりしている状態である。このため、CKA2は規則的にハイレベルとローレベルを繰り返している波形であるのに対して、FF5の波形DFF5はハイレベルとローレベルが不規則に現れている。FF6の波形DFF6は、クロックBの立下りでラッチするのでFF5と半周期ずれてラッチされた結果、規則的にハイレベルとローレベルを繰り返す波形となっている。このFF5とFF6の出力のXORをとったものをFF8においてクロックBでラッチすると、PHCUD信号が生成される。また、FF7ではFF6の出力をクロックBでラッチして、このFF7とFF6のXORをとって出力したものをクロックBでラッチすると、PHCEN信号が生成される。PHCEN信号は、クロックBの4周期に1回の間隔でハイレベルになる信号で、このハイレベルのときのPHCUD信号のアップダウンをカウントすると、アップが2でダウンが1となり、図示されている期間を経過した時点で、安定化フィルタ回路14の第1アップ/ダウンカウンタ22は+1だけアップカウントされることになる。
【0030】
(b)クロックBが遅いとき
図4(b)に示すように、クロックAの立上りに対してクロックBの立上りが常に遅い場合には、DFF5とDFF6の波形は規則的に変化する波形となり、これらの信号を第1XOR回路15においてXORをとる。この第1XOR回路15の出力をFF8においてクロックBでラッチすると、PHCUD信号が生成されるが、クロックAの立上りよりもクロックBの立上りの方が常に遅いため、このPHCUD信号は常にローレベルとなっている。また、クロックAの立上りに対してクロックBの立上りが常に遅い場合には、PHCEN信号はクロックBの4周期に1回の間隔でハイレベルとなる信号であり、このときのPHCUD信号のアップダウンをカウントすると、アップが0でダウンが2となり、図示されている期間を経過した時点で、安定化フィルタ回路14の第1アップ/ダウンカウンタ22は−2だけダウンカウントされることになる。
【0031】
(c)クロックA立上りとクロックB立下りが略揃っているとき
図4(c)に示すように、クロックAの立上りとクロックBの立下りが略揃っている場合には、FF5の波形DFF5は、規則的にハイレベルとローレベルを繰り返す波形となっているのに対して、FF6の波形DFF6は、ハイレベルとローレベルが不規則に現れている。これらの信号を第1XOR回路15でXORをとったものをFF8においてクロックBでラッチすると、PHCUD信号が生成される。このPHCUD信号は、クロックAの立上りよりもクロックBの立下りの方が早かった場所ではローレベルとなり遅かった場所ではハイレベルとなる信号である。これは図4の(a)や(b)の場合とハイレベルとローレベルの対応関係が逆であるが、立下りが遅い=立上りが早い、という関係にあると言えるので問題はない。また、クロックAの立上りとクロックBの立下りが略揃っている場合には、図4(c)に示すように、PHCEN信号はハイレベルとローレベルの周期が不規則になっている。このときのPHCUD信号のアップダウンをカウントすると、アップが1でダウンが2となり、図示されている期間を経過した時点で、安定化フィルタ回路14の第1アップ/ダウンカウンタ22は−1だけダウンカウントされることになる。
【0032】
この図4(c)に示すような、クロックAの立上りとクロックBの立下りが略揃っている場合には、クロックAとクロックBの立ち上がり同士が揃うように早期に位相調整を行うために、図3(c)の場合と同様に、図5に示す安定化フィルタ回路14のPHCEN周期検出部25において、PHCEN信号の周期の乱れを検出する。第3XOR回路18において、PHCEN信号とこのPHCEN信号にdelay回路17を介して一定周期分遅延させた信号とのXORをとって出力し、この出力はカウンタ19のEN端子に入力される。この第3XOR回路18では、遅延させた信号とのXORを演算することによって、遅延前と遅延後のPHCEN信号の変化を検出することができ、変化している場合のみ“1”を出力する。ここで、delay回路17における遅延量は、PLL回路11での逓倍比によって異なり、図4の場合は逓倍比が4であるので遅延量は4となる。カウンタ19では、この第3XOR回路18で検出したPHCEN信号の変化をカウントし、このカウント値が一定回数以上になった場合に、第1アップ/ダウンカウンタ22に入力されるPHCUD信号とPHCEN信号を強制的に“1”にして出力するようになっている。このような構成とすることによって、PHCUD信号及びPHCEN信号が共に、ハイレベルとローレベルが不規則に現れる状態であっても、PHASE信号を+1してクロックAの立上りとクロックBの立下りが略揃っている状態から早期に抜け出すことができる。
【0033】
(d)クロックBが早いとき
図4(d)に示すように、クロックAの立上りに対してクロックBの立上りが常に早い場合には、DFF5とDFF6の波形は規則的に変化する波形となり、これらの信号を第1XOR回路15でXORをとって出力する。この第1XOR回路15の出力をFF8においてクロックBでラッチすると、クロックBの4周期に1回の間隔でハイレベルとなるPHCUD信号が生成される。また、同じタイミングでPHCEN信号もクロックBの4周期に1回の間隔でハイレベルとなり、この間のPHCUD信号のアップダウンをカウントすると、アップが2でダウンが0となり、図示されている期間を経過した時点で、安定化フィルタ回路14の第1アップ/ダウンカウンタ22は+2だけアップカウントされることになる。
【0034】
上記実施例ではPLL回路11の逓倍比が1の場合と4の場合を用いて説明を行ったが、クロックAとクロックBの周波数の比が整数倍であれば、本発明のクロック乗換回路における位相比較回路13を用いることによって2つの信号の位相関係が反映されたPHCUD信号とPHCEN信号を生成することができる。このように、PHCUD信号とPHCEN信号にクロックAに対するクロックBの位相が早い又は遅いという情報が正確に反映されるため、安定化フィルタ回路14ではこのPHCUD信号とPHCEN信号からPHASE信号を生成してPLL回路11に出力するだけで、PLL回路11でクロックAとクロックBの位相差を小さく維持することができる。
【0035】
【発明の効果】
請求項1記載の発明によれば、入力クロック(以下、クロックA)に対して整数倍の周波数を持った処理用クロック(以下、クロックB)を生成し、このクロックAとクロックBの位相を揃える機能を持ったPLL回路と、入力データを前記クロックAの立上りでラッチするD型フリップフロップ(以下、FF)1と、FF1の出力を前記クロックBの立下りでラッチするFF2とを具備してなるクロック乗換回路において、入力されたクロックAとクロックBの立上りを比較してクロックAの立上りに対してクロックBの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるPHCUD信号と、このPHCUD信号のイネーブル信号としてのPHCEN信号とを生成して出力する位相比較回路と、前記PHCEN信号がハイレベルのときにPHCUD信号のアップダウンをカウントして、そのカウント値がプラス又はマイナスの一定値に達したときにPHASE信号を+1又は−1してPLL回路に出力する安定化フィルタ回路とを設け、前記PLL回路では、入力されたPHASE信号に基づいてクロックAとクロックBの位相差が小さくなるように位相調整を行うようにしたので、RAM等のメモリを使用することなく、クロックBがクロックAの1倍、2倍、4倍等のどのような周波数条件であっても、PHCUD信号とPHCEN信号とから生成されるPHASE信号を用いて、PLL回路においてクロックAとクロックBの位相関係を自動的に最適化することができる。
【0036】
請求項2記載の発明によれば、位相比較回路は、クロックAを2分周してCKA2信号を生成するFF4と、CKA2信号をクロックBの立上りでラッチするFF5と、CKA2信号をクロックBの立下りでラッチするFF6と、FF6の出力をクロックBの立上りでラッチするFF7と、FF5とFF6の出力の排他的論理和を演算する第1XOR回路と、FF6とFF7の出力の排他的論理和を演算する第2XOR回路と、第1XOR回路の出力をクロックBの立上りでラッチするFF8と、第2XOR回路の出力をクロックBの立上りでラッチするFF9とからなり、FF8の出力をPHCUD信号とし、FF9の出力をPHCEN信号として出力するようにしたので、クロックAの立上りに対してクロックBの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるPHCUD信号と、このPHCUD信号のイネーブル信号としてのPHCEN信号とを生成することができる。
【0037】
請求項3記載の発明によれば、安定化フィルタ回路は、PHCUD信号とPHCEN信号とが入力され、PHCEN信号がハイレベルかつPHCUD信号がハイレベルのときアップカウントし、PHCEN信号がハイレベルかつPHCUD信号がローレベルのときダウンカウントする第1アップ/ダウンカウンタと、第1アップ/ダウンカウンタのカウント値が予め設定されているフィルタ係数の値に達した場合に後段の第2アップ/ダウンカウンタに第1アップ/ダウンカウンタでのカウントの符号とイネーブル信号を出力するデコーダと、デコーダからのカウントの符号とイネーブル信号が入力されると、その符号が正の場合はアップカウント、負の場合はダウンカウントし、そのカウント値をPHASE信号としてPLL回路に出力する第2アップ/ダウンカウンタと、PHCEN信号の周期の乱れを検出したときにPHCUD信号とPHCEN信号を強制的にハイレベルにするPHCEN周期検出部とからなるようにしたので、PLL回路において位相を最適化する際に用いるPHASE信号をPHCUD信号とPHCEN信号とから生成することができる。
【0038】
請求項4記載の発明によれば、PHCEN周期検出部は、PHCEN信号を一定周期遅延させるdelay回路と、PHCEN信号とdelay回路との排他的論理和を演算する第3XOR回路と、第3XOR回路18からの入力がハイレベルのときにカウントし、このカウント値が一定回数以上になった場合に第1アップ/ダウンカウンタ22に入力されるPHCUD信号とPHCEN信号を強制的に“1”にして出力するカウンタとからなるようにしたので、クロックAの立上りとクロックBの立下りが略揃っている状態から早期に抜け出すことができる。
【図面の簡単な説明】
【図1】本発明によるクロック乗換回路の構成を示したブロック図である。
【図2】図1における位相比較回路の構成を示したブロック図である。
【図3】クロックAとクロックBの周波数の比が1:1である場合において、位相比較回路でPHCUD信号とPHCEN信号を生成するまでの各部の信号を示した波形図である。
【図4】クロックAとクロックBの周波数の比が1:4である場合において、位相比較回路でPHCUD信号とPHCEN信号を生成するまでの各部の信号を示した波形図である。
【図5】図1における安定化フィルタ回路の構成を示したブロック図である。
【図6】従来のクロック乗換回路の構成を示したブロック図である。
【符号の説明】
11…PLL回路、12…クロックバッファ、13…位相比較回路、14…安定化フィルタ回路、15…第1XOR回路、16…第2XOR回路、17…delay回路、18…第3XOR回路、19…カウンタ、20…第1OR回路、21…第2OR回路、22…第1アップ/ダウンカウンタ、23…デコーダ、24…第2アップ/ダウンカウンタ、25…PHCEN周期検出部。
Claims (4)
- 入力クロック(以下、クロックA)に対して整数倍の周波数を持った処理用クロック(以下、クロックB)を生成し、このクロックAとクロックBの位相を揃える機能を持ったPLL回路と、入力データを前記クロックAの立上りでラッチするD型フリップフロップ(以下、FF)1と、FF1の出力を前記クロックBの立下りでラッチするFF2とを具備してなるクロック乗換回路において、入力されたクロックAとクロックBの立上りを比較してクロックAの立上りに対してクロックBの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるPHCUD信号と、このPHCUD信号のイネーブル信号としてのPHCEN信号とを生成して出力する位相比較回路と、前記PHCEN信号がハイレベルのときにPHCUD信号のアップダウンをカウントして、そのカウント値がプラス又はマイナスの一定値に達したときにPHASE信号を+1又は−1してPLL回路に出力する安定化フィルタ回路とを設け、前記PLL回路では、入力されたPHASE信号に基づいてクロックAとクロックBの位相差が小さくなるように位相調整を行うようにしたことを特徴とするクロック乗換回路。
- 位相比較回路は、クロックAを2分周してCKA2信号を生成するFF4と、CKA2信号をクロックBの立上りでラッチするFF5と、CKA2信号をクロックBの立下りでラッチするFF6と、FF6の出力をクロックBの立上りでラッチするFF7と、FF5とFF6の出力の排他的論理和を演算する第1XOR回路と、FF6とFF7の出力の排他的論理和を演算する第2XOR回路と、第1XOR回路の出力をクロックBの立上りでラッチするFF8と、第2XOR回路の出力をクロックBの立上りでラッチするFF9とからなり、FF8の出力をPHCUD信号とし、FF9の出力をPHCEN信号として出力することを特徴とする請求項1記載のクロック乗換回路。
- 安定化フィルタ回路は、PHCUD信号とPHCEN信号とが入力され、PHCEN信号がハイレベルかつPHCUD信号がハイレベルのときアップカウントし、PHCEN信号がハイレベルかつPHCUD信号がローレベルのときダウンカウントする第1アップ/ダウンカウンタと、第1アップ/ダウンカウンタのカウント値が予め設定されているフィルタ係数の値に達した場合に後段の第2アップ/ダウンカウンタに第1アップ/ダウンカウンタでのカウントの符号とイネーブル信号を出力するデコーダと、デコーダからのカウントの符号とイネーブル信号が入力されると、その符号が正の場合はアップカウント、負の場合はダウンカウントし、そのカウント値をPHASE信号としてPLL回路に出力する第2アップ/ダウンカウンタと、PHCEN信号の周期の乱れを検出したときにPHCUD信号とPHCEN信号を強制的にハイレベルにするPHCEN周期検出部とからなることを特徴とする請求項1記載のクロック乗換回路。
- PHCEN周期検出部は、PHCEN信号を一定周期遅延させるdelay回路と、PHCEN信号とdelay回路との排他的論理和を演算する第3XOR回路と、第3XOR回路18からの入力がハイレベルのときにカウントし、このカウント値が一定回数以上になった場合に第1アップ/ダウンカウンタ22に入力されるPHCUD信号とPHCEN信号を強制的に“1”にして出力するカウンタとからなることを特徴とする請求項3記載のクロック乗換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003090699A JP4181908B2 (ja) | 2003-03-28 | 2003-03-28 | クロック乗換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003090699A JP4181908B2 (ja) | 2003-03-28 | 2003-03-28 | クロック乗換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004297703A true JP2004297703A (ja) | 2004-10-21 |
JP4181908B2 JP4181908B2 (ja) | 2008-11-19 |
Family
ID=33404252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003090699A Expired - Fee Related JP4181908B2 (ja) | 2003-03-28 | 2003-03-28 | クロック乗換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4181908B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010010603A1 (ja) * | 2008-07-25 | 2010-01-28 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
KR100968225B1 (ko) | 2008-03-28 | 2010-07-06 | 주식회사 한영넉스 | 디 플립플롭을 이용한 카운터용 필터 |
JP2020161983A (ja) * | 2019-03-26 | 2020-10-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
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KR100968225B1 (ko) | 2008-03-28 | 2010-07-06 | 주식회사 한영넉스 | 디 플립플롭을 이용한 카운터용 필터 |
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US8451034B2 (en) | 2008-07-25 | 2013-05-28 | Advantest Corporation | Clock hand-off circuit |
JP2020161983A (ja) * | 2019-03-26 | 2020-10-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
JP7393079B2 (ja) | 2019-03-26 | 2023-12-06 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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---|---|
JP4181908B2 (ja) | 2008-11-19 |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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|
A977 | Report on retrieval |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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