WO2010010603A1 - クロック乗せ換え回路およびそれを用いた試験装置 - Google Patents

クロック乗せ換え回路およびそれを用いた試験装置 Download PDF

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circuit
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藤部亮
須田昌克
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株式会社アドバンテスト
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices

Definitions

  • the present invention relates to a data transmission technique between different clock domains.
  • FIG. 1 is a block diagram showing the configuration of the test apparatus.
  • the test apparatus 100 is equipped with a pattern generator (PG) 2 that generates a test pattern to be applied to the DUT 200 and a timing generator (TG) 4 that defines the timing at which the test pattern is applied to the DUT 200.
  • PG pattern generator
  • TG timing generator
  • the timing generator 4 is mounted as a combination of the logic circuit 12 and the high-precision circuit 14, but these are often integrated on the same semiconductor substrate in order to improve the mounting density.
  • the logic circuit 12 since the logic circuit 12 generates a large switching noise, the logic circuit 12 affects the high-precision circuit 14, and as a result, the timing accuracy deteriorates.
  • the power sources 1a and 1b of the logic circuit 12 and the high precision circuit 14 are divided, and the distribution paths of reference clocks (hereinafter simply referred to as clocks) LREFCK and HREFCK are also different.
  • the logic circuit 12 operates in synchronization with the clock LREFCK, and delivers data synchronized with the clock LREFCK to the high-precision circuit 14.
  • the high precision circuit 14 includes a minute delay circuit (not shown), sets a delay amount according to the data from the logic circuit 12, and supplies data to the DUT 200 at a timing designated by the user.
  • the logic circuit 12 operates with a relatively low speed, for example, a 286 MHz clock LREFCK.
  • the high precision circuit 14 uses a high speed, for example, a 2.28 GHz clock HREFCK obtained by multiplying 286 MHz by 8.
  • FIG. 2 is a block diagram showing the relationship between the logic circuit 12 and the high-precision circuit 14.
  • a multiplexer 16 is provided between the logic circuit 12 and the high precision circuit 14.
  • N is a natural number
  • a plurality of logic circuits can be connected in parallel to one high-precision circuit, and the logic circuit 12 has a frequency N times that of the original clock LREFCK. An operation equivalent to the operation is realized.
  • the two clocks LREFCK and HREFCK are generated based on the clock obtained from the same oscillator, it is guaranteed that the ratios of the periods match, but the phases do not necessarily match. Further, the phase relationship between the two clocks fluctuates due to process variations or the like. However, if the clock speed increases, the fluctuation range of the phase relationship approaches the clock cycle, and normal operation cannot be guaranteed. Therefore, adjustment means for correctly receiving the data output from the logic circuit 12 by the high-precision circuit 14 is required.
  • the present invention has been made in view of these problems, and one of its purposes is to provide a technique for accurately transmitting data between different clock domains.
  • One embodiment of the present invention relates to a clock transfer circuit.
  • the circuit includes: a first latch that latches input data with a first clock; a second latch that latches output data of the first latch with a third clock having the same frequency as the first clock; And a third latch that latches output data with a second clock having a frequency N times that of the first and third clocks.
  • the second clock and the third clock are in a frequency division / multiplication relationship.
  • the “frequency division / multiplication relationship” refers to a relationship in which one is generated by frequency division using the other as a reference, or a relationship in which one is generated by multiplication using the other as a reference.
  • the input data passes through two stages from the first clock to the third clock and from the third clock to the second clock. Since the phase of the second clock and the phase of the third clock are inherently synchronized, the clocks can be reliably switched as long as the phases of the first clock and the third clock satisfy the predetermined relationship. be able to.
  • This circuit includes a first latch that latches input data with a first clock, a frequency dividing circuit that divides a second clock having a frequency N times that of the first clock by 1 / N and generates a third clock, A second latch that latches output data of the first latch with a third clock; and a third latch that latches output data of the second latch with a second clock. Also in this aspect, as long as the first clock and the third clock satisfy a predetermined relationship, reliable clock transfer can be realized.
  • the clock change circuit may further include a multiplication circuit that multiplies the first clock by N (N is a natural number) and generates a second clock.
  • the phase of the third clock obtained by dividing the second clock may be adjustable in units of the period of the second clock. According to this aspect, the timing of the third clock can be adjusted so as to satisfy the setup condition and hold condition of the second latch.
  • the clock transfer circuit may further include a counter that counts the time difference between the edge timing of the third clock and the edge timing of the input data using the second clock.
  • the count value of the counter serves as an index indicating the timing of the third clock with respect to the input data
  • the phase of the third clock can be optimized so as to satisfy the setup condition and the hold condition based on the count value.
  • the phase of the third clock may be adjusted so that the count value of the counter is included in a predetermined range.
  • the phase of the third clock may be initialized through the following steps while sweeping the phase of the third clock. 1. In each phase, a predetermined pattern is applied as input data. 2. Read the count value of the counter after pattern application. 3. It is determined whether or not the read count value is included in a predetermined range.
  • the phase of the third clock may be initialized by the following steps. 1. The phase of the third clock is set to a predetermined initial value. 2. In the set phase, a predetermined pattern is applied as input data. 3. Read the count value of the counter after pattern application. 4). When the read count value is larger than the upper limit value of the predetermined range, the phase of the third clock is set to a predetermined first value. When the count value is smaller than the lower limit value of the predetermined range, the phase of the third clock is set to a predetermined second value.
  • phase of the third clock can be suitably initialized.
  • test apparatus includes an oscillator that generates a first clock, and a clock transfer circuit according to any one of the above-described modes that receives input data synchronized with the first clock and transfers the input data to the second clock.
  • data synchronized with the first clock can be accurately transferred to the second clock having a multiplication relationship therewith.
  • the state in which the member A is connected to the member B means that the member A and the member B are physically directly connected, or the member A and the member B are in an electrically connected state. Including the case of being indirectly connected through other members that do not affect the above.
  • the state in which the member C is provided between the member A and the member B refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. It includes the case of being indirectly connected through another member that does not affect the connection state.
  • FIG. 3 is a circuit diagram showing a configuration of the timing generator 4 equipped with the clock transfer circuit 20 according to the embodiment.
  • the timing generator 4 includes a logic circuit 12, a high-precision circuit 14, and a clock transfer circuit 20, and is integrated on a single semiconductor substrate. As described with reference to FIG. 1, the logic circuit 12 and the high-precision circuit 14 operate by receiving different power supply voltages Vdd1 and Vdd2.
  • the clock generator 8 is a PLL circuit, for example, and outputs a first clock CK1 having a first frequency f1.
  • the timing generator 4 receives a clock used in the logic circuit 12 and a clock used on the high precision circuit 14 side at different clock terminals P1 and P2, respectively.
  • the first clock CK1 is branched, one first clock CK1 L is supplied to the logic circuit 12 via the clock terminal P1, and the other first clock CK1 H is supplied to the high precision circuit 14 via the clock terminal P2. Supplied to.
  • the logic circuit 12 generates input data D IN synchronized with the first clock CK1 L having the first frequency f1 output from the clock generator 8.
  • Clock hand circuit 20 the input data D IN in synchronism with the first clock CK1 L, replaced placed on the second clock CK2 having a second frequency f2 of N times the frequency of the first frequency f1.
  • the high precision circuit 14 receives the output data DOUT output from the clock transfer circuit 20, and operates in synchronization with the second clock CK2.
  • the above is the overall configuration of the timing generator 4. Next, the configuration of the clock transfer circuit 20 will be described.
  • the clock transfer circuit 20 includes a first latch 22, a second latch 24, a third latch 26, a multiplier circuit 28, and a frequency divider circuit 30.
  • the first latch 22 latches the input data DIN with the first clock CK1 L.
  • the second latch 24 latches the output data (first intermediate data Dm1) of the first latch 22 with a third clock CK3 having the same frequency as the first clock CK1 L.
  • the third latch 26 latches the output data (second intermediate data Dm2) of the second latch 24 with the second clock CK2 having a frequency f2 N times (N is a natural number) of the first clock CK1 and the third clock CK3. To do.
  • the second clock CK2 and the third clock CK3 are in a frequency division / multiplication relationship.
  • the second clock CK2 may be generated by multiplying the third clock CK3 by N.
  • the third clock CK3 may be generated by dividing the second clock CK2 by 1 / N. In this embodiment, the latter method is adopted.
  • the frequency dividing circuit 30 divides the second clock CK2 having the second frequency f2 N times the first clock CK1 by 1 / N to generate the third clock CK3.
  • the multiplier circuit 28 multiplies the first clock CK1 H by N to generate a second clock CK2.
  • FIG. 4 is a time chart showing the operation of the clock transfer circuit 20 of FIG.
  • the second clock CK2 is divided to generate the third clock CK3, whereby the phase of the third clock CK3 is changed to that of the second clock CK2.
  • FIG. 5 is a circuit diagram showing the configuration of the phase adjustment circuit 40 that controls the phase ⁇ of the third clock CK3.
  • the phase adjustment circuit 40 includes a counter 42, an AND gate 44, and an AND gate 46.
  • the counter 42 counts the time difference between the timing of the edge of the third clock CK3 and the timing of the edge of the first intermediate data Dm1 from the first latch 22 using the second clock CK2.
  • the counter 42 may measure the time difference between the positive edge of the first intermediate data Dm1 and the edge of the third clock CK3, or measure the time difference between the negative edge of the first intermediate data Dm1 and the edge of the third clock CK3. Also good.
  • the phase adjustment circuit 40 of FIG. 5 is configured to optimize the phase of the third clock CK3 based on the latter.
  • the AND gate 44 masks the second clock CK2 using the first intermediate data Dm1.
  • the masked clock CK4 is supplied to the counter 42, and the counter 42 counts this clock CK4.
  • AND gate 46 generates a second intermediate data Dm2 from the second latch 24, inverted and output data D OUT, the logical product of.
  • the count value COUNT held in the counter 42 is initialized by the clear signal CLR output from the AND gate 46.
  • FIG. 6 is a time chart showing the operation of the phase adjustment circuit 40 of FIG. When adjusting the phase, a predetermined pattern is input as input data DIN .
  • the input data DIN is a pattern that transitions in the order of low level, high level, and low level.
  • the first intermediate data Dm1 output from the first latch 22, to follow the input data D IN, a low level, high level, the transition to the low level.
  • the i-th phase (0 ⁇ i ⁇ N) is selected as the third clock CK3
  • the first intermediate data Dm1 is latched at the positive edge, and the second intermediate data Dm2 is generated.
  • the second intermediate data Dm2 becomes high level at time t2
  • the clear signal CLR output from the AND gate 46 is asserted, and the count value of the counter 42 is reset to zero. Thereafter, the count value of the counter 42 is incremented by one for each pulse of the clock CK4.
  • the counter 42 has a period (dead band DB) in which the count does not function immediately after clearing, and therefore some pulses immediately after clearing are not counted.
  • the dead band ⁇ d extends over a period of 2 clocks.
  • first intermediate data Dm1 changes to the low level at time t3.
  • the second clock CK2 is blocked by the AND gate 44, the clock CK4 is not supplied to the counter 42, and the counting operation of the counter 42 is stopped.
  • the counter 42 holds the count value COUNT unless new input data DIN is applied and the clear signal CLR is asserted. That is, according to this configuration, the value of the count value COUNT is independent of the states of the first clocks CK1 L and CK1 H , and therefore, there is an advantage that it is not necessary to stop each clock during the phase optimization. is there.
  • the final count value COUNT of the counter 42 is a value corresponding to the time ⁇ from the edge timing (t2) of the third clock CK3 to the negative edge timing (t3) of the first intermediate data Dm1.
  • the count value COUNT increases as the phase of the third clock CK3 advances, and decreases as it delays. Therefore, by selecting the phase of the third clock CK3 so that the count value COUNT falls within a predetermined range, the edge timing of the third clock CK3 is set so as to satisfy the setup condition and hold condition of the second latch 24. Specifically, the optimization can be performed so as to be near the center of the unit interval of the first intermediate data Dm1. In the time chart of FIG. 6, it is optimal when the count value COUNT is 2-4.
  • the optimization of the phase of the third clock CK3 can be executed according to the following procedure.
  • FIG. 7 is a flowchart showing a first procedure for phase optimization in the phase adjustment circuit 40.
  • the optimization process executes the following process while incrementing the value of the variable PHSEL by 1 from 0 to 7 (S100).
  • the variable PHSEL is set to i (0 ⁇ i ⁇ N), and the phase of the third clock CK3 is set to ⁇ i (S102).
  • the variable PHSEL is set to i (0 ⁇ i ⁇ N), and the phase of the third clock CK3 is set to ⁇ i (S102).
  • the count value COUNT is included in the optimum range (Y in S106)
  • the current value of the variable PHSEL is determined (S108), and the optimization process is terminated.
  • the phase of the third clock CK3 can be optimized by repeating N times at the maximum. Since the counter value COUNT is held unless a new pattern is input, control of stopping and restarting the reference clock CK1 is unnecessary, so that a wait time for waiting for a stable state of the circuit is unnecessary and high speed is achieved. Initialization is possible.
  • FIG. 8 is a flowchart showing a second procedure for phase optimization in the phase adjustment circuit 40.
  • the initial value INIT may not be 0.
  • the first value is set to a value larger by a predetermined value (for example, 2) than the initial value. As a result, the timing of the third clock CK3 is shifted backward by two cycles, and the timing of the third clock CK3 is optimized.
  • the phase of the third clock CK3 can be optimized only by applying the pattern once.
  • data synchronized with the first clock can be accurately transferred to the second clock having a multiplication relationship therewith.

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Abstract

　第２ラッチ２４は、第１ラッチ２２の出力データＤｍ１を、第１クロックＣＫ１と同一の周波数を有する第３クロックＣＫ３でラッチする。第３ラッチ２６は、第２ラッチ２４の出力データＤｍ２を、第１クロックＣＫ１および第３クロックＣＫ３のＮ倍（Ｎは自然数）の周波数を有する第２クロックＣＫ２でラッチする。第２クロックＣＫ２と第３クロックＣＫ３は、分周逓倍関係にある。

Description

クロック乗せ換え回路およびそれを用いた試験装置
　本発明は、異なるクロックドメイン間でのデータ伝送技術に関する。
　試験対象である半導体デバイス（以下、ＤＵＴと称す）にテストパターンを与え、その動作を検査して良否を判定するために、試験装置が利用される。図１は、試験装置の構成を示すブロック図である。
　試験装置１００には、ＤＵＴ２００に与えるテストパターンを生成するパターン発生器（ＰＧ）２と、テストパターンをＤＵＴ２００に対して与えるタイミングを規定するタイミング発生器（ＴＧ）４が搭載される。
　タイミング発生器４は、ロジック回路１２と高精度回路１４の組み合わせで実装されるが、実装密度の向上のため、これらは同一の半導体基板上に集積化される場合が多い。一方、ロジック回路１２は大きなスイッチングノイズを発生するため、高精度回路１４に影響を与え、結果としてタイミング精度の悪化を引き起こす。この影響を抑制するために、ロジック回路１２と高精度回路１４の電源１ａ、１ｂを分割し、またリファレンスクロック（以下、単にクロックと称す）ＬＲＥＦＣＫ、ＨＲＥＦＣＫの分配経路も別としている。
　ロジック回路１２は、クロックＬＲＥＦＣＫに同期して動作し、クロックＬＲＥＦＣＫに同期したデータを高精度回路１４へと引き渡す。高精度回路１４は微少遅延回路（不図示）を含んでおり、ロジック回路１２からのデータに応じた遅延量を設定し、ユーザが指定したタイミングでＤＵＴ２００にデータを供給する。
　ロジック回路１２は比較的低速な、たとえば２８６ＭＨｚのクロックＬＲＥＦＣＫで動作するが、高精度回路１４ではこれに加えて、高速な、たとえば２８６ＭＨｚを８逓倍した２．２８ＧＨｚのクロックＨＲＥＦＣＫを使用する。図２は、ロジック回路１２と高精度回路１４の関係を示すブロック図である。ロジック回路１２と高精度回路１４の間にはマルチプレクサ１６が設けられる。Ｎ逓倍（Ｎは自然数）したクロックを利用することで、高精度回路ひとつに対して、複数のロジック回路を並列に接続することができ、ロジック回路１２が本来のクロックＬＲＥＦＣＫのＮ倍の周波数で動作しているのと等価な動作が実現される。
　２つのクロックＬＲＥＦＣＫおよびＨＲＥＦＣＫは、同一の発振器から得られるクロックを基準として生成されるため、周期の比は一致することが保証されるが、位相は必ずしも一致しない。またプロセスばらつき等によって２つのクロックの位相関係は変動するところ、クロックが高速化すると位相関係の変動幅がクロックの周期に近づくため、正常な動作が保証されなくなる。したがってロジック回路１２側が出力するデータを、高精度回路１４で正しく受け取るための調整手段が必要となる。
　従来は、ロジック回路１２と高精度回路１４の間にＦＩＦＯ（First In First Out）回路を設けて対応していたが、高精度回路１４の動作周波数が高くなるに従い、ＦＩＦＯのような複雑で大規模な論理回路を実装することが困難となってきた。またＮ逓倍回路がフリーランクロックで動作する場合、ＦＩＦＯの開始位相を意図的にセットすることができないため、正常な動作状態を確立できなくなる。
　本発明はこうした課題に鑑みてなされたものであり、その目的のひとつは、異なるクロックドメイン間で、正確にデータ伝送する技術の提供にある。
　本発明のある態様は、クロック乗せ換え回路に関する。この回路は、入力データを第１クロックでラッチする第１ラッチと、第１ラッチの出力データを、第１クロックと同一の周波数を有する第３クロックでラッチする第２ラッチと、第２ラッチの出力データを、第１、第３クロックのＮ倍の周波数を有する第２クロックでラッチする第３ラッチと、を備える。第２クロックと第３クロックは、分周逓倍関係にある。
　「分周・逓倍関係」とは、一方が他方を基準として分周により生成される関係、または一方が他方を基準として逓倍により生成される関係をいう。
　この態様によると、入力データは、第１クロックから第３クロック、第３クロックから第２クロックと２段階の受け渡しを経ることになる。第２クロックの位相と第３クロックの位相は、本質的に同期関係が保たれるため、第１クロックと第３クロックそれぞれの位相が所定の関係を満たしさえすれば、確実にクロックを乗せ換えることができる。
　本発明の別の態様も、クロック乗せ換え回路に関する。この回路は、入力データを第１クロックでラッチする第１ラッチと、第１クロックのＮ倍の周波数を有する第２クロックを１／Ｎ分周し、第３クロックを生成する分周回路と、第１ラッチの出力データを、第３クロックでラッチする第２ラッチと、第２ラッチの出力データを、第２クロックでラッチする第３ラッチと、を備える。
　この態様においても、第１クロックと第３クロックが所定の関係を満たしさえすれば、確実なクロック乗せ換えが実現できる。
　ある態様のクロック乗せ換え回路は、第１クロックをＮ逓倍（Ｎは自然数）し、第２クロックを生成する逓倍回路をさらに備えてもよい。
　第２クロックを分周して得られる第３クロックの位相は、第２クロックの周期を単位として調節可能であってもよい。この態様によると、第２ラッチのセットアップ条件、ホールド条件を満たすように、第３クロックのタイミングを調節できる。
　ある態様のクロック乗せ換え回路は、第３クロックのエッジのタイミングと入力データのエッジのタイミングの時間差を、第２クロックを利用してカウントするカウンタをさらに備えてもよい。
　この場合、カウンタのカウント値は、入力データに対する第３クロックのタイミングを示す指標となるため、カウント値にもとづいてセットアップ条件、ホールド条件を満たすように第３クロックの位相を最適化できる。
　第３クロックの位相は、カウンタのカウント値が所定の範囲に含まれるように調整されてもよい。
　ある態様において、第３クロックの位相は、第３クロックの位相をスイープさせながら、以下のステップを経て初期化されてもよい。
　１．　各位相において、入力データとして所定のパターンを印加する。
　２．　パターン印加後のカウンタのカウント値を読み出す。
　３．　読み出されたカウント値が所定の範囲に含まれるかを判定する。
　また別の態様において、第３クロックの位相は、以下のステップにより初期化されてもよい。
　１．　第３クロックの位相を所定の初期値に設定する。
　２．　設定された位相において、入力データとして所定のパターンを印加する。
　３．　パターン印加後のカウンタのカウント値を読み出す。
　４．　読み出されたカウント値が、所定の範囲の上限値より大きいとき、第３クロックの位相を、所定の第１の値に設定する。カウント値が所定の範囲の下限値より小さいとき、第３クロックの位相を、所定の第２の値に設定する。
　これらの態様によれば、第３クロックの位相を好適に初期化することができる。
　本発明のさらに別の態様は試験装置に関する。この試験装置は、第１クロックを生成する発振器と、第１クロックと同期した入力データを受け、第２クロックに乗せ換える上述のいずれかの態様のクロック乗せ換え回路と、を備える。
　なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、第１クロックと同期したデータを、それと逓倍関係にある第２クロックに正確に乗せ換えることができる。
試験装置の構成を示すブロック図である。 ロジック回路と高精度回路の関係を示すブロック図である。 実施の形態に係るクロック乗せ換え回路を搭載したタイミング発生器の構成を示す回路図である。 図３のクロック乗せ換え回路の動作を示すタイムチャートである。 第３クロックＣＫの位相φを制御する位相調節回路の構成を示す回路図である。 図５の位相調節回路の動作を示すタイムチャートである。 位相調節回路における位相最適化の第１の手順を示すフローチャートである。 位相調節回路における位相最適化の第２の手順を示すフローチャートである。
符号の説明
１…電源、２…パターン発生器、４…タイミング発生器、８…クロック発生器、１２…ロジック回路、１４…高精度回路、１６…マルチプレクサ、２０…クロック乗せ換え回路、２２…第１ラッチ、２４…第２ラッチ、２６…第３ラッチ、２８…逓倍回路、３０…分周回路、ＣＫ１…第１クロック、ＣＫ２…第２クロック、ＣＫ３…第３クロック、４０…位相調節回路、４２…カウンタ、４４…ＡＮＤゲート、４６…ＡＮＤゲート、１００…試験装置。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
　図３は、実施の形態に係るクロック乗せ換え回路２０を搭載したタイミング発生器４の構成を示す回路図である。タイミング発生器４は、ロジック回路１２、高精度回路１４、クロック乗せ換え回路２０を備え、ひとつの半導体基板上に一体集積化される。図１で説明したように、ロジック回路１２および高精度回路１４は異なる電源電圧Ｖｄｄ１、Ｖｄｄ２を受けて動作する。クロック発生器８はたとえばＰＬＬ回路であり、第１周波数ｆ１の第１クロックＣＫ１を出力する。タイミング発生器４は、ロジック回路１２で利用するクロックと高精度回路１４側で利用するクロックを、それぞれ別のクロック端子Ｐ１、Ｐ２に受ける。第１クロックＣＫ１は分岐され、一方の第１クロックＣＫ１Ｌは、クロック端子Ｐ１を介してロジック回路１２へと供給され、他方の第１クロックＣＫ１Ｈは、クロック端子Ｐ２を介して高精度回路１４へと供給される。
　ロジック回路１２は、クロック発生器８から出力される第１周波数ｆ１の第１クロックＣＫ１Ｌと同期した入力データＤＩＮを生成する。クロック乗せ換え回路２０は、第１クロックＣＫ１Ｌと同期した入力データＤＩＮを、第１周波数ｆ１のＮ倍の周波数の第２周波数ｆ２を有する第２クロックＣＫ２に乗せ換える。高精度回路１４は、クロック乗せ換え回路２０から出力される出力データＤＯＵＴを受け、第２クロックＣＫ２と同期して動作する。以下、説明の簡潔化のためＮ＝８の場合を説明するが、その値は任意であり特に限定されない。
　以上がタイミング発生器４の全体構成である。続いて、クロック乗せ換え回路２０の構成を説明する。
　クロック乗せ換え回路２０は、第１ラッチ２２、第２ラッチ２４、第３ラッチ２６、逓倍回路２８、分周回路３０を備える。
　第１ラッチ２２は、入力データＤＩＮを第１クロックＣＫ１Ｌでラッチする。第２ラッチ２４は、第１ラッチ２２の出力データ（第１中間データＤｍ１）を、第１クロックＣＫ１Ｌと同一の周波数を有する第３クロックＣＫ３でラッチする。
　第３ラッチ２６は、第２ラッチ２４の出力データ（第２中間データＤｍ２）を、第１クロックＣＫ１および第３クロックＣＫ３のＮ倍（Ｎは自然数）の周波数ｆ２を有する第２クロックＣＫ２でラッチする。
　第２クロックＣＫ２と第３クロックＣＫ３は互いに、分周、逓倍関係にある。たとえば第２クロックＣＫ２が、第３クロックＣＫ３をＮ逓倍して生成されてもよいし、反対に、第３クロックＣＫ３が、第２クロックＣＫ２を１／Ｎ分周して生成されてもよい。本実施の形態では後者の方式が採られている。
　入力データＤＩＮは、第１クロックＣＫ１Ｌから第３クロックＣＫ３、第３クロックＣＫ３から第２クロックＣＫ２と２段階の受け渡しを経る。分周逓倍関係にある第２クロックＣＫ２と第３クロックＣＫ３は、それぞれの位相が、本質的に同期関係が保たれている。したがって、図３のクロック乗せ換え回路２０によれば、第１クロックＣＫ１Ｌと第３クロックＣＫ３の位相差が所定の関係を満たしさえすれば、第２ラッチ２４以降は同期動作するため、確実にクロックを乗せ換えることができる。
　続いて、図３における各クロックの関係を説明する。
　分周回路３０は、第１クロックＣＫ１のＮ倍の第２周波数ｆ２を有する第２クロックＣＫ２を１／Ｎ分周し、第３クロックＣＫ３を生成する。逓倍回路２８は、第１クロックＣＫ１ＨをＮ逓倍し、第２クロックＣＫ２を生成する。
　以上がクロック乗せ換え回路２０の構成である。図４は、図３のクロック乗せ換え回路２０の動作を示すタイムチャートである。
　第３クロックＣＫ３として第１クロックＣＫ１Ｈをそのまま利用するのではなく、第２クロックＣＫ２を分周して第３クロックＣＫ３を生成することにより、第３クロックＣＫ３の位相を、第２クロックＣＫ２の周期（１／ｆ２）を単位として、調節することが可能となる。なぜなら、第２クロックＣＫ２を１／Ｎ分周する場合、Ｎ相φ０～φ７のうちのいずれかを選択可能だからである。図４の第２クロックＣＫ２を１／８分周して得られる８相の第３クロックＣＫ３（φ０～φ７）のうち、位相選択信号ＰＨＳＥＬ（＝０～７）に応じたひとつが選択され、第２ラッチ２４に供給される。
　続いて、第３クロックＣＫ３の位相の最適化方法およびそれを実現するための回路構成を説明する。
　図５は、第３クロックＣＫ３の位相φを制御する位相調節回路４０の構成を示す回路図である。位相調節回路４０は、カウンタ４２、ＡＮＤゲート４４、ＡＮＤゲート４６を備える。
　カウンタ４２は、第３クロックＣＫ３のエッジのタイミングと、第１ラッチ２２からの第１中間データＤｍ１のエッジのタイミングの時間差を、第２クロックＣＫ２を利用してカウントする。カウンタ４２は、第１中間データＤｍ１のポジティブエッジと第３クロックＣＫ３のエッジの時間差を測定してもよいし、第１中間データＤｍ１のネガティブエッジと第３クロックＣＫ３のエッジの時間差を測定してもよい。図５の位相調節回路４０は、後者にもとづいて、第３クロックＣＫ３の位相を最適化するよう構成される。
　ＡＮＤゲート４４は、第１中間データＤｍ１を用いて、第２クロックＣＫ２をマスクする。マスクされたクロックＣＫ４は、カウンタ４２へと供給され、カウンタ４２はこのクロックＣＫ４をカウントする。
　ＡＮＤゲート４６は、第２ラッチ２４からの第２中間データＤｍ２と、出力データＤＯＵＴの反転と、の論理積を生成する。カウンタ４２に保持されるカウント値ＣＯＵＮＴは、ＡＮＤゲート４６から出力されるクリア信号ＣＬＲによって初期化される。
　図６は、図５の位相調節回路４０の動作を示すタイムチャートである。位相を調節する際、入力データＤＩＮとして所定のパターンを入力する。図６のタイムチャートでは、入力データＤＩＮは、ローレベル、ハイレベル、ローレベルと順に遷移するパターンである。第１ラッチ２２から出力される第１中間データＤｍ１も、入力データＤＩＮに追従して、ローレベル、ハイレベル、ローレベルと遷移する。
　時刻ｔ１に第１中間データＤｍ１がハイレベルとなると、ＡＮＤゲート４４による第２クロックＣＫ２の遮断が解除され、第２クロックＣＫ２がカウンタ４２へと出力され、カウンタ４２のカウント動作が開始する。
　第３クロックＣＫ３として、ｉ番目の位相（０≦ｉ＜Ｎ）を選択すると、そのポジティブエッジで第１中間データＤｍ１がラッチされ、第２中間データＤｍ２が生成される。時刻ｔ２に第２中間データＤｍ２がハイレベルとなると、ＡＮＤゲート４６から出力されるクリア信号ＣＬＲがアサートされ、カウンタ４２のカウント値がゼロリセットされる。その後、カウンタ４２のカウント値は、クロックＣＫ４のパルスごとに１づつカウントアップしていく。なお、カウンタ４２は、クリア直後にカウントが有効に機能しない期間（デッドバンドＤＢ）が存在するため、クリア直後のいくつかのパルスはカウントされない。図６のタイムチャートではデッドバンドτｄは２クロックの期間にわたる。
　入力データＤＩＮの遷移に応じて、時刻ｔ３に第１中間データＤｍ１がローレベルに遷移する。そうすると、ＡＮＤゲート４４によって第２クロックＣＫ２が遮断され、カウンタ４２にクロックＣＫ４が供給されなくなり、カウンタ４２のカウント動作が停止する。カウンタ４２には、新たな入力データＤＩＮが印加されてクリア信号ＣＬＲがアサートされない限り、カウント値ＣＯＵＮＴが保持される。つまりこの構成によれば、カウント値ＣＯＵＮＴの値は、第１クロックＣＫ１Ｌ、ＣＫ１Ｈの状態とは無関係となるから、位相の最適化の最中に各クロックを停止する必要がないという利点がある。
　最終的なカウンタ４２のカウント値ＣＯＵＮＴは、第３クロックＣＫ３のエッジのタイミング（ｔ２）から、第１中間データＤｍ１のネガティブエッジのタイミング（ｔ３）までの時間τに応じた値となる。時間τは、第２クロックＣＫ２の周期Ｔ２（＝１／ｆ２）を用いて、
　τ＝τｄ＋ＣＯＵＮＴ×Ｔ２
で与えられる。デッドバンドが無視しうる程度に短いカウンタ４２を用いた場合、カウント値ＣＯＵＮＴは、τ＝ＣＯＵＮＴ×Ｔ２となる。
　カウント値ＣＯＵＮＴは、第３クロックＣＫ３の位相が進むほど大きくなり、遅れるほど小さくなる。したがってこのカウント値ＣＯＵＮＴが所定の範囲となるように、第３クロックＣＫ３の位相を選択することにより、第３クロックＣＫ３のエッジのタイミングを、第２ラッチ２４のセットアップ条件、ホールド条件を満たすように、具体的には第１中間データＤｍ１のユニットインターバルの中心付近となるように最適化することができる。図６のタイムチャートでは、カウント値ＣＯＵＮＴが２～４のときが最適である。
　第３クロックＣＫ３の位相の最適化は、以下の手順に従って実行することができる。
　第１の手順
　図７は、位相調節回路４０における位相最適化の第１の手順を示すフローチャートである。
　最適化処理は、変数ＰＨＳＥＬの値を０～７まで１づつインクリメントしながら以下の処理を実行する（Ｓ１００）。
　変数ＰＨＳＥＬをｉ（０≦ｉ＜Ｎ）とし、第３クロックＣＫ３の位相をφｉに設定する（Ｓ１０２）。続いて入力データＤＩＮとして所定のパターンを印加し（Ｓ１０３）、カウンタ４２のカウント値ＣＯＵＮＴを読み出す（Ｓ１０４）。カウント値ＣＯＵＮＴが最適な範囲に含まれるとき（Ｓ１０６のＹ）、現在の変数ＰＨＳＥＬの値で確定し（Ｓ１０８）、最適化処理を終了する。
　カウント値ＣＯＵＮＴが最適な範囲から外れていれば（Ｓ１０６のＮ）、変数ＰＨＳＥＬをインクリメントしてステップＳ１０２に戻り、同様の処理を繰り返す。
　図７のフローチャートによれば、最大でＮ回の繰り返しで、第３クロックＣＫ３の位相を最適化することができる。またパターンを新たに入力しない限り、カウンタ値ＣＯＵＮＴが保持されるため、リファレンスクロックＣＫ１の停止、再起動の制御が不要であるため、回路の安定状態を待つためのウェイトタイムが不要となり、高速な初期化が可能となる。
　第２の手順
　図８は、位相調節回路４０における位相最適化の第２の手順を示すフローチャートである。
　まず変数ＰＨＳＥＬの値をある初期値ＩＮＩＴ（＝０）に設定し、第３クロックＣＫ３の位相をφ０に設定する（Ｓ２００）。初期値ＩＮＩＴは０でなくてもよい。
　続いて入力データＤＩＮとして所定のパターンを印加し（Ｓ２０２）、カウンタ４２のカウント値ＣＯＵＮＴを読み出す（Ｓ２０４）。カウント値ＣＯＵＮＴが最適な範囲の上限値Ｈ（＝４）より低く（Ｓ２０６のＮ）、かつカウント値ＣＯＵＮＴが最適な範囲の下限値Ｌ（＝２）より小さいとき（Ｓ２１０のＮ）、変数ＰＨＳＥＬを初期値ＩＮＩＴに設定し、最適化処理を終了する。
　ステップＳ２０６において、カウンタ値ＣＯＵＮＴが上限値Ｈ（＝４）より大きい場合（Ｓ２０６のＹ）、第３クロックＣＫ３のエッジのタイミングが早すぎることを意味するから、初期値ＩＮＩＴとは異なる第１の値Ｘ（＝２）に設定する（Ｓ２０８）。第１の値は、初期値よりも所定値（たとえば２）だけ大きな値に設定される。その結果、第３クロックＣＫ３のタイミングが２サイクル分だけ後ろにシフトし、第３クロックＣＫ３のタイミングが最適化される。
　ステップＳ２１０において、カウンタ値ＣＯＵＮＴが下限値Ｈ（＝２）より小さい場合（Ｓ２１０のＹ）、第３クロックＣＫ３のエッジのタイミングが遅すぎることを意味する。そこで第３クロックＣＫ３のタイミングを前にシフトさせるために、変数ＰＨＳＥＬの値を初期値とは異なる第２の値Ｙ（＝５）に設定する（Ｓ２１２）。その結果、第３クロックＣＫ３がサイクルを跨いで後ろにシフトするため、結果として初期状態よりも前のタイミングに設定される。
　第２の手順によれば、パターンを１回印加するのみで、第３クロックＣＫ３の位相を最適化できる。
　実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
　本発明のある態様によれば、第１クロックと同期したデータを、それと逓倍関係にある第２クロックに正確に乗せ換えることができる。

Claims (9)

  1. 　入力データを第１クロックでラッチする第１ラッチと、
    　前記第１ラッチの出力データを、前記第１クロックと同一の周波数を有する第３クロックでラッチする第２ラッチと、
    　前記第２ラッチの出力データを、前記第１、第３クロックのＮ倍（Ｎは自然数）の周波数を有する第２クロックでラッチする第３ラッチと、
    　を備え、
    　前記第２クロックと前記第３クロックは、分周逓倍関係にあることを特徴とするクロック乗せ換え回路。
  2. 　入力データを第１クロックでラッチする第１ラッチと、
    　前記第１クロックのＮ倍の周波数を有する第２クロックを１／Ｎ分周し、第３クロックを生成する分周回路と、
    　前記第１ラッチの出力データを、前記第３クロックでラッチする第２ラッチと、
    　前記第２ラッチの出力データを、前記第２クロックでラッチする第３ラッチと、
    　を備えることを特徴とするクロック乗せ換え回路。
  3. 　前記第１クロックをＮ逓倍（Ｎは自然数）し、前記第２クロックを生成する逓倍回路をさらに備えることを特徴とする請求項２に記載のクロック乗せ換え回路。
  4. 　前記第２クロックを分周して得られる前記第３クロックの位相は、前記第２クロックの周期を単位として調節可能であることを特徴とする請求項２または３に記載のクロック乗せ換え回路。
  5. 　前記第３クロックのエッジのタイミングと前記第１ラッチの出力データのエッジのタイミングの時間差を、前記第２クロックを利用してカウントするカウンタをさらに備えることを特徴とする請求項４に記載のクロック乗せ換え回路。
  6. 　前記第３クロックの位相は、前記カウンタのカウント値が所定の範囲に含まれるように調整されることを特徴とする請求項５に記載のクロック乗せ換え回路。
  7. 　前記第３クロックの位相は、
    　前記第３クロックの位相をスイープさせながら、
    　各位相において、前記入力データとして所定のパターンを印加するステップと、
    　パターン印加後の前記カウンタのカウント値を読み出すステップと、
    　読み出された前記カウント値が前記所定の範囲に含まれるかを判定するステップと、
    　を繰り返し実行することにより初期化されることを特徴とする請求項６に記載のクロック乗せ換え回路。
  8. 　前記第３クロックの位相は、
    　前記第３クロックの位相を所定の初期値に設定するステップと、
    　設定された位相において、前記入力データとして所定のパターンを印加するステップと、
    　パターン印加後の前記カウンタのカウント値を読み出すステップと、
    　読み出された前記カウント値が、前記所定の範囲の上限値より大きいとき、前記第３クロックの位相を、前記初期値と異なる第１の値に設定し、前記カウント値が前記所定の範囲の下限値より小さいとき、前記第３クロックの位相を、前記初期値と異なる第２の値に設定するステップと、
    　を実行して初期化されることを特徴とする請求項６に記載のクロック乗せ換え回路。
  9. 　第１クロックを生成する発振器と、
    　前記第１クロックと同期した入力データを受け、前記第２クロックに乗せ換える請求項１から８のいずれかに記載のクロック乗せ換え回路と、
    　を備えることを特徴とする試験装置。
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