KR101252698B1 - 클록 게이팅 시스템 및 방법 - Google Patents

Abstract

클록 게이팅 시스템 및 방법이 개시된다. 특정 실시예에서, 시스템은 적어도 하나의 입력 신호를 수신하는 적어도 하나의 입력을 가지고 내부 인에이블 노드로 연결되는 출력을 가지는 입력 논리 회로를 포함한다. 키퍼 회로는 상기 키퍼 회로는 게이팅된 클록 신호에 응답하는 적어도 하나의 스위칭 엘리먼트를 포함하고, 이는 상기 내부 인에이블 노드에서 논리적 전압 레벨을 선택적으로 유지(hold)하도록 연결된다. 시스템은 상기 게이팅된 클록 신호를 생성하기 위해 상기 내부 인에이블 노드에서의 상기 논리적 전압 레벨 및 입력 클록 신호에 응답하는 게이팅 엘리먼트를 포함한다.

Description

클록 게이팅 시스템 및 방법{CLOCK GATING SYSTEM AND METHOD}

본 명세서는 2008년 4월 29일에 출원되고, 가출원번호 61/048,661인 미국 가출원의 이익을 주장하며, 이는 여기에 전체로서 참조된다.

본 명세서는 일반적으로 클록 게이팅에 관한 것이다.

기술의 발전은 더 작고 더 강력한 개인 컴퓨팅 디바이스를 등장시켰다. 예를 들어, 현재 휴대용 무선 전화기들, PDA(personal digital assistants) 및 작고, 가볍고 사용자들에 의해 쉽게 소지되는 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 포함한 다양한 휴대용 개인 컴퓨팅 디바이스들이 존재한다. 더 구체적으로, 셀룰러 전화기들 및 인터넷 프로토콜(IP) 전화기들과 같은, 휴대용 무선 전화기들은 무선 네트워크를 통해 음성 및 데이터를 통신할 수 있다. 또한, 이러한 무선 전화기들의 다수는 거기에 통합된 다른 타입의 디바이스들을 포함한다. 예를 들어, 무선 전화기는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 이러한 무선 전화기들은 인터넷에 액세스하기 위해 사용될 수 있는 웹 브라우저 애플리케이션들과 같은 소프트웨어 애플리케이션들을 포함하는 실행가능한 명령들을 처리할 수 있다. 그러나, 이러한 휴대 디바이스들의 전력 소모는 배터리를 빠르게 고갈시키고 사용자 경험을 감소시킨다.

하나의 전력 세이빙 특징은 하나 이상의 클록 트리들에서 클록 게이팅을 사용하는 것이다. 클록 트리 도는 클록 분산 네트워크는 공통 포인트로부터 클록 신호를 수신하는 다른 회로 엘리먼트들로 하나 이상의 클록 신호들을 분배한다. 클록 트리는 종종 반도체 디바이스에 의해 소모되는 전력은 상당 부분을 소모하며, 불필요한 전력 소모가 브랜치의 출력이 필요하지 않은 경우에 클록 트리의 브랜치에서 발생할 수 있다. 전력을 보전하기 위해 클록 게이팅이라고 불리는 기술이 종종 특정 영역이 사용되지 않는 경우 이러한 영역들을 끄기 위해 사용된다. 그러나, 클록 게이팅을 수행하기 위해 사용되는 클록 게이팅 셀들 또한 전력을 소모한다.

특정 실시예에서, 클록 게이팅 시스템은 클록 게이팅 회로에서 인에이블 신호를 유지하기 위한 일반적인 패스-게이트 대신에 셋-리셋(set-reset) 래치(latch)로서 기능하는 회로를 통합한다. 셋-리셋 래치는 교차-연결된(cross-coupled) NOT-AND(NAND) 게이트들의 쌍을 포함한다. NAND 게이트들 중 하나는 NAND 게이트가 클록을 블록하면서 통합된다. 클록 게이팅 시스템은 트랜지스터들의 수를 감소시키고 패스-게이트 래치를 사용하는 셀에 비하여 더 작은 영역을 가진다. 클록 게이팅 시스템은 클록 신호가 토글(toggle)하는 경우 언제나 토글하는 트랜지스터들의 수를 감소시킬 수 있으며, 일반적인 클록 게이팅 셀과 비교하여 동적 전력 소모를 감소시킬 수 있다.

특정 실시예에서, 클록 게이팅 회로는 적어도 하나의 입력 신호를 수신하는 적어도 하나의 입력을 가지고 내부 인에이블 노드로 연결되는 출력을 가지는 입력 논리 회로를 포함한다. 클록 게이팅 회로는 또한 상기 내부 인에이블 노드에서 논리적 전압 레벨을 선택적으로 유지하도록 연결되는 키퍼(keeper) 회로를 포함한다. 상기 키퍼 회로는 게이팅된 클록 신호에 응답하는 적어도 하나의 스위칭 엘리먼트를 포함한다. 클록 게이팅 회로는 또한 상기 게이팅된 클록 신호를 생성하기 위해 상기 내부 인에이블 노드에서의 상기 논리적 전압 레벨 및 입력 클록 신호에 응답하는 게이팅 엘리먼트를 포함한다.

다른 특정 실시예에서, 시스템은 클록 신호를 수신하기위해 연결되는 제 1 입력을 가지고 게이팅된 클록 신호를 제공하기 위해 연결되는 출력을 가지는 NAND 논리 회로를 포함하는 것으로 개시된다. 시스템은 상기 NAND 논리 회로의 제 2 입력에 인에이블 신호를 제공하기 위해 연결되는 키퍼 회로를 포함한다. 9개 보다 적지만 4개 보다 적지 않은 트랜지스터들이 각각의 클록 신호 전이를 가지고 토글한다.

다른 특정 실시예에서, 방법은 적어도 하나의 입력 신호를 수신하는 적어도 하나의 입력을 가지고 내부 인에이블 노드로 연결되는 출력을 가지는 입력 논리 회로에서 적어도 하나의 입력 신호를 수신하는 단계를 포함하는 것으로 개시된다. 방법은 또한 상기 내부 인에이블 노드에서 논리적 전압 레벨 및 입력 클록 신호에 응답하는 게이팅 엘리먼트에서 게이팅된 클록 신호를 생성하는 단계를 포함한다. 방법은 상기 게이팅된 클록 신호에 응답하여 상기 내부 인에이블 노드에서 상기 논리적 전압 레벨을 선택적으로 유지하는 단계를 더 포함한다.

특정 실시예에서, 방법은 제 1 키퍼 회로를 가지는 제 1 클록 게이팅 셀 또는 제 2 키퍼 회로를 가지는 제 2 클록 게이팅 셀 중 하나를 선택하는 단계를 포함하고, 여기서 선택은 적어도 하나의 설계 기준에 기반한다. 일 실시예에서, 제 1 클록 게이팅 셀은 각각의 클록 신호 토글에 응답하여 토글하는 9개의 트랜지스터들을 포함할 수 있다. 다른 실시예에서 제 2 키퍼 회로의 트랜지스터들의 절반보다 적은 트랜지스터들이 각각의 클록 신호 토글에 응답하여 토글한다. 다른 실시예에서, 설계 기준은, 전력 소모, 동작 속도, 제 1 클록 게이팅 셀 또는 제 2 클록 게이팅 셀의 영역 및 이들의 임의의 조합을 포함한다.

개시된 실시예들 중 적어도 하나에 의해 제공되는 하나의 특정 이점은 클록 게이팅 회로의 감소된 전력 소모이다. 개시된 실시예들 중 적어도 하나에 의해 제공되는 다른 특정 이점은 클록 게이팅 회로의 감소된 배치(footprint)이다. 개시된 실시예들 중 적어도 하나에 의해 제공되는 다른 특정 이점은 더 적은 트랜지스터들이 각각의 클록 사이클을 이용하여 스위칭한다는 것이다.

본 명세서의 다른 양상들, 이점들 및 특징들은 다음 섹션들을 포함하는 전체 명세서를 검토한 이후에 명확해질 것이다: 도면의 간단한 설명, 상세한 설명, 및 청구범위.

도 1은 클록 게이팅 시스템의 특정 예시적인 실시예의 블록 다이어그램이다.
도 2는 클록 게이팅 시스템에서 사용하기 위한 클록 게이팅 셀의 제 1 예시적인 실시예의 회로 다이어그램이다.
도 3은 클록 게이팅 시스템에서 사용하기 위한 클록 게이팅 셀의 제 2 예시적인 실시예의 회로 다이어그램이다.
도 4는 게이팅된 클록 신호를 생성하는 방법의 특정 예시적인 실시예의 플로우 차트이다.
도 5는 4-트랜지스터 토글 동작을 가지는 클록 게이팅 회로를 포함하는 예시적인 통신 디바이스의 블록 다이어그램이다.
도 6은 4 토글링 트랜지스터들을 가지는 클록 게이팅 회로를 포함하는 제조 프로세스의 예시적인 실시예의 블록 다이어그램이다.

도 1을 참조하면, 게이팅된 클록 신호를 생성하기 위한 시스템의 예시적인 실시예가 도시되고 일반적으로 100으로 지시된다. 시스템(100)은 게이팅된 회로(104)에 연결되는 클록 게이팅 셀(102)을 포함한다. 클록 게이팅 셀(102)은 클록 입력(106) 및 제 1 입력(!08)을 수신한다. 클록 게이팅 셀(102)은 또한 제 2 입력(110)과 같은 하나 이상의 추가적인 입력들을 수신할 수 있다. 클록 게이팅 셀(102)은 게이팅된 회로(104)로 게이팅된 클록 신호(112)를 제공한다. 클록 게이팅 셀(102)은 클록 게이팅 회로(128)를 포함한다.

클록 게이팅 회로(128)는 내부 인에이블 노드(107)에 연결된 입력 논리 회로(114)를 포함한다. 키퍼 회로(120) 및 게이팅 엘리먼트(122)는 또한 내부 인에이블 노드(107)에 연결된다. 키퍼 회로(120)는 게이팅 클록 신호(120)에 응답하는 적어도 하나의 스위칭 엘리먼트(128)를 포함한다. 스위칭 엘리먼트(128)가 클록 입력(106)에서 수신되는 입력 클록 신호 대신에 게이팅된 클록 신호(112)에 응답하기 때문에, 스위칭 엘리먼트(128)는 입력 클록 신호에 응답하는 다른 엘리먼트들보다 덜 자주 스위칭(즉, 더 적은 토글들을 보여줌)할 수 있다.

입력 논리 회로(114)는 하나 이상의 입력들의 변수들에 기반하여 출력을 생산하는 임의의 논리 회로로서 기능할 수 있다. 예로서, 입력 논리 회로(114)는 인버터, NOT OR(NOR) 게이트, NOT AND(NAND) 게이트, AND OR INVERT(AOI) 게이트, 및 OR ANd INVERT(OAI) 게이트, 멀티플렉서, XOR(exclusive OR) 게이트 및 임의의 다른 타입의 논리 회로로서 기능할 수 있으나, 이에 제한되지 않는다. 특정 실시예에서, 입력 논리 회로(114)는 제 3 논리적 함수(not(f))를 수행하는 제 2 회로에 연결된 제 1 논리적 함수(f)를 수행하는 제 1 회로(116)를 포함하며, 여기서 제 2 논리적 함수는 제 1 논리적 함수의 인버스(inverse)이다. 제 1 회로(116)는 PMOS(p-channel metal-oxide-semiconductor) 엘리먼트로 형성될 수 있으며, 제 2 회로(118)는 NMOS(n-channel metal-oxide-semiconductor) 엘리먼트로 형성될 수 있다. 입력 논리 회로(116)는 내부 인에이블 노드(107)로 연결되는 출력(126)을 가진다. 입력 논리 회로(114)는 하나 이상의 입력 신호들(108-110)의 제 1 및 제 2 논리적 함수들에 응답하여 논리 "0" 레벨 또는 논리 "1" 레벨과 같이 논리적 전압 레벨에서 내부 인에이블 노드(107)를 바이어스(bias)하도록 구성될 수 있다.

특정한 실시예에서, 키퍼 회로(120)는 실질적으로 셋-리셋 래치 또는 패스-게이트 래치로서 동작한다. 키퍼 회로(120)는 내부 인에이블 노드(107)에서 논리적 전압 레벨을 선택적으로 유지하거나 또는 입력 논리 회로(!14)가 내부 인에이블 노드(107)에서 전압 레벨을 제어하도록 허용하기 위해 입력 클록 신호(106) 및 게이팅된 클록 신호(112)에 응답한다. 키퍼 회로(120)는 게이팅 클록 신호(112)에 응답하는 스위칭 엘리먼트(128)를 포함한다. 스위칭 엘리먼트(128)가 게이팅 클록 신호(112)에 응답하기 때문에, 스위칭 엘리먼트(128)는 입력 클록 신호에 응답하는 스위칭 엘리먼트보다 덜 자주 스위칭하며, 시스템(100)의 동적 전력 소모를 감소시킨다. 예를 들어, 시스템(100)은 입력 클록 신호가 토글하는 경우에 토글하는 9개의 트랜지스터들을 가지는 일반적인 클록 게이팅 셀들에 대해 더 낮은 전력을 제공한다. 설명을 위해 시스템(100)의 4개보다 많지 않은 트랜지스터들이 각각의 클록 신호 전이를 가지고 토글할 수 있다.

게이팅 엘리먼트(122)는 입력 클록 신호(106)를 수신하기 위해 연결되는 제 1 입력을 가진다. 게이팅 엘리먼트(122)는 또한 내부 인에이블 노드(107)에서 논리적 전압 레벨에 의해 유도되는 인에이블 신호(124)를 수신하도록 연결되는 제 2 입력을 가진다. 게이팅 엘리먼트(122)는 게이팅된 클록 신호(112)를 생성하기 위해 내부 인에이블 노드(107)에서 논리적 전압 레벨 및 입력 클록 신호(106)에 응답한다. 설명한 바와 같이, 게이팅 엘리먼트(122)는 AND 게이트와 같은 회로를 포함할 수 있으며, 이는 입력 클록 신호를 선택적으로 전파(propagate)하거나 또는 제 1 및 제 2 입력들의 함수로써 입력 클록 신호(106)를 블록함으로써 게이팅된 클록 출력(112)을 생성하도록 구성된다.

내부 인에이블 노드(107)로부터의 내부 인에이블 신호(124)가 논리적 "0" 상태(즉 논리적 로우 값을 나타내는 전압으로 바이어싱됨)인 제 1 동작 모드에서, 게이팅 엘리먼트(122)의 출력인 게이팅된 클록 신호(112)가 다른 입력에 독립적으로, 논리적 "0" 상태와 같은, 논리적 상태에서 유지된다. 내부 인에이블 노드(107)로부터의 내부 인에이블 신호(124)가 논리적 "1" 상태에 있는 제 2 동작 모드(즉, 논리적 하이 값을 나타내는 전압으로 바이어싱됨)에서, 게이팅된 클록 신호(112)의 값은 클록 입력(106)에 의존적이며, 논리적 "0" 또는 논리적 "1" 상태에 있을 것이다. 입력 논리 회로(114)로의 하나 이상의 입력들(108-110)은 입력 클록 신호(106)가 로우인 동안(즉, 논리적 "0" 상태에서) 내부 인에이블 노드(107)의 논리적 상태를 변경하기 위해 사용될 수 있다. 특히, 이러한 입력들은 테스트 모드 동안 특정 값으로 인에이블 노드(107)를 강제(force)하는 하나 이상의 다수의 신호들을 포함할 수 있다. 입력 클록 신호(106)가 하이(즉 논리적 "1" 상태)인 경우, 키퍼 회로(120)는 내부 인에이블 신호(124)의 상태를 논리적 "0" 또는 논리적 "1" 상태로 유지한다.

도 2 를 참조하면, 클록 게이팅 시스템의 제 1 특정 설명적인 실시예가 개시되고 일반적으로 지정된다(200). 클록 게이팅 시스템(200)은 도 1의 클록 게이팅 회로(128)로와 논리적으로 동등한 방법으로 동작할 수 있다. 시스템(200)은 입력 클록 신호(208)를 수신하기 위해 연결되는 제 1 입력(204)을 가지는 NOT-AND(NAND) 논리 회로(202)를 포함하는 게이팅 엘리먼트를 포함한다. NAND 논리 회로(202)는 내부 인에이블 노드(207)로부터 인에이블 신호를 수신하기 위해 연결된 제 2 입력(206)을 가진다. NAND 논리 회로(202)는 노드(n)(222)에서 게이팅된 클록 신호를 제공한다. 노드(222)에서 게이팅된 클록 신호는 입력 클록 신호(208)와 관련하여 반전된다. 노드(222)에 연결된 인버터(236)는 입력 클록 신호(208)와 관련하여 반전되지 않는 출력 신호(238)로서 제 2 게이팅된 클록 신호를 생성한다. 노드(222)에서 게이팅된 클록 신호는 출력 신호(238)의 반대 극성을 가지는 출력 신호로서 사용될 수 있다. 선택적으로, 특정한 실시예에서, 인버터(236)는 출력 신호(238)의 극성을 변경하기 위해 버퍼(buffer)에 의해 교체될 수 있다. 특정 실시예에서, NAND 논리 회로(202)를 포함하는 게이팅 엘리먼트는 도 1의 게이팅 엘리먼트에 대응한다.

입력 논리 회로는 내부 인에이블 노드(207)를 통해 직렬로 연결된 풀업(pullup) 회로(210) 및 풀다운(pulldown) 회로(212)를 포함한다. 특정 실시예에서, 풀업 회로(210) 및 풀다운 회로(212)를 가지는 입력 논리 회로는 제 1 회로(116) 및 제 2 회로(118)를 이용하여 도 1의 입력 논리 회로(114)에 대응할 수 있다. 풀업 회로(210)는 서플라이(supply) 및 내부 인에이블 노드(207) 사이에서 로우-임피던스 경로를 선택적으로 제공하기 위해 동작할 수 있다. 풀다운 회로(212)는 내부 인에이블 노드(207) 및 접지 사이의 로우-임피던스 경로를 선택적으로 제공하기 위해 동작할 수 있다.

풀업 회로(210) 및 풀다운 회로(212)는 각각 풀업 및 풀 다운 회로들(210 및 212)을 통한 전류 플로우를 선택적으로 방지하기 위해 제 1 고립 엘리먼트(234) 및 제 2 고립 엘리먼트(214)와 같은 입력 논리 고립 엘리먼트들에 직렬로 연결될 수 있다. 적어도 하나의 고립 엘리먼트들(214, 234)는 입력 클록 신호(208)보다 게이팅된 클록 신호에 응답할 수 있다. 예를 들어, 제 1 고립 엘리먼트(234)는 풀업 회로(210)가 논리적 하이 전압 레벨로 내부 인에이블 노드(207)를 바이어싱하는 것을 선택적으로 방지하도록 구성될 수 있다. 제 2 고립 엘리먼트(214)는 풀 다운 회로가 논리적 로우 전압 레벨로 내부 인에이블 노드(207)를 바이어싱하는 것을 방지하도록 구성될 수 있다.

제 1 고립 엘리먼트는 서플라이에 연결된 제 1 단자 및 입력 클록 신호(208)에 연결된 제어 단자을 가지는 스위칭 엘리먼트로서 도시된다. 특정 실시예에서, 제 1 고립 엘리먼트(234)는 PMOS(p-channel metal-oxide-semiconductor) 트랜지스터이다. 제 1 고립 엘리먼트(234)는 풀업 회로(210)에 연결되는 제 2 단자를 가진다. 풀업 회로(210) 및 제 1 고립 엘리먼트(234)가 서플라이에 연결된 제 1 고립 엘리먼트(234)와 직렬로 접속된 것으로 도시되었으나, 풀업 회로(210) 및 제 1 고립 엘리먼트(234)는 회로의 기능을 변경하지 않고 재정렬될 수 있다. 특정 실시예에서, 제 1 고립 엘리먼트(234)는 제 1 전계 효과 트랜지스터(FET)이다.

도시된 실시예에서, 풀업 회로(210)는 내부 인에이블 노드(207) 및 제 2 고립 엘리먼트(214)의 제 1 단자에 연결된다. 특정 실시예에서, 제 2 고립 엘리먼트(214)는 내부 인에이블 노드에 연결된 제 1 단자 및 풀다운 회로(212)에 연결된 제 2 단자를 가지는 n-채널 MOS(NMOS) 트랜지스터이다. 다른 특정 실시예에서, 제 2 고립 엘리먼트(214)는 제 2 FET이다.

풀업 회로(210)는 제 1 신호(216)를 수신하기 위해 연결되는 제어 단자들 또는 입력들을 가진다. 풀업 회로(210)는 제 2 신호(218)와 같은 하나 이상의 추가적인 입력들을 수신할 수도 있다. 특정한 실시예에서, 제 1 신호(216) 및 선택적으로 제 2 신호(218)는 출력 신호(238)가 테스트 모드동안 입력 클록을 따르도록 유발하고, 선택적으로, 테스트 모드 동안 출력 신호(238)를 디스에이블하는 신호를 포함한다. 풀다운 회로(212)는 또한 제 1 신호(216)를 수신하기 위해 연결되는 제어 단자들 또는 입력들을 가진다. 풀다운 회로(212)는 제 2 신호(218)와 같은 하나 이상의 추가적인 입력들을 또한 수신할 수 있다.

예로서, 비-제한적인 예시로서, 풀업 회로(210) 및 풀다운 회로(212)를 포함하는 입력 논리 회로는 듀얼-입력 NAND 논리 회로로서 동작할 수 있다. 예를 들어, 풀업 회로(210)는 제 1 고립 엘리먼트(234) 및 제 2 고립 엘리먼트(214) 사이에서 병렬로 연결된 한 쌍의 PMOS 트랜지스터들(미도시)를 포함할 수 있으며, 각각의 PMOS 트랜지스터는 대응 입력 신호(216, 218)에 응답한다. 풀다운 회로(212)는 제 2 고립 엘리먼트(214) 및 접지 사이에 직렬로 연결된 한 쌍의 NMOS 트랜지스터들(미도시)을 포함할 수 있으며, 각각의 NMOS 트랜지스터는 대응 입력 신호(216, 218)에 응답한다.

스위칭 엘리먼트는 게이팅된 클록 신호에 응답하는 적어도 하나의 스위칭 엘리먼트를 가지는 키퍼 회로에서 사용될 수 있다. 예를 들어, 키퍼 회로는 PMOS 트랜지스터(224)와 같은 제 1 스위칭 엘리먼트를 포함할 수 있으며, 이는 서플라이에 연결된 제 1 단자 및 인에이블 노드(207)에 연결되는 제 2 단자를 가진다. PMOS 트랜지스터(224)는 게이팅된 클록 신호에 응답될 노드(222)에 연결된 제어 단자를 가진다.

키퍼 회로는 또한 제 2 고립 엘리먼트(214)를 통해 PMOS 트랜지스터(224)의 제 2 단자에 연결되는 제 1 단자를 가지는 제 1 NMOS 트랜지스터(230)를 포함한다. 인버터(228)는 인에이블 노드(207)에 연결된 입력 및 제 1 NMOS 트랜지스터(230)의 제어 단자에 연결된 출력을 가진다. 제 1 NMOS 트랜지스터(230)는 제 2 NMOS 트랜지스터(232)의 제 1 단자에 연결되는 제 2 단자를 가진다. 제 2 NMOS 트랜지스터(232)는 접지에 연결된 제 2 단자를 가진다. 제 2 NMOS 트랜지스터(232)의 제어 단자는 클록 신호(208)에 응답되도록 연결된다. 제 1 NMOS 트랜지스터(230) 및 제 2 NMOS 트랜지스터(232)가 특정 순서로 직렬로 접속된 것으로 도시되었으나, 다른 실시예에서, 제 1 NMOS 트랜지스터(230) 및 제 2 NMOS 트랜지스터(232)의 직렬순서는 키퍼 회로의 성능을 변경하지 않고 변경될 수 있다.

인버터(228) 및 제 1 NMOS 트랜지스터(230)는 입력 신호(208)가 로우 논리 레벨으로부터 하이 논리 레벨로 전이하는 경우 게이팅 엘리먼트와 연관되는 지연 동안 키퍼 회로를 통한 전류 플로우로 인하여 내부 인에이블 노드(207)에서 논리적 전압 레벨이 변경되는 것을 방지하도록 구성되는 키퍼 고립 엘리먼트를 형성한다. 설명을 위해, 내부 인에이블 노드(207)가 논리 하이 레벨로 바이어싱되고 입력 클록 신호(208)가 하이 논리 레벨로 전이하는 경우, 잠깐의 기간동안(for brief period) NAND 논리 회로(22)로의 입력, 및 NAND 논리 회로(202)의 출력 모두가 하이 논리 레벨에 있을 것이다. 이러한 조건은 NAND 논리 회로(202)의 출력이 로우 논리 레벨로 전이할 때까지 NAND 논리 회로(202)의 지연동안 지속될 것이다. 이러한 지연 기간 동안, 제 2 고립 엘리먼트(214) 및 제 2 NMOS 트랜지스터(232)는 둘 다 온(on) 될 수 있다. 그러나, 제 1 NMOS 트랜지스터(230)는 오프로 유지될 것이며, 키퍼 회로를 통해 인에이블 노드(207)로부터 전류 플로우를 방지하고 따라서 내부 인에이블 노드(207)의 방전(discharge)을 방지할 것이다.

동작 중에, 입력 클록 신호(208)가 논리적 "0" 상태인 경우, 노드(222)는 NAND 논리 회로(202)의 동작에 의해 논리적 "1" 상태에 있다. 제 1 고립 엘리먼트(234)는 온이며, 제 2 고립 엘리먼트(214)는 온이며, 풀업 회로(210) 및 풀다운 회로(212)가 내부 인에이블 노드(207)에서 논리적 전압 레벨로 설정되도록 한다. 또한, PMOS 트랜지스터(224) 및 제 2 NMOS 트랜지스터(232)는 오프이다. 따라서, 인에이블 노드(207)는 하나 이상의 신호들(216-218)의 값들의 함수로서 풀업 및 풀다운 회로들(210 및 212)에 의해 구현되는 논리적 함수들의 결과를 나타내는 논리 레벨로 바이어싱될 수 있으나, NAND 논리 회로(202)는 논리적 "1" 상태로 노드(222)를 유지하며, 인버터(236)는 출력 신호(238)를 논리적 "0" 상태로 유지한다.

입력 클록 신호(208)가 논리적 "1" 상태에 있는 경우 인에이블 노드(207)의 전압은 논리적 "0" 상태 또는 논리적 "1" 상태에서 유지되고, 제 1 고립 엘리먼트(234)는 오프이며, 제 2 NMOS 트랜지스터(232)는 온이다. 인에이블 노드(207)는 논리적 "1" 상태이고, 노드(222)는 논리적 "0" 상태이며, PMOS 트랜지스터(224)는 제 2 고립 엘리먼트(214)가 오프인 동안 온이며, 인에이블 노드(207)를 논리적 "1" 상태로 유지한다. 인에이블 노드(207)는 논리적 "0" 상태에 있는 경우, 노드(222)는 논리적 "1" 상태에 있으며, PMOS 트랜지스터(224)는 제 2 고립 엘리먼트(214), 제 1 NMOS 트랜지스터(230) 및 제 2 NMOS 트랜지스터(232)가 온인 동안 오프이며, 인에이블 노드(207)를 논리적 "0" 상태로 유지한다. 하나 이상의 신호들(216-218)은 각각 인에이블 노드(207), 노드(222) 및 출력 신호(238)의 상태를 교란(corrupt)함이 없이 논리적 상태들을 변경할 수 있다.

입력 클록 신호(208)는 논리적 "0" 상태에 있어서, 노드(222)에서의 게이팅된 클록 신호가 논리적 "1" 상태에 있도록 하는 경우, 인에이블 노드(207)에서의 전압은 입력들 a₁-a_k에 대한 풀업 회로(210)의 논리적 응답 및 풀다운 회로(212)의 인버스 응답에 의해 결정된다. 예를 들어, 입력들 a₁-a_k의 특정 세트에 대한 풀업 회로(210)의 논리적 응답은 인에이블 노드(207) 및 서플라이 전압 노드 사이의 로우-임피던스 경로를 야기하며, 풀다운 회로(212)의 인버스 응답은 접지로의 고-임피던스 경로를 야기하고, 인에이블 노드(207)는 논리적 "1" 상태로 바이어싱될 것이다. 다른 예로서, a₁-a_k의 특정 세트가 풀업 회로(210)가 서플라이 전압 노드로의 하이-임피던스 경로를 형성하도록 하고 풀다운 회로(212)가 접지로의 로우-임피던스 경로를 형성하는 경우, 인에이블 노드(207)는 논리적 "0" 상태로 바이어싱될 수 있다. 클록 신호(208)가 논리적 "0" 상태로부터 논리적 "1" 상태로 상승(rise)하고 인에이블 노드(207)가 논리적 "0" 상태로 바이어싱되는 경우, 노드(222)에서의 바이어스는 논리적 "1" 상태로부터 NAND 논리 회로(202)와 연관된 지연 이후에 논리적 "0" 상태로 전이한다.

클록 게이팅 시스템(200)은 몇몇 이점을 제공할 수 있다. 예를 들어, 클록 게이팅 시스템(200)은 20에서 17개로 클록 게이팅 셀의 트랜지스터들의 수를 감소시킨다. 또한, 클록 게이팅 시스템(200)은 더 작은 영역을 가지고 패스-게이트 래치를 사용하는 회로에 비교하여 더 적은 누설 전력을 소모한다. 다른 예로서, 클록 게이팅 시스템(200)은 입력 클록 신호(208)가 토글하는 경우 토글하는 9개보다 적은 트랜지스터들을 가지고, 따라서 패스-게이트 래치 회로와 비교하여 도적 전력 소모를 감소시킬 수 있다. 특정 실시예에서, 클록 게이팅 시스템(200)은 입력 클록 신호(208)가 토글하는 경우 토글하는 네 개보다 적지 않은 트랜지스터들을 포함할 수 있으며, 이는 PMOS 트랜지스터(234), 제 2 NMOS 트랜지스터(232), 및 NAND 논리 회로(202)의 두 개의 트랜지스터들(미도시)를 포함한다.

특정 실시예에서, 클록 게이팅 시스템(200)은 인에이블된 상태에서 약 7% 전력을 덜 소모하며, 입력 클록의 각각의 전이를 가지고 토글하는 9개의 트랜지스터들을 가지는 클록 게이팅 회로보다 디스에이블된 상태에서 약 3배 덜 전력을 소모할 수 있다. 클록 게이팅 시스템(200)은 더 적은 디바이스들을 사용하고 일반적인 클록 게이팅 회로의 영역 보다 약 1/3 더 작은 영역을 점유할 수 있다. 다른 특정 실시예에서, 클록 게이팅 시스템(200)의 입력 캐패시턴스(capacitance)는 약 1.7 펨토패럿(fF)이고, 클록 게이팅 시스템(200)의 입력 캐패시턴스는 약 2.1 fF이다. 입력(216)이 인에이블 노드(207)에 도달하도록 허용하기 위해 요구되는 셋업 시간은 1.1 볼트(V), 65-nm에서 125 C 기술에서 동작하는 동안 클록 게이팅 시스템(200)에 대하여 약 200 피코초(ps) 더 느릴 수 있다. 클록 게이팅 시스템(200)은 따라서 영역/속도/전력 트레이드오프들에 기반하여 설계 플로우를 클록 게이팅 경로를 최적화하거나 또는 개선하도록 할 수 있다.

설명된 실시예에서 인버터(228) 및 제 1 NMOS 트랜지스터(230)를 포함하는 키퍼 회로 고립 엘리먼트가 인에이블 노드(207)가 입력 클록 신호(208) 및 노드(22)가 모두 논리적 "1" 상태인 지연 기간 동안 방전되는 것을 방지하나, 다른 실시예들에서, 클록 게이팅 시스템(200)은 키퍼 회로 고립 엘리먼트를 포함하지 않을 수 있다(즉 인버터, 제 1 NMOS(230), 또는 둘 다를 포함하지 않을 수 있음). 예를 들어, 키퍼 회로는 제 1 NMOS 트랜지스터(230) 및 인버터(228)를 포함하지 않고 PMOS 트랜지스터(224) 및 제 2 NMOS 트랜지스터(232)를 포함할 수 있다. 제 2 NMOS 트랜지스터(232)는 제 2 고립 엘리먼트(214)를 통해 PMOS 트랜지스터(224)에 연결될 수 있다. 예를 들어, 제 2 NMOS 트랜지스터(232)는 제 1 NMOS 트랜지스터(230)의 개입 없이, 제 2 고립 엘리먼트(214)에 접속될 수 있다. 클록 게이팅 시스템(200)의 잔여 트랜지스터들이 게이팅 엘리먼트와 연관되는 지연 기간 동안 내부 인에이블 노드에서 논리적 "1" 상태를 유지하기 위해 내부 인에이블 노드(207)의 방전을 늦추기 위해 사이징될 수 있다.

당업자는 클록 게이팅 시스템(200)에 동등하게 기능하는 클록 게이팅 시스템(200)의 선택적인 실시예들을 인식할 것이다. 예를 들어, 이전에 언급한 바와 같이, 다양한 직렬 연결된 엘리먼트들이 클록 게이팅 시스템(200)의 도작에 영향을 미치지 않고 재정렬될 수 있다. 또한, 버퍼는 트랜지스터(232) 및/또는 트랜지스터(234)에 입력 클록 신호(208)를 연결하기 이전에 이를 지연하기 위해 부가될 수 있다. 다른 예로서, 클록 게이팅 시스템(200)의 듀얼 버전이 클록 게이팅 시스템(200)의 모든 PMOS 트랜지스터를 NMOS 트랜지스터로 교체하고, 모든 NMOS 트랜지스터를 PMOS 트랜지스터로 교체하고, 서플라이 및 접지를 교환함으로써 생성될 수 있다. 이러한 듀얼 버전에서, NAND 게이트(202)는 NOR 게이트일 수 있으며, 출력 클록(238)은 노드(207)가 하이인 경우 하이로 멈추고, 키퍼 고립 엘리먼트는 입력 클록 신호(208)가 하이 논리 레벨에서 로우 논리 레벨로 전이하는 경우 게이팅 엘리먼트와 연관되는 지연 동안 내부 인에이블 노드(207)의 변화를 야기하는 키퍼 회로를 통한 전류 플로우로 인한 내부 인에이블 노드(207)에서의 논리적 전압 레벨을 방지할 것이다.

도 3을 참조하면, 클록 게이팅 시스템의 제 2 특정 예시적인 실시예가 개시되고 일반적으로 300으로 지정된다. 클록 게이팅 시스템(300)은 도 2의 클록 게이팅 시스템(200)의 회로 엘리먼트를 포함하고, 여기서 공통 엘리먼트들을 공통 참조 번호들에 의해 표시되며, 도 2의 클록 게이팅 시스템(200)과 논리적으로 동등한 방식으로 동작한다.

클록 게이팅 시스템(300)의 키퍼 회로는 제 2 고립 엘리먼트(214)를 통해 인에이블 노드(207)에 연결되는 도 2의 제 1 NMOS 트랜지스터(230)와 반대로, 인에이블 노드(207)에 연결된 제 1 단자를 가지는 제 1 NMOS 트랜지스터(330)를 포함한다. 특정 실시예에서, 키퍼 고립 엘리먼트는 도 2와 관련하여 묘사된 제 1 NMOS 트랜지스터(230) 및 인버터(228)를 포함하는 키퍼 고립 엘리먼트와 실질적으로 유사하게 동작한다.

도 4를 참조하면, 게이팅된 클록 신호를 생성하는 방법의 특정 예시적인 실시예가 도시되고, 일반적으로 400으로 지정된다. 하나의 예시적인 실시예에서, 방법(400)은 도 1의 시스템(100), 도 2의 시스템(200), 또는 도 3의 시스템(300)에 의해 수행될 수 있다.

특정한 실시예에서, 402에서, 적어도 하나의 입력 신호가 적어도 하나의 입력을 가지고 내부 인에이블 노드에 연결된 출력을 가지는 입력 논리 회로에서 수신된다. 예를 들어, 제 1 입력 신호(216) 및 제 2 입력 신호(218)는 도 2에 도시된바와 같이, 풀업 회로(210) 및 풀다운 회로(212)를 포함하는 입력 논리 회로에서 수신된다. 404로 계속하여, 게이팅된 클록 신호는 내부 인에이블 노드에서 논리적 전압 레벨 및 입력 클록 신호에 응답하는 게이팅 엘리먼트에서 생성된다. 예를 들어, 도 2의 NAND 논리 게이트(202)를 포함하는 게이팅 엘리먼트는 입력 클록 신호(208) 및 내부 인에이블 노드(207)에서의 전압에 응답하여 도 2에 도시된 바와 같이, 노드(222)에서 게이팅된 클록 신호를 생성한다. 406으로 이동하여, 논리적 전압 레벨은 게이팅된 클록 신호에 응답하여 내부 인에이블 노드에서 선택적으로 유지된다. 예를 들어, PMOS 트랜지스터(224) 및 NMOS 트랜지스터들(230 및 232)을 포함하는 키퍼 회로는 입력 클록 신호(208)가 도 2와 관련하여 설명한 바와 같이 하이 논리 레벨을 가지는 경우 내부 인에이블 노드(207)에서 논리적 전압 레벨을 선택적으로 유지한다.

특정한 실시예에서, 제 1 키퍼 회로를 가지는 제 1 클록 게이팅 셀 또는 제 2 키퍼 회로를 가지는 제 2 클록 게이팅 셀 중 하나는 적어도 하나의 설계 기준에 기반하여 선택될 수 있으며, 제 1 클록 게이팅 셀은 제 2 클록 게이팅 셀 보다 더 적은 트랜지터들이 각각의 입력 클록 신호 토글을 가지고 토글한다. 특정 실시예에서, 적어도 하나의 설계 기준은, 전력 소모, 동작의 속도, 제 1 클록 게이팅 셀의 영역 또는 제 2 클록 게이팅 셀의 영역이다.

다른 특정 실시예에서, 제 1 클록 게이팅 셀은 각각의 클록 신호 토글에 응답하여 토글하는 9개 보다 적으나 4개 보다 적지 않은 트랜지스터들을 포함한다. 예를 들어, 도 2의 NAND 논리 회로(202)가 두 개의 NMOS 트랜지스터들, 두 개의 PMOS 트랜지스터들을 이용하여 구현되며, NAND 논리 회로(202)의 트랜지스터들 중 두 개는 PMOS 트랜지스터(234) 및 NMOS 트랜지스터(232)에 더하여, 입력 클록 신호(208)에 응답하고, 단 네 개의 트랜지스터들이 모든 입력 클록 전이에 응답하여 토글하도록 한다. PMOS 트랜지스터(224) 및 게이팅된 클록 신호에 응답하는 고립 NMOS 트랜지스터(214)와 같은 다른 트랜지스터들은 인에이블된 신호가 논리적 “0” 상태에 있는 경우 입력 클록 신호와 토글하지 않으며, 감소된 스위칭으로 인한 전력 소모의 대응하는 감소를 야기힌다.

다른 특정 실시예에서, 제 1 키퍼 회로의 트랜지스터들의 절반 보다 적은 트랜지스터들이 각각의 입력 신호 토글에 응답하여 토글한다. 예를 들어, 도 2의 키퍼 회로의 재 2 NMOS 트랜지스터(232) 만이 입력 클록 신호(208)의 각각의 전이를 가지고 토글한다. 반대로, PMOS 트랜지스터(224)는 노드(222)에서 게이팅된 클록 신호에 응답하고, 따라서 클록 신호가 게이팅되는 경우 토글하지 않을 것이다. 이와 같이, 제 1 NMOS 트랜지스터(230)는 입력 클록 신호(208)보다 내부 인에이블 노드(207)에서 바이어스에 기반하여 제어된다.

도 5는 무선 통신 디바이스의 예시적인 실시예의 블록 다이어그램이다. 무선 통신 디바이스(500)는 클록 토글 당 4 개의 트랜지스터 토들 동작을 가지는 클록 게이팅 회로(564)를 포함하는 디지털 신호 프로세서(DSP)와 같은 프로세서를 포함한다. 특정 실시예에서, 클록 게이팅 회로(564)는 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템(300), 또는 이들의 임의의 조합을 포함할 수 있다. 클록 게이팅 회로(564)는 DSP(510) 내에 있는 것으로서 설명되었으나, 다른 실시예들에서, 클록 게이팅 회로(564)는 무선 통신 디바이스(500)의 하나 이상의 다른 컴포넌트들을 가지고 이용될 수 있다. 무선 통신 디바이스(500)는 셀룰러 전화기, 단말, 핸드셋, PDA("personal digital assistant"), 무선 모뎀, 또는 다른 무선 디바이스일 수 있다.

도 5는 또한 디스플레이 컨트롤러(526)가 DSP(510) 및 디스플레이(528)에 연결된다는 것을 표시한다. 추가적으로, 메모리(532)는 DSP(510)에 연결된다. 특정 실시예에서, 메모리(532)는 DSP(510)와 같이 컴퓨터에 의해 실행가능한 명령들을 저장하는 컴퓨터 판독가능한 유형 매체일 수 있으며, 적어도 하나의 입력 신호에 기반하여 게이팅된 클록 신호를 생성하기 위해 클록 게이팅 회로(564)의 클록 게이팅 셀의 입력 논리 회로에 적어도 하나의 입력 신호를 제공한다. 코더/디코더(CODEC)(534)는 또한 DSP(510)에 연결된다. 스피커(536) 및 마이크로폰(538)은 CODEC(534)에 연결된다. 또한, 무선 컨트롤러(540)는 DSP(510) 및 무선 안테나(542)에 연결된다. 특정 실시예에서, 파워 서플라이(544) 및 입력 디바이스(530)는 온-칩 시스템(522)에 연결된다. 특정 실시예에서, 도 5에 도시된 바와 같이, 디스플레이(528), 입력 디바이스(530), 스피커(536), 마이크로폰(538), 무선 안테나(542), 파워 서플라이(544)는 온-칩 시스템(522)의 외부이다. 그러나, 각각은 온-칩 시스템(522)의 컴포넌트에 연결된다.

앞서 설명된 디바이스들 및 기능들은 컴퓨터 판독가능한 매체에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER, 등)로 설계되고 구성될 수 있다. 이러한 파일들 중 일부 또는 전부는 이러한 파일들에 기반하여 디바이스들을 제조하는 제조 관리자에게 제공될 수 있다. 결과적인 제품들은 반도체 다이(die)로 커팅되고, 그리고 반도체 칩에 패키징되는 반도체 웨이퍼(wafer)들을 포함한다. 칩들은 그리고나서 전술한 디바이스들에서 사용된다. 도 6은 전자 디바이스 제조 프로세스(600)의 특정 예시적인 실시예들을 도시한다.

물리적 디바이스 정보(602)는 리서치 컴퓨터(606)에서와 같이 제조 프로세스(600)에서 수신된다. 물리적 디바이스 정보(602)는 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템(300), 또는 이들의 임의의 조합과 같은 반도체 디바이스에서 사용되는 시스템의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(602)는 물리적 파라미터들, 물질적 특성들, 및 리서치 컴퓨터(606)에 연결되는 사용자 인터페이스(604)를 통해 입력되는 구조 정보를 포함할 수 있다. 리서치 컴퓨터(606)는 메모리(610)와 같은 컴퓨터 판독가능한 매체에 연결되는 하나 이상의 프로세싱 코어들과 같은 프로세서(608)를 포함한다. 메모리(610)는 프로세서(608)로 하여금 파일 포맷에 부합하고 라이브러리 파일(612)을 생성하기 위해 물리적 디바이스 정보(602)를 변환하게 하도록 실행가능한 컴퓨터 판독가능한 명령들을 저장할 수 있다.

특정 실시예들에서, 라이브러리 파일(612)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(612)은 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템(300), 또는 EDA(electronic design automation) 툴(620)과 사용하기 위해 제공되는 이들의 임의의 조합을 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.

라이브러리 파일(612)은 메모리(618)에 연결된 하나 이상의 프로세싱 코어들과 같은 프로세서(616)를 포함하는 설계 컴퓨터(614)에서 EDA 툴(620)과 함께 사용될 수 있다. EDA 툴(620)은 설계 컴퓨터(614)의 사용자가 라이브러리 파일(612)에서 도 1의 시스템(100), 도 2의 시스템(200) 도 3의 시스템(300) 또는 이들의 임의의 조합을 이용하여 회로를 설계하도록 하기 위해 메모리(618)에서 프로세서 실행가능한 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(614)의 사용자는 설계 컴퓨터(614)에 연결된 사용자 인터페이스(624)를 통해 회로 설계 정보(622)를 입력할 수 있다. 회로 설계 정보(622)는 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템(300), 또는 이들의 임의의 조합의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 설명을 위해 회로 설계 특성은 특정 회로들의 식별들 및 회로 설계에서 다른 엘리먼트들과의 관계들, 위치 정보, 피쳐 사이즈 정보, 상호 접속 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보를 포함할 수 있다. 설계 컴퓨터(614)는 전력 소모, 영역, 동작 속도, 또는 이들의 임의의 조합과 같은 설계 기준에 기반하여 클록 게이팅 시스템을 선택할 수 있다.

설계 컴퓨터(614)는 파일 포맷과 부합하기 위한 회로 설계 정보(622)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 설명을 위해 파일 포메이션은 2차원 기하학 형태, 텍스트 라벨들, 및 GDSII(Graphic Data System) 파일 포맷과 같은 계층적 포맷에서 회로 레이아웃에 관한 다른 정보를 나타내는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(614)는 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템(300), 또는 다른 회로들 또는 정보에 추가된 이들의 임의의 조합을 묘사하는 정보를 포함하는 GDSII 파일(626)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 설명을 위해, 데이터 파일은 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템, 또는 SOC(system-on-chip) 내에 추가적인 전자 회로들 및 컴포넌트들을 포함하는 이들의 임의의 조합을 포함하는 SOC에 대응하는 정보를 포함할 수 있다.

GDSII 파일(626)은 GDSII 파일(626)의 변환된 정보에 따라, 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템, 또는 이들의 임의의 조합을 생산하기 위해 제조 프로세스(628)에서 수신될 수 있다. 예를 들어, 디바이스 생산 프로세스는 대표 마스크(632)로 도시된, 석판화(photolithography) 프로세싱을 위해 사용될 마스크들과 같은 하나 이상의 마스크들을 생성하기 위해 마스크 생산자(630)들에게 GDSII 파일(626)을 제공하는 것을 포함할 수 있다. 마스크(632)는 하나 이상의 웨이퍼들(634)을 생성하기 위해 제조 프로세스동안 이용될 수 있으며, 이는 테스트되고 대표 다이(636)와 같은 다이들로 분리될 수 있다. 다이(636)는 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템, 또는 이들의 임의의 조합을 포함하는 회로를 포함한다.

다이(636)는 다이(636)가 대표 패키지(640)로 통합되는 패키징 프로세스(638)로 제공될 수 있다. 예를 들어, 패키지(640)는 SIP(system-in-package) 배열과 같은, 다수의 다이들 또는 단일 다이(636)를 포함할 수 있다. 패키지(640)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 이상의 표준들 또는 규격들에 부합하도록 구성될 수 있다.

패키지(640)와 관련된 정보는 컴퓨터(646)에 저장된 컴포넌트 라이브러리를 통하는 것과 같은 다양한 제품 설계자들에게 분배될 수 있다. 컴퓨터(646)는 메모리(610)에 연결된, 하나 이상의 프로세싱 코어들과 같은, 프로세서(648)를 포함할 수 있다. 인쇄 회로 기판(PCB) 툴은 사용자 인터페이스(644)를 통핸 컴퓨터(646)의 사용자로부터 수신된 PCB 설계 정보(642)를 처리하기 위해 메모리(610)에서 프로세서 실행가능한 명령들로서 저장될 수 있다. PCB 설계 정보(642)는 회로 기판상에 패키징된 반도체 디바이스의 물리적 위치 정보를 포함할 수 있으며, 패키징된 판도체 디바이스는 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템, 또는 이들의 임의의 조합을 포함하는 패키지(640)에 대응한다.

컴퓨터(646)는 회로 기판 상에서 패키징된 반도체 디바이스의 물리적 위치 정보 뿐 아니라 트레이스(trace)들 또는 비아(via)들과 같은 전기적 접속들의 레이아웃들을 포함하는 데이터를 이용하여 GERBER 파일(652)과 같은 데이터 파일을 생성하기 위해 PCB 설계 정보를 변환하도록 구성될 수 있으며, 여기서 패키징된 판도체 디바이스는 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템, 또는 이들의 임의의 조합을 포함하는 패키지(640)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷이 아닌 포맷을 가질 수 있다.

GERBER 파일(652)은 GERBER 파일(652) 내에 저장된 설계 정보에 따라 제조되는, 대표 PCB(656)와 가은 PCB들을 생성하기 위해 사용되고 기판 어셈블리 프로세스(654)에서 수신될 수 있다. 예를 들어, GERBER 파일(652)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위한 하나 이상의 기계들에 업로드될 수 있다. PCB(656)는 표현된 인쇄 회로 어셈블리(PCA)(658)를 형성하기 위해 패키지(640)를 포함하는 전자 컴포넌트들과 파퓰레이팅될 수 있다.

PCA(658)는 제 1 대표 전자 디바이스(662) 및 제 2 대표 전자 디바이스(664)와 같은 하나 이상의 전자 디바이스들로 설치되고 제품 제조 프로세스(660)에서 수신될 수 있다. 일 예로서, 비-제한적인 예에서, 제 1 대표 전자 디바이스(662), 제 2 대표 전자 디바이스(664), 또는 둘 다는 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택될 수 있다. 다른 예에서, 비-제한적인 예에서, 전자 디바이스들(662 및 664) 중 하나 이상은 모바일 전화기들, 핸드-헬드 개인 통신 시스템들(PCS) 유닛들, PDA와 같은 휴대용 데이터 유닛들, 글로벌 측위 시스템(GPS) 가능한 디바이스들, 네비게이션 디바이스들, 메터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 검색하는 임의의 다른 디바이스, 또는 이들의 임의의 조합과 같은 원격 유닛들일 수 있다. 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템, 또는 이들의 임의의 조합이 본 명세서의 지시사항들에 따라 원격 유닛으로서 구현될 수 있으나, 본 명세서는 예시적인 도시된 유닛으로 제한되는 것이 아니다. 본 명세서의 실시예들은 테스트 및 특징화(charaterization)를 위해 메모리 및 온-칩 회로를 포함하는 활성 집적 회로를 포함하는 임의의 디바이스에서 적합하게 사용될 수 있다.

따라서, 도 1의 시스템(100), 도 2의 시스템(200), 도 3의 시스템(300), 또는 이드르이 임의의 조합은 설명적인 프로세스(600)에서 설명된 바와 같이 제조되고, 처리되고, 전자 디바이스에 설치될 수 있다. 도 1-5와 관련하여 설명된 실시예들 중 하나 이상의 양상들은, 라이브러리 파일(612), GDSII 파일(626), 및 GERBER 파일(652)내에서 뿐 아니라 리서치 컴퓨터(606)의 메모리(610), 설계 컴퓨터(614)의 메모리(618), 컴퓨터(646)의 메모리(650), 기판 어셈블리 프로세스(654)와 같은 다양한 스테이지들에서 사용되는 하나 이상의 다른 컴퓨터들 또는 프로세서들(미도시)의 메모리에서 저장되는 다양한 프로세싱 스테이지들에서 저장될 수 있으며, 마스크(632), 다이(636), 패키지(640), PCA(658), 프로토타입 회로들 또는 디바이스들(미도시)과 같은 다른 제품들, 또는 이들의 임의의 조합과 같은 하나 이상의 다른 물리적 실시예들로 통합될 수 있다. 최종 제품에 대한 물리적 디바이스 설계로부터의 제품의 다양한 대표 스테이지들이 도시되었으나, 다른 실시예들에서, 더 적은 스테이지들이 사용될 수 있거나, 추가적인 스테이지들이 포함될 수 있다. 유사하게, 프로세스(600)는 단일 엔티티에의해 수행될 수 있거나, 프로세스(600)의 다양한 단계들을 수행하는 하나 이상의 엔티티들에 의해 수행될 수 있다.

당업자는 상술한 다양한 예시적인 논리블록, 모듈, 회로, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 그들의 기능적인 관점에서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 이러한 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 영역을 벗어나는 것은 아니다.

상술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 자성 저항(magnetoresistive) 판독-전용 메모리(NRAM), 플래쉬 메모리; 판독 전용 메모리(ROM); 전기적 프로그램어블 ROM(EPROM); 전기적 삭제가능한 프로그램어블 ROM(EEPROM); 레지스터; 하드디스크; 휴대용 디스크; 콤팩트 디스크 ROM(CD-ROM); 또는 공지된 유형 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC 에 위치한다. ASIC 는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트로서 존재할 수 있다.

제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (47)

1. 클록 게이팅(gating) 회로로서,
   적어도 하나의 입력 신호를 수신하는 적어도 하나의 입력을 가지고 내부 인에이블 노드로 연결되는 출력을 가지는 입력 논리 회로;
   상기 내부 인에이블 노드에서 논리적 전압 레벨을 선택적으로 유지(hold)하도록 연결되는 키퍼(keeper) 회로 ― 상기 키퍼 회로는 게이팅된 클록 신호에 응답하는 적어도 하나의 스위칭 엘리먼트를 포함함 ―; 및
   상기 게이팅된 클록 신호를 생성하기 위해 상기 내부 인에이블 노드에서의 상기 논리적 전압 레벨 및 입력 클록 신호에 응답하는 게이팅 엘리먼트를 포함하고,
   상기 키퍼 회로는 상기 게이팅 엘리먼트와 연관된 지연동안 상기 키퍼 회로를 통한 전류 플로우로 인하여 상기 내부 인에이블 노드에서의 논리적 전압 레벨 변화를 방지하도록 구성되는, 클록 게이팅 회로.
2. 제 1 항에 있어서, 상기 입력 논리 회로는 상기 내부 인에이블 노드를 통해 풀다운(pulldown) 회로에 직렬로 연결된 풀업(pullup) 회로를 포함하고,
   상기 풀업 회로가 논리적 하이(high) 전압 레벨로 내부 인에이블 노드를 바이어싱(biasing)하는 것을 선택적으로 방지하도록 구성되는 제 1 고립(isolation) 엘리먼트; 및
   상기 풀다운 회로가 논리적 로우(low) 레벨로 내부 인에이블 노드를 바이어싱하는 것을 선택적으로 방지하도록 구성되는 제 2 고립 엘리먼트를 더 포함하고,
   여기서 상기 제 1 고립 엘리먼트 및 상기 제 2 고립 엘리먼트 중 적어도 하나는 상기 게이팅된 클록 신호에 응답하는, 클록 게이팅 회로.
3. 제 1 항에 있어서, 상기 키퍼 회로는 상기 입력 클록 신호가 전이(transistion)할 때 상기 게이팅 엘리먼트와 연관된 지연 기간 동안 상기 키퍼 회로를 통한 전류 플로우로 인한 상기 내부 인에이블 노드에서의 논리적 전압 레벨 변화를 방지하도록 구성되는 키퍼 고립 엘리먼트를 포함하는, 클록 게이팅 회로.
4. 제 1 항에 있어서, 9개 보다 적은 트랜지스터들이 각각의 입력 클록 신호 전이를 가지고 토글(toggle)하는, 클록 게이팅 회로.
5. 제 1 항에 있어서, 상기 키퍼 회로는
   서플라이(supply)에 연결된 제 1 단자, 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자 및 입력 논리 고립 엘리먼트에 연결되는 제 2 단자를 가지는 PMOS(p-channel metal-oxide-semiconductor) 트랜지스터;
   상기 PMOS 트랜지스터의 상기 제 2 단자에 연결되는 제 1 단자를 가지는 제 1 NMOS(n-channel metal-oxide-semiconductor) 트랜지스터;
   상기 PMOS 트랜지스터의 제 2 단자에 연결되는 입력을 가지고, 상기 제 1 NMOS 트랜지스터의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버터; 및
   상기 제 1 NMOS 트랜지스터에 연결된 제 1 단자를 가지고 그리고 접지(ground)에 연결된 제 2 단자를 가지는 제 2 NMOS 트랜지스터 ― 상기 제 2 NMOS 트랜지스터의 제어 단자는 상기 입력 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 클록 게이팅 회로.
6. 제 5 항에 있어서, 상기 제 1 NMOS 트랜지스터의 제 1 단자는 상기 입력 논리 고립 엘리먼트를 통해 상기 PMOS 트랜지스터의 상기 제 2 단자에 연결되는, 클록 게이팅 회로.
7. 제 1 항에 있어서,
   상기 키퍼 회로는
   서플라이에 연결된 제 1 단자, 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자, 및 입력 논리 고립 엘리먼트에 연결되는 제 2 단자를 가지는 PMOS 트랜지스터; 및
   상기 입력 논리 고립 엘리먼트를 통해 상기 PMOS 트랜지스터의 제 2 단자에 연결되는 제 1 단자를 가지고, 접지에 연결되는 제 2 단자를 가지는 NMOS 트랜지스터 ― 여기서 상기 NMOS 트랜지스터의 제어 단자는 상기 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 클록 게이팅 회로.
8. 시스템으로서,
   클록 신호를 수신하기 위해 연결되는 제 1 입력, 제1 노드와 연결된 제 2 입력을 가지고 게이팅된 클록 신호를 제공하기 위해 연결되는 출력을 가지는 NAND 논리 회로; 및
   상기 NAND 논리 회로의 상기 제 2 입력에 인에이블 신호를 제공하기 위해 연결되는 키퍼 회로를 포함하고, 여기서 9개 보다 적지만 4개 보다 적지 않은 트랜지스터들이 각각의 클록 신호 전이에서 토글링하고, 그리고 상기 키퍼 회로는 상기 NAND 논리 회로와 연관된 지연동안 상기 키퍼 회로를 통한 전류 플로우로 인하여 상기 제1 노드에서의 논리적 전압 레벨 변화를 방지하도록 구성되는, 시스템.
9. 제 8 항에 있어서, 상기 키퍼 회로는
   서플라이에 연결된 제 1 단자를 가지고 그리고 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자를 가지는 PMOS 트랜지스터 ― 상기 PMOS 트랜지스터는 입력 논리 고립 엘리먼트에 연결된 제 2 단자를 가짐 ―;
   상기 입력 논리 고립 엘리먼트를 통해 상기 PMOS 트랜지스터의 상기 제 2 단자과 연결되는 제 1 단자를 가지는 제 1 NMOS 트랜지스터;
   상기 PMOS 트랜지스터의 제 2 단자에 연결되는 입력을 가지고, 상기 제 1 NMOS 트랜지스터의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버터; 및
   상기 제 1 NMOS 트랜지스터에 연결된 제 1 단자를 가지고 그리고 접지에 연결된 제 2 단자를 가지는 제 2 NMOS 트랜지스터 ― 상기 제 2 NMOS 트랜지스터의 제어 단자는 상기 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 시스템.
10. 제 8 항에 있어서, 상기 키퍼 회로는
    서플라이에 연결된 제 1 단자를 가지고, 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자를 가지는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 상기 제 2 단자에 연결되는 제 1 단자를 가지는 제 1 NMOS 트랜지스터;
    상기 PMOS 트랜지스터의 제 2 단자에 연결되는 입력을 가지고, 상기 제 1 NMOS 트랜지스터의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버터; 및
    상기 제 1 NMOS 트랜지스터에 연결된 제 1 단자를 가지고 그리고 접지에 연결된 제 2 단자를 가지는 제 2 NMOS 트랜지스터 ― 상기 제 2 NMOS 트랜지스터의 제어 단자는 상기 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 시스템.
11. 장치로서,
    적어도 하나의 입력 신호를 수신하는 적어도 하나의 입력 및 내부 인에이블 노드로 연결되는 출력을 가지는 입력 논리 회로;
    상기 내부 인에이블 노드에서 논리적 전압 레벨을 선택적으로 유지하도록 연결되는 키퍼 회로 ― 상기 키퍼 회로는 게이팅된 클록 신호에 응답하는 적어도 하나의 스위칭 엘리먼트를 포함함 ―; 및
    상기 게이팅된 클록 신호를 생성하기 위해 상기 내부 인에이블 노드에서의 상기 논리적 전압 레벨 및 입력 클록 신호에 응답하는 게이팅 엘리먼트를 포함하는 반도체 디바이스를 포함하고,
    상기 키퍼 회로는 상기 게이팅 엘리먼트와 연관된 지연동안 상기 키퍼 회로키퍼 회로전류 플로우로 인하여 상기 내부 인에이블 노드에서의 논리적 전압 레벨 변화를 방지하도록 구성되는, 장치.
12. 제 11 항에 있어서, 시스템-온-칩(system-on-chip) 디바이스에 설치되는, 장치.
13. 제 11 항에 있어서, 상기 입력 논리 회로, 상기 키퍼 회로, 및 상기 게이팅 엘리먼트는 상기 반도체 디바이스가 설치되는 통신 디바이스 또는 컴퓨터에 포함되는, 장치.
14. 제 11 항에 있어서, 상기 입력 논리 회로의 4개 보다 많지 않은 트랜지스터들, 상기 키퍼 회로 및 상기 게이팅 엘리먼트는 각각의 입력 클록 신호 전이를 가지고 토글하는, 장치.
15. 제 11 항에 있어서, 상기 키퍼 회로는:
    서플라이에 연결된 제 1 단자를 가지고 그리고 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자를 가지는 제 1 스위칭 엘리먼트 ― 상기 제 1 스위칭 엘리먼트는 입력 논리 고립 엘리먼트에 연결되는 제 2 단자를 가짐 ―;
    상기 입력 논리 고립 엘리먼트를 통해 상기 제 1 스위칭 엘리먼트에 연결되는 제 1 단자를 가지는 제 2 스위칭 엘리먼트;
    상기 제 1 스위칭 엘리먼트의 제 2 단자에 연결되는 입력을 가지고, 상기 제 2 스위칭 엘리먼트의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버터; 및
    상기 제 2 스위칭 엘리먼트에 연결된 제 1 단자를 가지고 접지에 연결된 제 2 단자를 가지는 제 3 스위칭 엘리먼트 ― 상기 제 3 스위칭 엘리먼트의 제어 단자는 상기 입력 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 장치.
16. 제 15 항에 있어서,
    상기 제 1 스위칭 엘리먼트는 PMOS 트랜지스터이고;
    상기 제 2 스위칭 엘리먼트는 NMOS 트랜지스터이고; 그리고
    상기 제 3 스위칭 엘리먼트는 제 2 NMOS 트랜지스터인, 장치.
17. 제 11 항에 있어서, 상기 키퍼 회로는
    서플라이에 연결된 제 1 단자를 가지고, 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자를 가지는 제 1 전계 효과 트랜지스터(FET);
    상기 입력 고립 엘리먼트를 통해 상기 제 1 FET의 제 2 단자에 연결되는 제 1 단자를 가지는 제 2 FET;
    상기 제 1 FET의 제 2 단자에 연결되는 입력을 가지고, 상기 제 2 FET의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버터; 및
    상기 제 2 FET에 연결된 제 1 단자를 가지고 접지에 연결된 제 2 단자를 가지는 제 3 FET ― 상기 제3 FET의 제어 단자는 상기 입력 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 장치.
18. 제 11 항에 있어서, 상기 키퍼 회로는,
    서플라이에 연결된 제 1 단자를 가지고, 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자를 가지는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 상기 제 2 단자에 연결되는 제 1 단자를 가지는 제 1 NMOS 트랜지스터;
    상기 PMOS 트랜지스터의 제 2 단자에 연결되는 입력을 가지고, 상기 제 1 NMOS 트랜지스터의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버터; 및
    상기 제 1 NMOS 트랜지스터에 연결된 제 1 단자를 가지고 접지에 연결된 제 2 단자를 가지는 제 2 NMOS 트랜지스터 ― 상기 제 2 NMOS 트랜지스터의 제어 단자는 상기 입력 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 장치.
19. 제 11 항에 있어서, 상기 키퍼 회로는
    서플라이에 연결된 제 1 단자를 가지고 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자를 가지는 PMOS 트랜지스터 ;
    입력 논리 고립 엘리먼트를 통해 상기 PMOS 트랜지스터의 제 2 단자와 연결되는 제 1 단자를 가지는 제 1 NMOS 트랜지스터;
    상기 PMOS 트랜지스터의 제 2 단자에 연결되는 입력을 가지고, 상기 제 1 NMOS 트랜지스터의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버터; 및
    상기 제 1 NMOS 트랜지스터에 연결된 제 1 단자를 가지고 접지에 연결된 제 2 단자를 가지는 제 2 NMOS 트랜지스터 ― 상기 제 2 NMOS 트랜지스터의 제어 단자는 상기 입력 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 장치.
20. 장치로서,
    적어도 하나의 입력 신호를 수신하고 내부 인에이블 노드로 연결되는 출력을제공하기 위한 입력 논리 수단;
    상기 내부 인에이블 노드에서 논리적 전압 레벨을 선택적으로 유지하기 위한 키퍼 수단 ― 상기 키퍼 수단은 게이팅된 클록 신호에 응답하는 적어도 하나의 스위칭 엘리먼트를 포함함 ―; 및
    상기 게이팅된 클록 신호를 생성하기 위한 게이팅 수단을 포함하고,
    상기 게이팅 수단은 상기 내부 인에이블 노드에서의 상기 논리적 전압 레벨 및 입력 클록 신호에 응답하고, 상기 키퍼 수단은 상기 게이팅 수단과 연관된 지연동안 상기 키퍼 수단을 통한 전류 플로우로 인하여 상기 내부 인에이블 노드에서의 논리적 전압 레벨 변화를 방지하도록 구성되는, 장치.
21. 제 20 항에 있어서, 시스템-온-칩 디바이스에 설치되는, 장치.
22. 제 20 항에 있어서, 상기 장치는 통신 디바이스 또는 컴퓨터에 설치되는 반도체 디바이스인, 장치.
23. 제 20 항에 있어서,
    상키 키퍼 수단은,
    서플라이에 연결된 제 1 단자를 가지고, 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자를 가지는 스위칭을 위한 제 1 수단;
    스위칭을 위한 제 1 수단의 제 2 단자에 연결되는 제 1 단자를 가지는 스위칭을 위한 제 2 수단;
    상기 스위칭을 위한 제 1 수단의 제 2 단자에 연결되는 입력을 가지고, 상기 스위칭을 위한 제 1 수단의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버팅을 위한 수단;
    상기 스위칭을 위한 제 1 수단에 연결된 제 1 단자를 가지고 접지에 연결된 제 2 단자를 가지는 스위칭을 위한 제 3 수단 ― 스위칭을 위한 제 2 수단의 제어 단자는 상기 입력 클록 신호를 수신하기 위해 연결됨 ― 을 포함하는, 장치.
24. 방법으로서,
    적어도 하나의 입력 및 내부 인에이블 노드로 연결되는 출력을 가지는 입력 논리 회로에서 적어도 하나의 입력 신호를 수신하는 단계;
    상기 내부 인에이블 노드에서 논리적 전압 레벨 및 입력 클록 신호에 응답하는 게이팅 엘리먼트에서 게이팅된 클록 신호를 생성하는 단계;
    상기 게이팅된 클록 신호에 응답하여 상기 내부 인에이블 노드에서 상기 논리적 전압 레벨을 선택적으로 유지하는 단계를 포함하고,
    상기 선택적으로 유지하는 단계는 상기 게이팅 엘리먼트와 연관된 지연동안 상기 내부 인에이블 노드에서의 논리적 전압 레벨 변화를 방지하는, 방법.
25. 제 24 항에 있어서, 상기 적어도 하나의 입력 신호를 수신하는 단계, 상기 논리적 전압 레벨을 선택적으로 유지하는 단계, 및 상기 게이팅된 클록 신호를 생성하는 단계는 전자 디바이스에 설치된 프로세서에서 수행되는, 방법.
26. 제 24 항에 있어서, 적어도 하나의 설계 기준에 기반하여 제 1 키퍼 회로를 가지는 제 1 클록 게이팅 셀 또는 제 2 키퍼 회로를 가지는 제 2 클록 게이팅 셀 중 하나를 선택하는 단계를 더 포함하고, 상기 제 1 클록 게이팅 셀은 상기 제 2 클록 게이팅 셀 보다 각각의 입력 클록 신호 토글을 가지고 토글하는 더 적은 수의 트랜지스터들을 포함하는, 방법.
27. 제 26 항에 있어서, 상기 적어도 하나의 설계 기준은 전력 소모를 포함하는, 방법.
28. 제 26 항에 있어서, 상기 적어도 하나의 설계 기준은 동작 속도를 포함하는, 방법.
29. 제 26 항에 있어서, 상기 적어도 하나의 설계 기준은 상기 제 1 클록 게이팅 셀의 영역 또는 제 2 클록 게이팅 셀의 영역을 포함하는, 방법.
30. 제 26 항에 있어서, 상기 제 1 클록 게이팅 셀은 각각의 입력 클록 신호 토글에 응답하여 토글하는 네 개 보다 많지 않은 트랜지스터들을 포함하는, 방법.
31. 제 26 항에 있어서, 상기 제 1 키퍼 회로의 절반보다 적은 트랜지스터들은 각각의 입력 클록 신호 토글에 응답하여 토글하는, 방법.
32. 제 26 항에 있어서, 상기 제 1 키퍼 회로는,
    서플라이에 연결된 제 1 단자를 가지고, 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자를 가지는 제 1 전계 효과 트랜지스터(FET);
    상기 입력 논리 고립 엘리먼트를 통해 상기 제 1 FET의 제 2 단자에 연결되는 제 1 단자를 가지는 제 2 FET;
    상기 제 1 FET의 제 2 단자에 연결되는 입력을 가지고, 상기 제 2 FET의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버터; 및
    상기 제 2 FET에 연결된 제 1 단자를 가지고 그리고 접지에 연결된 제 2 단자를 가지는 제 3 FET ― 상기 제3 FET의 제어 단자는 상기 입력 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 방법.
33. 제 26 항에 있어서,
    상기 제 1 키퍼 회로는,
    서플라이에 연결된 제 1 단자를 가지고, 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자를 가지는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 상기 제 2 단자에 연결되는 제 1 단자를 가지는 제 1 NMOS 트랜지스터;
    상기 PMOS 트랜지스터의 제 2 단자에 연결되는 입력을 가지고, 상기 제 1 NMOS 트랜지스터의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버터; 및
    상기 제 1 NMOS 트랜지스터에 연결된 제 1 단자를 가지고 접지에 연결된 제 2 단자를 가지는 제 2 NMOS 트랜지스터 ― 상기 제 2 NMOS 트랜지스터의 제어 단자는 상기 입력 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 방법.
34. 제 26 항에 있어서,
    상기 제 1 키퍼 회로는,
    서플라이에 연결된 제 1 단자를 가지고 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자를 가지는 PMOS 트랜지스터 ;
    입력 논리 고립 엘리먼트를 통해 상기 PMOS 트랜지스터의 제 2 단자와 연결되는 제 1 단자를 가지는 제 1 NMOS 트랜지스터;
    상기 PMOS 트랜지스터의 제 2 단자에 연결되는 입력을 가지고, 상기 제 1 NMOS 트랜지스터의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버터; 및
    상기 제 1 NMOS 트랜지스터에 연결된 제 1 단자를 가지고 접지에 연결된 제 2 단자를 가지는 제 2 NMOS 트랜지스터 ― 상기 제 2 NMOS 트랜지스터의 제어 단자는 상기 입력 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 방법.
35. 방법으로서,
    적어도 하나의 입력 및 내부 인에이블 노드로 연결되는 출력을 가지는 입력 논리 회로에서 적어도 하나의 입력 신호를 수신하기 위한 제 1 단계;
    상기 내부 인에이블 노드에서 논리적 전압 레벨 및 입력 클록 신호에 응답하는 게이팅 엘리먼트에서 게이팅된 클록 신호를 생성하기 위한 제 2 단계; 및
    상기 게이팅된 클록 신호에 응답하여 상기 내부 인에이블 노드에서 상기 논리적 전압 레벨을 선택적으로 유지하기 위한 제 3 단계를 포함하고,
    상기 선택적으로 유지하는 것은 상기 게이팅 엘리먼트와 연관된 지연동안 상기 내부 인에이블 노드에서의 논리적 전압 레벨 변화를 방지하는, 방법.
36. 제 35 항에 있어서, 상기 제 1 단계, 상기 제 2 단계, 및 상기 제 3 단계는 전자 디바이스에 설치된 프로세서에 의해 수행되는, 방법.
37. 컴퓨터에 의해 실행가능한 명령들을 저장하는 컴퓨터 판독가능한 유형(tangible) 매체로서, 상기 명령들은
    적어도 하나의 입력 신호에 기반하여 게이팅된 클록 신호를 생성하기 위해 클록 게이팅 셀의 입력 논리 회로에 상기 적어도 하나의 입력 신호를 제공하기 위해 상기 컴퓨터에 의해 실행가능한 명령들 ― 상기 입력 논리 회로는 내부 인에이블 노드에 연결된 출력을 가짐 ― 을 포함하고,
    상기 클록 게이팅 셀은 게이팅된 클록 신호에 응답하여 적어도 하나의 스위칭 엘리먼트를 이용하여 상기 내부 인에이블 노드에서 논리적 전압 레벨을 선택적으로 유지하는 키퍼 회로를 포함하고,
    상기 클록 게이팅 셀은 상기 내부 인에이블 노드에서 상기 논리적 전압 레벨 및 입력 클록 신호에 응답하여 상기 게이팅된 클록 신호를 생성하도록 구성되는 게이팅 회로를 포함하고, 그리고
    상기 키퍼 회로는 상기 게이팅 엘리먼트와 연관된 지연동안 상기 키퍼 회로를 통한 전류 플로우로 인하여 상기 내부 인에이블 노드에서의 논리적 전압 레벨 변화를 방지하도록 구성되는, 컴퓨터 판독가능한 유형 매체.
38. 제 37 항에 있어서, 상기 명령들은 통신 디바이스 또는 컴퓨터에 설치된 프로세서에 의해 실행가능한, 컴퓨터 판독가능한 유형 매체.
39. 방법으로서,
    반도체 디바이스의 적어도 하나의 물리적 성질(property)을 나타내는 설계 정보를 수신하는 단계;
    파일 포맷에 부합(comply)하도록 상기 설계 정보를 변환하는 단계; 및
    상기 변환된 설계 정보를 포함하는 데이터 파일을 생성하는 단계를 포함하고,
    여기서 상기 반도체 디바이스는
    적어도 하나의 입력 신호를 수신하는 적어도 하나의 입력 및 내부 인에이블 노드로 연결되는 출력을 가지는 입력 논리 회로;
    상기 내부 인에이블 노드에서 논리적 전압 레벨을 선택적으로 유지하도록 연결되는 키퍼 회로 ― 상기 키퍼 회로는 게이팅된 클록 신호에 응답하는 적어도 하나의 스위칭 엘리먼트를 포함함 ―; 및
    상기 게이팅된 클록 신호를 생성하기 위해 상기 내부 인에이블 노드에서 상기 논리적 전압 레벨 및 입력 클록 신호에 응답하는 게이팅 엘리먼트를 포함하고,
    상기 키퍼 회로는 상기 게이팅 엘리먼트와 연관된 지연동안 상기 키퍼 회로를 통한 전류 플로우로 인하여 상기 내부 인에이블 노드에서의 논리적 전압 레벨 변화를 방지하도록 구성되는, 방법.
40. 제 39 항에 있어서, 상기 데이터 파일은 GDSII 포맷을 포함하는, 방법.
41. 제 39 항에 있어서, 상기 변환된 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계를 더 포함하는, 방법.
42. 방법으로서,
    회로 보드상의 패키징된 반도체 디바이스의 물리적 배치 정보를 포함하는 설계 정보를 수신하는 단계; 및
    데이터 파일을 생성하기 위해 상기 설계 정보를 변환하는 단계를 포함하고,
    상기 패키징된 반도체 디바이스는,
    적어도 하나의 입력 신호를 수신하는 적어도 하나의 입력 및 내부 인에이블 노드로 연결되는 출력을 가지는 입력 논리 회로;
    상기 내부 인에이블 노드에서 논리적 전압 레벨을 선택적으로 유지하도록 연결되는 키퍼(keeper) 회로 ― 상기 키퍼 회로는 게이팅된 클록 신호에 응답하는 적어도 하나의 스위칭 엘리먼트를 포함함 ―; 및
    상기 게이팅된 클록 신호를 생성하기 위해 상기 내부 인에이블 노드에서 상기 논리적 전압 레벨 및 입력 클록 신호에 응답하는 게이팅 엘리먼트를 포함하고,
    상기 키퍼 회로는 상기 게이팅 엘리먼트와 연관된 지연동안 상기 키퍼 회로를 통한 전류 플로우로 인하여 상기 내부 인에이블 노드에서의 논리적 전압 레벨 변화를 방지하도록 구성되는, 반도체 구조를 포함하는, 방법.
43. 제 42 항에 있어서, 상기 데이터 파일은 GERBER 포맷을 가지는, 방법.
44. 제 42 항에 있어서, 상기 변환된 설계 정보에 따라 상기 패키징된 반도체 디바이스를 수신하도록 구성되는 상기 회로 보드를 제조(manufacture)하는 단계를 더 포함하는, 방법.
45. 제 44 항에 있어서, 상기 회로 보드를 통신 디바이스 또는 컴퓨터에 설치하는 단계를 더 포함하는, 방법.
46. 시스템으로서,
    클록 게이팅 셀의 입력 논리 회로 ― 상기 입력 논리 회로는 적어도 하나의 입력 신호를 수신하기 위한 적어도 하나의 입력 및 내부 인에이블 노드로 연결된 출력을 가짐 ―;
    상기 내부 인에이블 노드에서 논리적 전압 레벨을 선택적으로 유지하기 위해 연결되는 상기 클록 게이팅 셀의 키퍼 회로 ― 상기 키퍼 회로는 상기 클록 게이팅 셀에서 생성되는 게이팅된 클록 신호에 응답하는 적어도 하나의 스위칭 엘리먼트를 포함하고, 여기서 상기 클록 게이팅 셀은 입력 클록 신호의 각각의 전이에서 토글링하는 네 개 보다 많지 않은 트랜지스터들을 포함함 ― 를 포함하고,
    상기 키퍼 회로는 상기 클록 게이팅 셀에서의 게이팅된 클록 신호의 생성과 연관된 지연동안 상기 키퍼 회로를 통한 전류 플로우로 인하여 상기 내부 인에이블 노드에서의 논리적 전압 레벨 변화를 방지하도록 구성되는, 시스템.
47. 제 46 항에 있어서, 상기 키퍼 회로는
    서플라이에 연결된 제 1 단자를 가지고, 상기 게이팅된 클록 신호를 수신하기 위해 연결되는 제어 단자를 가지는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 상기 제 2 단자에 연결되는 제 1 단자를 가지는 제 1 NMOS 트랜지스터;
    상기 PMOS 트랜지스터의 제 2 단자에 연결되는 입력을 가지고, 상기 제 1 NMOS 트랜지스터의 제어 단자에 연결되는 출력을 추가적으로 가지는 인버터; 및
    상기 제 1 NMOS 트랜지스터에 연결된 제 1 단자를 가지고 접지에 연결된 제 2 단자를 가지는 제 2 NMOS 트랜지스터 ― 상기 제 2 NMOS 트랜지스터의 제어 단자는 상기 입력 클록 신호를 수신하기 위해 연결됨 ― 를 포함하는, 시스템.
    

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