JP2004274305A - 定電流パルス出力回路及び光通信装置 - Google Patents
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Abstract
【課題】出力端子の電圧レベルが変動する場合でも、所望の電流値の定電流パルスを出力することができる定電流パルス出力回路を提供すること。
【解決手段】定電流パルス出力回路２１は、論理回路１３、定電流源１４、電流出力ドライバ１５、ピークホールドアンプ２３、スイッチ回路ＳＷ１，ＳＷ２、出力トランジスタＱ１を備える。出力端子ＯＵＴの電圧ＶＯＵＴ がスイッチ回路ＳＷ２を介してピークホールドアンプ２３に入力される。ピークホールドアンプ２３は、電圧ＶＯＵＴ のピークレベルをホールドし、ホールド電圧に応じた電流ＩＡ を出力する。このピークホールドアンプ２３の出力電流ＩＡ によって、定電流源１４から出力される基準電流Ｉ１ の電流値が調整される。
【選択図】 図１
【解決手段】定電流パルス出力回路２１は、論理回路１３、定電流源１４、電流出力ドライバ１５、ピークホールドアンプ２３、スイッチ回路ＳＷ１，ＳＷ２、出力トランジスタＱ１を備える。出力端子ＯＵＴの電圧ＶＯＵＴ がスイッチ回路ＳＷ２を介してピークホールドアンプ２３に入力される。ピークホールドアンプ２３は、電圧ＶＯＵＴ のピークレベルをホールドし、ホールド電圧に応じた電流ＩＡ を出力する。このピークホールドアンプ２３の出力電流ＩＡ によって、定電流源１４から出力される基準電流Ｉ１ の電流値が調整される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、発光素子を点滅させるための定電流パルスを出力する定電流パルス出力回路及び光通信装置に関するものである。
【０００２】
近年、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ ）等の携帯端末、携帯電話等の電子機器には、赤外線データ通信機能が付加されている、即ち赤外線を用い空間を介してデータの送受信を行う光通信装置が搭載されている。また、コンピュータ等には、光ファイバ等の通信媒体を介してデータの送受信を行う光通信装置が搭載されている。これらの光通信装置では、低価格化と高性能化が求められている。
【０００３】
【従来の技術】
図１６には、従来の定電流パルス出力回路１０を示している。なお、この定電流パルス出力回路１０は、例えば、光通信装置における送信回路として使用されるものである。
【０００４】
定電流パルス出力回路１０は、出力端子ＯＵＴに発光ダイオード１１が接続され、入力端子ＩＮには入力信号ＤＩＮが入力される。定電流パルス出力回路１０は、その入力信号ＤＩＮに応答して動作し、発光ダイオード１１にパルス状の出力電流ＩＬＥＤ を供給する。発光ダイオード１１は、その出力電流ＩＬＥＤ に基づいて発光及び消光を繰り返す。
【０００５】
定電流パルス出力回路１０は、論理回路１３、定電流源１４、電流出力ドライバ１５、スイッチ回路ＳＷ１、出力トランジスタＱ１、ダイオードＤ１，Ｄ２，Ｄ３を備えている。定電流パルス出力回路１０において、入力端子ＩＮには論理回路１３が接続されている。論理回路１３は、入力端子ＩＮから入力される入力信号ＤＩＮに基づいてスイッチ回路ＳＷ１をオン・オフする。定電流源１４は一定の電流値の基準電流Ｉ１ を流す。そして、スイッチ回路ＳＷ１のスイッチング動作により、基準電流Ｉ１ の基準パルスが生成されて電流出力ドライバ１５に供給される。
【０００６】
電流出力ドライバ１５は、ＮＰＮトランジスタＱ２，Ｑ３及び抵抗Ｒ１，Ｒ２を備え、出力トランジスタＱ１を駆動する。詳しくは、ＮＰＮトランジスタＱ２は、コレクタがスイッチ回路ＳＷ１に接続され、エミッタが低電位電源に接続され、ベースが抵抗Ｒ１を介してエミッタに接続されている。また、ＮＰＮトランジスタＱ２のコレクタにＮＰＮトランジスタＱ３のベースが接続されている。ＮＰＮトランジスタＱ３は、コレクタが高電位電源（動作電源）Ｖｃｃに接続され、エミッタが抵抗Ｒ２を介してＮＰＮトランジスタＱ２のベースに接続されている。そして、ＮＰＮトランジスタＱ２のベースが出力トランジスタＱ１のベースに接続されている。
【０００７】
出力トランジスタＱ１は、ＮＰＮトランジスタであり、コレクタが出力端子ＯＵＴに接続され、エミッタが低電位電源に接続されている。出力トランジスタＱ１のベースにはダイオードＤ１のアノードが接続され、そのダイオードＤ１のカソードは、出力トランジスタＱ１のコレクタに接続されている。また、ダイオードＤ２とダイオードＤ３とが直列に接続されており、ダイオードＤ３のカソードが出力トランジスタＱ１のコレクタに接続され、ダイオードＤ２のアノードがトランジスタＱ２のコレクタ（トランジスタＱ３のベース）に接続されている。
【０００８】
出力トランジスタＱ１と電流出力ドライバ１５のＮＰＮトランジスタＱ２とはカレントミラー構成になっており、電流出力ドライバ１５の活性化時（スイッチ回路ＳＷ１のオン時）に、各トランジスタＱ１，Ｑ２の素子サイズに応じたミラー比により電流増幅が行われる。なお、ダイオードＤ１〜Ｄ３及び抵抗Ｒ１，Ｒ２は、発振防止や電流制限などを行うために設けられている。
【０００９】
このように構成した定電流パルス出力回路１０では、図１７に示すように、入力信号ＤＩＮがＨレベルである期間でスイッチ回路ＳＷ１がオンされ基準パルスが生成される。そして、その基準パルスを増幅した定電流パルス（パルス状の出力電流ＩＬＥＤ ）を出力することで、発光ダイオード１１が点滅される。
【００１０】
因みに、特許文献１や特許文献２では、光送信器において、レーザダイオードによる一定の光出力を得るための技術が開示されている。
【００１１】
【特許文献１】
特開平５−２９９７３５号公報
【特許文献２】
特開平７−１３１４２４号公報
【００１２】
【発明が解決しようとする課題】
ところで、上記の定電流パルス出力回路１０では、発光ダイオード１１に供給される電源ＶＬＥＤ の電圧レベルが異なる場合においても、一定の光出力を得るために出力電流ＩＬＥＤ を所望の電流値に保つ必要がある。具体的に、定電流パルス出力回路１０の出力端子ＯＵＴは、電源ＶＬＥＤ に対して発光ダイオードの順方向電圧だけ落ちた電圧になり、例えば、０．４Ｖ〜９Ｖの電圧になる。なお、最低電圧の０．４Ｖは、出力トランジスタＱ１の飽和状態にはいらない電圧値である。この場合、ＮＰＮトランジスタＱ１，Ｑ２とで構成したカレントミラー回路において、出力端子ＯＵＴの電圧（出力トランジスタＱ１のコレクタ電圧）が変動するとアーリー効果によりミラー係数が劣化して出力電流ＩＬＥＤ が増える問題が生じてしまう。すなわち、バイポーラトランジスタではそのベース電流が同一であってもコレクタ・エミッタ間電圧が大きくなるほどそのコレクタ電流も大きくなる性質がある。なおこの特性は、バイポーラトランジスタに限らずＭＯＳトランジスタ等でも生じる。
【００１３】
また、定電流パルス出力回路１０において、出力トランジスタＱ１のエミッタ側に抵抗を設け、コレクタ電圧依存の影響を抑制する対策が検討されている。しかし、定電流パルス出力回路１０において、出力端子ＯＵＴの電圧（出力トランジスタＱ１のコレクタ電圧）が０．４Ｖとなる場合に所望の定電流パルスを出力させるためには、出力トランジスタＱ１のエミッタ側に抵抗を設けることが困難になる。例えば、４００ｍＡの定電流パルスを出力する定電流パルス出力回路を、カレントミラー回路を用いて実現したり、電流検出をして帰還をかける回路を用いて実現したりする場合、出力トランジスタＱ１のエミッタ側に高精度の抵抗（例えば、０．５Ω）を設ける必要がある。この高精度の抵抗を設ける場合には、回路面積やコストが増大してしまうといった問題が生じてしまう。
【００１４】
本発明は上記問題点を解決するためになされたものであって、その目的は、出力端子の電圧レベルが変動する場合でも、所望の電流値の定電流パルスを出力することができる定電流パルス出力回路、及びその定電流パルス出力回路を備える光通信装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、請求項１，１０に記載の発明によれば、出力端子に出力トランジスタが接続されており、定電流源で発生した基準パルスに基づいて電流出力ドライバが出力トランジスタを駆動することにより、基準パルスを増幅した定電流パルスが出力端子から出力される。この電流調整回路により、出力端子の電圧がホールドされ、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値が調整される。このようにすると、出力トランジスタのコレクタ電圧（出力端子の電圧）が高くなる場合、定電流パルスの電流値の増加が抑制され、定電流パルスを所望の電流値に保持することが可能となる。
【００１６】
請求項２に記載の発明によれば、電流調整回路は、ピークホールド回路とアンプとを備える。ピークホールド回路により、出力端子の電圧のピークレベルをホールドしたホールド電圧が出力され、そのホールド電圧に応じた電流がアンプから出力される。そして、アンプの出力電流により基準パルスの電流値が調整される。このようにすれば、出力トランジスタのコレクタ電圧が高くなる場合に、定電流パルスの電流値の増加を抑制することが可能となる。
【００１７】
請求項３に記載の発明によれば、出力トランジスタのエミッタに抵抗が接続され、該抵抗と並列に抵抗調整用トランジスタが接続される。そして、電流調整回路により、出力端子の電圧がホールドされ、ホールド電圧の電圧レベルに基づいて抵抗調整用トランジスタがオン・オフされる。具体的に、ホールド電圧の電圧レベルが低い場合には抵抗調整用トランジスタがオンされ、ホールド電圧の電圧レベルが高い場合には抵抗調整用トランジスタがオフされる。このようにすると、出力端子の電圧が高い場合において、出力トランジスタのエミッタ側に設けた抵抗により、コレクタ電圧依存の影響を抑制することが可能となる。また、出力端子の電圧が低い場合でも所望の電流値の定電流パルスが出力される。
【００１８】
請求項４に記載の発明によれば、第１出力端子には第１出力トランジスタが接続され、第１出力トランジスタのスイッチング動作により、第１定電流源による基準パルスが増幅されて出力される。また、第２出力端子には第２出力トランジスタが接続され、第２出力トランジスタのスイッチング動作により、第２定電流源による基準パルスが増幅されて出力される。そして、第１電流調整回路により第１出力端子の電圧がホールドされ、その電圧レベルに応じて第２定電流源の電流値が調整され、第２電流調整回路により第２出力端子の電圧がホールドされ、その電圧レベルに応じて第１定電流源の電流値が調整される。ここで、各出力トランジスタのうちの一方が頻繁にスイッチング動作している場合に、スイッチング動作していない他方の出力トランジスタ側の出力端子電圧をサンプリングすることができるので、電流調整回路でのサンプリング期間を確保する上で好ましいものとなる。
【００１９】
請求項５に記載の発明によれば、定電流源と電流出力ドライバとの間には第１のスイッチ回路が設けられている。ディレイ回路により、入力信号を所定時間だけ遅らせた遅延信号が出力され、該遅延信号により第１のスイッチ回路がオンされる。この第１のスイッチ回路のスイッチング動作によって基準パルスが生成される。ここで、入力信号と遅延信号とに基づいて、第１のスイッチ回路をオンする直前の所定期間で、出力端子に接続された第２のスイッチ回路がオンされ、電流調整回路におけるホールド電圧のサンプリングが行われる。
【００２０】
請求項６に記載の発明によれば、入力信号と遅延信号との少なくとも一方が活性化されている期間にて、定電流源と電流出力ドライバと電流調整回路とを含む各回路の動作電源が供給され、入力信号と遅延信号との両信号が非活性化されている期間では動作電源が遮断される。このようにすると、入力信号の入力がないときに各回路での消費電流を削減することが可能となる。
【００２１】
請求項７，８に記載の発明によれば、定電流源において、第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、第１のＮＰＮトランジスタのベースに基準電位を入力することで該トランジスタと抵抗との直列回路に定電流が流される。この定電流がカレントミラー回路で増幅されて基準電流が出力される。また、第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路には第２のＮＰＮトランジスタが設けられている。
【００２２】
請求項７に記載の発明では、第１のＮＰＮトランジスタのエミッタにアンプの非反転入力端子が接続され、第２のＮＰＮトランジスタのエミッタにアンプの反転入力端子が接続され、該アンプの出力端子が第１のＮＰＮトランジスタのコレクタに接続されている。このアンプにより、各ＮＰＮトランジスタを介して流れる電流が等しくなるよう帰還がかけられる。このようにすれば、定電流源に供給される電源電圧が変動しても、基準電流が所望の電流値に保持される。
【００２３】
また、請求項８に記載の発明では、第２のＮＰＮトランジスタが設けられる電流経路とは別の電流経路に第３のＮＰＮトランジスタが設けられる。そして、第２のＮＰＮトランジスタのベースと第３のＮＰＮトランジスタのベースとが接続され、第１のＮＰＮトランジスタのエミッタと第３のＮＰＮトランジスタのエミッタとが接続される。この構成によれば、請求項７と同様に、定電流源に供給される電源電圧が変動しても、基準電流が所望の電流値に保持される。
【００２４】
請求項９に記載の発明によれば、出力トランジスタのベースに位相補償回路が接続されることにより、出力トランジスタのスイッチング動作による発振が防止される。
【００２５】
請求項１０に記載の発明によれば、定電流パルス出力回路の定電流パルスを所望の電流値とすることが可能となることから、発光素子の光出力が一定に保たれる。また、発光素子に必要以上の大電流が流れることを防止でき、該発光素子の寿命が低下するといった問題が回避される。
【００２６】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図６に従って説明する。
【００２７】
図２は、光通信装置２０の概略構成図である。
光通信装置２０は、発光ダイオード（ＬＥＤ）１１、フォトダイオード１２、送信回路としての定電流パルス出力回路２１、及び受信回路２２を備える。
【００２８】
受信回路２２は、入力端子にフォトダイオード１２が接続される。フォトダイオード１２は、受信した光に対応した受信電流ＩＰＤを生成する。受信回路２２は、受信電流ＩＰＤを電流−電圧（Ｉ−Ｖ）変換して受信電圧を生成し、その受信電圧を２値化して生成した受信信号ＤＯＵＴを出力端子から出力する。
【００２９】
定電流パルス出力回路２１は、出力端子ＯＵＴに発光ダイオード１１が接続され、入力端子には送信信号（入力信号）ＤＩＮが入力される。定電流パルス出力回路２１は、入力信号ＤＩＮに応答して生成した送信電流（出力電流）ＩＬＥＤ を発光ダイオード１１に供給する。発光ダイオード１１は、パルス状の出力電流ＩＬＥＤ に基づいて発光及び消光を繰り返す。
【００３０】
図１は、定電流パルス出力回路２１の概略構成を示すブロック回路図である。本実施形態の定電流パルス出力回路２１は、前記従来例の定電流パルス出力回路１０の回路構成を一部変更したものであり、同一構成部分には同一の記号を付している。すなわち、定電流パルス出力回路２１は、ピークホールドアンプ２３及びスイッチ回路ＳＷ２を追加した点が従来例の定電流パルス出力回路１０と異なる。
【００３１】
定電流パルス出力回路２１において、出力端子ＯＵＴの電圧ＶＯＵＴ がスイッチ回路ＳＷ２を介してピークホールドアンプ２３に入力される。ピークホールドアンプ２３は、その電圧ＶＯＵＴ のピークレベルをホールドし、ホールド電圧の電圧レベルに応じて出力電流ＩＡ を出力する。スイッチ回路ＳＷ２は、スイッチ回路ＳＷ１と同様に論理回路１３の出力信号により制御される。
【００３２】
なお、第１のスイッチ回路ＳＷ１と第２のスイッチ回路ＳＷ２は、論理回路１３の出力信号によって相補的にオン・オフされる。具体的には、入力信号ＤＩＮがＬレベルである場合、スイッチ回路ＳＷ１はオフされ、スイッチ回路ＳＷ２はオンされる。入力信号ＤＩＮがＨレベルである場合には、スイッチ回路ＳＷ１はオンされ、スイッチ回路ＳＷ２はオフされる。
【００３３】
図３は、定電流パルス出力回路２１の詳細な構成を示す回路図である。
図３に示すように、ピークホールドアンプ２３は、ピークホールド回路２５とアンプ２６とを備えている。ピークホールド回路２５は、アンプ２７とダイオードＤＰＨと容量ＣＰＨとを備えている。アンプ２７の出力端子はダイオードＤＰＨのアノードに接続され、ダイオードＤＰＨのカソードはアンプ２７の反転入力端子と容量ＣＰＨの第１端子に接続され、容量ＣＰＨの第２端子は低電位電源に接続されている。アンプ２７の非反転入力端子には前記スイッチ回路ＳＷ２（図示略）を介して出力端子ＯＵＴの電圧ＶＯＵＴ が入力される。このように構成されたピークホールド回路２５は、電圧ＶＯＵＴ のピークレベルをホールドし、そのホールドしたホールド電圧ＶＰＨを出力する。
【００３４】
アンプ２６は、非反転入力端子にピークホールド回路２５からの出力電圧であるホールド電圧ＶＰＨが入力され、反転入力端子に基準信号ＶＲＥＦ が入力される。そして、アンプ２６の出力端子は定電流源１４に接続されている。アンプ２６は、電流出力型アンプであり、ピークホールド回路２５のホールド電圧ＶＰＨと基準信号ＶＲＥＦ の電位差に応じた電流ＩＡ を流す。この電流ＩＡ により、定電流源１４における基準電流Ｉ１ の電流値が調整される。
【００３５】
なお、電流出力ドライバ１５と出力トランジスタＱ１との回路構成は、従来例と同一であるためここではその説明を省略する。また、出力端子ＯＵＴには、破線で示す定電流源２８を接続してもよい。この定電流源２８により微小電流Ｉｓ （例えば、０．１μＡ）を流すことで、出力端子ＯＵＴの電圧ＶＯＵＴ を安定化させることが可能となる。
【００３６】
図４は、定電流源１４の一構成例を示す回路図である。
定電流源１４は、ＮＰＮトランジスタＱ１１，Ｑ１２，Ｑ１３、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３、抵抗ＲＥ 、及びアンプ２９により構成される。各ＰチャネルＭＯＳトランジスタＱ２１〜Ｑ２３のソースは、動作電源としての高電位電源Ｖｃｃに接続される。ＰチャネルＭＯＳトランジスタＱ２１のドレインは、各トランジスタＱ２１〜Ｑ２３のゲートに接続されている。
【００３７】
ＰチャネルＭＯＳトランジスタＱ２１のドレインは、ＮＰＮトランジスタＱ１１と抵抗ＲＥとの直列回路を介して低電位電源に接続される。ＮＰＮトランジスタＱ１１のコレクタにはピークホールドアンプ２３の出力電流ＩＡ が供給され、ＮＰＮトランジスタＱ１１のベースには基準電位ＶＲＥＦ１が供給される。この基準電位ＶＲＥＦ１は、半導体のバンドギャップを利用して生成されるものであり、温度変化が小さい基準電位である。
【００３８】
ここで、ＮＰＮトランジスタＱ１１に流れる定電流ＩＦ は次式により求められる。
ＩＦ ＝（ＶＲＥＦ１−ＶＢＥ）／ｒｅ
なお、ＶＢＥはＮＰＮトランジスタＱ１１のベース・エミッタ間電圧降下であり、ｒｅは抵抗ＲＥ の抵抗値である。
【００３９】
この定電流ＩＦ を供給する電流経路に設けられているＰチャネルＭＯＳトランジスタＱ２１は、ＰチャネルＭＯＳトランジスタＱ２３と第１のカレントミラー回路を構成している。ＰチャネルＭＯＳトランジスタＱ２３のドレインはスイッチ回路ＳＷ１に接続されている。従って、各トランジスタＱ２１，Ｑ２３の素子サイズに応じたミラー比により、トランジスタＱ２３を介してスイッチ回路ＳＷ１に基準電流Ｉ１ が出力される。
【００４０】
また、定電流源１４では、定電流ＩＦ を流すＮＰＮトランジスタＱ１１のコレクタにピークホールドアンプ２３の出力電流ＩＡ が供給される構成であるため、基準電流Ｉ１ は、ＮＰＮトランジスタＱ１１に流れる定電流ＩＦ とピークホールドアンプ２３の出力電流ＩＡ とに応じて調整される。具体的には、ピークホールドアンプ２３からの出力電流ＩＡ が増加すると、ＰチャネルＭＯＳトランジスタＱ２１を介して流れる電流が減少して、ＰチャネルＭＯＳトランジスタＱ２３に流れる基準電流Ｉ１が減る。ここで、例えば、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２３からなるカレントミラー回路のミラー比が１：１である場合、基準電流Ｉ１ は、Ｉ１ ＝ＩＦ −ＩＡ となり、出力電流ＩＡ の増加分だけ基準電流Ｉ１ が減少することになる。
【００４１】
また、ＰチャネルＭＯＳトランジスタＱ２２のドレインは、ダイオード接続されたＮＰＮトランジスタＱ１２，Ｑ１３と抵抗ＲＥ との直列回路を介して低電位電源に接続されている。ＰチャネルＭＯＳトランジスタＱ２２とＰチャネルＭＯＳトランジスタＱ２１とにより第２のカレントミラー回路が構成されており、該回路のミラー比は１：１となるよう設定されている。
【００４２】
アンプ２９は、非反転入力端子がＮＰＮトランジスタＱ１１のエミッタと抵抗ＲＥ との間に接続され、反転入力端子がＮＰＮトランジスタＱ１２のエミッタと抵抗ＲＥ との間に接続され、出力端子がＮＰＮトランジスタＱ１１のコレクタに接続されている。なお、ＮＰＮトランジスタＱ１１，Ｑ１２のエミッタに接続される各抵抗ＲＥ は同じ抵抗値をもつ。
【００４３】
アンプ２９は、ＮＰＮトランジスタＱ１１に流れる定電流ＩＦ とＮＰＮトランジスタＱ１２，Ｑ１３に流れる電流ＩＣ１２ とを比較し、その差に応じた電流ＩＢ を出力端子に流し込む。
【００４４】
ここで、電流ＩＣ１２ が流れる電流経路は、電源Ｖｃｃの電圧変動による影響を補償するために設けられたダミーのパスであり、アンプ２９によってそのダミーのパスに流れる電流ＩＣ１２ と定電流ＩＦ とが等しくなるよう帰還をかけている。この回路構成によって、電源Ｖｃｃの電圧変動に伴い基準電流Ｉ１ が所望の電流値からずれてしまうといった電源電圧依存の影響が抑制される。
【００４５】
次に、本実施形態の定電流パルス出力回路２１の動作を説明する。
図５に示すように、スイッチ回路ＳＷ１は、入力信号ＤＩＮがＬレベルであるときにオフされ、入力信号ＤＩＮがＨレベルであるときにオンされる。一方、スイッチ回路ＳＷ２は、入力信号ＤＩＮがＬレベルであるときにオンされ、入力信号ＤＩＮがＨレベルであるときにオフされる。
【００４６】
本実施形態では、時刻ｔ１１以前でスイッチ回路ＳＷ２がオンされているとき、出力端子ＯＵＴの電圧ＶＯＵＴ がスイッチ回路ＳＷ２を介してピークホールド回路２５に入力され、該電圧ＶＯＵＴ のピークレベルが保持される。そして、そのピークレベルに対応するホールド電圧ＶＰＨがピークホールド回路２５から出力され、ホールド電圧ＶＰＨに応じた出力電流ＩＡ がアンプ２６から出力される。この出力電流ＩＡ により、定電流源１４の基準電流Ｉ１ が調整される。
【００４７】
時刻ｔ１１〜ｔ１２の期間において、スイッチ回路ＳＷ１がオンされているとき、定電流源１４からの基準電流Ｉ１ がスイッチ回路ＳＷ１を介して電流出力ドライバ１５に入力される。つまり、スイッチ回路ＳＷ１のスイッチング動作により、電流出力ドライバ１５の入力電流である基準電流Ｉ１ が供給・遮断される。これにより、基準電流Ｉ１ の基準パルスが電流出力ドライバ１５に入力されて出力トランジスタＱ１が駆動される。その出力トランジスタＱ１の駆動により、基準電流Ｉ１ の電流パルスを増幅した出力電流ＩＬＥＤ が発光ダイオード１１に流れて該ダイオード１１が発光する。
【００４８】
図６は、出力端子ＯＵＴの電圧ＶＯＵＴ の変化に対する出力電流ＩＬＥＤ，ＩＡ の変化を示す特性図である。
本実施形態では、出力端子ＯＵＴの電圧ＶＯＵＴ が高くなるほど、ピークホールドアンプ２３の出力電流ＩＡ が増大される。従来例の定電流パルス出力回路１０では、図６において破線で示すように、電圧ＶＯＵＴ が高くなると、発光ダイオード１１に流れる出力電流ＩＬＥＤ が増大してしまう。これに対し、本実施形態では、電圧ＶＯＵＴ に応じて出力電流ＩＡ が増加し、その出力電流ＩＡ の増加分だけ基準電流Ｉ１ の電流値が減少されるため、出力電流ＩＬＥＤ の増加が抑えられる。
【００４９】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）出力端子ＯＵＴの電圧ＶＯＵＴ がピークホールド回路２５でホールドされ、ピークホールド回路２５から出力されるホールド電圧ＶＰＨに応じてアンプ２６から電流ＩＡ が出力される。このアンプ２６の出力電流ＩＡ により基準電流Ｉ１ の電流値が調整されるため、出力端子ＯＵＴの電圧ＶＯＵＴ が高い場合でも、定電流パルスの電流値の増加を抑制することができる。
【００５０】
（２）定電流源１４において、各トランジスタＱ１２，Ｑ１３，Ｑ２２と抵抗ＲＥ とからなる電流経路を設け、アンプ２９によってその電流経路に流れる電流ＩＣ１２ と定電流ＩＦ とが等しくなるよう帰還をかけている。この構成により、電源Ｖｃｃの電圧変動に伴い基準電流Ｉ１ が所望の電流値からずれてしまうといった電源電圧依存の影響を抑制することができる。
【００５１】
（３）定電流源１４において、ＮＰＮトランジスタＱ１１のベースに入力される基準電位ＶＲＥＦ１は、半導体のバンドギャップを利用して生成される温度変化が少ない電位であるため、より正確な定電流ＩＦ 及び基準電流Ｉ１ を流すことができる。
【００５２】
（４）定電流パルス出力回路２１から出力される定電流パルスを所望の電流値とすることにより、発光ダイオード１１の光出力を一定に保つことができる。また、発光ダイオード１１に必要以上の大電流が流れることを防止でき、該発光ダイオード１１の寿命が低下するといった問題を回避できる。
【００５３】
（５）出力トランジスタＱ１のエミッタ側に高精度の抵抗を設けることなく定電流パルスを所望の電流値に保持することができるので、回路面積やコストの増大を抑制することができる。
【００５４】
次に、本発明における第２〜第４実施形態を説明する。但し、以下の各実施形態の構成において、上述した第１実施形態と同等であるものについては図面に同一の記号を付すと共にその説明を簡略化する。そして、以下には第１実施形態との相違点を中心に説明する。
【００５５】
（第２実施形態）
図７は、第２実施形態の定電流パルス出力回路３１を示すブロック回路図である。
【００５６】
定電流パルス出力回路３１において、出力トランジスタＱ１のエミッタは、抵抗ＲＥ１を介して低電位電源に接続されている。また、ＮチャネルＭＯＳトランジスタＱ３１がその抵抗ＲＥ１に並列に接続されている。
【００５７】
本実施形態における電流出力ドライバ３２は、ＮＰＮトランジスタＱ２，Ｑ３及び抵抗Ｒ２に加えて、ＮチャネルＭＯＳトランジスタＱ３２と抵抗ＲＥ２とを備える。具体的には、ＮＰＮトランジスタＱ２のエミッタが抵抗ＲＥ２を介して低電位電源に接続されており、ＮチャネルＭＯＳトランジスタＱ３２がその抵抗ＲＥ１に並列に接続されている。
【００５８】
各ＭＯＳトランジスタＱ３１，Ｑ３２のゲートはピークホールド回路３３の出力端子に接続されている。ピークホールド回路３３には、出力端子ＯＵＴの電圧ＶＯＵＴ がスイッチ回路ＳＷ２を介して入力される。ピークホールド回路３３は、電圧ＶＯＵＴ のピークレベルをホールドし、ホールド電圧のレベルが所定の設定電圧よりも低い場合にはＨレベルのゲート電圧ＶＧ を出力して各トランジスタＱ３１，Ｑ３２をオンする。逆に、ホールド電圧のレベルが設定電圧よりも高い場合にはＬレベルのゲート電圧ＶＧ を出力して各トランジスタＱ３１，Ｑ３２をオフする。
【００５９】
図８は、出力端子ＯＵＴの電圧ＶＯＵＴ の変化に対する出力電流ＩＬＥＤ 及びゲート電圧ＶＧ の変化を示す特性図である。
図８に示すように、電圧ＶＯＵＴ が設定電圧よりも低い場合、ピークホールド回路３３から出力されるゲート電圧ＶＧ はＨレベルになり、各トランジスタＱ３１，Ｑ３２の動作領域がオン領域になる。このとき、各トランジスタＱ３１，Ｑ３２のエミッタと低電位電源との間に存在する抵抗成分は、抵抗ＲＥ１，ＲＥ２とトランジスタＱ３１，Ｑ３２のオン抵抗との合成抵抗になり小さくなる。
【００６０】
電圧ＶＯＵＴ が設定電圧よりも高い場合、ピークホールド回路３３から出力されるゲート電圧ＶＧ がＬレベルになり、各トランジスタＱ３１，Ｑ３２の動作領域がオフ領域になる。このとき、ＮＰＮトランジスタＱ１，Ｑ２のエミッタと低電位電源との間に存在する抵抗成分は、抵抗ＲＥ１，ＲＥ２になるため電圧ＶＯＵＴ が低い場合よりも大きくなる。
【００６１】
このように、出力端子ＯＵＴの電圧ＶＯＵＴ に応じて、各トランジスタＱ３１，Ｑ３２のエミッタ側の抵抗成分が調節される。その結果、出力電流ＩＬＥＤ の特性としては、従来技術と同様に、電圧ＶＯＵＴ が低い領域（ＶＯＵＴ≒０．４Ｖ）まで一定の電流値を保持できる。また、電圧ＶＯＵＴ が高い領域においても、エミッタ側の抵抗値が大きくなるため、コレクタ電圧依存の影響が小さくなり、一定の電流値を保持できる。
【００６２】
よって、本実施形態の定電流パルス出力回路３１においても、出力端子ＯＵＴの電圧レベルにかかわらず、所望の電流値の定電流パルスを出力することができる。
【００６３】
（第３実施形態）
図９は、第３実施形態の定電流パルス出力回路３５を示すブロック回路図である。本実施形態の定電流パルス出力回路３５は、複数の発光ダイオード１１ａ，１１ｂを発光させるための出力回路として具体化したものである。
【００６４】
詳述すると、定電流パルス出力回路３５は、第１及び第２論理回路１３ａ，１３ｂ、第１及び第２定電流源１４ａ，１４ｂ、第１及び第２電流出力ドライバ１５ａ，１５ｂ、第１及び第２ピークホールドアンプ２３ａ，２３ｂ、各スイッチ回路ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ、第１及び第２出力トランジスタＱ１ａ，Ｑ１ｂを備える。
【００６５】
第１論理回路１３ａは、第１入力端子ＩＮＡから入力される入力信号ＤＩＮＡに基づいてスイッチ回路ＳＷ１ａをオン・オフする。第１定電流源１４ａは第１基準電流Ｉ１ａを流し、その基準電流Ｉ１ａがスイッチ回路ＳＷ１ａを介して基準パルスとして第１電流出力ドライバ１５ａに入力される。
【００６６】
第１電流出力ドライバ１５ａは、第１出力トランジスタＱ１ａのベースに接続されており、出力信号によりその出力トランジスタＱ１ａを駆動する。第１出力トランジスタＱ１ａは、コレクタが第１出力端子ＯＵＴＡに接続され、エミッタが低電位電源に接続されている。また、第１出力端子ＯＵＴＡには発光ダイオード１１ａが接続されており、第１出力トランジスタＱ１ａの駆動によって、パルス状の出力電流ＩＬＥＤＡが発光ダイオード１１ａに流れ、該ダイオード１１ａが発光する。
【００６７】
第１出力端子ＯＵＴＡの電圧ＶＯＵＴＡは、スイッチ回路ＳＷ２ａを介して第１ピークホールドアンプ２３ａに入力される。第１ピークホールドアンプ２３ａは、その電圧ＶＯＵＴＡのピークレベルをホールドし、ホールド電圧のレベルに応じて電流ＩＡｂを出力する。
【００６８】
第２論理回路１３ｂは、第２入力端子ＩＮＢから入力される入力信号ＤＩＮＢに基づいてスイッチ回路ＳＷ１ｂをオン・オフする。第２定電流源１４ｂは第２基準電流Ｉ１ｂを流し、その基準電流Ｉ１ｂがスイッチ回路ＳＷ１ｂを介して基準パルスとして第２電流出力ドライバ１５ｂに供給される。
【００６９】
第２電流出力ドライバ１５ｂは、第２出力トランジスタＱ１ｂのベースに接続されており、出力信号によりその出力トランジスタＱ１ｂを駆動する。第２出力トランジスタＱ１ｂは、コレクタが第２出力端子ＯＵＴＢに接続され、エミッタが低電位電源に接続されている。また、第２出力端子ＯＵＴＢには発光ダイオード１１ｂが接続されており、第２出力トランジスタＱ１ｂの駆動によって、パルス状の出力電流ＩＬＥＤＢが発光ダイオード１１ｂに流れ、該ダイオード１１ｂが発光する。
【００７０】
第２出力端子ＯＵＴＢの電圧ＶＯＵＴＢは、スイッチ回路ＳＷ２ｂを介して第２ピークホールドアンプ２３ｂに入力される。第２ピークホールドアンプ２３ｂは、その電圧ＶＯＵＴＢのピークレベルをホールドし、ホールド電圧のレベルに応じて電流ＩＡａを出力する。
【００７１】
本実施形態において、第１ピークホールドアンプ２３ａの出力端子は、第１定電流源１４ａではなく第２定電流源１４ｂに接続されており、第１ピークホールドアンプ２３ａの出力電流ＩＡｂによって、第２定電流源１４ｂの基準電流Ｉ１ｂが調整される。また、第２ピークホールドアンプ２３ｂの出力端子は、第２定電流源１４ｂではなく第１定電流源１４ａに接続されており、第２ピークホールドアンプ２３ｂの出力電流ＩＡａによって、第１定電流源１４ａの基準電流Ｉ１ａが調整される。
【００７２】
このように、定電流パルス出力回路３５は、発光ダイオード１１ａを駆動するための第１回路部（定電流源１４ａ、電流出力ドライバ１５ａ、出力トランジスタＱ１ａ等）と発光ダイオード１１ｂを駆動するための第２回路部（定電流源１４ｂ、電流出力ドライバ１５ｂ、出力トランジスタＱ１ｂ等）に区分される。それら回路部は同時に動作しないよう各入力信号ＤＩＮＡ，ＤＩＮＢが別々のタイミングで入力される。
【００７３】
この定電流パルス出力回路３５において、各出力トランジスタＱ１ａ，Ｑ１ｂのうち、例えば第１出力トランジスタＱ１ａが頻繁にスイッチング動作している場合、スイッチング動作していない第２出力トランジスタＱ１ｂ側の出力端子ＯＵＴＢの電圧ＶＯＵＴＢが第２ピークホールドアンプ２３ｂでサンプリングされる。そして、第２ピークホールドアンプ２３ｂの出力電流ＩＡａにより、第１定電流源１４ａの基準電流Ｉ１ａが調整される。このように、スイッチング動作していない第２の回路部側で端子電圧ＶＯＵＴＢのサンプリングが可能となるため、サンプリング期間を確保する上で好ましいものとなる。
【００７４】
（第４実施形態）
図１０は、第４実施形態の定電流パルス出力回路４１を示すブロック回路図であり、図１１は、その動作波形図である。本実施形態の定電流パルス出力回路４１は、ディレイ回路４２、オア回路４３、及びアンド回路４４を追加した点が第１実施形態の定電流パルス出力回路２１と異なる。
【００７５】
定電流パルス出力回路４１において、論理回路１３とスイッチ回路ＳＷ１との間にディレイ回路４２が設けられており、論理回路１３の出力信号は、ディレイ回路４２において所定時間だけ遅延される。そして、ディレイ回路４２から出力された遅延信号ＤＬによってスイッチ回路ＳＷ１が制御される。
【００７６】
また、オア回路４３の第１入力端子には論理回路１３の出力信号が入力され、オア回路４３の第２入力端子にはディレイ回路４２の遅延信号ＤＬが入力される。そして、オア回路４３の出力信号ＳＤがアンド回路４４の第１入力端子に入力され、アンド回路４４の第２入力端子にはディレイ回路４２の遅延信号ＤＬが反転入力される。このアンド回路４４の出力信号によりスイッチ回路ＳＷ２が制御される。
【００７７】
また、オア回路４３の出力信号ＳＤは、定電流源１４、電流出力ドライバ１５、及びピークホールドアンプ２３等の各回路への電源Ｖｃｃを供給・遮断するための制御信号として用いられる。具体的には、電源Ｖｃｃから各回路へ動作電流を供給する電源経路にスイッチ回路（図示略）が設けられており、出力信号ＳＤがＬである場合にはスイッチ回路をオフして電源経路が遮断され、出力信号ＳＤがＨである場合にはスイッチ回路をオンして電源経路が導通される。
【００７８】
次に、本実施形態の定電流パルス出力回路４１の動作を説明する。
図１１に示すように、パルス状の入力信号ＤＩＮが入力されるとき、ディレイ回路４２は、その入力信号ＤＩＮに対して所定時間（時刻ｔ２１〜ｔ２２）だけ遅らせた遅延信号ＤＬを出力する。ここで、オア回路４３の出力信号ＳＤは、入力信号ＤＩＮの立ち上がり時刻ｔ２１から遅延信号ＤＬの立ち下り時刻ｔ２３の期間でＨレベルになる。この出力信号ＳＤがＨレベルになる期間（ｔ２１〜ｔ２３）で、定電流源１４、電流出力ドライバ１５、及びピークホールドアンプ２３の各回路に電源Ｖｃｃが供給される。
【００７９】
また、入力信号ＤＩＮの立ち上がり時刻ｔ２１から遅延信号ＤＬの立ち上がり時刻ｔ２２までの期間でアンド回路４４の出力信号がＨレベルになり、スイッチ回路ＳＷ２がオンされる。つまり、スイッチ回路ＳＷ２は、入力信号ＤＩＮが入力されてから所定時間（ディレイ回路４２の遅延時間）だけオンする。そして、そのオン期間において、ピークホールドアンプ２３のピークホールド回路２５が出力端子ＯＵＴの電圧ＶＯＵＴ をサンプリングし、それに応じたホールド電圧ＶＰＨを出力する。
【００８０】
ディレイ回路４２の遅延信号ＤＬのオン期間（時刻ｔ２２〜ｔ２３）において、該遅延信号ＤＬによりスイッチ回路ＳＷ１がオンされる。これにより、基準パルスが電流出力ドライバ１５に入力され、該出力ドライバ１５により出力トランジスタＱ１が駆動される。そして、その出力トランジスタＱ１の駆動によってパルス状の出力電流ＩＬＥＤ が発光ダイオード１１に流れ、該ダイオード１１が発光する。
【００８１】
また、時刻ｔ２３において、オア回路４３の出力信号ＳＤがＬレベルになると、電源Ｖｃｃから各回路へ供給される動作電流が遮断されることで、各回路における消費電流が低減される。
【００８２】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）第１のスイッチ回路ＳＷ１をオンする直前の期間（図１１の時刻ｔ２１〜ｔ２２）で、第２のスイッチ回路ＳＷ２がオンされるため、ピークホールドアンプ２３において、出力端子ＯＵＴの電圧ＶＯＵＴ のサンプリングを的確なタイミングで行うことができる。
【００８３】
（２）入力信号ＤＩＮと遅延信号ＤＬとの少なくとも一方がオン（活性化）されている期間（図１１の時刻ｔ２１〜ｔ２３）にて、各回路に動作電源Ｖｃｃを供給し、両信号ＤＩＮ，ＤＬがオフ（非活性化）されている期間で動作電源Ｖｃｃを遮断するようにした。この場合、入力信号ＤＩＮの入力がないときにおいて、各回路での消費電流を削減することができる。
【００８４】
上記各実施形態は、次に示すように変更することもできる。
・上記各実施形態における定電流源１４（図４参照）を、図１２〜図１４に示す定電流源５１〜５３に変更してもよい。なお、各定電流源５１〜５３において、定電流源１４と同等であるものについては図面に同一の記号を付すと共にその説明を簡略化する。
【００８５】
具体的に、図１２の定電流源５１は、定電流源１４におけるアンプ２９の代わりに、ＮＰＮトランジスタＱ１４と抵抗ＲＥとの直列回路が設けられている。ＮＰＮトランジスタＱ１４は、コレクタが高電位電源Ｖｃｃに接続され、エミッタが抵抗ＲＥ を介して低電位電源に接続され、ベースがＮＰＮトランジスタＱ１２のベースに接続されている。さらに、ＮＰＮトランジスタＱ１４のエミッタは、ＮＰＮトランジスタＱ１１のエミッタに接続されている。
【００８６】
この定電流源５１において、ＮＰＮトランジスタＱ１２，Ｑ１４によりカレントミラー回路が構成されており、該回路では各ＮＰＮトランジスタＱ１２，Ｑ１４を介して流れる電流ＩＣ１２，ＩＣ１３が等しくなるよう１：１のミラー比が設定されている。また、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２からなるカレントミラー回路でも、各ＭＯＳトランジスタＱ２１，Ｑ２２に流れる電流ＩＦ，ＩＣ１２が等しくなるよう１：１のミラー比が設定されている。さらに、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２３からなるカレントミラー回路では、トランジスタＱ２３を介して流れる基準電流Ｉ１ がトランジスタＱ２１を介して流れる電流ＩＦのｎ倍になるよう１：ｎのミラー比が設定されている。
【００８７】
つまり、定電流源５１では、次の関係が成り立つ。
ＩＣ１２ ≒ＩＦ 、ＩＣ１３ ≒ＩＦ 、Ｉ１ ＝ｎ×ＩＦ
このように構成した定電流源５１においても、電源電圧依存の影響を抑制することができる。具体的には、電源Ｖｃｃの電圧値が低下した場合、ＮＰＮトランジスタＱ１２，Ｑ１３を介して流れる電流ＩＣ１２ と、ＮＰＮトランジスタＱ１４を介して流れる電流ＩＣ１３ とが減少する。この場合、各ＮＰＮトランジスタＱ１１，Ｑ１４のエミッタを接続しているので、ＮＰＮトランジスタＱ１１を介して流れる定電流ＩＦ が増加する。逆に、電源Ｖｃｃの電圧値が増加した場合、ＮＰＮトランジスタＱ１２，Ｑ１３を介して流れる電流ＩＣ１２ と、ＮＰＮトランジスタＱ１４を介して流れる電流ＩＣ１３ とが増加し、ＮＰＮトランジスタＱ１１を介して流れる定電流ＩＦ が減少する。
【００８８】
このように、電源Ｖｃｃの変動に伴い定電流ＩＦ の電流値が補正されるため、基準電流Ｉ１ が所望の電流値からずれてしまうといった電源電圧依存の影響を抑制することができる。なお、この定電流源５１は、アンプ２９で補正する定電流源１４と比較した場合、補正できる電流量が小さくなるが、回路規模を小さくできる効果を有する。
【００８９】
また、図１３の定電流源５２は、図１２の定電流源５１に対して、ＮＰＮトランジスタＱ１３の代わりに抵抗ＲｄとショットキーダイオードＤ１１の直列回路を備える点と、ＮＰＮトランジスタＱ１１，Ｑ１４のエミッタの接続部が抵抗Ｒｋ を介してＮＰＮトランジスタＱ１２のエミッタに接続される点が異なる。この定電流源５２においても、定電流源５１と同様に、電源電圧依存の影響を抑制することができる。
【００９０】
さらに、図１４の定電流源５３は、図１２の定電流源５１に対し、ＮＰＮトランジスタＱ１２のベースとエミッタ間に抵抗ＲＴ が追加されている。定電流源５３からスイッチ回路ＳＷ１に供給される基準電流Ｉ１ は、ＮＰＮトランジスタＱ１１のエミッタ側に設けられる抵抗ＲＥ によって、所望の電流値に設定されるが、ＮＰＮトランジスタＱ１２のベース・エミッタ間に抵抗ＲＴ を設けることにより、さらに温度特性を加味した調整を行うことが可能となる。
【００９１】
・図１５に示す定電流パルス出力回路６１のように、位相補償回路６２を設けてもよい。なお、定電流パルス出力回路６１における他の構成（論理回路１３、定電流源１４、電流出力ドライバ１５、ピークホールドアンプ２３、スイッチ回路ＳＷ１，ＳＷ２、出力トランジスタＱ１）は上記第１実施形態の定電流パルス出力回路２１と同一である。
【００９２】
定電流パルス出力回路６１の位相補償回路６２は、ＮＰＮトランジスタＱ４、抵抗Ｒ１１、容量Ｃ１１から構成されている。この位相補償回路６２において、ＮＰＮトランジスタＱ４のベースが、電流出力ドライバ１５の出力端子に接続されるとともに、容量Ｃ１１を介してコレクタに接続されている。また、ＮＰＮトランジスタＱ４のコレクタが抵抗Ｒ１１を介して高電位電源Ｖｃｃに接続され、エミッタが低電位電源に接続されている。なお、ＮＰＮトランジスタＱ４は、出力トランジスタＱ１と比較して素子サイズが小さいトランジスタである。
【００９３】
定電流パルス出力回路６１において、出力トランジスタＱ１の出力電流ＩＬＥＤ が大きい場合、そのスイッチング動作により発振しやすくなるが、位相補償回路６２を設けることにより、その発振を防止することができる。
【００９４】
・光通信装置２０に用いる発光素子としては、発光ダイオード１１以外に半導体レーザ等を用いてもよい。
・送信回路としての定電流パルス出力回路２１と受信回路２２とを備える光通信装置２０に具体化したが、定電流パルス出力回路２１のみを備える光送信装置に具体化してもよい。
【００９５】
・定電流パルス出力回路２１，３１，３５，４１，６１は、発光素子としての発光ダイオード１１を点滅させるために用いるものであったが、それ以外の用途に用いてもよい。すなわち、各定電流パルス出力回路は、光通信装置２０以外の電子機器に用いてもよい。
【００９６】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路であって、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路とを備えたことを特徴とするパルス出力回路。
（付記２）前記電流調整回路は、前記出力端子の電圧のピークレベルをホールドし、そのホールドした電圧を出力するピークホールド回路と、前記ピークホールド回路の出力電圧に応じた電流を出力するアンプとを備え、該アンプの出力電流により、前記基準パルスの電流値を調整するようにしたことを特徴とする付記１に記載の定電流パルス出力回路。
（付記３）前記出力トランジスタのエミッタに接続された抵抗と、該抵抗と並列に接続された抵抗調整用トランジスタとが設けられ、
前記電流調整回路は、前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記抵抗調整用トランジスタをオン・オフすることを特徴とする付記１に記載の定電流パルス出力回路。
（付記４）前記電流調整回路は、前記ホールド電圧が所定レベルよりも低いとき前記抵抗調整用トランジスタをオンし、前記ホールド電圧が所定レベルよりも高いとき前記電流調整用トランジスタをオフすることを特徴とする付記３に記載の定電流パルス出力回路。
（付記５）前記出力トランジスタは、第１出力端子に接続され、第１定電流源による基準パルスを増幅して出力するための第１出力トランジスタと、第２出力端子に接続され、第２定電流源による基準パルスを増幅して出力するための第２出力トランジスタとを含み、
前記電流調整回路は、前記第１出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第２定電流源の電流値を調整する第１電流調整回路と、前記第２出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第１定電流源の電流値を調整する第２電流調整回路とを含むことを特徴とする付記１に記載の定電流パルス出力回路。
（付記６）前記定電流源と電流出力ドライバとの間に設けられ、スイッチング動作により前記基準パルスを生成する第１のスイッチ回路と、前記出力端子に接続された第２のスイッチ回路と、入力信号を所定時間だけ遅らせた遅延信号を出力し、該遅延信号により前記第１のスイッチ回路をオンさせるディレイ回路とを備え、
前記入力信号と前記遅延信号とに基づいて、前記第１のスイッチ回路をオンする直前の所定期間で、前記第２のスイッチ回路をオンし、前記電流調整回路におけるホールド電圧のサンプリングを行うことを特徴とする付記１に記載の定電流パルス出力回路。
（付記７）前記入力信号と遅延信号との少なくとも一方が活性化されている期間にて、前記定電流源と電流出力ドライバと電流調整回路とを含む各回路の動作電源を供給し、前記入力信号と遅延信号との両信号が非活性化されている期間で前記動作電源を遮断することを特徴とする付記６に記載の定電流パルス出力回路。（付記８）前記定電流源は、ＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記ＮＰＮトランジスタのベースに基準電位を入力して該ＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流をカレントミラー回路で増幅して前記基準電流を発生するものであり、
前記ＮＰＮトランジスタのコレクタに前記電流調整回路におけるアンプの出力電流を供給することを特徴とする付記２に記載の定電流パルス出力回路。
（付記９）前記定電流源は、
第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第１のＮＰＮトランジスタのベースに基準電位を入力して該ＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流を第１のカレントミラー回路で増幅して前記基準電流を発生するものであり、
第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタに非反転入力端子が接続され、前記第２のＮＰＮトランジスタのエミッタに反転入力端子が接続され、前記第１のＮＰＮトランジスタのコレクタに出力端子が接続され、前記各ＮＰＮトランジスタを介して流れる電流を等しくするよう帰還をかけるアンプとを備えたことを特徴とする付記１〜８のいずれかに記載の定電流パルス出力回路。
（付記１０）前記定電流源は、
第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第１のＮＰＮトランジスタのベースに基準電位を入力して該第１のＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流を第１のカレントミラー回路で増幅して前記基準電流を出力するものであり、
第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第２のＮＰＮトランジスタと、前記電流経路とは別の電流経路に設けられた第３のＮＰＮトランジスタとを備え、
前記第２のＮＰＮトランジスタのベースと第３のＮＰＮトランジスタのベースとを接続し、前記第１のＮＰＮトランジスタのエミッタと第３のＮＰＮトランジスタのエミッタとを接続したことを特徴とした付記１〜８のいずれかに記載の定電流パルス出力回路。
（付記１１）前記ＮＰＮトランジスタのベースに入力される基準電位は、半導体のバンドギャップを利用して生成される電位であることを特徴とする付記８〜１０に記載の定電流パルス出力回路。
（付記１２）前記出力トランジスタのベースに接続される位相補償回路を備えることを特徴とする付記１〜１１のいずれかに記載の定電流パルス出力回路。
（付記１３）前記出力端子に発光素子が接続され、前記出力端子から出力する定電流パルスにより該発光素子を点滅させることを特徴とする付記１〜１２のいずれかに記載の定電流パルス出力回路。
（付記１４）定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路と、該定電流パルス出力回路から出力される定電流パルスにより点滅する発光素子とを備えた光通信装置であって、
前記定電流パルス出力回路は、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子に接続されたスイッチ回路と、
前記スイッチ回路を介して入力される前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路とを備えたことを特徴とする光通信装置。
【００９７】
【発明の効果】
以上詳述したように、本発明によれば、出力端子の電圧レベルが変動する場合でも、所望の電流値の定電流パルスを出力することができる。
【図面の簡単な説明】
【図１】第１実施形態の定電流パルス出力回路のブロック回路図である。
【図２】光通信装置を示す概略構成図である。
【図３】定電流パルス出力回路の詳細な構成を示す回路図である。
【図４】定電流源を示す回路図である。
【図５】定電流パルス出力回路の動作波形図である。
【図６】出力端子の電圧変化に対する出力電流変化を示す特性図である。
【図７】第２実施形態の定電流パルス出力回路の回路図である。
【図８】出力端子の電圧変化に対するゲート電圧変化及び出力電流変化を示す特性図である。
【図９】第３実施形態の定電流パルス出力回路の回路図である。
【図１０】第４実施形態の定電流パルス出力回路の回路図である。
【図１１】定電流パルス出力回路の動作波形図である。
【図１２】別の定電流源の回路図である。
【図１３】別の定電流源の回路図である。
【図１４】別の定電流源の回路図である。
【図１５】別の定電流パルス出力回路の回路図である。
【図１６】従来例の定電流パルス出力回路の回路図である。
【図１７】定電流パルスの説明図である。
【符号の説明】
１１，１１ａ，１１ｂ 発光素子としての発光ダイオード
１４，５１，５２，５３ 定電流源
１４ａ 第１定電流源
１４ｂ 第２定電流源
１５，３２ 電流出力ドライバ
１５ａ 第１電流出力ドライバ
１５ｂ 第２電流出力ドライバ
２０ 光通信装置
２１，３１，３５，４１，６１ 定電流パルス出力回路
２３ 電流調整回路としてのピークホールドアンプ
２３ａ 第１電流調整回路としての第１ピークホールドアンプ
２３ｂ 第２電流調整回路としての第２ピークホールドアンプ
２５ ピークホールド回路
２６，２９ アンプ
３３ 電流調整回路としてのピークホールド回路
４２ ディレイ回路
６２ 位相補償回路
ＤＩＮ，ＤＩＮＡ，ＤＩＮＢ 入力信号
ＤＬ 遅延信号
Ｉ１ ，Ｉ１ａ，Ｉ１ｂ 基準電流
ＩＡ ，ＩＡａ，ＩＡｂ 出力電流
ＩＣ１２，ＩＣ１３ 電流
ＩＦ 定電流
ＯＵＴ 出力端子
ＯＵＴＡ 第１出力端子
ＯＵＴＢ 第２出力端子
Ｑ１ 出力トランジスタ
Ｑ１ａ 第１出力トランジスタ
Ｑ１ｂ 第２出力トランジスタ
Ｑ１１ 第１のＮＰＮトランジスタ
Ｑ１２ 第２のＮＰＮトランジスタ
Ｑ１４ 第３のＮＰＮトランジスタ
Ｑ３２ 抵抗調整用トランジスタとしてのＮチャネルＭＯＳトランジスタ
ＲＥ 抵抗
ＳＷ１ 第１のスイッチ回路
ＳＷ２ 第２のスイッチ回路
Ｖｃｃ 動作電源
ＶＯＵＴ ，ＶＯＵＴＡ，ＶＯＵＴＢ 出力端子の電圧
ＶＰＨ ホールド電圧
ＶＲＥＦ１ 基準電位
【発明の属する技術分野】
本発明は、例えば、発光素子を点滅させるための定電流パルスを出力する定電流パルス出力回路及び光通信装置に関するものである。
【０００２】
近年、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ ）等の携帯端末、携帯電話等の電子機器には、赤外線データ通信機能が付加されている、即ち赤外線を用い空間を介してデータの送受信を行う光通信装置が搭載されている。また、コンピュータ等には、光ファイバ等の通信媒体を介してデータの送受信を行う光通信装置が搭載されている。これらの光通信装置では、低価格化と高性能化が求められている。
【０００３】
【従来の技術】
図１６には、従来の定電流パルス出力回路１０を示している。なお、この定電流パルス出力回路１０は、例えば、光通信装置における送信回路として使用されるものである。
【０００４】
定電流パルス出力回路１０は、出力端子ＯＵＴに発光ダイオード１１が接続され、入力端子ＩＮには入力信号ＤＩＮが入力される。定電流パルス出力回路１０は、その入力信号ＤＩＮに応答して動作し、発光ダイオード１１にパルス状の出力電流ＩＬＥＤ を供給する。発光ダイオード１１は、その出力電流ＩＬＥＤ に基づいて発光及び消光を繰り返す。
【０００５】
定電流パルス出力回路１０は、論理回路１３、定電流源１４、電流出力ドライバ１５、スイッチ回路ＳＷ１、出力トランジスタＱ１、ダイオードＤ１，Ｄ２，Ｄ３を備えている。定電流パルス出力回路１０において、入力端子ＩＮには論理回路１３が接続されている。論理回路１３は、入力端子ＩＮから入力される入力信号ＤＩＮに基づいてスイッチ回路ＳＷ１をオン・オフする。定電流源１４は一定の電流値の基準電流Ｉ１ を流す。そして、スイッチ回路ＳＷ１のスイッチング動作により、基準電流Ｉ１ の基準パルスが生成されて電流出力ドライバ１５に供給される。
【０００６】
電流出力ドライバ１５は、ＮＰＮトランジスタＱ２，Ｑ３及び抵抗Ｒ１，Ｒ２を備え、出力トランジスタＱ１を駆動する。詳しくは、ＮＰＮトランジスタＱ２は、コレクタがスイッチ回路ＳＷ１に接続され、エミッタが低電位電源に接続され、ベースが抵抗Ｒ１を介してエミッタに接続されている。また、ＮＰＮトランジスタＱ２のコレクタにＮＰＮトランジスタＱ３のベースが接続されている。ＮＰＮトランジスタＱ３は、コレクタが高電位電源（動作電源）Ｖｃｃに接続され、エミッタが抵抗Ｒ２を介してＮＰＮトランジスタＱ２のベースに接続されている。そして、ＮＰＮトランジスタＱ２のベースが出力トランジスタＱ１のベースに接続されている。
【０００７】
出力トランジスタＱ１は、ＮＰＮトランジスタであり、コレクタが出力端子ＯＵＴに接続され、エミッタが低電位電源に接続されている。出力トランジスタＱ１のベースにはダイオードＤ１のアノードが接続され、そのダイオードＤ１のカソードは、出力トランジスタＱ１のコレクタに接続されている。また、ダイオードＤ２とダイオードＤ３とが直列に接続されており、ダイオードＤ３のカソードが出力トランジスタＱ１のコレクタに接続され、ダイオードＤ２のアノードがトランジスタＱ２のコレクタ（トランジスタＱ３のベース）に接続されている。
【０００８】
出力トランジスタＱ１と電流出力ドライバ１５のＮＰＮトランジスタＱ２とはカレントミラー構成になっており、電流出力ドライバ１５の活性化時（スイッチ回路ＳＷ１のオン時）に、各トランジスタＱ１，Ｑ２の素子サイズに応じたミラー比により電流増幅が行われる。なお、ダイオードＤ１〜Ｄ３及び抵抗Ｒ１，Ｒ２は、発振防止や電流制限などを行うために設けられている。
【０００９】
このように構成した定電流パルス出力回路１０では、図１７に示すように、入力信号ＤＩＮがＨレベルである期間でスイッチ回路ＳＷ１がオンされ基準パルスが生成される。そして、その基準パルスを増幅した定電流パルス（パルス状の出力電流ＩＬＥＤ ）を出力することで、発光ダイオード１１が点滅される。
【００１０】
因みに、特許文献１や特許文献２では、光送信器において、レーザダイオードによる一定の光出力を得るための技術が開示されている。
【００１１】
【特許文献１】
特開平５−２９９７３５号公報
【特許文献２】
特開平７−１３１４２４号公報
【００１２】
【発明が解決しようとする課題】
ところで、上記の定電流パルス出力回路１０では、発光ダイオード１１に供給される電源ＶＬＥＤ の電圧レベルが異なる場合においても、一定の光出力を得るために出力電流ＩＬＥＤ を所望の電流値に保つ必要がある。具体的に、定電流パルス出力回路１０の出力端子ＯＵＴは、電源ＶＬＥＤ に対して発光ダイオードの順方向電圧だけ落ちた電圧になり、例えば、０．４Ｖ〜９Ｖの電圧になる。なお、最低電圧の０．４Ｖは、出力トランジスタＱ１の飽和状態にはいらない電圧値である。この場合、ＮＰＮトランジスタＱ１，Ｑ２とで構成したカレントミラー回路において、出力端子ＯＵＴの電圧（出力トランジスタＱ１のコレクタ電圧）が変動するとアーリー効果によりミラー係数が劣化して出力電流ＩＬＥＤ が増える問題が生じてしまう。すなわち、バイポーラトランジスタではそのベース電流が同一であってもコレクタ・エミッタ間電圧が大きくなるほどそのコレクタ電流も大きくなる性質がある。なおこの特性は、バイポーラトランジスタに限らずＭＯＳトランジスタ等でも生じる。
【００１３】
また、定電流パルス出力回路１０において、出力トランジスタＱ１のエミッタ側に抵抗を設け、コレクタ電圧依存の影響を抑制する対策が検討されている。しかし、定電流パルス出力回路１０において、出力端子ＯＵＴの電圧（出力トランジスタＱ１のコレクタ電圧）が０．４Ｖとなる場合に所望の定電流パルスを出力させるためには、出力トランジスタＱ１のエミッタ側に抵抗を設けることが困難になる。例えば、４００ｍＡの定電流パルスを出力する定電流パルス出力回路を、カレントミラー回路を用いて実現したり、電流検出をして帰還をかける回路を用いて実現したりする場合、出力トランジスタＱ１のエミッタ側に高精度の抵抗（例えば、０．５Ω）を設ける必要がある。この高精度の抵抗を設ける場合には、回路面積やコストが増大してしまうといった問題が生じてしまう。
【００１４】
本発明は上記問題点を解決するためになされたものであって、その目的は、出力端子の電圧レベルが変動する場合でも、所望の電流値の定電流パルスを出力することができる定電流パルス出力回路、及びその定電流パルス出力回路を備える光通信装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、請求項１，１０に記載の発明によれば、出力端子に出力トランジスタが接続されており、定電流源で発生した基準パルスに基づいて電流出力ドライバが出力トランジスタを駆動することにより、基準パルスを増幅した定電流パルスが出力端子から出力される。この電流調整回路により、出力端子の電圧がホールドされ、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値が調整される。このようにすると、出力トランジスタのコレクタ電圧（出力端子の電圧）が高くなる場合、定電流パルスの電流値の増加が抑制され、定電流パルスを所望の電流値に保持することが可能となる。
【００１６】
請求項２に記載の発明によれば、電流調整回路は、ピークホールド回路とアンプとを備える。ピークホールド回路により、出力端子の電圧のピークレベルをホールドしたホールド電圧が出力され、そのホールド電圧に応じた電流がアンプから出力される。そして、アンプの出力電流により基準パルスの電流値が調整される。このようにすれば、出力トランジスタのコレクタ電圧が高くなる場合に、定電流パルスの電流値の増加を抑制することが可能となる。
【００１７】
請求項３に記載の発明によれば、出力トランジスタのエミッタに抵抗が接続され、該抵抗と並列に抵抗調整用トランジスタが接続される。そして、電流調整回路により、出力端子の電圧がホールドされ、ホールド電圧の電圧レベルに基づいて抵抗調整用トランジスタがオン・オフされる。具体的に、ホールド電圧の電圧レベルが低い場合には抵抗調整用トランジスタがオンされ、ホールド電圧の電圧レベルが高い場合には抵抗調整用トランジスタがオフされる。このようにすると、出力端子の電圧が高い場合において、出力トランジスタのエミッタ側に設けた抵抗により、コレクタ電圧依存の影響を抑制することが可能となる。また、出力端子の電圧が低い場合でも所望の電流値の定電流パルスが出力される。
【００１８】
請求項４に記載の発明によれば、第１出力端子には第１出力トランジスタが接続され、第１出力トランジスタのスイッチング動作により、第１定電流源による基準パルスが増幅されて出力される。また、第２出力端子には第２出力トランジスタが接続され、第２出力トランジスタのスイッチング動作により、第２定電流源による基準パルスが増幅されて出力される。そして、第１電流調整回路により第１出力端子の電圧がホールドされ、その電圧レベルに応じて第２定電流源の電流値が調整され、第２電流調整回路により第２出力端子の電圧がホールドされ、その電圧レベルに応じて第１定電流源の電流値が調整される。ここで、各出力トランジスタのうちの一方が頻繁にスイッチング動作している場合に、スイッチング動作していない他方の出力トランジスタ側の出力端子電圧をサンプリングすることができるので、電流調整回路でのサンプリング期間を確保する上で好ましいものとなる。
【００１９】
請求項５に記載の発明によれば、定電流源と電流出力ドライバとの間には第１のスイッチ回路が設けられている。ディレイ回路により、入力信号を所定時間だけ遅らせた遅延信号が出力され、該遅延信号により第１のスイッチ回路がオンされる。この第１のスイッチ回路のスイッチング動作によって基準パルスが生成される。ここで、入力信号と遅延信号とに基づいて、第１のスイッチ回路をオンする直前の所定期間で、出力端子に接続された第２のスイッチ回路がオンされ、電流調整回路におけるホールド電圧のサンプリングが行われる。
【００２０】
請求項６に記載の発明によれば、入力信号と遅延信号との少なくとも一方が活性化されている期間にて、定電流源と電流出力ドライバと電流調整回路とを含む各回路の動作電源が供給され、入力信号と遅延信号との両信号が非活性化されている期間では動作電源が遮断される。このようにすると、入力信号の入力がないときに各回路での消費電流を削減することが可能となる。
【００２１】
請求項７，８に記載の発明によれば、定電流源において、第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、第１のＮＰＮトランジスタのベースに基準電位を入力することで該トランジスタと抵抗との直列回路に定電流が流される。この定電流がカレントミラー回路で増幅されて基準電流が出力される。また、第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路には第２のＮＰＮトランジスタが設けられている。
【００２２】
請求項７に記載の発明では、第１のＮＰＮトランジスタのエミッタにアンプの非反転入力端子が接続され、第２のＮＰＮトランジスタのエミッタにアンプの反転入力端子が接続され、該アンプの出力端子が第１のＮＰＮトランジスタのコレクタに接続されている。このアンプにより、各ＮＰＮトランジスタを介して流れる電流が等しくなるよう帰還がかけられる。このようにすれば、定電流源に供給される電源電圧が変動しても、基準電流が所望の電流値に保持される。
【００２３】
また、請求項８に記載の発明では、第２のＮＰＮトランジスタが設けられる電流経路とは別の電流経路に第３のＮＰＮトランジスタが設けられる。そして、第２のＮＰＮトランジスタのベースと第３のＮＰＮトランジスタのベースとが接続され、第１のＮＰＮトランジスタのエミッタと第３のＮＰＮトランジスタのエミッタとが接続される。この構成によれば、請求項７と同様に、定電流源に供給される電源電圧が変動しても、基準電流が所望の電流値に保持される。
【００２４】
請求項９に記載の発明によれば、出力トランジスタのベースに位相補償回路が接続されることにより、出力トランジスタのスイッチング動作による発振が防止される。
【００２５】
請求項１０に記載の発明によれば、定電流パルス出力回路の定電流パルスを所望の電流値とすることが可能となることから、発光素子の光出力が一定に保たれる。また、発光素子に必要以上の大電流が流れることを防止でき、該発光素子の寿命が低下するといった問題が回避される。
【００２６】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図６に従って説明する。
【００２７】
図２は、光通信装置２０の概略構成図である。
光通信装置２０は、発光ダイオード（ＬＥＤ）１１、フォトダイオード１２、送信回路としての定電流パルス出力回路２１、及び受信回路２２を備える。
【００２８】
受信回路２２は、入力端子にフォトダイオード１２が接続される。フォトダイオード１２は、受信した光に対応した受信電流ＩＰＤを生成する。受信回路２２は、受信電流ＩＰＤを電流−電圧（Ｉ−Ｖ）変換して受信電圧を生成し、その受信電圧を２値化して生成した受信信号ＤＯＵＴを出力端子から出力する。
【００２９】
定電流パルス出力回路２１は、出力端子ＯＵＴに発光ダイオード１１が接続され、入力端子には送信信号（入力信号）ＤＩＮが入力される。定電流パルス出力回路２１は、入力信号ＤＩＮに応答して生成した送信電流（出力電流）ＩＬＥＤ を発光ダイオード１１に供給する。発光ダイオード１１は、パルス状の出力電流ＩＬＥＤ に基づいて発光及び消光を繰り返す。
【００３０】
図１は、定電流パルス出力回路２１の概略構成を示すブロック回路図である。本実施形態の定電流パルス出力回路２１は、前記従来例の定電流パルス出力回路１０の回路構成を一部変更したものであり、同一構成部分には同一の記号を付している。すなわち、定電流パルス出力回路２１は、ピークホールドアンプ２３及びスイッチ回路ＳＷ２を追加した点が従来例の定電流パルス出力回路１０と異なる。
【００３１】
定電流パルス出力回路２１において、出力端子ＯＵＴの電圧ＶＯＵＴ がスイッチ回路ＳＷ２を介してピークホールドアンプ２３に入力される。ピークホールドアンプ２３は、その電圧ＶＯＵＴ のピークレベルをホールドし、ホールド電圧の電圧レベルに応じて出力電流ＩＡ を出力する。スイッチ回路ＳＷ２は、スイッチ回路ＳＷ１と同様に論理回路１３の出力信号により制御される。
【００３２】
なお、第１のスイッチ回路ＳＷ１と第２のスイッチ回路ＳＷ２は、論理回路１３の出力信号によって相補的にオン・オフされる。具体的には、入力信号ＤＩＮがＬレベルである場合、スイッチ回路ＳＷ１はオフされ、スイッチ回路ＳＷ２はオンされる。入力信号ＤＩＮがＨレベルである場合には、スイッチ回路ＳＷ１はオンされ、スイッチ回路ＳＷ２はオフされる。
【００３３】
図３は、定電流パルス出力回路２１の詳細な構成を示す回路図である。
図３に示すように、ピークホールドアンプ２３は、ピークホールド回路２５とアンプ２６とを備えている。ピークホールド回路２５は、アンプ２７とダイオードＤＰＨと容量ＣＰＨとを備えている。アンプ２７の出力端子はダイオードＤＰＨのアノードに接続され、ダイオードＤＰＨのカソードはアンプ２７の反転入力端子と容量ＣＰＨの第１端子に接続され、容量ＣＰＨの第２端子は低電位電源に接続されている。アンプ２７の非反転入力端子には前記スイッチ回路ＳＷ２（図示略）を介して出力端子ＯＵＴの電圧ＶＯＵＴ が入力される。このように構成されたピークホールド回路２５は、電圧ＶＯＵＴ のピークレベルをホールドし、そのホールドしたホールド電圧ＶＰＨを出力する。
【００３４】
アンプ２６は、非反転入力端子にピークホールド回路２５からの出力電圧であるホールド電圧ＶＰＨが入力され、反転入力端子に基準信号ＶＲＥＦ が入力される。そして、アンプ２６の出力端子は定電流源１４に接続されている。アンプ２６は、電流出力型アンプであり、ピークホールド回路２５のホールド電圧ＶＰＨと基準信号ＶＲＥＦ の電位差に応じた電流ＩＡ を流す。この電流ＩＡ により、定電流源１４における基準電流Ｉ１ の電流値が調整される。
【００３５】
なお、電流出力ドライバ１５と出力トランジスタＱ１との回路構成は、従来例と同一であるためここではその説明を省略する。また、出力端子ＯＵＴには、破線で示す定電流源２８を接続してもよい。この定電流源２８により微小電流Ｉｓ （例えば、０．１μＡ）を流すことで、出力端子ＯＵＴの電圧ＶＯＵＴ を安定化させることが可能となる。
【００３６】
図４は、定電流源１４の一構成例を示す回路図である。
定電流源１４は、ＮＰＮトランジスタＱ１１，Ｑ１２，Ｑ１３、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３、抵抗ＲＥ 、及びアンプ２９により構成される。各ＰチャネルＭＯＳトランジスタＱ２１〜Ｑ２３のソースは、動作電源としての高電位電源Ｖｃｃに接続される。ＰチャネルＭＯＳトランジスタＱ２１のドレインは、各トランジスタＱ２１〜Ｑ２３のゲートに接続されている。
【００３７】
ＰチャネルＭＯＳトランジスタＱ２１のドレインは、ＮＰＮトランジスタＱ１１と抵抗ＲＥとの直列回路を介して低電位電源に接続される。ＮＰＮトランジスタＱ１１のコレクタにはピークホールドアンプ２３の出力電流ＩＡ が供給され、ＮＰＮトランジスタＱ１１のベースには基準電位ＶＲＥＦ１が供給される。この基準電位ＶＲＥＦ１は、半導体のバンドギャップを利用して生成されるものであり、温度変化が小さい基準電位である。
【００３８】
ここで、ＮＰＮトランジスタＱ１１に流れる定電流ＩＦ は次式により求められる。
ＩＦ ＝（ＶＲＥＦ１−ＶＢＥ）／ｒｅ
なお、ＶＢＥはＮＰＮトランジスタＱ１１のベース・エミッタ間電圧降下であり、ｒｅは抵抗ＲＥ の抵抗値である。
【００３９】
この定電流ＩＦ を供給する電流経路に設けられているＰチャネルＭＯＳトランジスタＱ２１は、ＰチャネルＭＯＳトランジスタＱ２３と第１のカレントミラー回路を構成している。ＰチャネルＭＯＳトランジスタＱ２３のドレインはスイッチ回路ＳＷ１に接続されている。従って、各トランジスタＱ２１，Ｑ２３の素子サイズに応じたミラー比により、トランジスタＱ２３を介してスイッチ回路ＳＷ１に基準電流Ｉ１ が出力される。
【００４０】
また、定電流源１４では、定電流ＩＦ を流すＮＰＮトランジスタＱ１１のコレクタにピークホールドアンプ２３の出力電流ＩＡ が供給される構成であるため、基準電流Ｉ１ は、ＮＰＮトランジスタＱ１１に流れる定電流ＩＦ とピークホールドアンプ２３の出力電流ＩＡ とに応じて調整される。具体的には、ピークホールドアンプ２３からの出力電流ＩＡ が増加すると、ＰチャネルＭＯＳトランジスタＱ２１を介して流れる電流が減少して、ＰチャネルＭＯＳトランジスタＱ２３に流れる基準電流Ｉ１が減る。ここで、例えば、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２３からなるカレントミラー回路のミラー比が１：１である場合、基準電流Ｉ１ は、Ｉ１ ＝ＩＦ −ＩＡ となり、出力電流ＩＡ の増加分だけ基準電流Ｉ１ が減少することになる。
【００４１】
また、ＰチャネルＭＯＳトランジスタＱ２２のドレインは、ダイオード接続されたＮＰＮトランジスタＱ１２，Ｑ１３と抵抗ＲＥ との直列回路を介して低電位電源に接続されている。ＰチャネルＭＯＳトランジスタＱ２２とＰチャネルＭＯＳトランジスタＱ２１とにより第２のカレントミラー回路が構成されており、該回路のミラー比は１：１となるよう設定されている。
【００４２】
アンプ２９は、非反転入力端子がＮＰＮトランジスタＱ１１のエミッタと抵抗ＲＥ との間に接続され、反転入力端子がＮＰＮトランジスタＱ１２のエミッタと抵抗ＲＥ との間に接続され、出力端子がＮＰＮトランジスタＱ１１のコレクタに接続されている。なお、ＮＰＮトランジスタＱ１１，Ｑ１２のエミッタに接続される各抵抗ＲＥ は同じ抵抗値をもつ。
【００４３】
アンプ２９は、ＮＰＮトランジスタＱ１１に流れる定電流ＩＦ とＮＰＮトランジスタＱ１２，Ｑ１３に流れる電流ＩＣ１２ とを比較し、その差に応じた電流ＩＢ を出力端子に流し込む。
【００４４】
ここで、電流ＩＣ１２ が流れる電流経路は、電源Ｖｃｃの電圧変動による影響を補償するために設けられたダミーのパスであり、アンプ２９によってそのダミーのパスに流れる電流ＩＣ１２ と定電流ＩＦ とが等しくなるよう帰還をかけている。この回路構成によって、電源Ｖｃｃの電圧変動に伴い基準電流Ｉ１ が所望の電流値からずれてしまうといった電源電圧依存の影響が抑制される。
【００４５】
次に、本実施形態の定電流パルス出力回路２１の動作を説明する。
図５に示すように、スイッチ回路ＳＷ１は、入力信号ＤＩＮがＬレベルであるときにオフされ、入力信号ＤＩＮがＨレベルであるときにオンされる。一方、スイッチ回路ＳＷ２は、入力信号ＤＩＮがＬレベルであるときにオンされ、入力信号ＤＩＮがＨレベルであるときにオフされる。
【００４６】
本実施形態では、時刻ｔ１１以前でスイッチ回路ＳＷ２がオンされているとき、出力端子ＯＵＴの電圧ＶＯＵＴ がスイッチ回路ＳＷ２を介してピークホールド回路２５に入力され、該電圧ＶＯＵＴ のピークレベルが保持される。そして、そのピークレベルに対応するホールド電圧ＶＰＨがピークホールド回路２５から出力され、ホールド電圧ＶＰＨに応じた出力電流ＩＡ がアンプ２６から出力される。この出力電流ＩＡ により、定電流源１４の基準電流Ｉ１ が調整される。
【００４７】
時刻ｔ１１〜ｔ１２の期間において、スイッチ回路ＳＷ１がオンされているとき、定電流源１４からの基準電流Ｉ１ がスイッチ回路ＳＷ１を介して電流出力ドライバ１５に入力される。つまり、スイッチ回路ＳＷ１のスイッチング動作により、電流出力ドライバ１５の入力電流である基準電流Ｉ１ が供給・遮断される。これにより、基準電流Ｉ１ の基準パルスが電流出力ドライバ１５に入力されて出力トランジスタＱ１が駆動される。その出力トランジスタＱ１の駆動により、基準電流Ｉ１ の電流パルスを増幅した出力電流ＩＬＥＤ が発光ダイオード１１に流れて該ダイオード１１が発光する。
【００４８】
図６は、出力端子ＯＵＴの電圧ＶＯＵＴ の変化に対する出力電流ＩＬＥＤ，ＩＡ の変化を示す特性図である。
本実施形態では、出力端子ＯＵＴの電圧ＶＯＵＴ が高くなるほど、ピークホールドアンプ２３の出力電流ＩＡ が増大される。従来例の定電流パルス出力回路１０では、図６において破線で示すように、電圧ＶＯＵＴ が高くなると、発光ダイオード１１に流れる出力電流ＩＬＥＤ が増大してしまう。これに対し、本実施形態では、電圧ＶＯＵＴ に応じて出力電流ＩＡ が増加し、その出力電流ＩＡ の増加分だけ基準電流Ｉ１ の電流値が減少されるため、出力電流ＩＬＥＤ の増加が抑えられる。
【００４９】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）出力端子ＯＵＴの電圧ＶＯＵＴ がピークホールド回路２５でホールドされ、ピークホールド回路２５から出力されるホールド電圧ＶＰＨに応じてアンプ２６から電流ＩＡ が出力される。このアンプ２６の出力電流ＩＡ により基準電流Ｉ１ の電流値が調整されるため、出力端子ＯＵＴの電圧ＶＯＵＴ が高い場合でも、定電流パルスの電流値の増加を抑制することができる。
【００５０】
（２）定電流源１４において、各トランジスタＱ１２，Ｑ１３，Ｑ２２と抵抗ＲＥ とからなる電流経路を設け、アンプ２９によってその電流経路に流れる電流ＩＣ１２ と定電流ＩＦ とが等しくなるよう帰還をかけている。この構成により、電源Ｖｃｃの電圧変動に伴い基準電流Ｉ１ が所望の電流値からずれてしまうといった電源電圧依存の影響を抑制することができる。
【００５１】
（３）定電流源１４において、ＮＰＮトランジスタＱ１１のベースに入力される基準電位ＶＲＥＦ１は、半導体のバンドギャップを利用して生成される温度変化が少ない電位であるため、より正確な定電流ＩＦ 及び基準電流Ｉ１ を流すことができる。
【００５２】
（４）定電流パルス出力回路２１から出力される定電流パルスを所望の電流値とすることにより、発光ダイオード１１の光出力を一定に保つことができる。また、発光ダイオード１１に必要以上の大電流が流れることを防止でき、該発光ダイオード１１の寿命が低下するといった問題を回避できる。
【００５３】
（５）出力トランジスタＱ１のエミッタ側に高精度の抵抗を設けることなく定電流パルスを所望の電流値に保持することができるので、回路面積やコストの増大を抑制することができる。
【００５４】
次に、本発明における第２〜第４実施形態を説明する。但し、以下の各実施形態の構成において、上述した第１実施形態と同等であるものについては図面に同一の記号を付すと共にその説明を簡略化する。そして、以下には第１実施形態との相違点を中心に説明する。
【００５５】
（第２実施形態）
図７は、第２実施形態の定電流パルス出力回路３１を示すブロック回路図である。
【００５６】
定電流パルス出力回路３１において、出力トランジスタＱ１のエミッタは、抵抗ＲＥ１を介して低電位電源に接続されている。また、ＮチャネルＭＯＳトランジスタＱ３１がその抵抗ＲＥ１に並列に接続されている。
【００５７】
本実施形態における電流出力ドライバ３２は、ＮＰＮトランジスタＱ２，Ｑ３及び抵抗Ｒ２に加えて、ＮチャネルＭＯＳトランジスタＱ３２と抵抗ＲＥ２とを備える。具体的には、ＮＰＮトランジスタＱ２のエミッタが抵抗ＲＥ２を介して低電位電源に接続されており、ＮチャネルＭＯＳトランジスタＱ３２がその抵抗ＲＥ１に並列に接続されている。
【００５８】
各ＭＯＳトランジスタＱ３１，Ｑ３２のゲートはピークホールド回路３３の出力端子に接続されている。ピークホールド回路３３には、出力端子ＯＵＴの電圧ＶＯＵＴ がスイッチ回路ＳＷ２を介して入力される。ピークホールド回路３３は、電圧ＶＯＵＴ のピークレベルをホールドし、ホールド電圧のレベルが所定の設定電圧よりも低い場合にはＨレベルのゲート電圧ＶＧ を出力して各トランジスタＱ３１，Ｑ３２をオンする。逆に、ホールド電圧のレベルが設定電圧よりも高い場合にはＬレベルのゲート電圧ＶＧ を出力して各トランジスタＱ３１，Ｑ３２をオフする。
【００５９】
図８は、出力端子ＯＵＴの電圧ＶＯＵＴ の変化に対する出力電流ＩＬＥＤ 及びゲート電圧ＶＧ の変化を示す特性図である。
図８に示すように、電圧ＶＯＵＴ が設定電圧よりも低い場合、ピークホールド回路３３から出力されるゲート電圧ＶＧ はＨレベルになり、各トランジスタＱ３１，Ｑ３２の動作領域がオン領域になる。このとき、各トランジスタＱ３１，Ｑ３２のエミッタと低電位電源との間に存在する抵抗成分は、抵抗ＲＥ１，ＲＥ２とトランジスタＱ３１，Ｑ３２のオン抵抗との合成抵抗になり小さくなる。
【００６０】
電圧ＶＯＵＴ が設定電圧よりも高い場合、ピークホールド回路３３から出力されるゲート電圧ＶＧ がＬレベルになり、各トランジスタＱ３１，Ｑ３２の動作領域がオフ領域になる。このとき、ＮＰＮトランジスタＱ１，Ｑ２のエミッタと低電位電源との間に存在する抵抗成分は、抵抗ＲＥ１，ＲＥ２になるため電圧ＶＯＵＴ が低い場合よりも大きくなる。
【００６１】
このように、出力端子ＯＵＴの電圧ＶＯＵＴ に応じて、各トランジスタＱ３１，Ｑ３２のエミッタ側の抵抗成分が調節される。その結果、出力電流ＩＬＥＤ の特性としては、従来技術と同様に、電圧ＶＯＵＴ が低い領域（ＶＯＵＴ≒０．４Ｖ）まで一定の電流値を保持できる。また、電圧ＶＯＵＴ が高い領域においても、エミッタ側の抵抗値が大きくなるため、コレクタ電圧依存の影響が小さくなり、一定の電流値を保持できる。
【００６２】
よって、本実施形態の定電流パルス出力回路３１においても、出力端子ＯＵＴの電圧レベルにかかわらず、所望の電流値の定電流パルスを出力することができる。
【００６３】
（第３実施形態）
図９は、第３実施形態の定電流パルス出力回路３５を示すブロック回路図である。本実施形態の定電流パルス出力回路３５は、複数の発光ダイオード１１ａ，１１ｂを発光させるための出力回路として具体化したものである。
【００６４】
詳述すると、定電流パルス出力回路３５は、第１及び第２論理回路１３ａ，１３ｂ、第１及び第２定電流源１４ａ，１４ｂ、第１及び第２電流出力ドライバ１５ａ，１５ｂ、第１及び第２ピークホールドアンプ２３ａ，２３ｂ、各スイッチ回路ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ、第１及び第２出力トランジスタＱ１ａ，Ｑ１ｂを備える。
【００６５】
第１論理回路１３ａは、第１入力端子ＩＮＡから入力される入力信号ＤＩＮＡに基づいてスイッチ回路ＳＷ１ａをオン・オフする。第１定電流源１４ａは第１基準電流Ｉ１ａを流し、その基準電流Ｉ１ａがスイッチ回路ＳＷ１ａを介して基準パルスとして第１電流出力ドライバ１５ａに入力される。
【００６６】
第１電流出力ドライバ１５ａは、第１出力トランジスタＱ１ａのベースに接続されており、出力信号によりその出力トランジスタＱ１ａを駆動する。第１出力トランジスタＱ１ａは、コレクタが第１出力端子ＯＵＴＡに接続され、エミッタが低電位電源に接続されている。また、第１出力端子ＯＵＴＡには発光ダイオード１１ａが接続されており、第１出力トランジスタＱ１ａの駆動によって、パルス状の出力電流ＩＬＥＤＡが発光ダイオード１１ａに流れ、該ダイオード１１ａが発光する。
【００６７】
第１出力端子ＯＵＴＡの電圧ＶＯＵＴＡは、スイッチ回路ＳＷ２ａを介して第１ピークホールドアンプ２３ａに入力される。第１ピークホールドアンプ２３ａは、その電圧ＶＯＵＴＡのピークレベルをホールドし、ホールド電圧のレベルに応じて電流ＩＡｂを出力する。
【００６８】
第２論理回路１３ｂは、第２入力端子ＩＮＢから入力される入力信号ＤＩＮＢに基づいてスイッチ回路ＳＷ１ｂをオン・オフする。第２定電流源１４ｂは第２基準電流Ｉ１ｂを流し、その基準電流Ｉ１ｂがスイッチ回路ＳＷ１ｂを介して基準パルスとして第２電流出力ドライバ１５ｂに供給される。
【００６９】
第２電流出力ドライバ１５ｂは、第２出力トランジスタＱ１ｂのベースに接続されており、出力信号によりその出力トランジスタＱ１ｂを駆動する。第２出力トランジスタＱ１ｂは、コレクタが第２出力端子ＯＵＴＢに接続され、エミッタが低電位電源に接続されている。また、第２出力端子ＯＵＴＢには発光ダイオード１１ｂが接続されており、第２出力トランジスタＱ１ｂの駆動によって、パルス状の出力電流ＩＬＥＤＢが発光ダイオード１１ｂに流れ、該ダイオード１１ｂが発光する。
【００７０】
第２出力端子ＯＵＴＢの電圧ＶＯＵＴＢは、スイッチ回路ＳＷ２ｂを介して第２ピークホールドアンプ２３ｂに入力される。第２ピークホールドアンプ２３ｂは、その電圧ＶＯＵＴＢのピークレベルをホールドし、ホールド電圧のレベルに応じて電流ＩＡａを出力する。
【００７１】
本実施形態において、第１ピークホールドアンプ２３ａの出力端子は、第１定電流源１４ａではなく第２定電流源１４ｂに接続されており、第１ピークホールドアンプ２３ａの出力電流ＩＡｂによって、第２定電流源１４ｂの基準電流Ｉ１ｂが調整される。また、第２ピークホールドアンプ２３ｂの出力端子は、第２定電流源１４ｂではなく第１定電流源１４ａに接続されており、第２ピークホールドアンプ２３ｂの出力電流ＩＡａによって、第１定電流源１４ａの基準電流Ｉ１ａが調整される。
【００７２】
このように、定電流パルス出力回路３５は、発光ダイオード１１ａを駆動するための第１回路部（定電流源１４ａ、電流出力ドライバ１５ａ、出力トランジスタＱ１ａ等）と発光ダイオード１１ｂを駆動するための第２回路部（定電流源１４ｂ、電流出力ドライバ１５ｂ、出力トランジスタＱ１ｂ等）に区分される。それら回路部は同時に動作しないよう各入力信号ＤＩＮＡ，ＤＩＮＢが別々のタイミングで入力される。
【００７３】
この定電流パルス出力回路３５において、各出力トランジスタＱ１ａ，Ｑ１ｂのうち、例えば第１出力トランジスタＱ１ａが頻繁にスイッチング動作している場合、スイッチング動作していない第２出力トランジスタＱ１ｂ側の出力端子ＯＵＴＢの電圧ＶＯＵＴＢが第２ピークホールドアンプ２３ｂでサンプリングされる。そして、第２ピークホールドアンプ２３ｂの出力電流ＩＡａにより、第１定電流源１４ａの基準電流Ｉ１ａが調整される。このように、スイッチング動作していない第２の回路部側で端子電圧ＶＯＵＴＢのサンプリングが可能となるため、サンプリング期間を確保する上で好ましいものとなる。
【００７４】
（第４実施形態）
図１０は、第４実施形態の定電流パルス出力回路４１を示すブロック回路図であり、図１１は、その動作波形図である。本実施形態の定電流パルス出力回路４１は、ディレイ回路４２、オア回路４３、及びアンド回路４４を追加した点が第１実施形態の定電流パルス出力回路２１と異なる。
【００７５】
定電流パルス出力回路４１において、論理回路１３とスイッチ回路ＳＷ１との間にディレイ回路４２が設けられており、論理回路１３の出力信号は、ディレイ回路４２において所定時間だけ遅延される。そして、ディレイ回路４２から出力された遅延信号ＤＬによってスイッチ回路ＳＷ１が制御される。
【００７６】
また、オア回路４３の第１入力端子には論理回路１３の出力信号が入力され、オア回路４３の第２入力端子にはディレイ回路４２の遅延信号ＤＬが入力される。そして、オア回路４３の出力信号ＳＤがアンド回路４４の第１入力端子に入力され、アンド回路４４の第２入力端子にはディレイ回路４２の遅延信号ＤＬが反転入力される。このアンド回路４４の出力信号によりスイッチ回路ＳＷ２が制御される。
【００７７】
また、オア回路４３の出力信号ＳＤは、定電流源１４、電流出力ドライバ１５、及びピークホールドアンプ２３等の各回路への電源Ｖｃｃを供給・遮断するための制御信号として用いられる。具体的には、電源Ｖｃｃから各回路へ動作電流を供給する電源経路にスイッチ回路（図示略）が設けられており、出力信号ＳＤがＬである場合にはスイッチ回路をオフして電源経路が遮断され、出力信号ＳＤがＨである場合にはスイッチ回路をオンして電源経路が導通される。
【００７８】
次に、本実施形態の定電流パルス出力回路４１の動作を説明する。
図１１に示すように、パルス状の入力信号ＤＩＮが入力されるとき、ディレイ回路４２は、その入力信号ＤＩＮに対して所定時間（時刻ｔ２１〜ｔ２２）だけ遅らせた遅延信号ＤＬを出力する。ここで、オア回路４３の出力信号ＳＤは、入力信号ＤＩＮの立ち上がり時刻ｔ２１から遅延信号ＤＬの立ち下り時刻ｔ２３の期間でＨレベルになる。この出力信号ＳＤがＨレベルになる期間（ｔ２１〜ｔ２３）で、定電流源１４、電流出力ドライバ１５、及びピークホールドアンプ２３の各回路に電源Ｖｃｃが供給される。
【００７９】
また、入力信号ＤＩＮの立ち上がり時刻ｔ２１から遅延信号ＤＬの立ち上がり時刻ｔ２２までの期間でアンド回路４４の出力信号がＨレベルになり、スイッチ回路ＳＷ２がオンされる。つまり、スイッチ回路ＳＷ２は、入力信号ＤＩＮが入力されてから所定時間（ディレイ回路４２の遅延時間）だけオンする。そして、そのオン期間において、ピークホールドアンプ２３のピークホールド回路２５が出力端子ＯＵＴの電圧ＶＯＵＴ をサンプリングし、それに応じたホールド電圧ＶＰＨを出力する。
【００８０】
ディレイ回路４２の遅延信号ＤＬのオン期間（時刻ｔ２２〜ｔ２３）において、該遅延信号ＤＬによりスイッチ回路ＳＷ１がオンされる。これにより、基準パルスが電流出力ドライバ１５に入力され、該出力ドライバ１５により出力トランジスタＱ１が駆動される。そして、その出力トランジスタＱ１の駆動によってパルス状の出力電流ＩＬＥＤ が発光ダイオード１１に流れ、該ダイオード１１が発光する。
【００８１】
また、時刻ｔ２３において、オア回路４３の出力信号ＳＤがＬレベルになると、電源Ｖｃｃから各回路へ供給される動作電流が遮断されることで、各回路における消費電流が低減される。
【００８２】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）第１のスイッチ回路ＳＷ１をオンする直前の期間（図１１の時刻ｔ２１〜ｔ２２）で、第２のスイッチ回路ＳＷ２がオンされるため、ピークホールドアンプ２３において、出力端子ＯＵＴの電圧ＶＯＵＴ のサンプリングを的確なタイミングで行うことができる。
【００８３】
（２）入力信号ＤＩＮと遅延信号ＤＬとの少なくとも一方がオン（活性化）されている期間（図１１の時刻ｔ２１〜ｔ２３）にて、各回路に動作電源Ｖｃｃを供給し、両信号ＤＩＮ，ＤＬがオフ（非活性化）されている期間で動作電源Ｖｃｃを遮断するようにした。この場合、入力信号ＤＩＮの入力がないときにおいて、各回路での消費電流を削減することができる。
【００８４】
上記各実施形態は、次に示すように変更することもできる。
・上記各実施形態における定電流源１４（図４参照）を、図１２〜図１４に示す定電流源５１〜５３に変更してもよい。なお、各定電流源５１〜５３において、定電流源１４と同等であるものについては図面に同一の記号を付すと共にその説明を簡略化する。
【００８５】
具体的に、図１２の定電流源５１は、定電流源１４におけるアンプ２９の代わりに、ＮＰＮトランジスタＱ１４と抵抗ＲＥとの直列回路が設けられている。ＮＰＮトランジスタＱ１４は、コレクタが高電位電源Ｖｃｃに接続され、エミッタが抵抗ＲＥ を介して低電位電源に接続され、ベースがＮＰＮトランジスタＱ１２のベースに接続されている。さらに、ＮＰＮトランジスタＱ１４のエミッタは、ＮＰＮトランジスタＱ１１のエミッタに接続されている。
【００８６】
この定電流源５１において、ＮＰＮトランジスタＱ１２，Ｑ１４によりカレントミラー回路が構成されており、該回路では各ＮＰＮトランジスタＱ１２，Ｑ１４を介して流れる電流ＩＣ１２，ＩＣ１３が等しくなるよう１：１のミラー比が設定されている。また、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２からなるカレントミラー回路でも、各ＭＯＳトランジスタＱ２１，Ｑ２２に流れる電流ＩＦ，ＩＣ１２が等しくなるよう１：１のミラー比が設定されている。さらに、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２３からなるカレントミラー回路では、トランジスタＱ２３を介して流れる基準電流Ｉ１ がトランジスタＱ２１を介して流れる電流ＩＦのｎ倍になるよう１：ｎのミラー比が設定されている。
【００８７】
つまり、定電流源５１では、次の関係が成り立つ。
ＩＣ１２ ≒ＩＦ 、ＩＣ１３ ≒ＩＦ 、Ｉ１ ＝ｎ×ＩＦ
このように構成した定電流源５１においても、電源電圧依存の影響を抑制することができる。具体的には、電源Ｖｃｃの電圧値が低下した場合、ＮＰＮトランジスタＱ１２，Ｑ１３を介して流れる電流ＩＣ１２ と、ＮＰＮトランジスタＱ１４を介して流れる電流ＩＣ１３ とが減少する。この場合、各ＮＰＮトランジスタＱ１１，Ｑ１４のエミッタを接続しているので、ＮＰＮトランジスタＱ１１を介して流れる定電流ＩＦ が増加する。逆に、電源Ｖｃｃの電圧値が増加した場合、ＮＰＮトランジスタＱ１２，Ｑ１３を介して流れる電流ＩＣ１２ と、ＮＰＮトランジスタＱ１４を介して流れる電流ＩＣ１３ とが増加し、ＮＰＮトランジスタＱ１１を介して流れる定電流ＩＦ が減少する。
【００８８】
このように、電源Ｖｃｃの変動に伴い定電流ＩＦ の電流値が補正されるため、基準電流Ｉ１ が所望の電流値からずれてしまうといった電源電圧依存の影響を抑制することができる。なお、この定電流源５１は、アンプ２９で補正する定電流源１４と比較した場合、補正できる電流量が小さくなるが、回路規模を小さくできる効果を有する。
【００８９】
また、図１３の定電流源５２は、図１２の定電流源５１に対して、ＮＰＮトランジスタＱ１３の代わりに抵抗ＲｄとショットキーダイオードＤ１１の直列回路を備える点と、ＮＰＮトランジスタＱ１１，Ｑ１４のエミッタの接続部が抵抗Ｒｋ を介してＮＰＮトランジスタＱ１２のエミッタに接続される点が異なる。この定電流源５２においても、定電流源５１と同様に、電源電圧依存の影響を抑制することができる。
【００９０】
さらに、図１４の定電流源５３は、図１２の定電流源５１に対し、ＮＰＮトランジスタＱ１２のベースとエミッタ間に抵抗ＲＴ が追加されている。定電流源５３からスイッチ回路ＳＷ１に供給される基準電流Ｉ１ は、ＮＰＮトランジスタＱ１１のエミッタ側に設けられる抵抗ＲＥ によって、所望の電流値に設定されるが、ＮＰＮトランジスタＱ１２のベース・エミッタ間に抵抗ＲＴ を設けることにより、さらに温度特性を加味した調整を行うことが可能となる。
【００９１】
・図１５に示す定電流パルス出力回路６１のように、位相補償回路６２を設けてもよい。なお、定電流パルス出力回路６１における他の構成（論理回路１３、定電流源１４、電流出力ドライバ１５、ピークホールドアンプ２３、スイッチ回路ＳＷ１，ＳＷ２、出力トランジスタＱ１）は上記第１実施形態の定電流パルス出力回路２１と同一である。
【００９２】
定電流パルス出力回路６１の位相補償回路６２は、ＮＰＮトランジスタＱ４、抵抗Ｒ１１、容量Ｃ１１から構成されている。この位相補償回路６２において、ＮＰＮトランジスタＱ４のベースが、電流出力ドライバ１５の出力端子に接続されるとともに、容量Ｃ１１を介してコレクタに接続されている。また、ＮＰＮトランジスタＱ４のコレクタが抵抗Ｒ１１を介して高電位電源Ｖｃｃに接続され、エミッタが低電位電源に接続されている。なお、ＮＰＮトランジスタＱ４は、出力トランジスタＱ１と比較して素子サイズが小さいトランジスタである。
【００９３】
定電流パルス出力回路６１において、出力トランジスタＱ１の出力電流ＩＬＥＤ が大きい場合、そのスイッチング動作により発振しやすくなるが、位相補償回路６２を設けることにより、その発振を防止することができる。
【００９４】
・光通信装置２０に用いる発光素子としては、発光ダイオード１１以外に半導体レーザ等を用いてもよい。
・送信回路としての定電流パルス出力回路２１と受信回路２２とを備える光通信装置２０に具体化したが、定電流パルス出力回路２１のみを備える光送信装置に具体化してもよい。
【００９５】
・定電流パルス出力回路２１，３１，３５，４１，６１は、発光素子としての発光ダイオード１１を点滅させるために用いるものであったが、それ以外の用途に用いてもよい。すなわち、各定電流パルス出力回路は、光通信装置２０以外の電子機器に用いてもよい。
【００９６】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路であって、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路とを備えたことを特徴とするパルス出力回路。
（付記２）前記電流調整回路は、前記出力端子の電圧のピークレベルをホールドし、そのホールドした電圧を出力するピークホールド回路と、前記ピークホールド回路の出力電圧に応じた電流を出力するアンプとを備え、該アンプの出力電流により、前記基準パルスの電流値を調整するようにしたことを特徴とする付記１に記載の定電流パルス出力回路。
（付記３）前記出力トランジスタのエミッタに接続された抵抗と、該抵抗と並列に接続された抵抗調整用トランジスタとが設けられ、
前記電流調整回路は、前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記抵抗調整用トランジスタをオン・オフすることを特徴とする付記１に記載の定電流パルス出力回路。
（付記４）前記電流調整回路は、前記ホールド電圧が所定レベルよりも低いとき前記抵抗調整用トランジスタをオンし、前記ホールド電圧が所定レベルよりも高いとき前記電流調整用トランジスタをオフすることを特徴とする付記３に記載の定電流パルス出力回路。
（付記５）前記出力トランジスタは、第１出力端子に接続され、第１定電流源による基準パルスを増幅して出力するための第１出力トランジスタと、第２出力端子に接続され、第２定電流源による基準パルスを増幅して出力するための第２出力トランジスタとを含み、
前記電流調整回路は、前記第１出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第２定電流源の電流値を調整する第１電流調整回路と、前記第２出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第１定電流源の電流値を調整する第２電流調整回路とを含むことを特徴とする付記１に記載の定電流パルス出力回路。
（付記６）前記定電流源と電流出力ドライバとの間に設けられ、スイッチング動作により前記基準パルスを生成する第１のスイッチ回路と、前記出力端子に接続された第２のスイッチ回路と、入力信号を所定時間だけ遅らせた遅延信号を出力し、該遅延信号により前記第１のスイッチ回路をオンさせるディレイ回路とを備え、
前記入力信号と前記遅延信号とに基づいて、前記第１のスイッチ回路をオンする直前の所定期間で、前記第２のスイッチ回路をオンし、前記電流調整回路におけるホールド電圧のサンプリングを行うことを特徴とする付記１に記載の定電流パルス出力回路。
（付記７）前記入力信号と遅延信号との少なくとも一方が活性化されている期間にて、前記定電流源と電流出力ドライバと電流調整回路とを含む各回路の動作電源を供給し、前記入力信号と遅延信号との両信号が非活性化されている期間で前記動作電源を遮断することを特徴とする付記６に記載の定電流パルス出力回路。（付記８）前記定電流源は、ＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記ＮＰＮトランジスタのベースに基準電位を入力して該ＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流をカレントミラー回路で増幅して前記基準電流を発生するものであり、
前記ＮＰＮトランジスタのコレクタに前記電流調整回路におけるアンプの出力電流を供給することを特徴とする付記２に記載の定電流パルス出力回路。
（付記９）前記定電流源は、
第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第１のＮＰＮトランジスタのベースに基準電位を入力して該ＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流を第１のカレントミラー回路で増幅して前記基準電流を発生するものであり、
第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタに非反転入力端子が接続され、前記第２のＮＰＮトランジスタのエミッタに反転入力端子が接続され、前記第１のＮＰＮトランジスタのコレクタに出力端子が接続され、前記各ＮＰＮトランジスタを介して流れる電流を等しくするよう帰還をかけるアンプとを備えたことを特徴とする付記１〜８のいずれかに記載の定電流パルス出力回路。
（付記１０）前記定電流源は、
第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第１のＮＰＮトランジスタのベースに基準電位を入力して該第１のＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流を第１のカレントミラー回路で増幅して前記基準電流を出力するものであり、
第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第２のＮＰＮトランジスタと、前記電流経路とは別の電流経路に設けられた第３のＮＰＮトランジスタとを備え、
前記第２のＮＰＮトランジスタのベースと第３のＮＰＮトランジスタのベースとを接続し、前記第１のＮＰＮトランジスタのエミッタと第３のＮＰＮトランジスタのエミッタとを接続したことを特徴とした付記１〜８のいずれかに記載の定電流パルス出力回路。
（付記１１）前記ＮＰＮトランジスタのベースに入力される基準電位は、半導体のバンドギャップを利用して生成される電位であることを特徴とする付記８〜１０に記載の定電流パルス出力回路。
（付記１２）前記出力トランジスタのベースに接続される位相補償回路を備えることを特徴とする付記１〜１１のいずれかに記載の定電流パルス出力回路。
（付記１３）前記出力端子に発光素子が接続され、前記出力端子から出力する定電流パルスにより該発光素子を点滅させることを特徴とする付記１〜１２のいずれかに記載の定電流パルス出力回路。
（付記１４）定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路と、該定電流パルス出力回路から出力される定電流パルスにより点滅する発光素子とを備えた光通信装置であって、
前記定電流パルス出力回路は、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子に接続されたスイッチ回路と、
前記スイッチ回路を介して入力される前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路とを備えたことを特徴とする光通信装置。
【００９７】
【発明の効果】
以上詳述したように、本発明によれば、出力端子の電圧レベルが変動する場合でも、所望の電流値の定電流パルスを出力することができる。
【図面の簡単な説明】
【図１】第１実施形態の定電流パルス出力回路のブロック回路図である。
【図２】光通信装置を示す概略構成図である。
【図３】定電流パルス出力回路の詳細な構成を示す回路図である。
【図４】定電流源を示す回路図である。
【図５】定電流パルス出力回路の動作波形図である。
【図６】出力端子の電圧変化に対する出力電流変化を示す特性図である。
【図７】第２実施形態の定電流パルス出力回路の回路図である。
【図８】出力端子の電圧変化に対するゲート電圧変化及び出力電流変化を示す特性図である。
【図９】第３実施形態の定電流パルス出力回路の回路図である。
【図１０】第４実施形態の定電流パルス出力回路の回路図である。
【図１１】定電流パルス出力回路の動作波形図である。
【図１２】別の定電流源の回路図である。
【図１３】別の定電流源の回路図である。
【図１４】別の定電流源の回路図である。
【図１５】別の定電流パルス出力回路の回路図である。
【図１６】従来例の定電流パルス出力回路の回路図である。
【図１７】定電流パルスの説明図である。
【符号の説明】
１１，１１ａ，１１ｂ 発光素子としての発光ダイオード
１４，５１，５２，５３ 定電流源
１４ａ 第１定電流源
１４ｂ 第２定電流源
１５，３２ 電流出力ドライバ
１５ａ 第１電流出力ドライバ
１５ｂ 第２電流出力ドライバ
２０ 光通信装置
２１，３１，３５，４１，６１ 定電流パルス出力回路
２３ 電流調整回路としてのピークホールドアンプ
２３ａ 第１電流調整回路としての第１ピークホールドアンプ
２３ｂ 第２電流調整回路としての第２ピークホールドアンプ
２５ ピークホールド回路
２６，２９ アンプ
３３ 電流調整回路としてのピークホールド回路
４２ ディレイ回路
６２ 位相補償回路
ＤＩＮ，ＤＩＮＡ，ＤＩＮＢ 入力信号
ＤＬ 遅延信号
Ｉ１ ，Ｉ１ａ，Ｉ１ｂ 基準電流
ＩＡ ，ＩＡａ，ＩＡｂ 出力電流
ＩＣ１２，ＩＣ１３ 電流
ＩＦ 定電流
ＯＵＴ 出力端子
ＯＵＴＡ 第１出力端子
ＯＵＴＢ 第２出力端子
Ｑ１ 出力トランジスタ
Ｑ１ａ 第１出力トランジスタ
Ｑ１ｂ 第２出力トランジスタ
Ｑ１１ 第１のＮＰＮトランジスタ
Ｑ１２ 第２のＮＰＮトランジスタ
Ｑ１４ 第３のＮＰＮトランジスタ
Ｑ３２ 抵抗調整用トランジスタとしてのＮチャネルＭＯＳトランジスタ
ＲＥ 抵抗
ＳＷ１ 第１のスイッチ回路
ＳＷ２ 第２のスイッチ回路
Ｖｃｃ 動作電源
ＶＯＵＴ ，ＶＯＵＴＡ，ＶＯＵＴＢ 出力端子の電圧
ＶＰＨ ホールド電圧
ＶＲＥＦ１ 基準電位
Claims (10)
- 定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路であって、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路とを備えたことを特徴とするパルス出力回路。 - 前記電流調整回路は、前記出力端子の電圧のピークレベルをホールドし、そのホールドした電圧を出力するピークホールド回路と、前記ピークホールド回路の出力電圧に応じた電流を出力するアンプとを備え、該アンプの出力電流により、前記基準パルスの電流値を調整するようにしたことを特徴とする請求項１に記載の定電流パルス出力回路。
- 前記出力トランジスタのエミッタに接続された抵抗と、該抵抗と並列に接続された抵抗調整用トランジスタとが設けられ、
前記電流調整回路は、前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記抵抗調整用トランジスタをオン・オフすることを特徴とする請求項１に記載の定電流パルス出力回路。 - 前記出力トランジスタは、第１出力端子に接続され、第１定電流源による基準パルスを増幅して出力するための第１出力トランジスタと、第２出力端子に接続され、第２定電流源による基準パルスを増幅して出力するための第２出力トランジスタとを含み、
前記電流調整回路は、前記第１出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第２定電流源の電流値を調整する第１電流調整回路と、前記第２出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第１定電流源の電流値を調整する第２電流調整回路とを含むことを特徴とする請求項１に記載の定電流パルス出力回路。 - 前記定電流源と電流出力ドライバとの間に設けられ、スイッチング動作により前記基準パルスを生成する第１のスイッチ回路と、前記出力端子に接続された第２のスイッチ回路と、入力信号を所定時間だけ遅らせた遅延信号を出力し、該遅延信号により前記第１のスイッチ回路をオンさせるディレイ回路とを備え、
前記入力信号と前記遅延信号とに基づいて、前記第１のスイッチ回路をオンする直前の所定期間で、前記第２のスイッチ回路をオンし、前記電流調整回路におけるホールド電圧のサンプリングを行うことを特徴とする請求項１に記載の定電流パルス出力回路。 - 前記入力信号と遅延信号との少なくとも一方が活性化されている期間にて、前記定電流源と電流出力ドライバと電流調整回路とを含む各回路の動作電源を供給し、前記入力信号と遅延信号との両信号が非活性化されている期間で前記動作電源を遮断することを特徴とする請求項５に記載の定電流パルス出力回路。
- 前記定電流源は、
第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第１のＮＰＮトランジスタのベースに基準電位を入力して該ＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流を第１のカレントミラー回路で増幅して前記基準電流を発生するものであり、
第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタに非反転入力端子が接続され、前記第２のＮＰＮトランジスタのエミッタに反転入力端子が接続され、前記第１のＮＰＮトランジスタのコレクタに出力端子が接続され、前記各ＮＰＮトランジスタを介して流れる電流を等しくするよう帰還をかけるアンプと
を備えたことを特徴とする請求項１〜６のいずれかに記載の定電流パルス出力回路。 - 前記定電流源は、
第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第１のＮＰＮトランジスタのベースに基準電位を入力して該第１のＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流を第１のカレントミラー回路で増幅して前記基準電流を出力するものであり、
第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第２のＮＰＮトランジスタと、前記電流経路とは別の電流経路に設けられた第３のＮＰＮトランジスタとを備え、
前記第２のＮＰＮトランジスタのベースと第３のＮＰＮトランジスタのベースとを接続し、前記第１のＮＰＮトランジスタのエミッタと第３のＮＰＮトランジスタのエミッタとを接続したことを特徴とした請求項１〜６のいずれかに記載の定電流パルス出力回路。 - 前記出力トランジスタのベースに接続される位相補償回路を備えることを特徴とする請求項１〜８のいずれかに記載の定電流パルス出力回路。
- 定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路と、該定電流パルス出力回路から出力される定電流パルスにより点滅する発光素子とを備えた光通信装置であって、
前記定電流パルス出力回路は、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子に接続されたスイッチ回路と、
前記スイッチ回路を介して入力される前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路と
を備えたことを特徴とする光通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003061127A JP3999687B2 (ja) | 2003-03-07 | 2003-03-07 | 定電流パルス出力回路及び光通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003061127A JP3999687B2 (ja) | 2003-03-07 | 2003-03-07 | 定電流パルス出力回路及び光通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004274305A true JP2004274305A (ja) | 2004-09-30 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2003061127A Expired - Fee Related JP3999687B2 (ja) | 2003-03-07 | 2003-03-07 | 定電流パルス出力回路及び光通信装置 |
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| Country | Link |
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| JP (1) | JP3999687B2 (ja) |
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|---|---|---|---|---|
| CN109326954A (zh) * | 2017-07-31 | 2019-02-12 | 科大国盾量子技术股份有限公司 | 一种用于量子通信单光子源的激光器高速驱动模块 |
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| JP3999687B2 (ja) | 2007-10-31 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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