JP2004274305A - Constant current pulse output circuit and optical communication device - Google Patents

Constant current pulse output circuit and optical communication device Download PDF

Info

Publication number
JP2004274305A
JP2004274305A JP2003061127A JP2003061127A JP2004274305A JP 2004274305 A JP2004274305 A JP 2004274305A JP 2003061127 A JP2003061127 A JP 2003061127A JP 2003061127 A JP2003061127 A JP 2003061127A JP 2004274305 A JP2004274305 A JP 2004274305A
Authority
JP
Japan
Prior art keywords
output
constant current
circuit
current
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003061127A
Other languages
Japanese (ja)
Other versions
JP3999687B2 (en
Inventor
Kazunori Nishizono
和則 西薗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2003061127A priority Critical patent/JP3999687B2/en
Publication of JP2004274305A publication Critical patent/JP2004274305A/en
Application granted granted Critical
Publication of JP3999687B2 publication Critical patent/JP3999687B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Optical Communication System (AREA)
  • Amplifiers (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a constant current pulse output circuit which can output the constant current pulse at a desired current value even if a voltage level of an output terminal fluctuates. <P>SOLUTION: The constant current pulse output circuit 21 is provided with a logic circuit 13, a constant current source 14, a current output driver 15, a peak hold amplifier 23, switch circuits SW1, SW2, and an output transistor Q1. The voltage VOUT of the output terminal OUT is inputted to the peak hold amplifier 23 via the switch circuit SW2. The peak hold amplifier 23 holds the peak level of the voltage OUT, and it outputs the current IA corresponding to the hold voltage. A current value of a reference current I1 to be outputted from the constant current source 14 is adjusted by the output current IA of the peak hold amplifier 23. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、発光素子を点滅させるための定電流パルスを出力する定電流パルス出力回路及び光通信装置に関するものである。
【０００２】
近年、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ ）等の携帯端末、携帯電話等の電子機器には、赤外線データ通信機能が付加されている、即ち赤外線を用い空間を介してデータの送受信を行う光通信装置が搭載されている。また、コンピュータ等には、光ファイバ等の通信媒体を介してデータの送受信を行う光通信装置が搭載されている。これらの光通信装置では、低価格化と高性能化が求められている。
【０００３】
【従来の技術】
図１６には、従来の定電流パルス出力回路１０を示している。なお、この定電流パルス出力回路１０は、例えば、光通信装置における送信回路として使用されるものである。
【０００４】
定電流パルス出力回路１０は、出力端子ＯＵＴに発光ダイオード１１が接続され、入力端子ＩＮには入力信号ＤＩＮが入力される。定電流パルス出力回路１０は、その入力信号ＤＩＮに応答して動作し、発光ダイオード１１にパルス状の出力電流ＩＬＥＤ を供給する。発光ダイオード１１は、その出力電流ＩＬＥＤ に基づいて発光及び消光を繰り返す。
【０００５】
定電流パルス出力回路１０は、論理回路１３、定電流源１４、電流出力ドライバ１５、スイッチ回路ＳＷ１、出力トランジスタＱ１、ダイオードＤ１，Ｄ２，Ｄ３を備えている。定電流パルス出力回路１０において、入力端子ＩＮには論理回路１３が接続されている。論理回路１３は、入力端子ＩＮから入力される入力信号ＤＩＮに基づいてスイッチ回路ＳＷ１をオン・オフする。定電流源１４は一定の電流値の基準電流Ｉ１ を流す。そして、スイッチ回路ＳＷ１のスイッチング動作により、基準電流Ｉ１ の基準パルスが生成されて電流出力ドライバ１５に供給される。
【０００６】
電流出力ドライバ１５は、ＮＰＮトランジスタＱ２，Ｑ３及び抵抗Ｒ１，Ｒ２を備え、出力トランジスタＱ１を駆動する。詳しくは、ＮＰＮトランジスタＱ２は、コレクタがスイッチ回路ＳＷ１に接続され、エミッタが低電位電源に接続され、ベースが抵抗Ｒ１を介してエミッタに接続されている。また、ＮＰＮトランジスタＱ２のコレクタにＮＰＮトランジスタＱ３のベースが接続されている。ＮＰＮトランジスタＱ３は、コレクタが高電位電源（動作電源）Ｖｃｃに接続され、エミッタが抵抗Ｒ２を介してＮＰＮトランジスタＱ２のベースに接続されている。そして、ＮＰＮトランジスタＱ２のベースが出力トランジスタＱ１のベースに接続されている。
【０００７】
出力トランジスタＱ１は、ＮＰＮトランジスタであり、コレクタが出力端子ＯＵＴに接続され、エミッタが低電位電源に接続されている。出力トランジスタＱ１のベースにはダイオードＤ１のアノードが接続され、そのダイオードＤ１のカソードは、出力トランジスタＱ１のコレクタに接続されている。また、ダイオードＤ２とダイオードＤ３とが直列に接続されており、ダイオードＤ３のカソードが出力トランジスタＱ１のコレクタに接続され、ダイオードＤ２のアノードがトランジスタＱ２のコレクタ（トランジスタＱ３のベース）に接続されている。
【０００８】
出力トランジスタＱ１と電流出力ドライバ１５のＮＰＮトランジスタＱ２とはカレントミラー構成になっており、電流出力ドライバ１５の活性化時（スイッチ回路ＳＷ１のオン時）に、各トランジスタＱ１，Ｑ２の素子サイズに応じたミラー比により電流増幅が行われる。なお、ダイオードＤ１〜Ｄ３及び抵抗Ｒ１，Ｒ２は、発振防止や電流制限などを行うために設けられている。
【０００９】
このように構成した定電流パルス出力回路１０では、図１７に示すように、入力信号ＤＩＮがＨレベルである期間でスイッチ回路ＳＷ１がオンされ基準パルスが生成される。そして、その基準パルスを増幅した定電流パルス（パルス状の出力電流ＩＬＥＤ ）を出力することで、発光ダイオード１１が点滅される。
【００１０】
因みに、特許文献１や特許文献２では、光送信器において、レーザダイオードによる一定の光出力を得るための技術が開示されている。
【００１１】
【特許文献１】
特開平５−２９９７３５号公報
【特許文献２】
特開平７−１３１４２４号公報
【００１２】
【発明が解決しようとする課題】
ところで、上記の定電流パルス出力回路１０では、発光ダイオード１１に供給される電源ＶＬＥＤ の電圧レベルが異なる場合においても、一定の光出力を得るために出力電流ＩＬＥＤ を所望の電流値に保つ必要がある。具体的に、定電流パルス出力回路１０の出力端子ＯＵＴは、電源ＶＬＥＤ に対して発光ダイオードの順方向電圧だけ落ちた電圧になり、例えば、０．４Ｖ〜９Ｖの電圧になる。なお、最低電圧の０．４Ｖは、出力トランジスタＱ１の飽和状態にはいらない電圧値である。この場合、ＮＰＮトランジスタＱ１，Ｑ２とで構成したカレントミラー回路において、出力端子ＯＵＴの電圧（出力トランジスタＱ１のコレクタ電圧）が変動するとアーリー効果によりミラー係数が劣化して出力電流ＩＬＥＤ が増える問題が生じてしまう。すなわち、バイポーラトランジスタではそのベース電流が同一であってもコレクタ・エミッタ間電圧が大きくなるほどそのコレクタ電流も大きくなる性質がある。なおこの特性は、バイポーラトランジスタに限らずＭＯＳトランジスタ等でも生じる。
【００１３】
また、定電流パルス出力回路１０において、出力トランジスタＱ１のエミッタ側に抵抗を設け、コレクタ電圧依存の影響を抑制する対策が検討されている。しかし、定電流パルス出力回路１０において、出力端子ＯＵＴの電圧（出力トランジスタＱ１のコレクタ電圧）が０．４Ｖとなる場合に所望の定電流パルスを出力させるためには、出力トランジスタＱ１のエミッタ側に抵抗を設けることが困難になる。例えば、４００ｍＡの定電流パルスを出力する定電流パルス出力回路を、カレントミラー回路を用いて実現したり、電流検出をして帰還をかける回路を用いて実現したりする場合、出力トランジスタＱ１のエミッタ側に高精度の抵抗（例えば、０．５Ω）を設ける必要がある。この高精度の抵抗を設ける場合には、回路面積やコストが増大してしまうといった問題が生じてしまう。
【００１４】
本発明は上記問題点を解決するためになされたものであって、その目的は、出力端子の電圧レベルが変動する場合でも、所望の電流値の定電流パルスを出力することができる定電流パルス出力回路、及びその定電流パルス出力回路を備える光通信装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、請求項１，１０に記載の発明によれば、出力端子に出力トランジスタが接続されており、定電流源で発生した基準パルスに基づいて電流出力ドライバが出力トランジスタを駆動することにより、基準パルスを増幅した定電流パルスが出力端子から出力される。この電流調整回路により、出力端子の電圧がホールドされ、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値が調整される。このようにすると、出力トランジスタのコレクタ電圧（出力端子の電圧）が高くなる場合、定電流パルスの電流値の増加が抑制され、定電流パルスを所望の電流値に保持することが可能となる。
【００１６】
請求項２に記載の発明によれば、電流調整回路は、ピークホールド回路とアンプとを備える。ピークホールド回路により、出力端子の電圧のピークレベルをホールドしたホールド電圧が出力され、そのホールド電圧に応じた電流がアンプから出力される。そして、アンプの出力電流により基準パルスの電流値が調整される。このようにすれば、出力トランジスタのコレクタ電圧が高くなる場合に、定電流パルスの電流値の増加を抑制することが可能となる。
【００１７】
請求項３に記載の発明によれば、出力トランジスタのエミッタに抵抗が接続され、該抵抗と並列に抵抗調整用トランジスタが接続される。そして、電流調整回路により、出力端子の電圧がホールドされ、ホールド電圧の電圧レベルに基づいて抵抗調整用トランジスタがオン・オフされる。具体的に、ホールド電圧の電圧レベルが低い場合には抵抗調整用トランジスタがオンされ、ホールド電圧の電圧レベルが高い場合には抵抗調整用トランジスタがオフされる。このようにすると、出力端子の電圧が高い場合において、出力トランジスタのエミッタ側に設けた抵抗により、コレクタ電圧依存の影響を抑制することが可能となる。また、出力端子の電圧が低い場合でも所望の電流値の定電流パルスが出力される。
【００１８】
請求項４に記載の発明によれば、第１出力端子には第１出力トランジスタが接続され、第１出力トランジスタのスイッチング動作により、第１定電流源による基準パルスが増幅されて出力される。また、第２出力端子には第２出力トランジスタが接続され、第２出力トランジスタのスイッチング動作により、第２定電流源による基準パルスが増幅されて出力される。そして、第１電流調整回路により第１出力端子の電圧がホールドされ、その電圧レベルに応じて第２定電流源の電流値が調整され、第２電流調整回路により第２出力端子の電圧がホールドされ、その電圧レベルに応じて第１定電流源の電流値が調整される。ここで、各出力トランジスタのうちの一方が頻繁にスイッチング動作している場合に、スイッチング動作していない他方の出力トランジスタ側の出力端子電圧をサンプリングすることができるので、電流調整回路でのサンプリング期間を確保する上で好ましいものとなる。
【００１９】
請求項５に記載の発明によれば、定電流源と電流出力ドライバとの間には第１のスイッチ回路が設けられている。ディレイ回路により、入力信号を所定時間だけ遅らせた遅延信号が出力され、該遅延信号により第１のスイッチ回路がオンされる。この第１のスイッチ回路のスイッチング動作によって基準パルスが生成される。ここで、入力信号と遅延信号とに基づいて、第１のスイッチ回路をオンする直前の所定期間で、出力端子に接続された第２のスイッチ回路がオンされ、電流調整回路におけるホールド電圧のサンプリングが行われる。
【００２０】
請求項６に記載の発明によれば、入力信号と遅延信号との少なくとも一方が活性化されている期間にて、定電流源と電流出力ドライバと電流調整回路とを含む各回路の動作電源が供給され、入力信号と遅延信号との両信号が非活性化されている期間では動作電源が遮断される。このようにすると、入力信号の入力がないときに各回路での消費電流を削減することが可能となる。
【００２１】
請求項７，８に記載の発明によれば、定電流源において、第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、第１のＮＰＮトランジスタのベースに基準電位を入力することで該トランジスタと抵抗との直列回路に定電流が流される。この定電流がカレントミラー回路で増幅されて基準電流が出力される。また、第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路には第２のＮＰＮトランジスタが設けられている。
【００２２】
請求項７に記載の発明では、第１のＮＰＮトランジスタのエミッタにアンプの非反転入力端子が接続され、第２のＮＰＮトランジスタのエミッタにアンプの反転入力端子が接続され、該アンプの出力端子が第１のＮＰＮトランジスタのコレクタに接続されている。このアンプにより、各ＮＰＮトランジスタを介して流れる電流が等しくなるよう帰還がかけられる。このようにすれば、定電流源に供給される電源電圧が変動しても、基準電流が所望の電流値に保持される。
【００２３】
また、請求項８に記載の発明では、第２のＮＰＮトランジスタが設けられる電流経路とは別の電流経路に第３のＮＰＮトランジスタが設けられる。そして、第２のＮＰＮトランジスタのベースと第３のＮＰＮトランジスタのベースとが接続され、第１のＮＰＮトランジスタのエミッタと第３のＮＰＮトランジスタのエミッタとが接続される。この構成によれば、請求項７と同様に、定電流源に供給される電源電圧が変動しても、基準電流が所望の電流値に保持される。
【００２４】
請求項９に記載の発明によれば、出力トランジスタのベースに位相補償回路が接続されることにより、出力トランジスタのスイッチング動作による発振が防止される。
【００２５】
請求項１０に記載の発明によれば、定電流パルス出力回路の定電流パルスを所望の電流値とすることが可能となることから、発光素子の光出力が一定に保たれる。また、発光素子に必要以上の大電流が流れることを防止でき、該発光素子の寿命が低下するといった問題が回避される。
【００２６】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図６に従って説明する。
【００２７】
図２は、光通信装置２０の概略構成図である。
光通信装置２０は、発光ダイオード（ＬＥＤ）１１、フォトダイオード１２、送信回路としての定電流パルス出力回路２１、及び受信回路２２を備える。
【００２８】
受信回路２２は、入力端子にフォトダイオード１２が接続される。フォトダイオード１２は、受信した光に対応した受信電流ＩＰＤを生成する。受信回路２２は、受信電流ＩＰＤを電流−電圧（Ｉ−Ｖ）変換して受信電圧を生成し、その受信電圧を２値化して生成した受信信号ＤＯＵＴを出力端子から出力する。
【００２９】
定電流パルス出力回路２１は、出力端子ＯＵＴに発光ダイオード１１が接続され、入力端子には送信信号（入力信号）ＤＩＮが入力される。定電流パルス出力回路２１は、入力信号ＤＩＮに応答して生成した送信電流（出力電流）ＩＬＥＤ を発光ダイオード１１に供給する。発光ダイオード１１は、パルス状の出力電流ＩＬＥＤ に基づいて発光及び消光を繰り返す。
【００３０】
図１は、定電流パルス出力回路２１の概略構成を示すブロック回路図である。本実施形態の定電流パルス出力回路２１は、前記従来例の定電流パルス出力回路１０の回路構成を一部変更したものであり、同一構成部分には同一の記号を付している。すなわち、定電流パルス出力回路２１は、ピークホールドアンプ２３及びスイッチ回路ＳＷ２を追加した点が従来例の定電流パルス出力回路１０と異なる。
【００３１】
定電流パルス出力回路２１において、出力端子ＯＵＴの電圧ＶＯＵＴ がスイッチ回路ＳＷ２を介してピークホールドアンプ２３に入力される。ピークホールドアンプ２３は、その電圧ＶＯＵＴ のピークレベルをホールドし、ホールド電圧の電圧レベルに応じて出力電流ＩＡ を出力する。スイッチ回路ＳＷ２は、スイッチ回路ＳＷ１と同様に論理回路１３の出力信号により制御される。
【００３２】
なお、第１のスイッチ回路ＳＷ１と第２のスイッチ回路ＳＷ２は、論理回路１３の出力信号によって相補的にオン・オフされる。具体的には、入力信号ＤＩＮがＬレベルである場合、スイッチ回路ＳＷ１はオフされ、スイッチ回路ＳＷ２はオンされる。入力信号ＤＩＮがＨレベルである場合には、スイッチ回路ＳＷ１はオンされ、スイッチ回路ＳＷ２はオフされる。
【００３３】
図３は、定電流パルス出力回路２１の詳細な構成を示す回路図である。
図３に示すように、ピークホールドアンプ２３は、ピークホールド回路２５とアンプ２６とを備えている。ピークホールド回路２５は、アンプ２７とダイオードＤＰＨと容量ＣＰＨとを備えている。アンプ２７の出力端子はダイオードＤＰＨのアノードに接続され、ダイオードＤＰＨのカソードはアンプ２７の反転入力端子と容量ＣＰＨの第１端子に接続され、容量ＣＰＨの第２端子は低電位電源に接続されている。アンプ２７の非反転入力端子には前記スイッチ回路ＳＷ２（図示略）を介して出力端子ＯＵＴの電圧ＶＯＵＴ が入力される。このように構成されたピークホールド回路２５は、電圧ＶＯＵＴ のピークレベルをホールドし、そのホールドしたホールド電圧ＶＰＨを出力する。
【００３４】
アンプ２６は、非反転入力端子にピークホールド回路２５からの出力電圧であるホールド電圧ＶＰＨが入力され、反転入力端子に基準信号ＶＲＥＦ が入力される。そして、アンプ２６の出力端子は定電流源１４に接続されている。アンプ２６は、電流出力型アンプであり、ピークホールド回路２５のホールド電圧ＶＰＨと基準信号ＶＲＥＦ の電位差に応じた電流ＩＡ を流す。この電流ＩＡ により、定電流源１４における基準電流Ｉ１ の電流値が調整される。
【００３５】
なお、電流出力ドライバ１５と出力トランジスタＱ１との回路構成は、従来例と同一であるためここではその説明を省略する。また、出力端子ＯＵＴには、破線で示す定電流源２８を接続してもよい。この定電流源２８により微小電流Ｉｓ （例えば、０．１μＡ）を流すことで、出力端子ＯＵＴの電圧ＶＯＵＴ を安定化させることが可能となる。
【００３６】
図４は、定電流源１４の一構成例を示す回路図である。
定電流源１４は、ＮＰＮトランジスタＱ１１，Ｑ１２，Ｑ１３、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３、抵抗ＲＥ 、及びアンプ２９により構成される。各ＰチャネルＭＯＳトランジスタＱ２１〜Ｑ２３のソースは、動作電源としての高電位電源Ｖｃｃに接続される。ＰチャネルＭＯＳトランジスタＱ２１のドレインは、各トランジスタＱ２１〜Ｑ２３のゲートに接続されている。
【００３７】
ＰチャネルＭＯＳトランジスタＱ２１のドレインは、ＮＰＮトランジスタＱ１１と抵抗ＲＥとの直列回路を介して低電位電源に接続される。ＮＰＮトランジスタＱ１１のコレクタにはピークホールドアンプ２３の出力電流ＩＡ が供給され、ＮＰＮトランジスタＱ１１のベースには基準電位ＶＲＥＦ１が供給される。この基準電位ＶＲＥＦ１は、半導体のバンドギャップを利用して生成されるものであり、温度変化が小さい基準電位である。
【００３８】
ここで、ＮＰＮトランジスタＱ１１に流れる定電流ＩＦ は次式により求められる。
ＩＦ ＝（ＶＲＥＦ１−ＶＢＥ）／ｒｅ
なお、ＶＢＥはＮＰＮトランジスタＱ１１のベース・エミッタ間電圧降下であり、ｒｅは抵抗ＲＥ の抵抗値である。
【００３９】
この定電流ＩＦ を供給する電流経路に設けられているＰチャネルＭＯＳトランジスタＱ２１は、ＰチャネルＭＯＳトランジスタＱ２３と第１のカレントミラー回路を構成している。ＰチャネルＭＯＳトランジスタＱ２３のドレインはスイッチ回路ＳＷ１に接続されている。従って、各トランジスタＱ２１，Ｑ２３の素子サイズに応じたミラー比により、トランジスタＱ２３を介してスイッチ回路ＳＷ１に基準電流Ｉ１ が出力される。
【００４０】
また、定電流源１４では、定電流ＩＦ を流すＮＰＮトランジスタＱ１１のコレクタにピークホールドアンプ２３の出力電流ＩＡ が供給される構成であるため、基準電流Ｉ１ は、ＮＰＮトランジスタＱ１１に流れる定電流ＩＦ とピークホールドアンプ２３の出力電流ＩＡ とに応じて調整される。具体的には、ピークホールドアンプ２３からの出力電流ＩＡ が増加すると、ＰチャネルＭＯＳトランジスタＱ２１を介して流れる電流が減少して、ＰチャネルＭＯＳトランジスタＱ２３に流れる基準電流Ｉ１が減る。ここで、例えば、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２３からなるカレントミラー回路のミラー比が１：１である場合、基準電流Ｉ１ は、Ｉ１ ＝ＩＦ −ＩＡ となり、出力電流ＩＡ の増加分だけ基準電流Ｉ１ が減少することになる。
【００４１】
また、ＰチャネルＭＯＳトランジスタＱ２２のドレインは、ダイオード接続されたＮＰＮトランジスタＱ１２，Ｑ１３と抵抗ＲＥ との直列回路を介して低電位電源に接続されている。ＰチャネルＭＯＳトランジスタＱ２２とＰチャネルＭＯＳトランジスタＱ２１とにより第２のカレントミラー回路が構成されており、該回路のミラー比は１：１となるよう設定されている。
【００４２】
アンプ２９は、非反転入力端子がＮＰＮトランジスタＱ１１のエミッタと抵抗ＲＥ との間に接続され、反転入力端子がＮＰＮトランジスタＱ１２のエミッタと抵抗ＲＥ との間に接続され、出力端子がＮＰＮトランジスタＱ１１のコレクタに接続されている。なお、ＮＰＮトランジスタＱ１１，Ｑ１２のエミッタに接続される各抵抗ＲＥ は同じ抵抗値をもつ。
【００４３】
アンプ２９は、ＮＰＮトランジスタＱ１１に流れる定電流ＩＦ とＮＰＮトランジスタＱ１２，Ｑ１３に流れる電流ＩＣ１２ とを比較し、その差に応じた電流ＩＢ を出力端子に流し込む。
【００４４】
ここで、電流ＩＣ１２ が流れる電流経路は、電源Ｖｃｃの電圧変動による影響を補償するために設けられたダミーのパスであり、アンプ２９によってそのダミーのパスに流れる電流ＩＣ１２ と定電流ＩＦ とが等しくなるよう帰還をかけている。この回路構成によって、電源Ｖｃｃの電圧変動に伴い基準電流Ｉ１ が所望の電流値からずれてしまうといった電源電圧依存の影響が抑制される。
【００４５】
次に、本実施形態の定電流パルス出力回路２１の動作を説明する。
図５に示すように、スイッチ回路ＳＷ１は、入力信号ＤＩＮがＬレベルであるときにオフされ、入力信号ＤＩＮがＨレベルであるときにオンされる。一方、スイッチ回路ＳＷ２は、入力信号ＤＩＮがＬレベルであるときにオンされ、入力信号ＤＩＮがＨレベルであるときにオフされる。
【００４６】
本実施形態では、時刻ｔ１１以前でスイッチ回路ＳＷ２がオンされているとき、出力端子ＯＵＴの電圧ＶＯＵＴ がスイッチ回路ＳＷ２を介してピークホールド回路２５に入力され、該電圧ＶＯＵＴ のピークレベルが保持される。そして、そのピークレベルに対応するホールド電圧ＶＰＨがピークホールド回路２５から出力され、ホールド電圧ＶＰＨに応じた出力電流ＩＡ がアンプ２６から出力される。この出力電流ＩＡ により、定電流源１４の基準電流Ｉ１ が調整される。
【００４７】
時刻ｔ１１〜ｔ１２の期間において、スイッチ回路ＳＷ１がオンされているとき、定電流源１４からの基準電流Ｉ１ がスイッチ回路ＳＷ１を介して電流出力ドライバ１５に入力される。つまり、スイッチ回路ＳＷ１のスイッチング動作により、電流出力ドライバ１５の入力電流である基準電流Ｉ１ が供給・遮断される。これにより、基準電流Ｉ１ の基準パルスが電流出力ドライバ１５に入力されて出力トランジスタＱ１が駆動される。その出力トランジスタＱ１の駆動により、基準電流Ｉ１ の電流パルスを増幅した出力電流ＩＬＥＤ が発光ダイオード１１に流れて該ダイオード１１が発光する。
【００４８】
図６は、出力端子ＯＵＴの電圧ＶＯＵＴ の変化に対する出力電流ＩＬＥＤ，ＩＡ の変化を示す特性図である。
本実施形態では、出力端子ＯＵＴの電圧ＶＯＵＴ が高くなるほど、ピークホールドアンプ２３の出力電流ＩＡ が増大される。従来例の定電流パルス出力回路１０では、図６において破線で示すように、電圧ＶＯＵＴ が高くなると、発光ダイオード１１に流れる出力電流ＩＬＥＤ が増大してしまう。これに対し、本実施形態では、電圧ＶＯＵＴ に応じて出力電流ＩＡ が増加し、その出力電流ＩＡ の増加分だけ基準電流Ｉ１ の電流値が減少されるため、出力電流ＩＬＥＤ の増加が抑えられる。
【００４９】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）出力端子ＯＵＴの電圧ＶＯＵＴ がピークホールド回路２５でホールドされ、ピークホールド回路２５から出力されるホールド電圧ＶＰＨに応じてアンプ２６から電流ＩＡ が出力される。このアンプ２６の出力電流ＩＡ により基準電流Ｉ１ の電流値が調整されるため、出力端子ＯＵＴの電圧ＶＯＵＴ が高い場合でも、定電流パルスの電流値の増加を抑制することができる。
【００５０】
（２）定電流源１４において、各トランジスタＱ１２，Ｑ１３，Ｑ２２と抵抗ＲＥ とからなる電流経路を設け、アンプ２９によってその電流経路に流れる電流ＩＣ１２ と定電流ＩＦ とが等しくなるよう帰還をかけている。この構成により、電源Ｖｃｃの電圧変動に伴い基準電流Ｉ１ が所望の電流値からずれてしまうといった電源電圧依存の影響を抑制することができる。
【００５１】
（３）定電流源１４において、ＮＰＮトランジスタＱ１１のベースに入力される基準電位ＶＲＥＦ１は、半導体のバンドギャップを利用して生成される温度変化が少ない電位であるため、より正確な定電流ＩＦ 及び基準電流Ｉ１ を流すことができる。
【００５２】
（４）定電流パルス出力回路２１から出力される定電流パルスを所望の電流値とすることにより、発光ダイオード１１の光出力を一定に保つことができる。また、発光ダイオード１１に必要以上の大電流が流れることを防止でき、該発光ダイオード１１の寿命が低下するといった問題を回避できる。
【００５３】
（５）出力トランジスタＱ１のエミッタ側に高精度の抵抗を設けることなく定電流パルスを所望の電流値に保持することができるので、回路面積やコストの増大を抑制することができる。
【００５４】
次に、本発明における第２〜第４実施形態を説明する。但し、以下の各実施形態の構成において、上述した第１実施形態と同等であるものについては図面に同一の記号を付すと共にその説明を簡略化する。そして、以下には第１実施形態との相違点を中心に説明する。
【００５５】
（第２実施形態）
図７は、第２実施形態の定電流パルス出力回路３１を示すブロック回路図である。
【００５６】
定電流パルス出力回路３１において、出力トランジスタＱ１のエミッタは、抵抗ＲＥ１を介して低電位電源に接続されている。また、ＮチャネルＭＯＳトランジスタＱ３１がその抵抗ＲＥ１に並列に接続されている。
【００５７】
本実施形態における電流出力ドライバ３２は、ＮＰＮトランジスタＱ２，Ｑ３及び抵抗Ｒ２に加えて、ＮチャネルＭＯＳトランジスタＱ３２と抵抗ＲＥ２とを備える。具体的には、ＮＰＮトランジスタＱ２のエミッタが抵抗ＲＥ２を介して低電位電源に接続されており、ＮチャネルＭＯＳトランジスタＱ３２がその抵抗ＲＥ１に並列に接続されている。
【００５８】
各ＭＯＳトランジスタＱ３１，Ｑ３２のゲートはピークホールド回路３３の出力端子に接続されている。ピークホールド回路３３には、出力端子ＯＵＴの電圧ＶＯＵＴ がスイッチ回路ＳＷ２を介して入力される。ピークホールド回路３３は、電圧ＶＯＵＴ のピークレベルをホールドし、ホールド電圧のレベルが所定の設定電圧よりも低い場合にはＨレベルのゲート電圧ＶＧ を出力して各トランジスタＱ３１，Ｑ３２をオンする。逆に、ホールド電圧のレベルが設定電圧よりも高い場合にはＬレベルのゲート電圧ＶＧ を出力して各トランジスタＱ３１，Ｑ３２をオフする。
【００５９】
図８は、出力端子ＯＵＴの電圧ＶＯＵＴ の変化に対する出力電流ＩＬＥＤ 及びゲート電圧ＶＧ の変化を示す特性図である。
図８に示すように、電圧ＶＯＵＴ が設定電圧よりも低い場合、ピークホールド回路３３から出力されるゲート電圧ＶＧ はＨレベルになり、各トランジスタＱ３１，Ｑ３２の動作領域がオン領域になる。このとき、各トランジスタＱ３１，Ｑ３２のエミッタと低電位電源との間に存在する抵抗成分は、抵抗ＲＥ１，ＲＥ２とトランジスタＱ３１，Ｑ３２のオン抵抗との合成抵抗になり小さくなる。
【００６０】
電圧ＶＯＵＴ が設定電圧よりも高い場合、ピークホールド回路３３から出力されるゲート電圧ＶＧ がＬレベルになり、各トランジスタＱ３１，Ｑ３２の動作領域がオフ領域になる。このとき、ＮＰＮトランジスタＱ１，Ｑ２のエミッタと低電位電源との間に存在する抵抗成分は、抵抗ＲＥ１，ＲＥ２になるため電圧ＶＯＵＴ が低い場合よりも大きくなる。
【００６１】
このように、出力端子ＯＵＴの電圧ＶＯＵＴ に応じて、各トランジスタＱ３１，Ｑ３２のエミッタ側の抵抗成分が調節される。その結果、出力電流ＩＬＥＤ の特性としては、従来技術と同様に、電圧ＶＯＵＴ が低い領域（ＶＯＵＴ≒０．４Ｖ）まで一定の電流値を保持できる。また、電圧ＶＯＵＴ が高い領域においても、エミッタ側の抵抗値が大きくなるため、コレクタ電圧依存の影響が小さくなり、一定の電流値を保持できる。
【００６２】
よって、本実施形態の定電流パルス出力回路３１においても、出力端子ＯＵＴの電圧レベルにかかわらず、所望の電流値の定電流パルスを出力することができる。
【００６３】
（第３実施形態）
図９は、第３実施形態の定電流パルス出力回路３５を示すブロック回路図である。本実施形態の定電流パルス出力回路３５は、複数の発光ダイオード１１ａ，１１ｂを発光させるための出力回路として具体化したものである。
【００６４】
詳述すると、定電流パルス出力回路３５は、第１及び第２論理回路１３ａ，１３ｂ、第１及び第２定電流源１４ａ，１４ｂ、第１及び第２電流出力ドライバ１５ａ，１５ｂ、第１及び第２ピークホールドアンプ２３ａ，２３ｂ、各スイッチ回路ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ、第１及び第２出力トランジスタＱ１ａ，Ｑ１ｂを備える。
【００６５】
第１論理回路１３ａは、第１入力端子ＩＮＡから入力される入力信号ＤＩＮＡに基づいてスイッチ回路ＳＷ１ａをオン・オフする。第１定電流源１４ａは第１基準電流Ｉ１ａを流し、その基準電流Ｉ１ａがスイッチ回路ＳＷ１ａを介して基準パルスとして第１電流出力ドライバ１５ａに入力される。
【００６６】
第１電流出力ドライバ１５ａは、第１出力トランジスタＱ１ａのベースに接続されており、出力信号によりその出力トランジスタＱ１ａを駆動する。第１出力トランジスタＱ１ａは、コレクタが第１出力端子ＯＵＴＡに接続され、エミッタが低電位電源に接続されている。また、第１出力端子ＯＵＴＡには発光ダイオード１１ａが接続されており、第１出力トランジスタＱ１ａの駆動によって、パルス状の出力電流ＩＬＥＤＡが発光ダイオード１１ａに流れ、該ダイオード１１ａが発光する。
【００６７】
第１出力端子ＯＵＴＡの電圧ＶＯＵＴＡは、スイッチ回路ＳＷ２ａを介して第１ピークホールドアンプ２３ａに入力される。第１ピークホールドアンプ２３ａは、その電圧ＶＯＵＴＡのピークレベルをホールドし、ホールド電圧のレベルに応じて電流ＩＡｂを出力する。
【００６８】
第２論理回路１３ｂは、第２入力端子ＩＮＢから入力される入力信号ＤＩＮＢに基づいてスイッチ回路ＳＷ１ｂをオン・オフする。第２定電流源１４ｂは第２基準電流Ｉ１ｂを流し、その基準電流Ｉ１ｂがスイッチ回路ＳＷ１ｂを介して基準パルスとして第２電流出力ドライバ１５ｂに供給される。
【００６９】
第２電流出力ドライバ１５ｂは、第２出力トランジスタＱ１ｂのベースに接続されており、出力信号によりその出力トランジスタＱ１ｂを駆動する。第２出力トランジスタＱ１ｂは、コレクタが第２出力端子ＯＵＴＢに接続され、エミッタが低電位電源に接続されている。また、第２出力端子ＯＵＴＢには発光ダイオード１１ｂが接続されており、第２出力トランジスタＱ１ｂの駆動によって、パルス状の出力電流ＩＬＥＤＢが発光ダイオード１１ｂに流れ、該ダイオード１１ｂが発光する。
【００７０】
第２出力端子ＯＵＴＢの電圧ＶＯＵＴＢは、スイッチ回路ＳＷ２ｂを介して第２ピークホールドアンプ２３ｂに入力される。第２ピークホールドアンプ２３ｂは、その電圧ＶＯＵＴＢのピークレベルをホールドし、ホールド電圧のレベルに応じて電流ＩＡａを出力する。
【００７１】
本実施形態において、第１ピークホールドアンプ２３ａの出力端子は、第１定電流源１４ａではなく第２定電流源１４ｂに接続されており、第１ピークホールドアンプ２３ａの出力電流ＩＡｂによって、第２定電流源１４ｂの基準電流Ｉ１ｂが調整される。また、第２ピークホールドアンプ２３ｂの出力端子は、第２定電流源１４ｂではなく第１定電流源１４ａに接続されており、第２ピークホールドアンプ２３ｂの出力電流ＩＡａによって、第１定電流源１４ａの基準電流Ｉ１ａが調整される。
【００７２】
このように、定電流パルス出力回路３５は、発光ダイオード１１ａを駆動するための第１回路部（定電流源１４ａ、電流出力ドライバ１５ａ、出力トランジスタＱ１ａ等）と発光ダイオード１１ｂを駆動するための第２回路部（定電流源１４ｂ、電流出力ドライバ１５ｂ、出力トランジスタＱ１ｂ等）に区分される。それら回路部は同時に動作しないよう各入力信号ＤＩＮＡ，ＤＩＮＢが別々のタイミングで入力される。
【００７３】
この定電流パルス出力回路３５において、各出力トランジスタＱ１ａ，Ｑ１ｂのうち、例えば第１出力トランジスタＱ１ａが頻繁にスイッチング動作している場合、スイッチング動作していない第２出力トランジスタＱ１ｂ側の出力端子ＯＵＴＢの電圧ＶＯＵＴＢが第２ピークホールドアンプ２３ｂでサンプリングされる。そして、第２ピークホールドアンプ２３ｂの出力電流ＩＡａにより、第１定電流源１４ａの基準電流Ｉ１ａが調整される。このように、スイッチング動作していない第２の回路部側で端子電圧ＶＯＵＴＢのサンプリングが可能となるため、サンプリング期間を確保する上で好ましいものとなる。
【００７４】
（第４実施形態）
図１０は、第４実施形態の定電流パルス出力回路４１を示すブロック回路図であり、図１１は、その動作波形図である。本実施形態の定電流パルス出力回路４１は、ディレイ回路４２、オア回路４３、及びアンド回路４４を追加した点が第１実施形態の定電流パルス出力回路２１と異なる。
【００７５】
定電流パルス出力回路４１において、論理回路１３とスイッチ回路ＳＷ１との間にディレイ回路４２が設けられており、論理回路１３の出力信号は、ディレイ回路４２において所定時間だけ遅延される。そして、ディレイ回路４２から出力された遅延信号ＤＬによってスイッチ回路ＳＷ１が制御される。
【００７６】
また、オア回路４３の第１入力端子には論理回路１３の出力信号が入力され、オア回路４３の第２入力端子にはディレイ回路４２の遅延信号ＤＬが入力される。そして、オア回路４３の出力信号ＳＤがアンド回路４４の第１入力端子に入力され、アンド回路４４の第２入力端子にはディレイ回路４２の遅延信号ＤＬが反転入力される。このアンド回路４４の出力信号によりスイッチ回路ＳＷ２が制御される。
【００７７】
また、オア回路４３の出力信号ＳＤは、定電流源１４、電流出力ドライバ１５、及びピークホールドアンプ２３等の各回路への電源Ｖｃｃを供給・遮断するための制御信号として用いられる。具体的には、電源Ｖｃｃから各回路へ動作電流を供給する電源経路にスイッチ回路（図示略）が設けられており、出力信号ＳＤがＬである場合にはスイッチ回路をオフして電源経路が遮断され、出力信号ＳＤがＨである場合にはスイッチ回路をオンして電源経路が導通される。
【００７８】
次に、本実施形態の定電流パルス出力回路４１の動作を説明する。
図１１に示すように、パルス状の入力信号ＤＩＮが入力されるとき、ディレイ回路４２は、その入力信号ＤＩＮに対して所定時間（時刻ｔ２１〜ｔ２２）だけ遅らせた遅延信号ＤＬを出力する。ここで、オア回路４３の出力信号ＳＤは、入力信号ＤＩＮの立ち上がり時刻ｔ２１から遅延信号ＤＬの立ち下り時刻ｔ２３の期間でＨレベルになる。この出力信号ＳＤがＨレベルになる期間（ｔ２１〜ｔ２３）で、定電流源１４、電流出力ドライバ１５、及びピークホールドアンプ２３の各回路に電源Ｖｃｃが供給される。
【００７９】
また、入力信号ＤＩＮの立ち上がり時刻ｔ２１から遅延信号ＤＬの立ち上がり時刻ｔ２２までの期間でアンド回路４４の出力信号がＨレベルになり、スイッチ回路ＳＷ２がオンされる。つまり、スイッチ回路ＳＷ２は、入力信号ＤＩＮが入力されてから所定時間（ディレイ回路４２の遅延時間）だけオンする。そして、そのオン期間において、ピークホールドアンプ２３のピークホールド回路２５が出力端子ＯＵＴの電圧ＶＯＵＴ をサンプリングし、それに応じたホールド電圧ＶＰＨを出力する。
【００８０】
ディレイ回路４２の遅延信号ＤＬのオン期間（時刻ｔ２２〜ｔ２３）において、該遅延信号ＤＬによりスイッチ回路ＳＷ１がオンされる。これにより、基準パルスが電流出力ドライバ１５に入力され、該出力ドライバ１５により出力トランジスタＱ１が駆動される。そして、その出力トランジスタＱ１の駆動によってパルス状の出力電流ＩＬＥＤ が発光ダイオード１１に流れ、該ダイオード１１が発光する。
【００８１】
また、時刻ｔ２３において、オア回路４３の出力信号ＳＤがＬレベルになると、電源Ｖｃｃから各回路へ供給される動作電流が遮断されることで、各回路における消費電流が低減される。
【００８２】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）第１のスイッチ回路ＳＷ１をオンする直前の期間（図１１の時刻ｔ２１〜ｔ２２）で、第２のスイッチ回路ＳＷ２がオンされるため、ピークホールドアンプ２３において、出力端子ＯＵＴの電圧ＶＯＵＴ のサンプリングを的確なタイミングで行うことができる。
【００８３】
（２）入力信号ＤＩＮと遅延信号ＤＬとの少なくとも一方がオン（活性化）されている期間（図１１の時刻ｔ２１〜ｔ２３）にて、各回路に動作電源Ｖｃｃを供給し、両信号ＤＩＮ，ＤＬがオフ（非活性化）されている期間で動作電源Ｖｃｃを遮断するようにした。この場合、入力信号ＤＩＮの入力がないときにおいて、各回路での消費電流を削減することができる。
【００８４】
上記各実施形態は、次に示すように変更することもできる。
・上記各実施形態における定電流源１４（図４参照）を、図１２〜図１４に示す定電流源５１〜５３に変更してもよい。なお、各定電流源５１〜５３において、定電流源１４と同等であるものについては図面に同一の記号を付すと共にその説明を簡略化する。
【００８５】
具体的に、図１２の定電流源５１は、定電流源１４におけるアンプ２９の代わりに、ＮＰＮトランジスタＱ１４と抵抗ＲＥとの直列回路が設けられている。ＮＰＮトランジスタＱ１４は、コレクタが高電位電源Ｖｃｃに接続され、エミッタが抵抗ＲＥ を介して低電位電源に接続され、ベースがＮＰＮトランジスタＱ１２のベースに接続されている。さらに、ＮＰＮトランジスタＱ１４のエミッタは、ＮＰＮトランジスタＱ１１のエミッタに接続されている。
【００８６】
この定電流源５１において、ＮＰＮトランジスタＱ１２，Ｑ１４によりカレントミラー回路が構成されており、該回路では各ＮＰＮトランジスタＱ１２，Ｑ１４を介して流れる電流ＩＣ１２，ＩＣ１３が等しくなるよう１：１のミラー比が設定されている。また、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２からなるカレントミラー回路でも、各ＭＯＳトランジスタＱ２１，Ｑ２２に流れる電流ＩＦ，ＩＣ１２が等しくなるよう１：１のミラー比が設定されている。さらに、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２３からなるカレントミラー回路では、トランジスタＱ２３を介して流れる基準電流Ｉ１ がトランジスタＱ２１を介して流れる電流ＩＦのｎ倍になるよう１：ｎのミラー比が設定されている。
【００８７】
つまり、定電流源５１では、次の関係が成り立つ。
ＩＣ１２ ≒ＩＦ 、ＩＣ１３ ≒ＩＦ 、Ｉ１ ＝ｎ×ＩＦ
このように構成した定電流源５１においても、電源電圧依存の影響を抑制することができる。具体的には、電源Ｖｃｃの電圧値が低下した場合、ＮＰＮトランジスタＱ１２，Ｑ１３を介して流れる電流ＩＣ１２ と、ＮＰＮトランジスタＱ１４を介して流れる電流ＩＣ１３ とが減少する。この場合、各ＮＰＮトランジスタＱ１１，Ｑ１４のエミッタを接続しているので、ＮＰＮトランジスタＱ１１を介して流れる定電流ＩＦ が増加する。逆に、電源Ｖｃｃの電圧値が増加した場合、ＮＰＮトランジスタＱ１２，Ｑ１３を介して流れる電流ＩＣ１２ と、ＮＰＮトランジスタＱ１４を介して流れる電流ＩＣ１３ とが増加し、ＮＰＮトランジスタＱ１１を介して流れる定電流ＩＦ が減少する。
【００８８】
このように、電源Ｖｃｃの変動に伴い定電流ＩＦ の電流値が補正されるため、基準電流Ｉ１ が所望の電流値からずれてしまうといった電源電圧依存の影響を抑制することができる。なお、この定電流源５１は、アンプ２９で補正する定電流源１４と比較した場合、補正できる電流量が小さくなるが、回路規模を小さくできる効果を有する。
【００８９】
また、図１３の定電流源５２は、図１２の定電流源５１に対して、ＮＰＮトランジスタＱ１３の代わりに抵抗ＲｄとショットキーダイオードＤ１１の直列回路を備える点と、ＮＰＮトランジスタＱ１１，Ｑ１４のエミッタの接続部が抵抗Ｒｋ を介してＮＰＮトランジスタＱ１２のエミッタに接続される点が異なる。この定電流源５２においても、定電流源５１と同様に、電源電圧依存の影響を抑制することができる。
【００９０】
さらに、図１４の定電流源５３は、図１２の定電流源５１に対し、ＮＰＮトランジスタＱ１２のベースとエミッタ間に抵抗ＲＴ が追加されている。定電流源５３からスイッチ回路ＳＷ１に供給される基準電流Ｉ１ は、ＮＰＮトランジスタＱ１１のエミッタ側に設けられる抵抗ＲＥ によって、所望の電流値に設定されるが、ＮＰＮトランジスタＱ１２のベース・エミッタ間に抵抗ＲＴ を設けることにより、さらに温度特性を加味した調整を行うことが可能となる。
【００９１】
・図１５に示す定電流パルス出力回路６１のように、位相補償回路６２を設けてもよい。なお、定電流パルス出力回路６１における他の構成（論理回路１３、定電流源１４、電流出力ドライバ１５、ピークホールドアンプ２３、スイッチ回路ＳＷ１，ＳＷ２、出力トランジスタＱ１）は上記第１実施形態の定電流パルス出力回路２１と同一である。
【００９２】
定電流パルス出力回路６１の位相補償回路６２は、ＮＰＮトランジスタＱ４、抵抗Ｒ１１、容量Ｃ１１から構成されている。この位相補償回路６２において、ＮＰＮトランジスタＱ４のベースが、電流出力ドライバ１５の出力端子に接続されるとともに、容量Ｃ１１を介してコレクタに接続されている。また、ＮＰＮトランジスタＱ４のコレクタが抵抗Ｒ１１を介して高電位電源Ｖｃｃに接続され、エミッタが低電位電源に接続されている。なお、ＮＰＮトランジスタＱ４は、出力トランジスタＱ１と比較して素子サイズが小さいトランジスタである。
【００９３】
定電流パルス出力回路６１において、出力トランジスタＱ１の出力電流ＩＬＥＤ が大きい場合、そのスイッチング動作により発振しやすくなるが、位相補償回路６２を設けることにより、その発振を防止することができる。
【００９４】
・光通信装置２０に用いる発光素子としては、発光ダイオード１１以外に半導体レーザ等を用いてもよい。
・送信回路としての定電流パルス出力回路２１と受信回路２２とを備える光通信装置２０に具体化したが、定電流パルス出力回路２１のみを備える光送信装置に具体化してもよい。
【００９５】
・定電流パルス出力回路２１，３１，３５，４１，６１は、発光素子としての発光ダイオード１１を点滅させるために用いるものであったが、それ以外の用途に用いてもよい。すなわち、各定電流パルス出力回路は、光通信装置２０以外の電子機器に用いてもよい。
【００９６】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路であって、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路とを備えたことを特徴とするパルス出力回路。
（付記２）前記電流調整回路は、前記出力端子の電圧のピークレベルをホールドし、そのホールドした電圧を出力するピークホールド回路と、前記ピークホールド回路の出力電圧に応じた電流を出力するアンプとを備え、該アンプの出力電流により、前記基準パルスの電流値を調整するようにしたことを特徴とする付記１に記載の定電流パルス出力回路。
（付記３）前記出力トランジスタのエミッタに接続された抵抗と、該抵抗と並列に接続された抵抗調整用トランジスタとが設けられ、
前記電流調整回路は、前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記抵抗調整用トランジスタをオン・オフすることを特徴とする付記１に記載の定電流パルス出力回路。
（付記４）前記電流調整回路は、前記ホールド電圧が所定レベルよりも低いとき前記抵抗調整用トランジスタをオンし、前記ホールド電圧が所定レベルよりも高いとき前記電流調整用トランジスタをオフすることを特徴とする付記３に記載の定電流パルス出力回路。
（付記５）前記出力トランジスタは、第１出力端子に接続され、第１定電流源による基準パルスを増幅して出力するための第１出力トランジスタと、第２出力端子に接続され、第２定電流源による基準パルスを増幅して出力するための第２出力トランジスタとを含み、
前記電流調整回路は、前記第１出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第２定電流源の電流値を調整する第１電流調整回路と、前記第２出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第１定電流源の電流値を調整する第２電流調整回路とを含むことを特徴とする付記１に記載の定電流パルス出力回路。
（付記６）前記定電流源と電流出力ドライバとの間に設けられ、スイッチング動作により前記基準パルスを生成する第１のスイッチ回路と、前記出力端子に接続された第２のスイッチ回路と、入力信号を所定時間だけ遅らせた遅延信号を出力し、該遅延信号により前記第１のスイッチ回路をオンさせるディレイ回路とを備え、
前記入力信号と前記遅延信号とに基づいて、前記第１のスイッチ回路をオンする直前の所定期間で、前記第２のスイッチ回路をオンし、前記電流調整回路におけるホールド電圧のサンプリングを行うことを特徴とする付記１に記載の定電流パルス出力回路。
（付記７）前記入力信号と遅延信号との少なくとも一方が活性化されている期間にて、前記定電流源と電流出力ドライバと電流調整回路とを含む各回路の動作電源を供給し、前記入力信号と遅延信号との両信号が非活性化されている期間で前記動作電源を遮断することを特徴とする付記６に記載の定電流パルス出力回路。（付記８）前記定電流源は、ＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記ＮＰＮトランジスタのベースに基準電位を入力して該ＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流をカレントミラー回路で増幅して前記基準電流を発生するものであり、
前記ＮＰＮトランジスタのコレクタに前記電流調整回路におけるアンプの出力電流を供給することを特徴とする付記２に記載の定電流パルス出力回路。
（付記９）前記定電流源は、
第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第１のＮＰＮトランジスタのベースに基準電位を入力して該ＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流を第１のカレントミラー回路で増幅して前記基準電流を発生するものであり、
第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタに非反転入力端子が接続され、前記第２のＮＰＮトランジスタのエミッタに反転入力端子が接続され、前記第１のＮＰＮトランジスタのコレクタに出力端子が接続され、前記各ＮＰＮトランジスタを介して流れる電流を等しくするよう帰還をかけるアンプとを備えたことを特徴とする付記１〜８のいずれかに記載の定電流パルス出力回路。
（付記１０）前記定電流源は、
第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第１のＮＰＮトランジスタのベースに基準電位を入力して該第１のＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流を第１のカレントミラー回路で増幅して前記基準電流を出力するものであり、
第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第２のＮＰＮトランジスタと、前記電流経路とは別の電流経路に設けられた第３のＮＰＮトランジスタとを備え、
前記第２のＮＰＮトランジスタのベースと第３のＮＰＮトランジスタのベースとを接続し、前記第１のＮＰＮトランジスタのエミッタと第３のＮＰＮトランジスタのエミッタとを接続したことを特徴とした付記１〜８のいずれかに記載の定電流パルス出力回路。
（付記１１）前記ＮＰＮトランジスタのベースに入力される基準電位は、半導体のバンドギャップを利用して生成される電位であることを特徴とする付記８〜１０に記載の定電流パルス出力回路。
（付記１２）前記出力トランジスタのベースに接続される位相補償回路を備えることを特徴とする付記１〜１１のいずれかに記載の定電流パルス出力回路。
（付記１３）前記出力端子に発光素子が接続され、前記出力端子から出力する定電流パルスにより該発光素子を点滅させることを特徴とする付記１〜１２のいずれかに記載の定電流パルス出力回路。
（付記１４）定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路と、該定電流パルス出力回路から出力される定電流パルスにより点滅する発光素子とを備えた光通信装置であって、
前記定電流パルス出力回路は、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子に接続されたスイッチ回路と、
前記スイッチ回路を介して入力される前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路とを備えたことを特徴とする光通信装置。
【００９７】
【発明の効果】
以上詳述したように、本発明によれば、出力端子の電圧レベルが変動する場合でも、所望の電流値の定電流パルスを出力することができる。
【図面の簡単な説明】
【図１】第１実施形態の定電流パルス出力回路のブロック回路図である。
【図２】光通信装置を示す概略構成図である。
【図３】定電流パルス出力回路の詳細な構成を示す回路図である。
【図４】定電流源を示す回路図である。
【図５】定電流パルス出力回路の動作波形図である。
【図６】出力端子の電圧変化に対する出力電流変化を示す特性図である。
【図７】第２実施形態の定電流パルス出力回路の回路図である。
【図８】出力端子の電圧変化に対するゲート電圧変化及び出力電流変化を示す特性図である。
【図９】第３実施形態の定電流パルス出力回路の回路図である。
【図１０】第４実施形態の定電流パルス出力回路の回路図である。
【図１１】定電流パルス出力回路の動作波形図である。
【図１２】別の定電流源の回路図である。
【図１３】別の定電流源の回路図である。
【図１４】別の定電流源の回路図である。
【図１５】別の定電流パルス出力回路の回路図である。
【図１６】従来例の定電流パルス出力回路の回路図である。
【図１７】定電流パルスの説明図である。
【符号の説明】
１１，１１ａ，１１ｂ 発光素子としての発光ダイオード
１４，５１，５２，５３ 定電流源
１４ａ 第１定電流源
１４ｂ 第２定電流源
１５，３２ 電流出力ドライバ
１５ａ 第１電流出力ドライバ
１５ｂ 第２電流出力ドライバ
２０ 光通信装置
２１，３１，３５，４１，６１ 定電流パルス出力回路
２３ 電流調整回路としてのピークホールドアンプ
２３ａ 第１電流調整回路としての第１ピークホールドアンプ
２３ｂ 第２電流調整回路としての第２ピークホールドアンプ
２５ ピークホールド回路
２６，２９ アンプ
３３ 電流調整回路としてのピークホールド回路
４２ ディレイ回路
６２ 位相補償回路
ＤＩＮ，ＤＩＮＡ，ＤＩＮＢ 入力信号
ＤＬ 遅延信号
Ｉ１ ，Ｉ１ａ，Ｉ１ｂ 基準電流
ＩＡ ，ＩＡａ，ＩＡｂ 出力電流
ＩＣ１２，ＩＣ１３ 電流
ＩＦ 定電流
ＯＵＴ 出力端子
ＯＵＴＡ 第１出力端子
ＯＵＴＢ 第２出力端子
Ｑ１ 出力トランジスタ
Ｑ１ａ 第１出力トランジスタ
Ｑ１ｂ 第２出力トランジスタ
Ｑ１１ 第１のＮＰＮトランジスタ
Ｑ１２ 第２のＮＰＮトランジスタ
Ｑ１４ 第３のＮＰＮトランジスタ
Ｑ３２ 抵抗調整用トランジスタとしてのＮチャネルＭＯＳトランジスタ
ＲＥ 抵抗
ＳＷ１ 第１のスイッチ回路
ＳＷ２ 第２のスイッチ回路
Ｖｃｃ 動作電源
ＶＯＵＴ ，ＶＯＵＴＡ，ＶＯＵＴＢ 出力端子の電圧
ＶＰＨ ホールド電圧
ＶＲＥＦ１ 基準電位[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to, for example, a constant current pulse output circuit that outputs a constant current pulse for blinking a light emitting element, and an optical communication device.
[0002]
2. Description of the Related Art In recent years, electronic devices such as a portable terminal such as a PDA (Personal Digital Assistants) and a mobile phone have been provided with an infrared data communication function, that is, an optical communication device that transmits and receives data via a space using infrared light is mounted. Have been. In addition, an optical communication device that transmits and receives data via a communication medium such as an optical fiber is mounted on a computer or the like. In these optical communication devices, low cost and high performance are required.
[0003]
[Prior art]
FIG. 16 shows a conventional constant current pulse output circuit 10. The constant current pulse output circuit 10 is used, for example, as a transmission circuit in an optical communication device.
[0004]
In the constant current pulse output circuit 10, a light emitting diode 11 is connected to an output terminal OUT, and an input signal DIN is input to an input terminal IN. The constant current pulse output circuit 10 operates in response to the input signal DIN and supplies the light emitting diode 11 with a pulsed output current ILED. The light emitting diode 11 repeats light emission and extinction based on the output current ILED.
[0005]
The constant current pulse output circuit 10 includes a logic circuit 13, a constant current source 14, a current output driver 15, a switch circuit SW1, an output transistor Q1, and diodes D1, D2, and D3. In the constant current pulse output circuit 10, a logic circuit 13 is connected to the input terminal IN. The logic circuit 13 turns on and off the switch circuit SW1 based on the input signal DIN input from the input terminal IN. The constant current source 14 supplies a reference current I1 having a constant current value. Then, by the switching operation of the switch circuit SW1, a reference pulse of the reference current I1 is generated and supplied to the current output driver 15.
[0006]
The current output driver 15 includes NPN transistors Q2, Q3 and resistors R1, R2, and drives the output transistor Q1. Specifically, the NPN transistor Q2 has a collector connected to the switch circuit SW1, an emitter connected to a low potential power supply, and a base connected to the emitter via the resistor R1. The base of the NPN transistor Q3 is connected to the collector of the NPN transistor Q2. The NPN transistor Q3 has a collector connected to the high potential power supply (operating power supply) Vcc, and an emitter connected to the base of the NPN transistor Q2 via the resistor R2. The base of the NPN transistor Q2 is connected to the base of the output transistor Q1.
[0007]
The output transistor Q1 is an NPN transistor, having a collector connected to the output terminal OUT and an emitter connected to a low potential power supply. The anode of the diode D1 is connected to the base of the output transistor Q1, and the cathode of the diode D1 is connected to the collector of the output transistor Q1. The diode D2 and the diode D3 are connected in series, the cathode of the diode D3 is connected to the collector of the output transistor Q1, and the anode of the diode D2 is connected to the collector of the transistor Q2 (base of the transistor Q3). .
[0008]
The output transistor Q1 and the NPN transistor Q2 of the current output driver 15 have a current mirror configuration. When the current output driver 15 is activated (when the switch circuit SW1 is turned on), the output transistor Q1 depends on the element size of each of the transistors Q1 and Q2. The current amplification is performed by the changed mirror ratio. The diodes D1 to D3 and the resistors R1 and R2 are provided for preventing oscillation, limiting current, and the like.
[0009]
In the constant current pulse output circuit 10 configured as described above, as shown in FIG. 17, the switch circuit SW1 is turned on during a period in which the input signal DIN is at the H level, and a reference pulse is generated. The light emitting diode 11 is turned on and off by outputting a constant current pulse (pulse-like output current ILED) obtained by amplifying the reference pulse.
[0010]
Incidentally, Patent Literature 1 and Patent Literature 2 disclose techniques for obtaining a constant optical output by a laser diode in an optical transmitter.
[0011]
[Patent Document 1]
JP-A-5-299735
[Patent Document 2]
JP-A-7-131424
[0012]
[Problems to be solved by the invention]
By the way, in the above constant current pulse output circuit 10, even when the voltage level of the power supply VLED supplied to the light emitting diode 11 is different, it is necessary to keep the output current ILED at a desired current value in order to obtain a constant light output. is there. More specifically, the output terminal OUT of the constant current pulse output circuit 10 has a voltage that is lower than the power supply VLED by the forward voltage of the light emitting diode, for example, a voltage of 0.4 V to 9 V. Note that the minimum voltage of 0.4 V is a voltage value at which the output transistor Q1 does not enter the saturated state. In this case, in the current mirror circuit composed of the NPN transistors Q1 and Q2, if the voltage at the output terminal OUT (collector voltage of the output transistor Q1) fluctuates, the Miller coefficient deteriorates due to the Early effect and the output current ILED increases. Would. That is, a bipolar transistor has the property that the collector current increases as the collector-emitter voltage increases even if the base current is the same. This characteristic occurs not only in a bipolar transistor but also in a MOS transistor or the like.
[0013]
In addition, in the constant current pulse output circuit 10, a countermeasure for suppressing the influence of the collector voltage dependence by providing a resistor on the emitter side of the output transistor Q1 is being studied. However, in order to output a desired constant current pulse when the voltage of the output terminal OUT (collector voltage of the output transistor Q1) becomes 0.4 V in the constant current pulse output circuit 10, the emitter side of the output transistor Q1 needs to be It becomes difficult to provide a resistor. For example, when a constant current pulse output circuit that outputs a constant current pulse of 400 mA is realized using a current mirror circuit or a circuit that performs current detection and performs feedback, the emitter of the output transistor Q1 is used. It is necessary to provide a high-precision resistor (for example, 0.5Ω) on the side. In the case where such high-precision resistors are provided, there arises a problem that the circuit area and cost increase.
[0014]
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a constant current pulse capable of outputting a constant current pulse having a desired current value even when a voltage level of an output terminal fluctuates. An object of the present invention is to provide an output circuit and an optical communication device including the constant current pulse output circuit.
[0015]
[Means for Solving the Problems]
According to the first and tenth aspects of the present invention, an output transistor is connected to an output terminal, and a current output driver drives the output transistor based on a reference pulse generated by a constant current source. By doing so, a constant current pulse obtained by amplifying the reference pulse is output from the output terminal. The voltage of the output terminal is held by the current adjustment circuit, and the current value of the constant current pulse is adjusted based on the voltage level of the hold voltage. With this configuration, when the collector voltage of the output transistor (voltage at the output terminal) increases, the increase in the current value of the constant current pulse is suppressed, and the constant current pulse can be held at a desired current value.
[0016]
According to the invention described in claim 2, the current adjustment circuit includes the peak hold circuit and the amplifier. The peak hold circuit outputs a hold voltage that holds the peak level of the voltage at the output terminal, and outputs a current corresponding to the hold voltage from the amplifier. Then, the current value of the reference pulse is adjusted by the output current of the amplifier. This makes it possible to suppress an increase in the current value of the constant current pulse when the collector voltage of the output transistor increases.
[0017]
According to the third aspect of the present invention, the resistor is connected to the emitter of the output transistor, and the resistance adjusting transistor is connected in parallel with the resistor. Then, the voltage of the output terminal is held by the current adjusting circuit, and the resistance adjusting transistor is turned on / off based on the voltage level of the hold voltage. Specifically, when the voltage level of the hold voltage is low, the resistance adjustment transistor is turned on, and when the voltage level of the hold voltage is high, the resistance adjustment transistor is turned off. With this configuration, when the voltage of the output terminal is high, the effect of the collector voltage dependence can be suppressed by the resistor provided on the emitter side of the output transistor. Further, a constant current pulse having a desired current value is output even when the voltage of the output terminal is low.
[0018]
According to the fourth aspect of the invention, the first output terminal is connected to the first output transistor, and the switching operation of the first output transistor amplifies and outputs the reference pulse from the first constant current source. Further, a second output transistor is connected to the second output terminal, and the reference pulse from the second constant current source is amplified and output by the switching operation of the second output transistor. Then, the voltage of the first output terminal is held by the first current adjustment circuit, the current value of the second constant current source is adjusted according to the voltage level, and the voltage of the second output terminal is held by the second current adjustment circuit. The current value of the first constant current source is adjusted according to the voltage level. Here, when one of the output transistors is frequently performing a switching operation, the output terminal voltage of the other output transistor that is not performing the switching operation can be sampled. It is preferable to secure the following.
[0019]
According to the fifth aspect of the present invention, the first switch circuit is provided between the constant current source and the current output driver. The delay circuit outputs a delay signal obtained by delaying the input signal by a predetermined time, and the first switch circuit is turned on by the delay signal. A reference pulse is generated by the switching operation of the first switch circuit. Here, based on the input signal and the delay signal, the second switch circuit connected to the output terminal is turned on for a predetermined period immediately before turning on the first switch circuit, and the sampling of the hold voltage in the current adjustment circuit is performed. Is performed.
[0020]
According to the invention described in claim 6, the operation power supply of each circuit including the constant current source, the current output driver, and the current adjustment circuit is provided during a period in which at least one of the input signal and the delay signal is activated. The operating power is cut off during the period when both the input signal and the delay signal are inactivated. This makes it possible to reduce current consumption in each circuit when there is no input of an input signal.
[0021]
According to the seventh and eighth aspects of the present invention, in the constant current source, the emitter of the first NPN transistor is connected to the low potential power supply via the resistor, and the reference potential is input to the base of the first NPN transistor. As a result, a constant current flows through the series circuit of the transistor and the resistor. This constant current is amplified by the current mirror circuit and a reference current is output. Further, a second NPN transistor is provided in a current path through which an output current equal to the constant current flows through the second current mirror circuit.
[0022]
In the invention according to claim 7, the non-inverting input terminal of the amplifier is connected to the emitter of the first NPN transistor, the inverting input terminal of the amplifier is connected to the emitter of the second NPN transistor, and the output terminal of the amplifier is connected to the emitter. It is connected to the collector of the first NPN transistor. This amplifier performs feedback so that the current flowing through each NPN transistor becomes equal. In this way, even if the power supply voltage supplied to the constant current source changes, the reference current is maintained at a desired current value.
[0023]
In the invention described in claim 8, the third NPN transistor is provided in a current path different from the current path in which the second NPN transistor is provided. Then, the base of the second NPN transistor is connected to the base of the third NPN transistor, and the emitter of the first NPN transistor is connected to the emitter of the third NPN transistor. According to this configuration, the reference current is maintained at a desired current value even if the power supply voltage supplied to the constant current source fluctuates, as in the seventh aspect.
[0024]
According to the ninth aspect, the phase compensation circuit is connected to the base of the output transistor, thereby preventing the output transistor from oscillating due to the switching operation.
[0025]
According to the tenth aspect, since the constant current pulse of the constant current pulse output circuit can be set to a desired current value, the light output of the light emitting element is kept constant. Further, it is possible to prevent an excessively large current from flowing through the light emitting element, and to avoid a problem that the life of the light emitting element is shortened.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
[0027]
FIG. 2 is a schematic configuration diagram of the optical communication device 20.
The optical communication device 20 includes a light emitting diode (LED) 11, a photodiode 12, a constant current pulse output circuit 21 as a transmission circuit, and a reception circuit 22.
[0028]
The photodiode 12 is connected to the input terminal of the receiving circuit 22. The photodiode 12 generates a reception current IPD corresponding to the received light. The receiving circuit 22 performs a current-voltage (IV) conversion of the receiving current IPD to generate a receiving voltage, binarizes the receiving voltage, and outputs a generated receiving signal DOUT from an output terminal.
[0029]
In the constant current pulse output circuit 21, the light emitting diode 11 is connected to the output terminal OUT, and the transmission signal (input signal) DIN is input to the input terminal. The constant current pulse output circuit 21 supplies the transmission current (output current) ILED generated in response to the input signal DIN to the light emitting diode 11. The light emitting diode 11 repeats light emission and light extinction based on the pulsed output current ILED.
[0030]
FIG. 1 is a block circuit diagram showing a schematic configuration of the constant current pulse output circuit 21. The constant current pulse output circuit 21 of the present embodiment is obtained by partially changing the circuit configuration of the conventional constant current pulse output circuit 10, and the same components are denoted by the same reference numerals. That is, the constant current pulse output circuit 21 differs from the conventional constant current pulse output circuit 10 in that a peak hold amplifier 23 and a switch circuit SW2 are added.
[0031]
In the constant current pulse output circuit 21, the voltage VOUT at the output terminal OUT is input to the peak hold amplifier 23 via the switch circuit SW2. The peak hold amplifier 23 holds the peak level of the voltage VOUT and outputs an output current IA according to the voltage level of the hold voltage. The switch circuit SW2 is controlled by an output signal of the logic circuit 13 similarly to the switch circuit SW1.
[0032]
Note that the first switch circuit SW1 and the second switch circuit SW2 are turned on / off complementarily by the output signal of the logic circuit 13. Specifically, when the input signal DIN is at the L level, the switch circuit SW1 is turned off and the switch circuit SW2 is turned on. When the input signal DIN is at the H level, the switch circuit SW1 is turned on and the switch circuit SW2 is turned off.
[0033]
FIG. 3 is a circuit diagram showing a detailed configuration of the constant current pulse output circuit 21.
As shown in FIG. 3, the peak hold amplifier 23 includes a peak hold circuit 25 and an amplifier 26. The peak hold circuit 25 includes an amplifier 27, a diode DPH, and a capacitance CPH. The output terminal of the amplifier 27 is connected to the anode of the diode DPH, the cathode of the diode DPH is connected to the inverting input terminal of the amplifier 27 and the first terminal of the capacitor CPH, and the second terminal of the capacitor CPH is connected to the low potential power supply. I have. The voltage VOUT at the output terminal OUT is input to the non-inverting input terminal of the amplifier 27 via the switch circuit SW2 (not shown). The peak hold circuit 25 configured as described above holds the peak level of the voltage VOUT, and outputs the held hold voltage VPH.
[0034]
The amplifier 26 has a non-inverting input terminal to which the hold voltage VPH which is an output voltage from the peak hold circuit 25 is input, and an inverting input terminal to which the reference signal VREF is input. The output terminal of the amplifier 26 is connected to the constant current source 14. The amplifier 26 is a current output type amplifier, and flows a current IA according to the potential difference between the hold voltage VPH of the peak hold circuit 25 and the reference signal VREF. The current value of the reference current I1 in the constant current source 14 is adjusted by the current IA.
[0035]
Since the circuit configuration of the current output driver 15 and the output transistor Q1 is the same as that of the conventional example, the description thereof is omitted here. Further, a constant current source 28 indicated by a broken line may be connected to the output terminal OUT. By passing a small current Is (for example, 0.1 μA) from the constant current source 28, the voltage VOUT at the output terminal OUT can be stabilized.
[0036]
FIG. 4 is a circuit diagram showing a configuration example of the constant current source 14.
The constant current source 14 includes NPN transistors Q11, Q12, Q13, P-channel MOS transistors Q21, Q22, Q23, a resistor RE, and an amplifier 29. The sources of P channel MOS transistors Q21 to Q23 are connected to a high potential power supply Vcc as an operation power supply. The drain of P-channel MOS transistor Q21 is connected to the gates of transistors Q21 to Q23.
[0037]
The drain of P channel MOS transistor Q21 is connected to a low potential power supply via a series circuit of NPN transistor Q11 and resistor RE. The output current IA of the peak hold amplifier 23 is supplied to the collector of the NPN transistor Q11, and the reference potential VREF1 is supplied to the base of the NPN transistor Q11. This reference potential VREF1 is generated using the band gap of the semiconductor, and is a reference potential with a small temperature change.
[0038]
Here, the constant current IF flowing through the NPN transistor Q11 is obtained by the following equation.
IF = (VREF1-VBE) / re
VBE is a voltage drop between the base and the emitter of the NPN transistor Q11, and re is a resistance value of the resistor RE.
[0039]
The P-channel MOS transistor Q21 provided on the current path for supplying the constant current IF forms a first current mirror circuit with the P-channel MOS transistor Q23. The drain of P channel MOS transistor Q23 is connected to switch circuit SW1. Therefore, the reference current I1 is output to the switch circuit SW1 via the transistor Q23 according to the mirror ratio according to the element size of each of the transistors Q21 and Q23.
[0040]
Further, since the constant current source 14 has a configuration in which the output current IA of the peak hold amplifier 23 is supplied to the collector of the NPN transistor Q11 through which the constant current IF flows, the reference current I1 is equal to the constant current IF flowing through the NPN transistor Q11. It is adjusted according to the output current IA of the peak hold amplifier 23. Specifically, when the output current IA from the peak hold amplifier 23 increases, the current flowing through the P-channel MOS transistor Q21 decreases, and the reference current I1 flowing in the P-channel MOS transistor Q23 decreases. Here, for example, when the mirror ratio of the current mirror circuit including the P-channel MOS transistors Q21 and Q23 is 1: 1, the reference current I1 becomes I1 = IF-IA, and the reference current I1 is increased by the output current IA. Will decrease.
[0041]
The drain of the P-channel MOS transistor Q22 is connected to a low-potential power supply via a series circuit of diode-connected NPN transistors Q12 and Q13 and a resistor RE. A second current mirror circuit is configured by P-channel MOS transistor Q22 and P-channel MOS transistor Q21, and the mirror ratio of the circuit is set to be 1: 1.
[0042]
The amplifier 29 has a non-inverting input terminal connected between the emitter of the NPN transistor Q11 and the resistor RE, an inverting input terminal connected between the emitter of the NPN transistor Q12 and the resistor RE, and an output terminal connected to the NPN transistor Q11. Connected to collector. The resistors RE connected to the emitters of the NPN transistors Q11 and Q12 have the same resistance.
[0043]
The amplifier 29 compares the constant current IF flowing through the NPN transistor Q11 with the current IC12 flowing through the NPN transistors Q12 and Q13, and flows a current IB according to the difference into an output terminal.
[0044]
Here, the current path through which the current IC12 flows is a dummy path provided to compensate for the influence of the voltage fluctuation of the power supply Vcc, and the current IC12 flowing through the dummy path by the amplifier 29 and the constant current IF are equal. I am returning to be. With this circuit configuration, the influence of the power supply voltage dependence such that the reference current I1 deviates from a desired current value due to the voltage fluctuation of the power supply Vcc is suppressed.
[0045]
Next, the operation of the constant current pulse output circuit 21 of the present embodiment will be described.
As shown in FIG. 5, the switch circuit SW1 is turned off when the input signal DIN is at the L level, and turned on when the input signal DIN is at the H level. On the other hand, the switch circuit SW2 is turned on when the input signal DIN is at the L level, and turned off when the input signal DIN is at the H level.
[0046]
In this embodiment, when the switch circuit SW2 is turned on before time t11, the voltage VOUT of the output terminal OUT is input to the peak hold circuit 25 via the switch circuit SW2, and the peak level of the voltage VOUT is held. . Then, a hold voltage VPH corresponding to the peak level is output from the peak hold circuit 25, and an output current IA corresponding to the hold voltage VPH is output from the amplifier. The reference current I1 of the constant current source 14 is adjusted by the output current IA.
[0047]
During a period from time t11 to t12, when the switch circuit SW1 is on, the reference current I1 from the constant current source 14 is input to the current output driver 15 via the switch circuit SW1. That is, the reference current I1, which is the input current of the current output driver 15, is supplied and cut off by the switching operation of the switch circuit SW1. Thus, the reference pulse of the reference current I1 is input to the current output driver 15, and the output transistor Q1 is driven. By driving the output transistor Q1, an output current ILED obtained by amplifying the current pulse of the reference current I1 flows to the light emitting diode 11, and the diode 11 emits light.
[0048]
FIG. 6 is a characteristic diagram showing changes in the output currents ILED and IA with respect to changes in the voltage VOUT at the output terminal OUT.
In the present embodiment, as the voltage VOUT of the output terminal OUT increases, the output current IA of the peak hold amplifier 23 increases. In the conventional constant current pulse output circuit 10, as shown by the broken line in FIG. 6, when the voltage VOUT increases, the output current ILED flowing through the light emitting diode 11 increases. On the other hand, in the present embodiment, the output current IA increases in accordance with the voltage VOUT, and the current value of the reference current I1 is reduced by the increase in the output current IA, so that the output current ILED is suppressed from increasing.
[0049]
As described above, according to the above embodiment, the following effects can be obtained.
(1) The voltage VOUT at the output terminal OUT is held by the peak hold circuit 25, and the current IA is output from the amplifier 26 according to the hold voltage VPH output from the peak hold circuit 25. Since the current value of the reference current I1 is adjusted by the output current IA of the amplifier 26, an increase in the current value of the constant current pulse can be suppressed even when the voltage VOUT of the output terminal OUT is high.
[0050]
(2) In the constant current source 14, a current path including each of the transistors Q12, Q13, Q22 and the resistor RE is provided, and the amplifier 29 performs feedback so that the current IC12 flowing through the current path and the constant current IF become equal. I have. With this configuration, it is possible to suppress the influence of the power supply voltage dependence such that the reference current I1 deviates from a desired current value due to the voltage fluctuation of the power supply Vcc.
[0051]
(3) In the constant current source 14, the reference potential VREF1 input to the base of the NPN transistor Q11 is a potential that generates a small temperature change by utilizing the band gap of the semiconductor, so that the constant current IF 1 The reference current I1 can flow.
[0052]
(4) By making the constant current pulse output from the constant current pulse output circuit 21 a desired current value, the light output of the light emitting diode 11 can be kept constant. In addition, it is possible to prevent a larger current than necessary from flowing through the light emitting diode 11, and it is possible to avoid a problem that the life of the light emitting diode 11 is shortened.
[0053]
(5) The constant current pulse can be held at a desired current value without providing a high-precision resistor on the emitter side of the output transistor Q1, so that an increase in circuit area and cost can be suppressed.
[0054]
Next, second to fourth embodiments of the present invention will be described. However, in the configuration of each of the following embodiments, the same components as those in the above-described first embodiment are denoted by the same reference numerals in the drawings, and the description is simplified. The following description focuses on the differences from the first embodiment.
[0055]
(2nd Embodiment)
FIG. 7 is a block circuit diagram showing a constant current pulse output circuit 31 according to the second embodiment.
[0056]
In the constant current pulse output circuit 31, the emitter of the output transistor Q1 is connected to a low potential power supply via the resistor RE1. Further, an N-channel MOS transistor Q31 is connected in parallel to the resistor RE1.
[0057]
The current output driver 32 according to the present embodiment includes an N-channel MOS transistor Q32 and a resistor RE2 in addition to the NPN transistors Q2 and Q3 and the resistor R2. Specifically, the emitter of NPN transistor Q2 is connected to a low-potential power supply via resistor RE2, and N-channel MOS transistor Q32 is connected in parallel to resistor RE1.
[0058]
The gates of the MOS transistors Q31 and Q32 are connected to the output terminal of the peak hold circuit 33. The voltage VOUT at the output terminal OUT is input to the peak hold circuit 33 via the switch circuit SW2. The peak hold circuit 33 holds the peak level of the voltage VOUT, and outputs an H level gate voltage VG to turn on the transistors Q31 and Q32 when the level of the hold voltage is lower than a predetermined set voltage. Conversely, when the level of the hold voltage is higher than the set voltage, an L level gate voltage VG is output to turn off the transistors Q31 and Q32.
[0059]
FIG. 8 is a characteristic diagram showing changes in the output current ILED and the gate voltage VG with respect to changes in the voltage VOUT of the output terminal OUT.
As shown in FIG. 8, when the voltage VOUT is lower than the set voltage, the gate voltage VG output from the peak hold circuit 33 becomes H level, and the operation region of each of the transistors Q31 and Q32 becomes the ON region. At this time, the resistance component existing between the emitters of the transistors Q31 and Q32 and the low potential power supply becomes a combined resistance of the resistances RE1 and RE2 and the on-resistances of the transistors Q31 and Q32, and becomes small.
[0060]
When the voltage VOUT is higher than the set voltage, the gate voltage VG output from the peak hold circuit 33 becomes L level, and the operation region of each of the transistors Q31 and Q32 becomes the off region. At this time, the resistance component existing between the emitters of the NPN transistors Q1 and Q2 and the low-potential power supply becomes the resistances RE1 and RE2, and therefore becomes larger than when the voltage VOUT is low.
[0061]
As described above, the resistance components on the emitter side of each of the transistors Q31 and Q32 are adjusted according to the voltage VOUT of the output terminal OUT. As a result, as a characteristic of the output current ILED, a constant current value can be held up to a region where the voltage VOUT is low (VOUT ≒ 0.4 V) as in the related art. Further, even in a region where the voltage VOUT is high, the resistance value on the emitter side becomes large, so that the influence of the collector voltage dependence is reduced and a constant current value can be maintained.
[0062]
Therefore, the constant current pulse output circuit 31 of the present embodiment can also output a constant current pulse having a desired current value regardless of the voltage level of the output terminal OUT.
[0063]
(Third embodiment)
FIG. 9 is a block circuit diagram showing a constant current pulse output circuit 35 according to the third embodiment. The constant current pulse output circuit 35 of the present embodiment is embodied as an output circuit for causing the plurality of light emitting diodes 11a and 11b to emit light.
[0064]
More specifically, the constant current pulse output circuit 35 includes first and second logic circuits 13a and 13b, first and second constant current sources 14a and 14b, first and second current output drivers 15a and 15b, first and second current output drivers 15a and 15b. The circuit includes second peak hold amplifiers 23a and 23b, switch circuits SW1a, SW1b, SW2a and SW2b, and first and second output transistors Q1a and Q1b.
[0065]
The first logic circuit 13a turns on / off the switch circuit SW1a based on the input signal DINA input from the first input terminal INA. The first constant current source 14a supplies the first reference current I1a, and the reference current I1a is input to the first current output driver 15a as a reference pulse via the switch circuit SW1a.
[0066]
The first current output driver 15a is connected to the base of the first output transistor Q1a, and drives the output transistor Q1a according to an output signal. The first output transistor Q1a has a collector connected to the first output terminal OUTA and an emitter connected to a low potential power supply. Further, a light emitting diode 11a is connected to the first output terminal OUTA, and by driving the first output transistor Q1a, a pulsed output current ILEDA flows through the light emitting diode 11a, and the diode 11a emits light.
[0067]
The voltage VOUTA of the first output terminal OUTA is input to the first peak hold amplifier 23a via the switch circuit SW2a. The first peak hold amplifier 23a holds the peak level of the voltage VOUTA and outputs a current IAb according to the level of the hold voltage.
[0068]
The second logic circuit 13b turns on / off the switch circuit SW1b based on the input signal DINB input from the second input terminal INB. The second constant current source 14b supplies the second reference current I1b, and the reference current I1b is supplied to the second current output driver 15b as a reference pulse via the switch circuit SW1b.
[0069]
The second current output driver 15b is connected to the base of the second output transistor Q1b, and drives the output transistor Q1b by an output signal. The second output transistor Q1b has a collector connected to the second output terminal OUTB and an emitter connected to a low potential power supply. Further, a light emitting diode 11b is connected to the second output terminal OUTB, and by driving the second output transistor Q1b, a pulsed output current ILEDB flows through the light emitting diode 11b, and the diode 11b emits light.
[0070]
The voltage VOUTB of the second output terminal OUTB is input to the second peak hold amplifier 23b via the switch circuit SW2b. The second peak hold amplifier 23b holds the peak level of the voltage VOUTB and outputs a current IAa according to the level of the hold voltage.
[0071]
In the present embodiment, the output terminal of the first peak hold amplifier 23a is connected not to the first constant current source 14a but to the second constant current source 14b, and the second peak current is output by the first peak hold amplifier 23a. The reference current I1b of the constant current source 14b is adjusted. The output terminal of the second peak hold amplifier 23b is connected not to the second constant current source 14b but to the first constant current source 14a, and the output current IAa of the second peak hold amplifier 23b causes the first constant current source The reference current I1a of 14a is adjusted.
[0072]
As described above, the constant current pulse output circuit 35 includes the first circuit unit (the constant current source 14a, the current output driver 15a, the output transistor Q1a, and the like) for driving the light emitting diode 11a and the first circuit unit for driving the light emitting diode 11b. It is divided into two circuit sections (constant current source 14b, current output driver 15b, output transistor Q1b, etc.). The input signals DINA and DINB are input at different timings so that these circuit sections do not operate at the same time.
[0073]
In the constant current pulse output circuit 35, for example, when the first output transistor Q1a among the output transistors Q1a and Q1b frequently performs a switching operation, the output terminal OUTB on the side of the second output transistor Q1b that is not performing the switching operation. The voltage VOUTB is sampled by the second peak hold amplifier 23b. Then, the reference current I1a of the first constant current source 14a is adjusted by the output current IAa of the second peak hold amplifier 23b. As described above, the sampling of the terminal voltage VOUTB can be performed on the side of the second circuit portion that is not performing the switching operation, which is preferable in securing the sampling period.
[0074]
(Fourth embodiment)
FIG. 10 is a block circuit diagram showing a constant current pulse output circuit 41 of the fourth embodiment, and FIG. 11 is an operation waveform diagram thereof. The constant current pulse output circuit 41 of the present embodiment differs from the constant current pulse output circuit 21 of the first embodiment in that a delay circuit 42, an OR circuit 43, and an AND circuit 44 are added.
[0075]
In the constant current pulse output circuit 41, a delay circuit 42 is provided between the logic circuit 13 and the switch circuit SW1, and the output signal of the logic circuit 13 is delayed by the delay circuit 42 for a predetermined time. Then, the switch circuit SW1 is controlled by the delay signal DL output from the delay circuit 42.
[0076]
An output signal of the logic circuit 13 is input to a first input terminal of the OR circuit 43, and a delay signal DL of the delay circuit 42 is input to a second input terminal of the OR circuit 43. Then, the output signal SD of the OR circuit 43 is input to the first input terminal of the AND circuit 44, and the delay signal DL of the delay circuit 42 is inverted and input to the second input terminal of the AND circuit 44. The switch circuit SW2 is controlled by the output signal of the AND circuit 44.
[0077]
The output signal SD of the OR circuit 43 is used as a control signal for supplying and cutting off the power supply Vcc to each circuit such as the constant current source 14, the current output driver 15, and the peak hold amplifier 23. Specifically, a switch circuit (not shown) is provided in a power supply path for supplying an operation current from the power supply Vcc to each circuit, and when the output signal SD is L, the switch circuit is turned off to change the power supply path. When the output signal SD is at the H level, the switch circuit is turned on to turn on the power supply path.
[0078]
Next, the operation of the constant current pulse output circuit 41 of the present embodiment will be described.
As shown in FIG. 11, when a pulse-like input signal DIN is input, the delay circuit 42 outputs a delay signal DL delayed from the input signal DIN by a predetermined time (time t21 to t22). Here, the output signal SD of the OR circuit 43 becomes H level during a period from the rising time t21 of the input signal DIN to the falling time t23 of the delay signal DL. The power supply Vcc is supplied to each circuit of the constant current source 14, the current output driver 15, and the peak hold amplifier 23 during a period when the output signal SD is at the H level (t21 to t23).
[0079]
The output signal of the AND circuit 44 becomes H level during a period from the rise time t21 of the input signal DIN to the rise time t22 of the delay signal DL, and the switch circuit SW2 is turned on. That is, the switch circuit SW2 is turned on for a predetermined time (the delay time of the delay circuit 42) after the input signal DIN is input. Then, during the ON period, the peak hold circuit 25 of the peak hold amplifier 23 samples the voltage VOUT of the output terminal OUT, and outputs a corresponding hold voltage VPH.
[0080]
In the ON period of the delay signal DL of the delay circuit 42 (time t22 to t23), the switch circuit SW1 is turned on by the delay signal DL. As a result, the reference pulse is input to the current output driver 15, and the output transistor Q1 is driven by the output driver 15. Then, by driving the output transistor Q1, a pulse-like output current ILED flows through the light emitting diode 11, and the diode 11 emits light.
[0081]
Further, at time t23, when the output signal SD of the OR circuit 43 becomes L level, the operation current supplied from the power supply Vcc to each circuit is cut off, so that the current consumption in each circuit is reduced.
[0082]
As described above, according to the above embodiment, the following effects can be obtained.
(1) Since the second switch circuit SW2 is turned on in a period immediately before turning on the first switch circuit SW1 (time t21 to t22 in FIG. 11), the voltage VOUT of the output terminal OUT in the peak hold amplifier 23 Sampling can be performed at an accurate timing.
[0083]
(2) During a period in which at least one of the input signal DIN and the delay signal DL is turned on (activated) (time t21 to t23 in FIG. 11), the operation power supply Vcc is supplied to each circuit, and both signals DIN and DIN are supplied. The operation power supply Vcc is cut off during the period when the DL is off (inactivated). In this case, when there is no input of the input signal DIN, current consumption in each circuit can be reduced.
[0084]
Each of the above embodiments can be modified as follows.
The constant current source 14 (see FIG. 4) in each of the above embodiments may be changed to the constant current sources 51 to 53 shown in FIGS. In the constant current sources 51 to 53, the same components as those of the constant current source 14 are denoted by the same reference numerals in the drawings, and the description thereof will be simplified.
[0085]
Specifically, the constant current source 51 in FIG. 12 includes a series circuit of an NPN transistor Q14 and a resistor RE instead of the amplifier 29 in the constant current source 14. The NPN transistor Q14 has a collector connected to the high potential power supply Vcc, an emitter connected to the low potential power supply via the resistor RE, and a base connected to the base of the NPN transistor Q12. Further, the emitter of the NPN transistor Q14 is connected to the emitter of the NPN transistor Q11.
[0086]
In this constant current source 51, a current mirror circuit is formed by NPN transistors Q12 and Q14. In this circuit, a mirror ratio of 1: 1 is set so that currents IC12 and IC13 flowing through the respective NPN transistors Q12 and Q14 are equal. Is set. Also, in the current mirror circuit including the P-channel MOS transistors Q21 and Q22, a 1: 1 mirror ratio is set so that the currents IF and IC12 flowing through the MOS transistors Q21 and Q22 are equal. Further, in the current mirror circuit including the P-channel MOS transistors Q21 and Q23, the mirror ratio of 1: n is set such that the reference current I1 flowing through the transistor Q23 becomes n times the current IF flowing through the transistor Q21. I have.
[0087]
That is, in the constant current source 51, the following relationship is established.
IC12 @ IF, IC13 @ IF, I1 = n * IF
Even in the constant current source 51 configured as described above, the influence of the power supply voltage dependence can be suppressed. Specifically, when the voltage value of power supply Vcc decreases, current IC12 flowing through NPN transistors Q12 and Q13 and current IC13 flowing through NPN transistor Q14 decrease. In this case, since the emitters of the NPN transistors Q11 and Q14 are connected, the constant current IF flowing through the NPN transistor Q11 increases. Conversely, when the voltage value of power supply Vcc increases, current IC12 flowing through NPN transistors Q12 and Q13 and current IC13 flowing through NPN transistor Q14 increase, and constant current IF flowing through NPN transistor Q11 increases. Decrease.
[0088]
As described above, since the current value of the constant current IF is corrected with the fluctuation of the power supply Vcc, it is possible to suppress the influence of the power supply voltage dependence such that the reference current I1 deviates from a desired current value. The constant current source 51 has an effect that the amount of current that can be corrected is small when compared with the constant current source 14 that is corrected by the amplifier 29, but the circuit scale can be reduced.
[0089]
The constant current source 52 of FIG. 13 differs from the constant current source 51 of FIG. 12 in that a series circuit of a resistor Rd and a Schottky diode D11 is provided instead of the NPN transistor Q13, and the emitters of the NPN transistors Q11 and Q14 are different. Is connected to the emitter of the NPN transistor Q12 via the resistor Rk. Also in this constant current source 52, similarly to the constant current source 51, the influence of the power supply voltage dependence can be suppressed.
[0090]
Further, the constant current source 53 of FIG. 14 is different from the constant current source 51 of FIG. 12 in that a resistor RT is added between the base and the emitter of the NPN transistor Q12. The reference current I1 supplied from the constant current source 53 to the switch circuit SW1 is set to a desired current value by a resistor RE provided on the emitter side of the NPN transistor Q11. By providing the RT, it is possible to perform adjustment in consideration of the temperature characteristics.
[0091]
-A phase compensation circuit 62 may be provided like the constant current pulse output circuit 61 shown in FIG. Note that the other components (the logic circuit 13, the constant current source 14, the current output driver 15, the peak hold amplifier 23, the switch circuits SW1, SW2, and the output transistor Q1) of the constant current pulse output circuit 61 are the same as those of the first embodiment. This is the same as the current pulse output circuit 21.
[0092]
The phase compensation circuit 62 of the constant current pulse output circuit 61 includes an NPN transistor Q4, a resistor R11, and a capacitor C11. In the phase compensation circuit 62, the base of the NPN transistor Q4 is connected to the output terminal of the current output driver 15 and to the collector via the capacitor C11. The collector of the NPN transistor Q4 is connected to the high potential power supply Vcc via the resistor R11, and the emitter is connected to the low potential power supply. The NPN transistor Q4 is a transistor having a smaller element size than the output transistor Q1.
[0093]
In the constant current pulse output circuit 61, when the output current ILED of the output transistor Q1 is large, the switching operation facilitates the oscillation. However, the oscillation can be prevented by providing the phase compensation circuit 62.
[0094]
As a light emitting element used in the optical communication device 20, a semiconductor laser or the like may be used instead of the light emitting diode 11.
Although the optical communication device 20 includes the constant current pulse output circuit 21 and the reception circuit 22 as the transmission circuit, the optical communication device may include the constant current pulse output circuit 21 alone.
[0095]
The constant current pulse output circuits 21, 31, 35, 41, 61 are used for blinking the light emitting diode 11 as a light emitting element, but may be used for other purposes. That is, each constant current pulse output circuit may be used in an electronic device other than the optical communication device 20.
[0096]
The above various embodiments are summarized as follows.
(Supplementary Note 1) A constant current pulse output circuit that generates a reference pulse based on a reference current generated by a constant current source and outputs a constant current pulse obtained by amplifying the reference pulse.
An output transistor connected to an output terminal for outputting the constant current pulse;
A current output driver that receives the reference pulse and drives the output transistor based on the reference pulse;
A pulse output circuit comprising: a current adjustment circuit for holding a voltage of the output terminal and adjusting a current value of a constant current pulse based on a voltage level of the hold voltage.
(Supplementary Note 2) The current adjustment circuit holds a peak level of the voltage of the output terminal and outputs the held voltage, and an amplifier that outputs a current corresponding to the output voltage of the peak hold circuit. 2. The constant current pulse output circuit according to claim 1, wherein a current value of the reference pulse is adjusted by an output current of the amplifier.
(Supplementary Note 3) A resistor connected to the emitter of the output transistor and a resistance adjusting transistor connected in parallel with the resistor are provided.
The constant current pulse output circuit according to claim 1, wherein the current adjustment circuit holds the voltage of the output terminal, and turns on and off the resistance adjustment transistor based on a voltage level of the hold voltage.
(Supplementary Note 4) The current adjustment circuit turns on the resistance adjustment transistor when the hold voltage is lower than a predetermined level, and turns off the current adjustment transistor when the hold voltage is higher than a predetermined level. 3. The constant current pulse output circuit according to claim 3, wherein
(Supplementary Note 5) The output transistor is connected to a first output terminal, is connected to a first output transistor for amplifying and outputting a reference pulse from a first constant current source, and is connected to a second output terminal, and is connected to a second constant current source. A second output transistor for amplifying and outputting a reference pulse from a current source,
A first current adjustment circuit that holds a voltage of the first output terminal and adjusts a current value of the second constant current source based on a voltage level of the hold voltage; 2. A constant current pulse output circuit according to claim 1, further comprising: a second current adjustment circuit that holds a voltage and adjusts a current value of the first constant current source based on a voltage level of the hold voltage.
(Supplementary Note 6) A first switch circuit provided between the constant current source and the current output driver and configured to generate the reference pulse by a switching operation, a second switch circuit connected to the output terminal, and an input A delay circuit that outputs a delay signal obtained by delaying the signal by a predetermined time and turns on the first switch circuit by the delay signal;
Turning on the second switch circuit for a predetermined period immediately before turning on the first switch circuit based on the input signal and the delay signal, and sampling a hold voltage in the current adjustment circuit. A constant current pulse output circuit according to claim 1, characterized in that:
(Supplementary Note 7) During a period in which at least one of the input signal and the delay signal is activated, an operating power supply of each circuit including the constant current source, the current output driver, and the current adjustment circuit is supplied, 7. The constant current pulse output circuit according to claim 6, wherein the operation power supply is shut off during a period in which both the signal and the delay signal are inactivated. (Supplementary Note 8) In the constant current source, an emitter of the NPN transistor is connected to a low potential power supply via a resistor, a reference potential is input to a base of the NPN transistor, and a constant current is supplied to a series circuit of the NPN transistor and the resistor. And amplifies the constant current by a current mirror circuit to generate the reference current.
3. The constant current pulse output circuit according to claim 2, wherein an output current of an amplifier in the current adjustment circuit is supplied to a collector of the NPN transistor.
(Supplementary Note 9) The constant current source includes:
The emitter of the first NPN transistor is connected to a low-potential power supply via a resistor, a reference potential is input to the base of the first NPN transistor, and a constant current flows through a series circuit of the NPN transistor and the resistor. Amplifying a constant current by a first current mirror circuit to generate the reference current;
A second NPN transistor provided in a current path through which an output current equal to the constant current flows by a second current mirror circuit;
A non-inverting input terminal is connected to an emitter of the first NPN transistor, an inverting input terminal is connected to an emitter of the second NPN transistor, and an output terminal is connected to a collector of the first NPN transistor. 9. The constant current pulse output circuit according to any one of supplementary notes 1 to 8, further comprising: an amplifier that performs feedback so that currents flowing through the NPN transistors are equalized.
(Supplementary Note 10) The constant current source includes:
An emitter of the first NPN transistor is connected to a low-potential power supply via a resistor, a reference potential is input to the base of the first NPN transistor, and a constant current is supplied to a series circuit of the first NPN transistor and the resistor. And amplifies the constant current by a first current mirror circuit to output the reference current.
A second NPN transistor provided in a current path through which an output current equal to the constant current flows through the second current mirror circuit; and a third NPN transistor provided in a current path different from the current path. ,
Supplementary notes 1 to 8, wherein a base of the second NPN transistor is connected to a base of a third NPN transistor, and an emitter of the first NPN transistor is connected to an emitter of the third NPN transistor. The constant current pulse output circuit according to any one of the above.
(Supplementary note 11) The constant current pulse output circuit according to Supplementary notes 8 to 10, wherein the reference potential input to the base of the NPN transistor is a potential generated using a band gap of a semiconductor.
(Supplementary note 12) The constant current pulse output circuit according to any one of supplementary notes 1 to 11, further comprising a phase compensation circuit connected to a base of the output transistor.
(Supplementary note 13) The constant current pulse output circuit according to any one of Supplementary notes 1 to 12, wherein a light emitting element is connected to the output terminal, and the light emitting element is turned on and off by a constant current pulse output from the output terminal. .
(Supplementary Note 14) A constant current pulse output circuit that generates a reference pulse based on a reference current generated by a constant current source and outputs a constant current pulse obtained by amplifying the reference pulse, and an output from the constant current pulse output circuit. An optical communication device comprising a light emitting element that blinks by a constant current pulse,
The constant current pulse output circuit,
An output transistor connected to an output terminal for outputting the constant current pulse;
A current output driver that receives the reference pulse and drives the output transistor based on the reference pulse;
A switch circuit connected to the output terminal;
A light adjusting circuit for holding a voltage of the output terminal input via the switch circuit, and adjusting a current value of the constant current pulse based on a voltage level of the hold voltage. Communication device.
[0097]
【The invention's effect】
As described above in detail, according to the present invention, a constant current pulse having a desired current value can be output even when the voltage level of the output terminal fluctuates.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram of a constant current pulse output circuit according to a first embodiment.
FIG. 2 is a schematic configuration diagram illustrating an optical communication device.
FIG. 3 is a circuit diagram showing a detailed configuration of a constant current pulse output circuit.
FIG. 4 is a circuit diagram showing a constant current source.
FIG. 5 is an operation waveform diagram of the constant current pulse output circuit.
FIG. 6 is a characteristic diagram showing a change in output current with respect to a change in voltage at an output terminal.
FIG. 7 is a circuit diagram of a constant current pulse output circuit according to a second embodiment.
FIG. 8 is a characteristic diagram showing a change in gate voltage and a change in output current with respect to a change in voltage at an output terminal.
FIG. 9 is a circuit diagram of a constant current pulse output circuit according to a third embodiment.
FIG. 10 is a circuit diagram of a constant current pulse output circuit according to a fourth embodiment.
FIG. 11 is an operation waveform diagram of the constant current pulse output circuit.
FIG. 12 is a circuit diagram of another constant current source.
FIG. 13 is a circuit diagram of another constant current source.
FIG. 14 is a circuit diagram of another constant current source.
FIG. 15 is a circuit diagram of another constant current pulse output circuit.
FIG. 16 is a circuit diagram of a conventional constant current pulse output circuit.
FIG. 17 is an explanatory diagram of a constant current pulse.
[Explanation of symbols]
11, 11a, 11b Light emitting diode as light emitting element
14,51,52,53 Constant current source
14a first constant current source
14b second constant current source
15, 32 Current output driver
15a 1st current output driver
15b Second current output driver
20 Optical communication device
21, 31, 35, 41, 61 Constant current pulse output circuit
23 Peak Hold Amplifier as Current Adjustment Circuit
23a First Peak Hold Amplifier as First Current Adjustment Circuit
23b Second Peak Hold Amplifier as Second Current Adjustment Circuit
25 Peak hold circuit
26,29 amplifier
33 Peak hold circuit as current adjustment circuit
42 Delay Circuit
62 phase compensation circuit
DIN, DINA, DINB input signal
DL delay signal
I1, I1a, I1b Reference current
IA, IAa, IAb Output current
IC12, IC13 Current
IF constant current
OUT output terminal
OUTA 1st output terminal
OUTB 2nd output terminal
Q1 output transistor
Q1a First output transistor
Q1b Second output transistor
Q11 First NPN transistor
Q12 Second NPN transistor
Q14 Third NPN transistor
Q32 N-channel MOS transistor as resistance adjusting transistor
RE resistance
SW1 First switch circuit
SW2 Second switch circuit
Vcc operating power supply
VOUT, VOUTA, VOUTB Output terminal voltage
VPH hold voltage
VREF1 Reference potential

Claims (10)

定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路であって、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路とを備えたことを特徴とするパルス出力回路。A constant current pulse output circuit that generates a reference pulse based on a reference current generated by a constant current source and outputs a constant current pulse obtained by amplifying the reference pulse,
An output transistor connected to an output terminal for outputting the constant current pulse;
A current output driver that receives the reference pulse and drives the output transistor based on the reference pulse;
A pulse output circuit comprising: a current adjustment circuit for holding a voltage of the output terminal and adjusting a current value of a constant current pulse based on a voltage level of the hold voltage. 前記電流調整回路は、前記出力端子の電圧のピークレベルをホールドし、そのホールドした電圧を出力するピークホールド回路と、前記ピークホールド回路の出力電圧に応じた電流を出力するアンプとを備え、該アンプの出力電流により、前記基準パルスの電流値を調整するようにしたことを特徴とする請求項１に記載の定電流パルス出力回路。The current adjustment circuit includes a peak hold circuit that holds a peak level of the voltage of the output terminal and outputs the held voltage, and an amplifier that outputs a current corresponding to the output voltage of the peak hold circuit. 2. The constant current pulse output circuit according to claim 1, wherein a current value of the reference pulse is adjusted by an output current of the amplifier. 前記出力トランジスタのエミッタに接続された抵抗と、該抵抗と並列に接続された抵抗調整用トランジスタとが設けられ、
前記電流調整回路は、前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記抵抗調整用トランジスタをオン・オフすることを特徴とする請求項１に記載の定電流パルス出力回路。A resistor connected to the emitter of the output transistor, and a resistance adjusting transistor connected in parallel with the resistor;
2. The constant current pulse output circuit according to claim 1, wherein the current adjustment circuit holds the voltage of the output terminal, and turns on and off the resistance adjustment transistor based on a voltage level of the hold voltage. 前記出力トランジスタは、第１出力端子に接続され、第１定電流源による基準パルスを増幅して出力するための第１出力トランジスタと、第２出力端子に接続され、第２定電流源による基準パルスを増幅して出力するための第２出力トランジスタとを含み、
前記電流調整回路は、前記第１出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第２定電流源の電流値を調整する第１電流調整回路と、前記第２出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第１定電流源の電流値を調整する第２電流調整回路とを含むことを特徴とする請求項１に記載の定電流パルス出力回路。The output transistor is connected to a first output terminal, a first output transistor for amplifying and outputting a reference pulse from a first constant current source, and a reference output from a second constant current source connected to a second output terminal. A second output transistor for amplifying and outputting a pulse;
A first current adjustment circuit that holds a voltage of the first output terminal and adjusts a current value of the second constant current source based on a voltage level of the hold voltage; The constant current pulse output circuit according to claim 1, further comprising: a second current adjustment circuit that holds a voltage and adjusts a current value of the first constant current source based on a voltage level of the hold voltage. 前記定電流源と電流出力ドライバとの間に設けられ、スイッチング動作により前記基準パルスを生成する第１のスイッチ回路と、前記出力端子に接続された第２のスイッチ回路と、入力信号を所定時間だけ遅らせた遅延信号を出力し、該遅延信号により前記第１のスイッチ回路をオンさせるディレイ回路とを備え、
前記入力信号と前記遅延信号とに基づいて、前記第１のスイッチ回路をオンする直前の所定期間で、前記第２のスイッチ回路をオンし、前記電流調整回路におけるホールド電圧のサンプリングを行うことを特徴とする請求項１に記載の定電流パルス出力回路。A first switch circuit that is provided between the constant current source and the current output driver and generates the reference pulse by a switching operation; a second switch circuit connected to the output terminal; A delay signal that outputs a delay signal delayed by only one second, and turns on the first switch circuit by the delay signal.
Turning on the second switch circuit for a predetermined period immediately before turning on the first switch circuit based on the input signal and the delay signal, and sampling a hold voltage in the current adjustment circuit. The constant current pulse output circuit according to claim 1, wherein: 前記入力信号と遅延信号との少なくとも一方が活性化されている期間にて、前記定電流源と電流出力ドライバと電流調整回路とを含む各回路の動作電源を供給し、前記入力信号と遅延信号との両信号が非活性化されている期間で前記動作電源を遮断することを特徴とする請求項５に記載の定電流パルス出力回路。During a period in which at least one of the input signal and the delay signal is activated, an operating power supply of each circuit including the constant current source, the current output driver, and the current adjustment circuit is supplied, and the input signal and the delay signal 6. The constant current pulse output circuit according to claim 5, wherein the operation power supply is shut off during a period in which both of the signals are inactivated. 前記定電流源は、
第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第１のＮＰＮトランジスタのベースに基準電位を入力して該ＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流を第１のカレントミラー回路で増幅して前記基準電流を発生するものであり、
第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタに非反転入力端子が接続され、前記第２のＮＰＮトランジスタのエミッタに反転入力端子が接続され、前記第１のＮＰＮトランジスタのコレクタに出力端子が接続され、前記各ＮＰＮトランジスタを介して流れる電流を等しくするよう帰還をかけるアンプと
を備えたことを特徴とする請求項１〜６のいずれかに記載の定電流パルス出力回路。The constant current source is
The emitter of the first NPN transistor is connected to a low-potential power supply via a resistor, a reference potential is input to the base of the first NPN transistor, and a constant current flows through a series circuit of the NPN transistor and the resistor. Amplifying a constant current by a first current mirror circuit to generate the reference current;
A second NPN transistor provided in a current path through which an output current equal to the constant current flows by a second current mirror circuit;
A non-inverting input terminal is connected to an emitter of the first NPN transistor, an inverting input terminal is connected to an emitter of the second NPN transistor, and an output terminal is connected to a collector of the first NPN transistor. 7. The constant current pulse output circuit according to claim 1, further comprising: an amplifier that performs feedback so as to equalize a current flowing through the NPN transistor. 前記定電流源は、
第１のＮＰＮトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第１のＮＰＮトランジスタのベースに基準電位を入力して該第１のＮＰＮトランジスタと抵抗との直列回路に定電流を流し、該定電流を第１のカレントミラー回路で増幅して前記基準電流を出力するものであり、
第２のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第２のＮＰＮトランジスタと、前記電流経路とは別の電流経路に設けられた第３のＮＰＮトランジスタとを備え、
前記第２のＮＰＮトランジスタのベースと第３のＮＰＮトランジスタのベースとを接続し、前記第１のＮＰＮトランジスタのエミッタと第３のＮＰＮトランジスタのエミッタとを接続したことを特徴とした請求項１〜６のいずれかに記載の定電流パルス出力回路。The constant current source is
An emitter of the first NPN transistor is connected to a low-potential power supply via a resistor, a reference potential is input to the base of the first NPN transistor, and a constant current is supplied to a series circuit of the first NPN transistor and the resistor. And amplifies the constant current by a first current mirror circuit to output the reference current.
A second NPN transistor provided in a current path through which an output current equal to the constant current flows through the second current mirror circuit; and a third NPN transistor provided in a current path different from the current path. ,
2. The base of the second NPN transistor and the base of a third NPN transistor are connected, and the emitter of the first NPN transistor and the emitter of a third NPN transistor are connected. 7. The constant current pulse output circuit according to any one of 6. 前記出力トランジスタのベースに接続される位相補償回路を備えることを特徴とする請求項１〜８のいずれかに記載の定電流パルス出力回路。9. The constant current pulse output circuit according to claim 1, further comprising a phase compensation circuit connected to a base of said output transistor. 定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路と、該定電流パルス出力回路から出力される定電流パルスにより点滅する発光素子とを備えた光通信装置であって、
前記定電流パルス出力回路は、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子に接続されたスイッチ回路と、
前記スイッチ回路を介して入力される前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路と
を備えたことを特徴とする光通信装置。A constant current pulse output circuit that generates a reference pulse based on the reference current generated by the constant current source and outputs a constant current pulse obtained by amplifying the reference pulse; and a constant current pulse output from the constant current pulse output circuit. An optical communication device comprising a flashing light emitting element,
The constant current pulse output circuit,
An output transistor connected to an output terminal for outputting the constant current pulse;
A current output driver that receives the reference pulse and drives the output transistor based on the reference pulse;
A switch circuit connected to the output terminal;
A light adjusting circuit for holding a voltage of the output terminal input via the switch circuit, and adjusting a current value of the constant current pulse based on a voltage level of the hold voltage. Communication device.
JP2003061127A 2003-03-07 2003-03-07 Constant current pulse output circuit and optical communication device Expired - Fee Related JP3999687B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003061127A JP3999687B2 (en) 2003-03-07 2003-03-07 Constant current pulse output circuit and optical communication device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003061127A JP3999687B2 (en) 2003-03-07 2003-03-07 Constant current pulse output circuit and optical communication device

Publications (2)

Publication Number Publication Date
JP2004274305A true JP2004274305A (en) 2004-09-30
JP3999687B2 JP3999687B2 (en) 2007-10-31

Family

ID=33123425

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003061127A Expired - Fee Related JP3999687B2 (en) 2003-03-07 2003-03-07 Constant current pulse output circuit and optical communication device

Country Status (1)

Country Link
JP (1) JP3999687B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109326954A (en) * 2017-07-31 2019-02-12 科大国盾量子技术股份有限公司 A kind of laser high-speed driving module for quantum communications single-photon source
CN111954960A (en) * 2018-04-03 2020-11-17 索尼公司 Overcurrent determination circuit and light emission control device
CN112271923A (en) * 2020-10-28 2021-01-26 中山市柏科电源有限公司 Linear constant current and constant voltage circuit

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109326954A (en) * 2017-07-31 2019-02-12 科大国盾量子技术股份有限公司 A kind of laser high-speed driving module for quantum communications single-photon source
CN109326954B (en) * 2017-07-31 2024-01-26 科大国盾量子技术股份有限公司 Laser high-speed driving module for quantum communication single photon source
CN111954960A (en) * 2018-04-03 2020-11-17 索尼公司 Overcurrent determination circuit and light emission control device
US11962126B2 (en) 2018-04-03 2024-04-16 Sony Corporation Overcurrent determination circuit and light emission control apparatus
CN112271923A (en) * 2020-10-28 2021-01-26 中山市柏科电源有限公司 Linear constant current and constant voltage circuit

Also Published As

Publication number Publication date
JP3999687B2 (en) 2007-10-31

Similar Documents

Publication Publication Date Title
US7532823B2 (en) Light emitting diode driving circuit and optical transmitter for use in optical fiber link
US6466080B2 (en) Constant current driver circuit
US7319365B2 (en) Signal determining apparatus including amplifier circuit with variable response speed
US6982590B2 (en) Bias current generating circuit, laser diode driving circuit, and optical communication transmitter
WO2004023648A3 (en) Amplifier power control circuit
US7480463B2 (en) LED drive circuit
US7760779B2 (en) Laser driver, method for driving laser, and recording/reading equipment
US20030132803A1 (en) Differential amplifier
JP3999687B2 (en) Constant current pulse output circuit and optical communication device
JP5502719B2 (en) Load device
JP2003163413A (en) Semiconductor laser device
JP2010157572A (en) Semiconductor laser array light quantity control circuit and image forming apparatus using the semiconductor laser array light quantity control circuit
JP5799826B2 (en) Voltage regulator
JP2003273660A (en) High frequency amplifier
US20070229160A1 (en) Control circuit for controlling a current and/or voltage of an electronic circuit
JP2007042809A (en) Light emitting element drive circuit and optical module
JP2013098904A (en) Power amplification circuit
JP3593623B2 (en) Light emitting element drive circuit
JP2003338744A (en) Constant-current switching circuit
JP2003249715A (en) Drive circuit for semiconductor laser
JP4790306B2 (en) Laser diode drive circuit
US8258452B2 (en) Light receiving circuit
JP2008131630A (en) Power amplifier
US8541733B2 (en) Laser light detection circuit
JP4136806B2 (en) Receiver circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040726

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060808

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070327

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070528

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070807

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070809

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100817

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100817

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110817

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110817

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110817

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110817

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120817

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130817

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees