JP2004274305A - Constant current pulse output circuit and optical communication device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、例えば、発光素子を点滅させるための定電流パルスを出力する定電流パルス出力回路及び光通信装置に関するものである。
【0002】
近年、PDA(Personal Digital Assistants )等の携帯端末、携帯電話等の電子機器には、赤外線データ通信機能が付加されている、即ち赤外線を用い空間を介してデータの送受信を行う光通信装置が搭載されている。また、コンピュータ等には、光ファイバ等の通信媒体を介してデータの送受信を行う光通信装置が搭載されている。これらの光通信装置では、低価格化と高性能化が求められている。
【0003】
【従来の技術】
図16には、従来の定電流パルス出力回路10を示している。なお、この定電流パルス出力回路10は、例えば、光通信装置における送信回路として使用されるものである。
【0004】
定電流パルス出力回路10は、出力端子OUTに発光ダイオード11が接続され、入力端子INには入力信号DINが入力される。定電流パルス出力回路10は、その入力信号DINに応答して動作し、発光ダイオード11にパルス状の出力電流ILED を供給する。発光ダイオード11は、その出力電流ILED に基づいて発光及び消光を繰り返す。
【0005】
定電流パルス出力回路10は、論理回路13、定電流源14、電流出力ドライバ15、スイッチ回路SW1、出力トランジスタQ1、ダイオードD1,D2,D3を備えている。定電流パルス出力回路10において、入力端子INには論理回路13が接続されている。論理回路13は、入力端子INから入力される入力信号DINに基づいてスイッチ回路SW1をオン・オフする。定電流源14は一定の電流値の基準電流I1 を流す。そして、スイッチ回路SW1のスイッチング動作により、基準電流I1 の基準パルスが生成されて電流出力ドライバ15に供給される。
【0006】
電流出力ドライバ15は、NPNトランジスタQ2,Q3及び抵抗R1,R2を備え、出力トランジスタQ1を駆動する。詳しくは、NPNトランジスタQ2は、コレクタがスイッチ回路SW1に接続され、エミッタが低電位電源に接続され、ベースが抵抗R1を介してエミッタに接続されている。また、NPNトランジスタQ2のコレクタにNPNトランジスタQ3のベースが接続されている。NPNトランジスタQ3は、コレクタが高電位電源(動作電源)Vccに接続され、エミッタが抵抗R2を介してNPNトランジスタQ2のベースに接続されている。そして、NPNトランジスタQ2のベースが出力トランジスタQ1のベースに接続されている。
【0007】
出力トランジスタQ1は、NPNトランジスタであり、コレクタが出力端子OUTに接続され、エミッタが低電位電源に接続されている。出力トランジスタQ1のベースにはダイオードD1のアノードが接続され、そのダイオードD1のカソードは、出力トランジスタQ1のコレクタに接続されている。また、ダイオードD2とダイオードD3とが直列に接続されており、ダイオードD3のカソードが出力トランジスタQ1のコレクタに接続され、ダイオードD2のアノードがトランジスタQ2のコレクタ(トランジスタQ3のベース)に接続されている。
【0008】
出力トランジスタQ1と電流出力ドライバ15のNPNトランジスタQ2とはカレントミラー構成になっており、電流出力ドライバ15の活性化時(スイッチ回路SW1のオン時)に、各トランジスタQ1,Q2の素子サイズに応じたミラー比により電流増幅が行われる。なお、ダイオードD1〜D3及び抵抗R1,R2は、発振防止や電流制限などを行うために設けられている。
【0009】
このように構成した定電流パルス出力回路10では、図17に示すように、入力信号DINがHレベルである期間でスイッチ回路SW1がオンされ基準パルスが生成される。そして、その基準パルスを増幅した定電流パルス(パルス状の出力電流ILED )を出力することで、発光ダイオード11が点滅される。
【0010】
因みに、特許文献1や特許文献2では、光送信器において、レーザダイオードによる一定の光出力を得るための技術が開示されている。
【0011】
【特許文献1】
特開平5−299735号公報
【特許文献2】
特開平7−131424号公報
【0012】
【発明が解決しようとする課題】
ところで、上記の定電流パルス出力回路10では、発光ダイオード11に供給される電源VLED の電圧レベルが異なる場合においても、一定の光出力を得るために出力電流ILED を所望の電流値に保つ必要がある。具体的に、定電流パルス出力回路10の出力端子OUTは、電源VLED に対して発光ダイオードの順方向電圧だけ落ちた電圧になり、例えば、0.4V〜9Vの電圧になる。なお、最低電圧の0.4Vは、出力トランジスタQ1の飽和状態にはいらない電圧値である。この場合、NPNトランジスタQ1,Q2とで構成したカレントミラー回路において、出力端子OUTの電圧(出力トランジスタQ1のコレクタ電圧)が変動するとアーリー効果によりミラー係数が劣化して出力電流ILED が増える問題が生じてしまう。すなわち、バイポーラトランジスタではそのベース電流が同一であってもコレクタ・エミッタ間電圧が大きくなるほどそのコレクタ電流も大きくなる性質がある。なおこの特性は、バイポーラトランジスタに限らずMOSトランジスタ等でも生じる。
【0013】
また、定電流パルス出力回路10において、出力トランジスタQ1のエミッタ側に抵抗を設け、コレクタ電圧依存の影響を抑制する対策が検討されている。しかし、定電流パルス出力回路10において、出力端子OUTの電圧(出力トランジスタQ1のコレクタ電圧)が0.4Vとなる場合に所望の定電流パルスを出力させるためには、出力トランジスタQ1のエミッタ側に抵抗を設けることが困難になる。例えば、400mAの定電流パルスを出力する定電流パルス出力回路を、カレントミラー回路を用いて実現したり、電流検出をして帰還をかける回路を用いて実現したりする場合、出力トランジスタQ1のエミッタ側に高精度の抵抗(例えば、0.5Ω)を設ける必要がある。この高精度の抵抗を設ける場合には、回路面積やコストが増大してしまうといった問題が生じてしまう。
【0014】
本発明は上記問題点を解決するためになされたものであって、その目的は、出力端子の電圧レベルが変動する場合でも、所望の電流値の定電流パルスを出力することができる定電流パルス出力回路、及びその定電流パルス出力回路を備える光通信装置を提供することにある。
【0015】
【課題を解決するための手段】
上記目的を達成するため、請求項1,10に記載の発明によれば、出力端子に出力トランジスタが接続されており、定電流源で発生した基準パルスに基づいて電流出力ドライバが出力トランジスタを駆動することにより、基準パルスを増幅した定電流パルスが出力端子から出力される。この電流調整回路により、出力端子の電圧がホールドされ、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値が調整される。このようにすると、出力トランジスタのコレクタ電圧(出力端子の電圧)が高くなる場合、定電流パルスの電流値の増加が抑制され、定電流パルスを所望の電流値に保持することが可能となる。
【0016】
請求項2に記載の発明によれば、電流調整回路は、ピークホールド回路とアンプとを備える。ピークホールド回路により、出力端子の電圧のピークレベルをホールドしたホールド電圧が出力され、そのホールド電圧に応じた電流がアンプから出力される。そして、アンプの出力電流により基準パルスの電流値が調整される。このようにすれば、出力トランジスタのコレクタ電圧が高くなる場合に、定電流パルスの電流値の増加を抑制することが可能となる。
【0017】
請求項3に記載の発明によれば、出力トランジスタのエミッタに抵抗が接続され、該抵抗と並列に抵抗調整用トランジスタが接続される。そして、電流調整回路により、出力端子の電圧がホールドされ、ホールド電圧の電圧レベルに基づいて抵抗調整用トランジスタがオン・オフされる。具体的に、ホールド電圧の電圧レベルが低い場合には抵抗調整用トランジスタがオンされ、ホールド電圧の電圧レベルが高い場合には抵抗調整用トランジスタがオフされる。このようにすると、出力端子の電圧が高い場合において、出力トランジスタのエミッタ側に設けた抵抗により、コレクタ電圧依存の影響を抑制することが可能となる。また、出力端子の電圧が低い場合でも所望の電流値の定電流パルスが出力される。
【0018】
請求項4に記載の発明によれば、第1出力端子には第1出力トランジスタが接続され、第1出力トランジスタのスイッチング動作により、第1定電流源による基準パルスが増幅されて出力される。また、第2出力端子には第2出力トランジスタが接続され、第2出力トランジスタのスイッチング動作により、第2定電流源による基準パルスが増幅されて出力される。そして、第1電流調整回路により第1出力端子の電圧がホールドされ、その電圧レベルに応じて第2定電流源の電流値が調整され、第2電流調整回路により第2出力端子の電圧がホールドされ、その電圧レベルに応じて第1定電流源の電流値が調整される。ここで、各出力トランジスタのうちの一方が頻繁にスイッチング動作している場合に、スイッチング動作していない他方の出力トランジスタ側の出力端子電圧をサンプリングすることができるので、電流調整回路でのサンプリング期間を確保する上で好ましいものとなる。
【0019】
請求項5に記載の発明によれば、定電流源と電流出力ドライバとの間には第1のスイッチ回路が設けられている。ディレイ回路により、入力信号を所定時間だけ遅らせた遅延信号が出力され、該遅延信号により第1のスイッチ回路がオンされる。この第1のスイッチ回路のスイッチング動作によって基準パルスが生成される。ここで、入力信号と遅延信号とに基づいて、第1のスイッチ回路をオンする直前の所定期間で、出力端子に接続された第2のスイッチ回路がオンされ、電流調整回路におけるホールド電圧のサンプリングが行われる。
【0020】
請求項6に記載の発明によれば、入力信号と遅延信号との少なくとも一方が活性化されている期間にて、定電流源と電流出力ドライバと電流調整回路とを含む各回路の動作電源が供給され、入力信号と遅延信号との両信号が非活性化されている期間では動作電源が遮断される。このようにすると、入力信号の入力がないときに各回路での消費電流を削減することが可能となる。
【0021】
請求項7,8に記載の発明によれば、定電流源において、第1のNPNトランジスタのエミッタが抵抗を介して低電位電源に接続され、第1のNPNトランジスタのベースに基準電位を入力することで該トランジスタと抵抗との直列回路に定電流が流される。この定電流がカレントミラー回路で増幅されて基準電流が出力される。また、第2のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路には第2のNPNトランジスタが設けられている。
【0022】
請求項7に記載の発明では、第1のNPNトランジスタのエミッタにアンプの非反転入力端子が接続され、第2のNPNトランジスタのエミッタにアンプの反転入力端子が接続され、該アンプの出力端子が第1のNPNトランジスタのコレクタに接続されている。このアンプにより、各NPNトランジスタを介して流れる電流が等しくなるよう帰還がかけられる。このようにすれば、定電流源に供給される電源電圧が変動しても、基準電流が所望の電流値に保持される。
【0023】
また、請求項8に記載の発明では、第2のNPNトランジスタが設けられる電流経路とは別の電流経路に第3のNPNトランジスタが設けられる。そして、第2のNPNトランジスタのベースと第3のNPNトランジスタのベースとが接続され、第1のNPNトランジスタのエミッタと第3のNPNトランジスタのエミッタとが接続される。この構成によれば、請求項7と同様に、定電流源に供給される電源電圧が変動しても、基準電流が所望の電流値に保持される。
【0024】
請求項9に記載の発明によれば、出力トランジスタのベースに位相補償回路が接続されることにより、出力トランジスタのスイッチング動作による発振が防止される。
【0025】
請求項10に記載の発明によれば、定電流パルス出力回路の定電流パルスを所望の電流値とすることが可能となることから、発光素子の光出力が一定に保たれる。また、発光素子に必要以上の大電流が流れることを防止でき、該発光素子の寿命が低下するといった問題が回避される。
【0026】
【発明の実施の形態】
(第1実施形態)
以下、本発明を具体化した第1実施形態を図1〜図6に従って説明する。
【0027】
図2は、光通信装置20の概略構成図である。
光通信装置20は、発光ダイオード(LED)11、フォトダイオード12、送信回路としての定電流パルス出力回路21、及び受信回路22を備える。
【0028】
受信回路22は、入力端子にフォトダイオード12が接続される。フォトダイオード12は、受信した光に対応した受信電流IPDを生成する。受信回路22は、受信電流IPDを電流−電圧(I−V)変換して受信電圧を生成し、その受信電圧を2値化して生成した受信信号DOUTを出力端子から出力する。
【0029】
定電流パルス出力回路21は、出力端子OUTに発光ダイオード11が接続され、入力端子には送信信号(入力信号)DINが入力される。定電流パルス出力回路21は、入力信号DINに応答して生成した送信電流(出力電流)ILED を発光ダイオード11に供給する。発光ダイオード11は、パルス状の出力電流ILED に基づいて発光及び消光を繰り返す。
【0030】
図1は、定電流パルス出力回路21の概略構成を示すブロック回路図である。本実施形態の定電流パルス出力回路21は、前記従来例の定電流パルス出力回路10の回路構成を一部変更したものであり、同一構成部分には同一の記号を付している。すなわち、定電流パルス出力回路21は、ピークホールドアンプ23及びスイッチ回路SW2を追加した点が従来例の定電流パルス出力回路10と異なる。
【0031】
定電流パルス出力回路21において、出力端子OUTの電圧VOUT がスイッチ回路SW2を介してピークホールドアンプ23に入力される。ピークホールドアンプ23は、その電圧VOUT のピークレベルをホールドし、ホールド電圧の電圧レベルに応じて出力電流IA を出力する。スイッチ回路SW2は、スイッチ回路SW1と同様に論理回路13の出力信号により制御される。
【0032】
なお、第1のスイッチ回路SW1と第2のスイッチ回路SW2は、論理回路13の出力信号によって相補的にオン・オフされる。具体的には、入力信号DINがLレベルである場合、スイッチ回路SW1はオフされ、スイッチ回路SW2はオンされる。入力信号DINがHレベルである場合には、スイッチ回路SW1はオンされ、スイッチ回路SW2はオフされる。
【0033】
図3は、定電流パルス出力回路21の詳細な構成を示す回路図である。
図3に示すように、ピークホールドアンプ23は、ピークホールド回路25とアンプ26とを備えている。ピークホールド回路25は、アンプ27とダイオードDPHと容量CPHとを備えている。アンプ27の出力端子はダイオードDPHのアノードに接続され、ダイオードDPHのカソードはアンプ27の反転入力端子と容量CPHの第1端子に接続され、容量CPHの第2端子は低電位電源に接続されている。アンプ27の非反転入力端子には前記スイッチ回路SW2(図示略)を介して出力端子OUTの電圧VOUT が入力される。このように構成されたピークホールド回路25は、電圧VOUT のピークレベルをホールドし、そのホールドしたホールド電圧VPHを出力する。
【0034】
アンプ26は、非反転入力端子にピークホールド回路25からの出力電圧であるホールド電圧VPHが入力され、反転入力端子に基準信号VREF が入力される。そして、アンプ26の出力端子は定電流源14に接続されている。アンプ26は、電流出力型アンプであり、ピークホールド回路25のホールド電圧VPHと基準信号VREF の電位差に応じた電流IA を流す。この電流IA により、定電流源14における基準電流I1 の電流値が調整される。
【0035】
なお、電流出力ドライバ15と出力トランジスタQ1との回路構成は、従来例と同一であるためここではその説明を省略する。また、出力端子OUTには、破線で示す定電流源28を接続してもよい。この定電流源28により微小電流Is (例えば、0.1μA)を流すことで、出力端子OUTの電圧VOUT を安定化させることが可能となる。
【0036】
図4は、定電流源14の一構成例を示す回路図である。
定電流源14は、NPNトランジスタQ11,Q12,Q13、PチャネルMOSトランジスタQ21,Q22,Q23、抵抗RE 、及びアンプ29により構成される。各PチャネルMOSトランジスタQ21〜Q23のソースは、動作電源としての高電位電源Vccに接続される。PチャネルMOSトランジスタQ21のドレインは、各トランジスタQ21〜Q23のゲートに接続されている。
【0037】
PチャネルMOSトランジスタQ21のドレインは、NPNトランジスタQ11と抵抗REとの直列回路を介して低電位電源に接続される。NPNトランジスタQ11のコレクタにはピークホールドアンプ23の出力電流IA が供給され、NPNトランジスタQ11のベースには基準電位VREF1が供給される。この基準電位VREF1は、半導体のバンドギャップを利用して生成されるものであり、温度変化が小さい基準電位である。
【0038】
ここで、NPNトランジスタQ11に流れる定電流IF は次式により求められる。
IF =(VREF1−VBE)/re
なお、VBEはNPNトランジスタQ11のベース・エミッタ間電圧降下であり、reは抵抗RE の抵抗値である。
【0039】
この定電流IF を供給する電流経路に設けられているPチャネルMOSトランジスタQ21は、PチャネルMOSトランジスタQ23と第1のカレントミラー回路を構成している。PチャネルMOSトランジスタQ23のドレインはスイッチ回路SW1に接続されている。従って、各トランジスタQ21,Q23の素子サイズに応じたミラー比により、トランジスタQ23を介してスイッチ回路SW1に基準電流I1 が出力される。
【0040】
また、定電流源14では、定電流IF を流すNPNトランジスタQ11のコレクタにピークホールドアンプ23の出力電流IA が供給される構成であるため、基準電流I1 は、NPNトランジスタQ11に流れる定電流IF とピークホールドアンプ23の出力電流IA とに応じて調整される。具体的には、ピークホールドアンプ23からの出力電流IA が増加すると、PチャネルMOSトランジスタQ21を介して流れる電流が減少して、PチャネルMOSトランジスタQ23に流れる基準電流I1が減る。ここで、例えば、PチャネルMOSトランジスタQ21,Q23からなるカレントミラー回路のミラー比が1:1である場合、基準電流I1 は、I1 =IF −IA となり、出力電流IA の増加分だけ基準電流I1 が減少することになる。
【0041】
また、PチャネルMOSトランジスタQ22のドレインは、ダイオード接続されたNPNトランジスタQ12,Q13と抵抗RE との直列回路を介して低電位電源に接続されている。PチャネルMOSトランジスタQ22とPチャネルMOSトランジスタQ21とにより第2のカレントミラー回路が構成されており、該回路のミラー比は1:1となるよう設定されている。
【0042】
アンプ29は、非反転入力端子がNPNトランジスタQ11のエミッタと抵抗RE との間に接続され、反転入力端子がNPNトランジスタQ12のエミッタと抵抗RE との間に接続され、出力端子がNPNトランジスタQ11のコレクタに接続されている。なお、NPNトランジスタQ11,Q12のエミッタに接続される各抵抗RE は同じ抵抗値をもつ。
【0043】
アンプ29は、NPNトランジスタQ11に流れる定電流IF とNPNトランジスタQ12,Q13に流れる電流IC12 とを比較し、その差に応じた電流IB を出力端子に流し込む。
【0044】
ここで、電流IC12 が流れる電流経路は、電源Vccの電圧変動による影響を補償するために設けられたダミーのパスであり、アンプ29によってそのダミーのパスに流れる電流IC12 と定電流IF とが等しくなるよう帰還をかけている。この回路構成によって、電源Vccの電圧変動に伴い基準電流I1 が所望の電流値からずれてしまうといった電源電圧依存の影響が抑制される。
【0045】
次に、本実施形態の定電流パルス出力回路21の動作を説明する。
図5に示すように、スイッチ回路SW1は、入力信号DINがLレベルであるときにオフされ、入力信号DINがHレベルであるときにオンされる。一方、スイッチ回路SW2は、入力信号DINがLレベルであるときにオンされ、入力信号DINがHレベルであるときにオフされる。
【0046】
本実施形態では、時刻t11以前でスイッチ回路SW2がオンされているとき、出力端子OUTの電圧VOUT がスイッチ回路SW2を介してピークホールド回路25に入力され、該電圧VOUT のピークレベルが保持される。そして、そのピークレベルに対応するホールド電圧VPHがピークホールド回路25から出力され、ホールド電圧VPHに応じた出力電流IA がアンプ26から出力される。この出力電流IA により、定電流源14の基準電流I1 が調整される。
【0047】
時刻t11〜t12の期間において、スイッチ回路SW1がオンされているとき、定電流源14からの基準電流I1 がスイッチ回路SW1を介して電流出力ドライバ15に入力される。つまり、スイッチ回路SW1のスイッチング動作により、電流出力ドライバ15の入力電流である基準電流I1 が供給・遮断される。これにより、基準電流I1 の基準パルスが電流出力ドライバ15に入力されて出力トランジスタQ1が駆動される。その出力トランジスタQ1の駆動により、基準電流I1 の電流パルスを増幅した出力電流ILED が発光ダイオード11に流れて該ダイオード11が発光する。
【0048】
図6は、出力端子OUTの電圧VOUT の変化に対する出力電流ILED,IA の変化を示す特性図である。
本実施形態では、出力端子OUTの電圧VOUT が高くなるほど、ピークホールドアンプ23の出力電流IA が増大される。従来例の定電流パルス出力回路10では、図6において破線で示すように、電圧VOUT が高くなると、発光ダイオード11に流れる出力電流ILED が増大してしまう。これに対し、本実施形態では、電圧VOUT に応じて出力電流IA が増加し、その出力電流IA の増加分だけ基準電流I1 の電流値が減少されるため、出力電流ILED の増加が抑えられる。
【0049】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
(1)出力端子OUTの電圧VOUT がピークホールド回路25でホールドされ、ピークホールド回路25から出力されるホールド電圧VPHに応じてアンプ26から電流IA が出力される。このアンプ26の出力電流IA により基準電流I1 の電流値が調整されるため、出力端子OUTの電圧VOUT が高い場合でも、定電流パルスの電流値の増加を抑制することができる。
【0050】
(2)定電流源14において、各トランジスタQ12,Q13,Q22と抵抗RE とからなる電流経路を設け、アンプ29によってその電流経路に流れる電流IC12 と定電流IF とが等しくなるよう帰還をかけている。この構成により、電源Vccの電圧変動に伴い基準電流I1 が所望の電流値からずれてしまうといった電源電圧依存の影響を抑制することができる。
【0051】
(3)定電流源14において、NPNトランジスタQ11のベースに入力される基準電位VREF1は、半導体のバンドギャップを利用して生成される温度変化が少ない電位であるため、より正確な定電流IF 及び基準電流I1 を流すことができる。
【0052】
(4)定電流パルス出力回路21から出力される定電流パルスを所望の電流値とすることにより、発光ダイオード11の光出力を一定に保つことができる。また、発光ダイオード11に必要以上の大電流が流れることを防止でき、該発光ダイオード11の寿命が低下するといった問題を回避できる。
【0053】
(5)出力トランジスタQ1のエミッタ側に高精度の抵抗を設けることなく定電流パルスを所望の電流値に保持することができるので、回路面積やコストの増大を抑制することができる。
【0054】
次に、本発明における第2〜第4実施形態を説明する。但し、以下の各実施形態の構成において、上述した第1実施形態と同等であるものについては図面に同一の記号を付すと共にその説明を簡略化する。そして、以下には第1実施形態との相違点を中心に説明する。
【0055】
(第2実施形態)
図7は、第2実施形態の定電流パルス出力回路31を示すブロック回路図である。
【0056】
定電流パルス出力回路31において、出力トランジスタQ1のエミッタは、抵抗RE1を介して低電位電源に接続されている。また、NチャネルMOSトランジスタQ31がその抵抗RE1に並列に接続されている。
【0057】
本実施形態における電流出力ドライバ32は、NPNトランジスタQ2,Q3及び抵抗R2に加えて、NチャネルMOSトランジスタQ32と抵抗RE2とを備える。具体的には、NPNトランジスタQ2のエミッタが抵抗RE2を介して低電位電源に接続されており、NチャネルMOSトランジスタQ32がその抵抗RE1に並列に接続されている。
【0058】
各MOSトランジスタQ31,Q32のゲートはピークホールド回路33の出力端子に接続されている。ピークホールド回路33には、出力端子OUTの電圧VOUT がスイッチ回路SW2を介して入力される。ピークホールド回路33は、電圧VOUT のピークレベルをホールドし、ホールド電圧のレベルが所定の設定電圧よりも低い場合にはHレベルのゲート電圧VG を出力して各トランジスタQ31,Q32をオンする。逆に、ホールド電圧のレベルが設定電圧よりも高い場合にはLレベルのゲート電圧VG を出力して各トランジスタQ31,Q32をオフする。
【0059】
図8は、出力端子OUTの電圧VOUT の変化に対する出力電流ILED 及びゲート電圧VG の変化を示す特性図である。
図8に示すように、電圧VOUT が設定電圧よりも低い場合、ピークホールド回路33から出力されるゲート電圧VG はHレベルになり、各トランジスタQ31,Q32の動作領域がオン領域になる。このとき、各トランジスタQ31,Q32のエミッタと低電位電源との間に存在する抵抗成分は、抵抗RE1,RE2とトランジスタQ31,Q32のオン抵抗との合成抵抗になり小さくなる。
【0060】
電圧VOUT が設定電圧よりも高い場合、ピークホールド回路33から出力されるゲート電圧VG がLレベルになり、各トランジスタQ31,Q32の動作領域がオフ領域になる。このとき、NPNトランジスタQ1,Q2のエミッタと低電位電源との間に存在する抵抗成分は、抵抗RE1,RE2になるため電圧VOUT が低い場合よりも大きくなる。
【0061】
このように、出力端子OUTの電圧VOUT に応じて、各トランジスタQ31,Q32のエミッタ側の抵抗成分が調節される。その結果、出力電流ILED の特性としては、従来技術と同様に、電圧VOUT が低い領域(VOUT≒0.4V)まで一定の電流値を保持できる。また、電圧VOUT が高い領域においても、エミッタ側の抵抗値が大きくなるため、コレクタ電圧依存の影響が小さくなり、一定の電流値を保持できる。
【0062】
よって、本実施形態の定電流パルス出力回路31においても、出力端子OUTの電圧レベルにかかわらず、所望の電流値の定電流パルスを出力することができる。
【0063】
(第3実施形態)
図9は、第3実施形態の定電流パルス出力回路35を示すブロック回路図である。本実施形態の定電流パルス出力回路35は、複数の発光ダイオード11a,11bを発光させるための出力回路として具体化したものである。
【0064】
詳述すると、定電流パルス出力回路35は、第1及び第2論理回路13a,13b、第1及び第2定電流源14a,14b、第1及び第2電流出力ドライバ15a,15b、第1及び第2ピークホールドアンプ23a,23b、各スイッチ回路SW1a,SW1b,SW2a,SW2b、第1及び第2出力トランジスタQ1a,Q1bを備える。
【0065】
第1論理回路13aは、第1入力端子INAから入力される入力信号DINAに基づいてスイッチ回路SW1aをオン・オフする。第1定電流源14aは第1基準電流I1aを流し、その基準電流I1aがスイッチ回路SW1aを介して基準パルスとして第1電流出力ドライバ15aに入力される。
【0066】
第1電流出力ドライバ15aは、第1出力トランジスタQ1aのベースに接続されており、出力信号によりその出力トランジスタQ1aを駆動する。第1出力トランジスタQ1aは、コレクタが第1出力端子OUTAに接続され、エミッタが低電位電源に接続されている。また、第1出力端子OUTAには発光ダイオード11aが接続されており、第1出力トランジスタQ1aの駆動によって、パルス状の出力電流ILEDAが発光ダイオード11aに流れ、該ダイオード11aが発光する。
【0067】
第1出力端子OUTAの電圧VOUTAは、スイッチ回路SW2aを介して第1ピークホールドアンプ23aに入力される。第1ピークホールドアンプ23aは、その電圧VOUTAのピークレベルをホールドし、ホールド電圧のレベルに応じて電流IAbを出力する。
【0068】
第2論理回路13bは、第2入力端子INBから入力される入力信号DINBに基づいてスイッチ回路SW1bをオン・オフする。第2定電流源14bは第2基準電流I1bを流し、その基準電流I1bがスイッチ回路SW1bを介して基準パルスとして第2電流出力ドライバ15bに供給される。
【0069】
第2電流出力ドライバ15bは、第2出力トランジスタQ1bのベースに接続されており、出力信号によりその出力トランジスタQ1bを駆動する。第2出力トランジスタQ1bは、コレクタが第2出力端子OUTBに接続され、エミッタが低電位電源に接続されている。また、第2出力端子OUTBには発光ダイオード11bが接続されており、第2出力トランジスタQ1bの駆動によって、パルス状の出力電流ILEDBが発光ダイオード11bに流れ、該ダイオード11bが発光する。
【0070】
第2出力端子OUTBの電圧VOUTBは、スイッチ回路SW2bを介して第2ピークホールドアンプ23bに入力される。第2ピークホールドアンプ23bは、その電圧VOUTBのピークレベルをホールドし、ホールド電圧のレベルに応じて電流IAaを出力する。
【0071】
本実施形態において、第1ピークホールドアンプ23aの出力端子は、第1定電流源14aではなく第2定電流源14bに接続されており、第1ピークホールドアンプ23aの出力電流IAbによって、第2定電流源14bの基準電流I1bが調整される。また、第2ピークホールドアンプ23bの出力端子は、第2定電流源14bではなく第1定電流源14aに接続されており、第2ピークホールドアンプ23bの出力電流IAaによって、第1定電流源14aの基準電流I1aが調整される。
【0072】
このように、定電流パルス出力回路35は、発光ダイオード11aを駆動するための第1回路部(定電流源14a、電流出力ドライバ15a、出力トランジスタQ1a等)と発光ダイオード11bを駆動するための第2回路部(定電流源14b、電流出力ドライバ15b、出力トランジスタQ1b等)に区分される。それら回路部は同時に動作しないよう各入力信号DINA,DINBが別々のタイミングで入力される。
【0073】
この定電流パルス出力回路35において、各出力トランジスタQ1a,Q1bのうち、例えば第1出力トランジスタQ1aが頻繁にスイッチング動作している場合、スイッチング動作していない第2出力トランジスタQ1b側の出力端子OUTBの電圧VOUTBが第2ピークホールドアンプ23bでサンプリングされる。そして、第2ピークホールドアンプ23bの出力電流IAaにより、第1定電流源14aの基準電流I1aが調整される。このように、スイッチング動作していない第2の回路部側で端子電圧VOUTBのサンプリングが可能となるため、サンプリング期間を確保する上で好ましいものとなる。
【0074】
(第4実施形態)
図10は、第4実施形態の定電流パルス出力回路41を示すブロック回路図であり、図11は、その動作波形図である。本実施形態の定電流パルス出力回路41は、ディレイ回路42、オア回路43、及びアンド回路44を追加した点が第1実施形態の定電流パルス出力回路21と異なる。
【0075】
定電流パルス出力回路41において、論理回路13とスイッチ回路SW1との間にディレイ回路42が設けられており、論理回路13の出力信号は、ディレイ回路42において所定時間だけ遅延される。そして、ディレイ回路42から出力された遅延信号DLによってスイッチ回路SW1が制御される。
【0076】
また、オア回路43の第1入力端子には論理回路13の出力信号が入力され、オア回路43の第2入力端子にはディレイ回路42の遅延信号DLが入力される。そして、オア回路43の出力信号SDがアンド回路44の第1入力端子に入力され、アンド回路44の第2入力端子にはディレイ回路42の遅延信号DLが反転入力される。このアンド回路44の出力信号によりスイッチ回路SW2が制御される。
【0077】
また、オア回路43の出力信号SDは、定電流源14、電流出力ドライバ15、及びピークホールドアンプ23等の各回路への電源Vccを供給・遮断するための制御信号として用いられる。具体的には、電源Vccから各回路へ動作電流を供給する電源経路にスイッチ回路(図示略)が設けられており、出力信号SDがLである場合にはスイッチ回路をオフして電源経路が遮断され、出力信号SDがHである場合にはスイッチ回路をオンして電源経路が導通される。
【0078】
次に、本実施形態の定電流パルス出力回路41の動作を説明する。
図11に示すように、パルス状の入力信号DINが入力されるとき、ディレイ回路42は、その入力信号DINに対して所定時間(時刻t21〜t22)だけ遅らせた遅延信号DLを出力する。ここで、オア回路43の出力信号SDは、入力信号DINの立ち上がり時刻t21から遅延信号DLの立ち下り時刻t23の期間でHレベルになる。この出力信号SDがHレベルになる期間(t21〜t23)で、定電流源14、電流出力ドライバ15、及びピークホールドアンプ23の各回路に電源Vccが供給される。
【0079】
また、入力信号DINの立ち上がり時刻t21から遅延信号DLの立ち上がり時刻t22までの期間でアンド回路44の出力信号がHレベルになり、スイッチ回路SW2がオンされる。つまり、スイッチ回路SW2は、入力信号DINが入力されてから所定時間(ディレイ回路42の遅延時間)だけオンする。そして、そのオン期間において、ピークホールドアンプ23のピークホールド回路25が出力端子OUTの電圧VOUT をサンプリングし、それに応じたホールド電圧VPHを出力する。
【0080】
ディレイ回路42の遅延信号DLのオン期間(時刻t22〜t23)において、該遅延信号DLによりスイッチ回路SW1がオンされる。これにより、基準パルスが電流出力ドライバ15に入力され、該出力ドライバ15により出力トランジスタQ1が駆動される。そして、その出力トランジスタQ1の駆動によってパルス状の出力電流ILED が発光ダイオード11に流れ、該ダイオード11が発光する。
【0081】
また、時刻t23において、オア回路43の出力信号SDがLレベルになると、電源Vccから各回路へ供給される動作電流が遮断されることで、各回路における消費電流が低減される。
【0082】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
(1)第1のスイッチ回路SW1をオンする直前の期間(図11の時刻t21〜t22)で、第2のスイッチ回路SW2がオンされるため、ピークホールドアンプ23において、出力端子OUTの電圧VOUT のサンプリングを的確なタイミングで行うことができる。
【0083】
(2)入力信号DINと遅延信号DLとの少なくとも一方がオン(活性化)されている期間(図11の時刻t21〜t23)にて、各回路に動作電源Vccを供給し、両信号DIN,DLがオフ(非活性化)されている期間で動作電源Vccを遮断するようにした。この場合、入力信号DINの入力がないときにおいて、各回路での消費電流を削減することができる。
【0084】
上記各実施形態は、次に示すように変更することもできる。
・上記各実施形態における定電流源14(図4参照)を、図12〜図14に示す定電流源51〜53に変更してもよい。なお、各定電流源51〜53において、定電流源14と同等であるものについては図面に同一の記号を付すと共にその説明を簡略化する。
【0085】
具体的に、図12の定電流源51は、定電流源14におけるアンプ29の代わりに、NPNトランジスタQ14と抵抗REとの直列回路が設けられている。NPNトランジスタQ14は、コレクタが高電位電源Vccに接続され、エミッタが抵抗RE を介して低電位電源に接続され、ベースがNPNトランジスタQ12のベースに接続されている。さらに、NPNトランジスタQ14のエミッタは、NPNトランジスタQ11のエミッタに接続されている。
【0086】
この定電流源51において、NPNトランジスタQ12,Q14によりカレントミラー回路が構成されており、該回路では各NPNトランジスタQ12,Q14を介して流れる電流IC12,IC13が等しくなるよう1:1のミラー比が設定されている。また、PチャネルMOSトランジスタQ21,Q22からなるカレントミラー回路でも、各MOSトランジスタQ21,Q22に流れる電流IF,IC12が等しくなるよう1:1のミラー比が設定されている。さらに、PチャネルMOSトランジスタQ21,Q23からなるカレントミラー回路では、トランジスタQ23を介して流れる基準電流I1 がトランジスタQ21を介して流れる電流IFのn倍になるよう1:nのミラー比が設定されている。
【0087】
つまり、定電流源51では、次の関係が成り立つ。
IC12 ≒IF 、IC13 ≒IF 、I1 =n×IF
このように構成した定電流源51においても、電源電圧依存の影響を抑制することができる。具体的には、電源Vccの電圧値が低下した場合、NPNトランジスタQ12,Q13を介して流れる電流IC12 と、NPNトランジスタQ14を介して流れる電流IC13 とが減少する。この場合、各NPNトランジスタQ11,Q14のエミッタを接続しているので、NPNトランジスタQ11を介して流れる定電流IF が増加する。逆に、電源Vccの電圧値が増加した場合、NPNトランジスタQ12,Q13を介して流れる電流IC12 と、NPNトランジスタQ14を介して流れる電流IC13 とが増加し、NPNトランジスタQ11を介して流れる定電流IF が減少する。
【0088】
このように、電源Vccの変動に伴い定電流IF の電流値が補正されるため、基準電流I1 が所望の電流値からずれてしまうといった電源電圧依存の影響を抑制することができる。なお、この定電流源51は、アンプ29で補正する定電流源14と比較した場合、補正できる電流量が小さくなるが、回路規模を小さくできる効果を有する。
【0089】
また、図13の定電流源52は、図12の定電流源51に対して、NPNトランジスタQ13の代わりに抵抗RdとショットキーダイオードD11の直列回路を備える点と、NPNトランジスタQ11,Q14のエミッタの接続部が抵抗Rk を介してNPNトランジスタQ12のエミッタに接続される点が異なる。この定電流源52においても、定電流源51と同様に、電源電圧依存の影響を抑制することができる。
【0090】
さらに、図14の定電流源53は、図12の定電流源51に対し、NPNトランジスタQ12のベースとエミッタ間に抵抗RT が追加されている。定電流源53からスイッチ回路SW1に供給される基準電流I1 は、NPNトランジスタQ11のエミッタ側に設けられる抵抗RE によって、所望の電流値に設定されるが、NPNトランジスタQ12のベース・エミッタ間に抵抗RT を設けることにより、さらに温度特性を加味した調整を行うことが可能となる。
【0091】
・図15に示す定電流パルス出力回路61のように、位相補償回路62を設けてもよい。なお、定電流パルス出力回路61における他の構成(論理回路13、定電流源14、電流出力ドライバ15、ピークホールドアンプ23、スイッチ回路SW1,SW2、出力トランジスタQ1)は上記第1実施形態の定電流パルス出力回路21と同一である。
【0092】
定電流パルス出力回路61の位相補償回路62は、NPNトランジスタQ4、抵抗R11、容量C11から構成されている。この位相補償回路62において、NPNトランジスタQ4のベースが、電流出力ドライバ15の出力端子に接続されるとともに、容量C11を介してコレクタに接続されている。また、NPNトランジスタQ4のコレクタが抵抗R11を介して高電位電源Vccに接続され、エミッタが低電位電源に接続されている。なお、NPNトランジスタQ4は、出力トランジスタQ1と比較して素子サイズが小さいトランジスタである。
【0093】
定電流パルス出力回路61において、出力トランジスタQ1の出力電流ILED が大きい場合、そのスイッチング動作により発振しやすくなるが、位相補償回路62を設けることにより、その発振を防止することができる。
【0094】
・光通信装置20に用いる発光素子としては、発光ダイオード11以外に半導体レーザ等を用いてもよい。
・送信回路としての定電流パルス出力回路21と受信回路22とを備える光通信装置20に具体化したが、定電流パルス出力回路21のみを備える光送信装置に具体化してもよい。
【0095】
・定電流パルス出力回路21,31,35,41,61は、発光素子としての発光ダイオード11を点滅させるために用いるものであったが、それ以外の用途に用いてもよい。すなわち、各定電流パルス出力回路は、光通信装置20以外の電子機器に用いてもよい。
【0096】
以上の様々な実施の形態をまとめると、以下のようになる。
(付記1)定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路であって、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路とを備えたことを特徴とするパルス出力回路。
(付記2)前記電流調整回路は、前記出力端子の電圧のピークレベルをホールドし、そのホールドした電圧を出力するピークホールド回路と、前記ピークホールド回路の出力電圧に応じた電流を出力するアンプとを備え、該アンプの出力電流により、前記基準パルスの電流値を調整するようにしたことを特徴とする付記1に記載の定電流パルス出力回路。
(付記3)前記出力トランジスタのエミッタに接続された抵抗と、該抵抗と並列に接続された抵抗調整用トランジスタとが設けられ、
前記電流調整回路は、前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記抵抗調整用トランジスタをオン・オフすることを特徴とする付記1に記載の定電流パルス出力回路。
(付記4)前記電流調整回路は、前記ホールド電圧が所定レベルよりも低いとき前記抵抗調整用トランジスタをオンし、前記ホールド電圧が所定レベルよりも高いとき前記電流調整用トランジスタをオフすることを特徴とする付記3に記載の定電流パルス出力回路。
(付記5)前記出力トランジスタは、第1出力端子に接続され、第1定電流源による基準パルスを増幅して出力するための第1出力トランジスタと、第2出力端子に接続され、第2定電流源による基準パルスを増幅して出力するための第2出力トランジスタとを含み、
前記電流調整回路は、前記第1出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第2定電流源の電流値を調整する第1電流調整回路と、前記第2出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第1定電流源の電流値を調整する第2電流調整回路とを含むことを特徴とする付記1に記載の定電流パルス出力回路。
(付記6)前記定電流源と電流出力ドライバとの間に設けられ、スイッチング動作により前記基準パルスを生成する第1のスイッチ回路と、前記出力端子に接続された第2のスイッチ回路と、入力信号を所定時間だけ遅らせた遅延信号を出力し、該遅延信号により前記第1のスイッチ回路をオンさせるディレイ回路とを備え、
前記入力信号と前記遅延信号とに基づいて、前記第1のスイッチ回路をオンする直前の所定期間で、前記第2のスイッチ回路をオンし、前記電流調整回路におけるホールド電圧のサンプリングを行うことを特徴とする付記1に記載の定電流パルス出力回路。
(付記7)前記入力信号と遅延信号との少なくとも一方が活性化されている期間にて、前記定電流源と電流出力ドライバと電流調整回路とを含む各回路の動作電源を供給し、前記入力信号と遅延信号との両信号が非活性化されている期間で前記動作電源を遮断することを特徴とする付記6に記載の定電流パルス出力回路。(付記8)前記定電流源は、NPNトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記NPNトランジスタのベースに基準電位を入力して該NPNトランジスタと抵抗との直列回路に定電流を流し、該定電流をカレントミラー回路で増幅して前記基準電流を発生するものであり、
前記NPNトランジスタのコレクタに前記電流調整回路におけるアンプの出力電流を供給することを特徴とする付記2に記載の定電流パルス出力回路。
(付記9)前記定電流源は、
第1のNPNトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第1のNPNトランジスタのベースに基準電位を入力して該NPNトランジスタと抵抗との直列回路に定電流を流し、該定電流を第1のカレントミラー回路で増幅して前記基準電流を発生するものであり、
第2のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第2のNPNトランジスタと、
前記第1のNPNトランジスタのエミッタに非反転入力端子が接続され、前記第2のNPNトランジスタのエミッタに反転入力端子が接続され、前記第1のNPNトランジスタのコレクタに出力端子が接続され、前記各NPNトランジスタを介して流れる電流を等しくするよう帰還をかけるアンプとを備えたことを特徴とする付記1〜8のいずれかに記載の定電流パルス出力回路。
(付記10)前記定電流源は、
第1のNPNトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第1のNPNトランジスタのベースに基準電位を入力して該第1のNPNトランジスタと抵抗との直列回路に定電流を流し、該定電流を第1のカレントミラー回路で増幅して前記基準電流を出力するものであり、
第2のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第2のNPNトランジスタと、前記電流経路とは別の電流経路に設けられた第3のNPNトランジスタとを備え、
前記第2のNPNトランジスタのベースと第3のNPNトランジスタのベースとを接続し、前記第1のNPNトランジスタのエミッタと第3のNPNトランジスタのエミッタとを接続したことを特徴とした付記1〜8のいずれかに記載の定電流パルス出力回路。
(付記11)前記NPNトランジスタのベースに入力される基準電位は、半導体のバンドギャップを利用して生成される電位であることを特徴とする付記8〜10に記載の定電流パルス出力回路。
(付記12)前記出力トランジスタのベースに接続される位相補償回路を備えることを特徴とする付記1〜11のいずれかに記載の定電流パルス出力回路。
(付記13)前記出力端子に発光素子が接続され、前記出力端子から出力する定電流パルスにより該発光素子を点滅させることを特徴とする付記1〜12のいずれかに記載の定電流パルス出力回路。
(付記14)定電流源で発生した基準電流に基づいて基準パルスを生成し、その基準パルスを増幅した定電流パルスを出力する定電流パルス出力回路と、該定電流パルス出力回路から出力される定電流パルスにより点滅する発光素子とを備えた光通信装置であって、
前記定電流パルス出力回路は、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子に接続されたスイッチ回路と、
前記スイッチ回路を介して入力される前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路とを備えたことを特徴とする光通信装置。
【0097】
【発明の効果】
以上詳述したように、本発明によれば、出力端子の電圧レベルが変動する場合でも、所望の電流値の定電流パルスを出力することができる。
【図面の簡単な説明】
【図1】第1実施形態の定電流パルス出力回路のブロック回路図である。
【図2】光通信装置を示す概略構成図である。
【図3】定電流パルス出力回路の詳細な構成を示す回路図である。
【図4】定電流源を示す回路図である。
【図5】定電流パルス出力回路の動作波形図である。
【図6】出力端子の電圧変化に対する出力電流変化を示す特性図である。
【図7】第2実施形態の定電流パルス出力回路の回路図である。
【図8】出力端子の電圧変化に対するゲート電圧変化及び出力電流変化を示す特性図である。
【図9】第3実施形態の定電流パルス出力回路の回路図である。
【図10】第4実施形態の定電流パルス出力回路の回路図である。
【図11】定電流パルス出力回路の動作波形図である。
【図12】別の定電流源の回路図である。
【図13】別の定電流源の回路図である。
【図14】別の定電流源の回路図である。
【図15】別の定電流パルス出力回路の回路図である。
【図16】従来例の定電流パルス出力回路の回路図である。
【図17】定電流パルスの説明図である。
【符号の説明】
11,11a,11b 発光素子としての発光ダイオード
14,51,52,53 定電流源
14a 第1定電流源
14b 第2定電流源
15,32 電流出力ドライバ
15a 第1電流出力ドライバ
15b 第2電流出力ドライバ
20 光通信装置
21,31,35,41,61 定電流パルス出力回路
23 電流調整回路としてのピークホールドアンプ
23a 第1電流調整回路としての第1ピークホールドアンプ
23b 第2電流調整回路としての第2ピークホールドアンプ
25 ピークホールド回路
26,29 アンプ
33 電流調整回路としてのピークホールド回路
42 ディレイ回路
62 位相補償回路
DIN,DINA,DINB 入力信号
DL 遅延信号
I1 ,I1a,I1b 基準電流
IA ,IAa,IAb 出力電流
IC12,IC13 電流
IF 定電流
OUT 出力端子
OUTA 第1出力端子
OUTB 第2出力端子
Q1 出力トランジスタ
Q1a 第1出力トランジスタ
Q1b 第2出力トランジスタ
Q11 第1のNPNトランジスタ
Q12 第2のNPNトランジスタ
Q14 第3のNPNトランジスタ
Q32 抵抗調整用トランジスタとしてのNチャネルMOSトランジスタ
RE 抵抗
SW1 第1のスイッチ回路
SW2 第2のスイッチ回路
Vcc 動作電源
VOUT ,VOUTA,VOUTB 出力端子の電圧
VPH ホールド電圧
VREF1 基準電位[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to, for example, a constant current pulse output circuit that outputs a constant current pulse for blinking a light emitting element, and an optical communication device.
[0002]
2. Description of the Related Art In recent years, electronic devices such as a portable terminal such as a PDA (Personal Digital Assistants) and a mobile phone have been provided with an infrared data communication function, that is, an optical communication device that transmits and receives data via a space using infrared light is mounted. Have been. In addition, an optical communication device that transmits and receives data via a communication medium such as an optical fiber is mounted on a computer or the like. In these optical communication devices, low cost and high performance are required.
[0003]
[Prior art]
FIG. 16 shows a conventional constant current
[0004]
In the constant current
[0005]
The constant current
[0006]
The
[0007]
The output transistor Q1 is an NPN transistor, having a collector connected to the output terminal OUT and an emitter connected to a low potential power supply. The anode of the diode D1 is connected to the base of the output transistor Q1, and the cathode of the diode D1 is connected to the collector of the output transistor Q1. The diode D2 and the diode D3 are connected in series, the cathode of the diode D3 is connected to the collector of the output transistor Q1, and the anode of the diode D2 is connected to the collector of the transistor Q2 (base of the transistor Q3). .
[0008]
The output transistor Q1 and the NPN transistor Q2 of the
[0009]
In the constant current
[0010]
Incidentally,
[0011]
[Patent Document 1]
JP-A-5-299735
[Patent Document 2]
JP-A-7-131424
[0012]
[Problems to be solved by the invention]
By the way, in the above constant current
[0013]
In addition, in the constant current
[0014]
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a constant current pulse capable of outputting a constant current pulse having a desired current value even when a voltage level of an output terminal fluctuates. An object of the present invention is to provide an output circuit and an optical communication device including the constant current pulse output circuit.
[0015]
[Means for Solving the Problems]
According to the first and tenth aspects of the present invention, an output transistor is connected to an output terminal, and a current output driver drives the output transistor based on a reference pulse generated by a constant current source. By doing so, a constant current pulse obtained by amplifying the reference pulse is output from the output terminal. The voltage of the output terminal is held by the current adjustment circuit, and the current value of the constant current pulse is adjusted based on the voltage level of the hold voltage. With this configuration, when the collector voltage of the output transistor (voltage at the output terminal) increases, the increase in the current value of the constant current pulse is suppressed, and the constant current pulse can be held at a desired current value.
[0016]
According to the invention described in claim 2, the current adjustment circuit includes the peak hold circuit and the amplifier. The peak hold circuit outputs a hold voltage that holds the peak level of the voltage at the output terminal, and outputs a current corresponding to the hold voltage from the amplifier. Then, the current value of the reference pulse is adjusted by the output current of the amplifier. This makes it possible to suppress an increase in the current value of the constant current pulse when the collector voltage of the output transistor increases.
[0017]
According to the third aspect of the present invention, the resistor is connected to the emitter of the output transistor, and the resistance adjusting transistor is connected in parallel with the resistor. Then, the voltage of the output terminal is held by the current adjusting circuit, and the resistance adjusting transistor is turned on / off based on the voltage level of the hold voltage. Specifically, when the voltage level of the hold voltage is low, the resistance adjustment transistor is turned on, and when the voltage level of the hold voltage is high, the resistance adjustment transistor is turned off. With this configuration, when the voltage of the output terminal is high, the effect of the collector voltage dependence can be suppressed by the resistor provided on the emitter side of the output transistor. Further, a constant current pulse having a desired current value is output even when the voltage of the output terminal is low.
[0018]
According to the fourth aspect of the invention, the first output terminal is connected to the first output transistor, and the switching operation of the first output transistor amplifies and outputs the reference pulse from the first constant current source. Further, a second output transistor is connected to the second output terminal, and the reference pulse from the second constant current source is amplified and output by the switching operation of the second output transistor. Then, the voltage of the first output terminal is held by the first current adjustment circuit, the current value of the second constant current source is adjusted according to the voltage level, and the voltage of the second output terminal is held by the second current adjustment circuit. The current value of the first constant current source is adjusted according to the voltage level. Here, when one of the output transistors is frequently performing a switching operation, the output terminal voltage of the other output transistor that is not performing the switching operation can be sampled. It is preferable to secure the following.
[0019]
According to the fifth aspect of the present invention, the first switch circuit is provided between the constant current source and the current output driver. The delay circuit outputs a delay signal obtained by delaying the input signal by a predetermined time, and the first switch circuit is turned on by the delay signal. A reference pulse is generated by the switching operation of the first switch circuit. Here, based on the input signal and the delay signal, the second switch circuit connected to the output terminal is turned on for a predetermined period immediately before turning on the first switch circuit, and the sampling of the hold voltage in the current adjustment circuit is performed. Is performed.
[0020]
According to the invention described in claim 6, the operation power supply of each circuit including the constant current source, the current output driver, and the current adjustment circuit is provided during a period in which at least one of the input signal and the delay signal is activated. The operating power is cut off during the period when both the input signal and the delay signal are inactivated. This makes it possible to reduce current consumption in each circuit when there is no input of an input signal.
[0021]
According to the seventh and eighth aspects of the present invention, in the constant current source, the emitter of the first NPN transistor is connected to the low potential power supply via the resistor, and the reference potential is input to the base of the first NPN transistor. As a result, a constant current flows through the series circuit of the transistor and the resistor. This constant current is amplified by the current mirror circuit and a reference current is output. Further, a second NPN transistor is provided in a current path through which an output current equal to the constant current flows through the second current mirror circuit.
[0022]
In the invention according to claim 7, the non-inverting input terminal of the amplifier is connected to the emitter of the first NPN transistor, the inverting input terminal of the amplifier is connected to the emitter of the second NPN transistor, and the output terminal of the amplifier is connected to the emitter. It is connected to the collector of the first NPN transistor. This amplifier performs feedback so that the current flowing through each NPN transistor becomes equal. In this way, even if the power supply voltage supplied to the constant current source changes, the reference current is maintained at a desired current value.
[0023]
In the invention described in claim 8, the third NPN transistor is provided in a current path different from the current path in which the second NPN transistor is provided. Then, the base of the second NPN transistor is connected to the base of the third NPN transistor, and the emitter of the first NPN transistor is connected to the emitter of the third NPN transistor. According to this configuration, the reference current is maintained at a desired current value even if the power supply voltage supplied to the constant current source fluctuates, as in the seventh aspect.
[0024]
According to the ninth aspect, the phase compensation circuit is connected to the base of the output transistor, thereby preventing the output transistor from oscillating due to the switching operation.
[0025]
According to the tenth aspect, since the constant current pulse of the constant current pulse output circuit can be set to a desired current value, the light output of the light emitting element is kept constant. Further, it is possible to prevent an excessively large current from flowing through the light emitting element, and to avoid a problem that the life of the light emitting element is shortened.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
[0027]
FIG. 2 is a schematic configuration diagram of the
The
[0028]
The
[0029]
In the constant current
[0030]
FIG. 1 is a block circuit diagram showing a schematic configuration of the constant current
[0031]
In the constant current
[0032]
Note that the first switch circuit SW1 and the second switch circuit SW2 are turned on / off complementarily by the output signal of the
[0033]
FIG. 3 is a circuit diagram showing a detailed configuration of the constant current
As shown in FIG. 3, the
[0034]
The
[0035]
Since the circuit configuration of the
[0036]
FIG. 4 is a circuit diagram showing a configuration example of the constant
The constant
[0037]
The drain of P channel MOS transistor Q21 is connected to a low potential power supply via a series circuit of NPN transistor Q11 and resistor RE. The output current IA of the
[0038]
Here, the constant current IF flowing through the NPN transistor Q11 is obtained by the following equation.
IF = (VREF1-VBE) / re
VBE is a voltage drop between the base and the emitter of the NPN transistor Q11, and re is a resistance value of the resistor RE.
[0039]
The P-channel MOS transistor Q21 provided on the current path for supplying the constant current IF forms a first current mirror circuit with the P-channel MOS transistor Q23. The drain of P channel MOS transistor Q23 is connected to switch circuit SW1. Therefore, the reference current I1 is output to the switch circuit SW1 via the transistor Q23 according to the mirror ratio according to the element size of each of the transistors Q21 and Q23.
[0040]
Further, since the constant
[0041]
The drain of the P-channel MOS transistor Q22 is connected to a low-potential power supply via a series circuit of diode-connected NPN transistors Q12 and Q13 and a resistor RE. A second current mirror circuit is configured by P-channel MOS transistor Q22 and P-channel MOS transistor Q21, and the mirror ratio of the circuit is set to be 1: 1.
[0042]
The
[0043]
The
[0044]
Here, the current path through which the current IC12 flows is a dummy path provided to compensate for the influence of the voltage fluctuation of the power supply Vcc, and the current IC12 flowing through the dummy path by the
[0045]
Next, the operation of the constant current
As shown in FIG. 5, the switch circuit SW1 is turned off when the input signal DIN is at the L level, and turned on when the input signal DIN is at the H level. On the other hand, the switch circuit SW2 is turned on when the input signal DIN is at the L level, and turned off when the input signal DIN is at the H level.
[0046]
In this embodiment, when the switch circuit SW2 is turned on before time t11, the voltage VOUT of the output terminal OUT is input to the
[0047]
During a period from time t11 to t12, when the switch circuit SW1 is on, the reference current I1 from the constant
[0048]
FIG. 6 is a characteristic diagram showing changes in the output currents ILED and IA with respect to changes in the voltage VOUT at the output terminal OUT.
In the present embodiment, as the voltage VOUT of the output terminal OUT increases, the output current IA of the
[0049]
As described above, according to the above embodiment, the following effects can be obtained.
(1) The voltage VOUT at the output terminal OUT is held by the
[0050]
(2) In the constant
[0051]
(3) In the constant
[0052]
(4) By making the constant current pulse output from the constant current pulse output circuit 21 a desired current value, the light output of the
[0053]
(5) The constant current pulse can be held at a desired current value without providing a high-precision resistor on the emitter side of the output transistor Q1, so that an increase in circuit area and cost can be suppressed.
[0054]
Next, second to fourth embodiments of the present invention will be described. However, in the configuration of each of the following embodiments, the same components as those in the above-described first embodiment are denoted by the same reference numerals in the drawings, and the description is simplified. The following description focuses on the differences from the first embodiment.
[0055]
(2nd Embodiment)
FIG. 7 is a block circuit diagram showing a constant current
[0056]
In the constant current
[0057]
The
[0058]
The gates of the MOS transistors Q31 and Q32 are connected to the output terminal of the
[0059]
FIG. 8 is a characteristic diagram showing changes in the output current ILED and the gate voltage VG with respect to changes in the voltage VOUT of the output terminal OUT.
As shown in FIG. 8, when the voltage VOUT is lower than the set voltage, the gate voltage VG output from the
[0060]
When the voltage VOUT is higher than the set voltage, the gate voltage VG output from the
[0061]
As described above, the resistance components on the emitter side of each of the transistors Q31 and Q32 are adjusted according to the voltage VOUT of the output terminal OUT. As a result, as a characteristic of the output current ILED, a constant current value can be held up to a region where the voltage VOUT is low (VOUT ≒ 0.4 V) as in the related art. Further, even in a region where the voltage VOUT is high, the resistance value on the emitter side becomes large, so that the influence of the collector voltage dependence is reduced and a constant current value can be maintained.
[0062]
Therefore, the constant current
[0063]
(Third embodiment)
FIG. 9 is a block circuit diagram showing a constant current
[0064]
More specifically, the constant current
[0065]
The
[0066]
The first current output driver 15a is connected to the base of the first output transistor Q1a, and drives the output transistor Q1a according to an output signal. The first output transistor Q1a has a collector connected to the first output terminal OUTA and an emitter connected to a low potential power supply. Further, a
[0067]
The voltage VOUTA of the first output terminal OUTA is input to the first
[0068]
The
[0069]
The second
[0070]
The voltage VOUTB of the second output terminal OUTB is input to the second
[0071]
In the present embodiment, the output terminal of the first
[0072]
As described above, the constant current
[0073]
In the constant current
[0074]
(Fourth embodiment)
FIG. 10 is a block circuit diagram showing a constant current
[0075]
In the constant current
[0076]
An output signal of the
[0077]
The output signal SD of the
[0078]
Next, the operation of the constant current
As shown in FIG. 11, when a pulse-like input signal DIN is input, the
[0079]
The output signal of the AND
[0080]
In the ON period of the delay signal DL of the delay circuit 42 (time t22 to t23), the switch circuit SW1 is turned on by the delay signal DL. As a result, the reference pulse is input to the
[0081]
Further, at time t23, when the output signal SD of the
[0082]
As described above, according to the above embodiment, the following effects can be obtained.
(1) Since the second switch circuit SW2 is turned on in a period immediately before turning on the first switch circuit SW1 (time t21 to t22 in FIG. 11), the voltage VOUT of the output terminal OUT in the
[0083]
(2) During a period in which at least one of the input signal DIN and the delay signal DL is turned on (activated) (time t21 to t23 in FIG. 11), the operation power supply Vcc is supplied to each circuit, and both signals DIN and DIN are supplied. The operation power supply Vcc is cut off during the period when the DL is off (inactivated). In this case, when there is no input of the input signal DIN, current consumption in each circuit can be reduced.
[0084]
Each of the above embodiments can be modified as follows.
The constant current source 14 (see FIG. 4) in each of the above embodiments may be changed to the constant
[0085]
Specifically, the constant
[0086]
In this constant
[0087]
That is, in the constant
IC12 @ IF, IC13 @ IF, I1 = n * IF
Even in the constant
[0088]
As described above, since the current value of the constant current IF is corrected with the fluctuation of the power supply Vcc, it is possible to suppress the influence of the power supply voltage dependence such that the reference current I1 deviates from a desired current value. The constant
[0089]
The constant
[0090]
Further, the constant
[0091]
-A
[0092]
The
[0093]
In the constant current
[0094]
As a light emitting element used in the
Although the
[0095]
The constant current
[0096]
The above various embodiments are summarized as follows.
(Supplementary Note 1) A constant current pulse output circuit that generates a reference pulse based on a reference current generated by a constant current source and outputs a constant current pulse obtained by amplifying the reference pulse.
An output transistor connected to an output terminal for outputting the constant current pulse;
A current output driver that receives the reference pulse and drives the output transistor based on the reference pulse;
A pulse output circuit comprising: a current adjustment circuit for holding a voltage of the output terminal and adjusting a current value of a constant current pulse based on a voltage level of the hold voltage.
(Supplementary Note 2) The current adjustment circuit holds a peak level of the voltage of the output terminal and outputs the held voltage, and an amplifier that outputs a current corresponding to the output voltage of the peak hold circuit. 2. The constant current pulse output circuit according to
(Supplementary Note 3) A resistor connected to the emitter of the output transistor and a resistance adjusting transistor connected in parallel with the resistor are provided.
The constant current pulse output circuit according to
(Supplementary Note 4) The current adjustment circuit turns on the resistance adjustment transistor when the hold voltage is lower than a predetermined level, and turns off the current adjustment transistor when the hold voltage is higher than a predetermined level. 3. The constant current pulse output circuit according to claim 3, wherein
(Supplementary Note 5) The output transistor is connected to a first output terminal, is connected to a first output transistor for amplifying and outputting a reference pulse from a first constant current source, and is connected to a second output terminal, and is connected to a second constant current source. A second output transistor for amplifying and outputting a reference pulse from a current source,
A first current adjustment circuit that holds a voltage of the first output terminal and adjusts a current value of the second constant current source based on a voltage level of the hold voltage; 2. A constant current pulse output circuit according to
(Supplementary Note 6) A first switch circuit provided between the constant current source and the current output driver and configured to generate the reference pulse by a switching operation, a second switch circuit connected to the output terminal, and an input A delay circuit that outputs a delay signal obtained by delaying the signal by a predetermined time and turns on the first switch circuit by the delay signal;
Turning on the second switch circuit for a predetermined period immediately before turning on the first switch circuit based on the input signal and the delay signal, and sampling a hold voltage in the current adjustment circuit. A constant current pulse output circuit according to
(Supplementary Note 7) During a period in which at least one of the input signal and the delay signal is activated, an operating power supply of each circuit including the constant current source, the current output driver, and the current adjustment circuit is supplied, 7. The constant current pulse output circuit according to claim 6, wherein the operation power supply is shut off during a period in which both the signal and the delay signal are inactivated. (Supplementary Note 8) In the constant current source, an emitter of the NPN transistor is connected to a low potential power supply via a resistor, a reference potential is input to a base of the NPN transistor, and a constant current is supplied to a series circuit of the NPN transistor and the resistor. And amplifies the constant current by a current mirror circuit to generate the reference current.
3. The constant current pulse output circuit according to claim 2, wherein an output current of an amplifier in the current adjustment circuit is supplied to a collector of the NPN transistor.
(Supplementary Note 9) The constant current source includes:
The emitter of the first NPN transistor is connected to a low-potential power supply via a resistor, a reference potential is input to the base of the first NPN transistor, and a constant current flows through a series circuit of the NPN transistor and the resistor. Amplifying a constant current by a first current mirror circuit to generate the reference current;
A second NPN transistor provided in a current path through which an output current equal to the constant current flows by a second current mirror circuit;
A non-inverting input terminal is connected to an emitter of the first NPN transistor, an inverting input terminal is connected to an emitter of the second NPN transistor, and an output terminal is connected to a collector of the first NPN transistor. 9. The constant current pulse output circuit according to any one of
(Supplementary Note 10) The constant current source includes:
An emitter of the first NPN transistor is connected to a low-potential power supply via a resistor, a reference potential is input to the base of the first NPN transistor, and a constant current is supplied to a series circuit of the first NPN transistor and the resistor. And amplifies the constant current by a first current mirror circuit to output the reference current.
A second NPN transistor provided in a current path through which an output current equal to the constant current flows through the second current mirror circuit; and a third NPN transistor provided in a current path different from the current path. ,
(Supplementary note 11) The constant current pulse output circuit according to Supplementary notes 8 to 10, wherein the reference potential input to the base of the NPN transistor is a potential generated using a band gap of a semiconductor.
(Supplementary note 12) The constant current pulse output circuit according to any one of
(Supplementary note 13) The constant current pulse output circuit according to any one of
(Supplementary Note 14) A constant current pulse output circuit that generates a reference pulse based on a reference current generated by a constant current source and outputs a constant current pulse obtained by amplifying the reference pulse, and an output from the constant current pulse output circuit. An optical communication device comprising a light emitting element that blinks by a constant current pulse,
The constant current pulse output circuit,
An output transistor connected to an output terminal for outputting the constant current pulse;
A current output driver that receives the reference pulse and drives the output transistor based on the reference pulse;
A switch circuit connected to the output terminal;
A light adjusting circuit for holding a voltage of the output terminal input via the switch circuit, and adjusting a current value of the constant current pulse based on a voltage level of the hold voltage. Communication device.
[0097]
【The invention's effect】
As described above in detail, according to the present invention, a constant current pulse having a desired current value can be output even when the voltage level of the output terminal fluctuates.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram of a constant current pulse output circuit according to a first embodiment.
FIG. 2 is a schematic configuration diagram illustrating an optical communication device.
FIG. 3 is a circuit diagram showing a detailed configuration of a constant current pulse output circuit.
FIG. 4 is a circuit diagram showing a constant current source.
FIG. 5 is an operation waveform diagram of the constant current pulse output circuit.
FIG. 6 is a characteristic diagram showing a change in output current with respect to a change in voltage at an output terminal.
FIG. 7 is a circuit diagram of a constant current pulse output circuit according to a second embodiment.
FIG. 8 is a characteristic diagram showing a change in gate voltage and a change in output current with respect to a change in voltage at an output terminal.
FIG. 9 is a circuit diagram of a constant current pulse output circuit according to a third embodiment.
FIG. 10 is a circuit diagram of a constant current pulse output circuit according to a fourth embodiment.
FIG. 11 is an operation waveform diagram of the constant current pulse output circuit.
FIG. 12 is a circuit diagram of another constant current source.
FIG. 13 is a circuit diagram of another constant current source.
FIG. 14 is a circuit diagram of another constant current source.
FIG. 15 is a circuit diagram of another constant current pulse output circuit.
FIG. 16 is a circuit diagram of a conventional constant current pulse output circuit.
FIG. 17 is an explanatory diagram of a constant current pulse.
[Explanation of symbols]
11, 11a, 11b Light emitting diode as light emitting element
14,51,52,53 Constant current source
14a first constant current source
14b second constant current source
15, 32 Current output driver
15a 1st current output driver
15b Second current output driver
20 Optical communication device
21, 31, 35, 41, 61 Constant current pulse output circuit
23 Peak Hold Amplifier as Current Adjustment Circuit
23a First Peak Hold Amplifier as First Current Adjustment Circuit
23b Second Peak Hold Amplifier as Second Current Adjustment Circuit
25 Peak hold circuit
26,29 amplifier
33 Peak hold circuit as current adjustment circuit
42 Delay Circuit
62 phase compensation circuit
DIN, DINA, DINB input signal
DL delay signal
I1, I1a, I1b Reference current
IA, IAa, IAb Output current
IC12, IC13 Current
IF constant current
OUT output terminal
OUTA 1st output terminal
OUTB 2nd output terminal
Q1 output transistor
Q1a First output transistor
Q1b Second output transistor
Q11 First NPN transistor
Q12 Second NPN transistor
Q14 Third NPN transistor
Q32 N-channel MOS transistor as resistance adjusting transistor
RE resistance
SW1 First switch circuit
SW2 Second switch circuit
Vcc operating power supply
VOUT, VOUTA, VOUTB Output terminal voltage
VPH hold voltage
VREF1 Reference potential
Claims (10)
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路とを備えたことを特徴とするパルス出力回路。A constant current pulse output circuit that generates a reference pulse based on a reference current generated by a constant current source and outputs a constant current pulse obtained by amplifying the reference pulse,
An output transistor connected to an output terminal for outputting the constant current pulse;
A current output driver that receives the reference pulse and drives the output transistor based on the reference pulse;
A pulse output circuit comprising: a current adjustment circuit for holding a voltage of the output terminal and adjusting a current value of a constant current pulse based on a voltage level of the hold voltage.
前記電流調整回路は、前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記抵抗調整用トランジスタをオン・オフすることを特徴とする請求項1に記載の定電流パルス出力回路。A resistor connected to the emitter of the output transistor, and a resistance adjusting transistor connected in parallel with the resistor;
2. The constant current pulse output circuit according to claim 1, wherein the current adjustment circuit holds the voltage of the output terminal, and turns on and off the resistance adjustment transistor based on a voltage level of the hold voltage.
前記電流調整回路は、前記第1出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第2定電流源の電流値を調整する第1電流調整回路と、前記第2出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて前記第1定電流源の電流値を調整する第2電流調整回路とを含むことを特徴とする請求項1に記載の定電流パルス出力回路。The output transistor is connected to a first output terminal, a first output transistor for amplifying and outputting a reference pulse from a first constant current source, and a reference output from a second constant current source connected to a second output terminal. A second output transistor for amplifying and outputting a pulse;
A first current adjustment circuit that holds a voltage of the first output terminal and adjusts a current value of the second constant current source based on a voltage level of the hold voltage; The constant current pulse output circuit according to claim 1, further comprising: a second current adjustment circuit that holds a voltage and adjusts a current value of the first constant current source based on a voltage level of the hold voltage.
前記入力信号と前記遅延信号とに基づいて、前記第1のスイッチ回路をオンする直前の所定期間で、前記第2のスイッチ回路をオンし、前記電流調整回路におけるホールド電圧のサンプリングを行うことを特徴とする請求項1に記載の定電流パルス出力回路。A first switch circuit that is provided between the constant current source and the current output driver and generates the reference pulse by a switching operation; a second switch circuit connected to the output terminal; A delay signal that outputs a delay signal delayed by only one second, and turns on the first switch circuit by the delay signal.
Turning on the second switch circuit for a predetermined period immediately before turning on the first switch circuit based on the input signal and the delay signal, and sampling a hold voltage in the current adjustment circuit. The constant current pulse output circuit according to claim 1, wherein:
第1のNPNトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第1のNPNトランジスタのベースに基準電位を入力して該NPNトランジスタと抵抗との直列回路に定電流を流し、該定電流を第1のカレントミラー回路で増幅して前記基準電流を発生するものであり、
第2のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第2のNPNトランジスタと、
前記第1のNPNトランジスタのエミッタに非反転入力端子が接続され、前記第2のNPNトランジスタのエミッタに反転入力端子が接続され、前記第1のNPNトランジスタのコレクタに出力端子が接続され、前記各NPNトランジスタを介して流れる電流を等しくするよう帰還をかけるアンプと
を備えたことを特徴とする請求項1〜6のいずれかに記載の定電流パルス出力回路。The constant current source is
The emitter of the first NPN transistor is connected to a low-potential power supply via a resistor, a reference potential is input to the base of the first NPN transistor, and a constant current flows through a series circuit of the NPN transistor and the resistor. Amplifying a constant current by a first current mirror circuit to generate the reference current;
A second NPN transistor provided in a current path through which an output current equal to the constant current flows by a second current mirror circuit;
A non-inverting input terminal is connected to an emitter of the first NPN transistor, an inverting input terminal is connected to an emitter of the second NPN transistor, and an output terminal is connected to a collector of the first NPN transistor. 7. The constant current pulse output circuit according to claim 1, further comprising: an amplifier that performs feedback so as to equalize a current flowing through the NPN transistor.
第1のNPNトランジスタのエミッタが抵抗を介して低電位電源に接続され、前記第1のNPNトランジスタのベースに基準電位を入力して該第1のNPNトランジスタと抵抗との直列回路に定電流を流し、該定電流を第1のカレントミラー回路で増幅して前記基準電流を出力するものであり、
第2のカレントミラー回路により前記定電流と等しい出力電流を流す電流経路に設けられた第2のNPNトランジスタと、前記電流経路とは別の電流経路に設けられた第3のNPNトランジスタとを備え、
前記第2のNPNトランジスタのベースと第3のNPNトランジスタのベースとを接続し、前記第1のNPNトランジスタのエミッタと第3のNPNトランジスタのエミッタとを接続したことを特徴とした請求項1〜6のいずれかに記載の定電流パルス出力回路。The constant current source is
An emitter of the first NPN transistor is connected to a low-potential power supply via a resistor, a reference potential is input to the base of the first NPN transistor, and a constant current is supplied to a series circuit of the first NPN transistor and the resistor. And amplifies the constant current by a first current mirror circuit to output the reference current.
A second NPN transistor provided in a current path through which an output current equal to the constant current flows through the second current mirror circuit; and a third NPN transistor provided in a current path different from the current path. ,
2. The base of the second NPN transistor and the base of a third NPN transistor are connected, and the emitter of the first NPN transistor and the emitter of a third NPN transistor are connected. 7. The constant current pulse output circuit according to any one of 6.
前記定電流パルス出力回路は、
出力端子に接続され、前記定電流パルスを出力するための出力トランジスタと、
前記基準パルスが入力され、該基準パルスに基づいて前記出力トランジスタを駆動する電流出力ドライバと、
前記出力端子に接続されたスイッチ回路と、
前記スイッチ回路を介して入力される前記出力端子の電圧をホールドし、ホールド電圧の電圧レベルに基づいて定電流パルスの電流値を調整するための電流調整回路と
を備えたことを特徴とする光通信装置。A constant current pulse output circuit that generates a reference pulse based on the reference current generated by the constant current source and outputs a constant current pulse obtained by amplifying the reference pulse; and a constant current pulse output from the constant current pulse output circuit. An optical communication device comprising a flashing light emitting element,
The constant current pulse output circuit,
An output transistor connected to an output terminal for outputting the constant current pulse;
A current output driver that receives the reference pulse and drives the output transistor based on the reference pulse;
A switch circuit connected to the output terminal;
A light adjusting circuit for holding a voltage of the output terminal input via the switch circuit, and adjusting a current value of the constant current pulse based on a voltage level of the hold voltage. Communication device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003061127A JP3999687B2 (en) | 2003-03-07 | 2003-03-07 | Constant current pulse output circuit and optical communication device |
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JP2003061127A JP3999687B2 (en) | 2003-03-07 | 2003-03-07 | Constant current pulse output circuit and optical communication device |
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