JP4136806B2 - Receiver circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、各回路間で送受信されるデジタル信号の受信回路に係わり、特に温度変化の影響を受けずに高速デジタルデータ信号の受信を可能とした受信回路に関する。
【0002】
【従来の技術】
図4は従来の送信回路と受信回路を示す回路図、図5は受信回路内の各部の信号波形を示し、Aは源信号の波形、Bはトランジスタの出力部の波形、Cは比較手段の出力波形を示している。なお、図5BおよびCでは点線が−50℃の場合、実線が25℃の場合、一点鎖線が100℃の場合を示している。
【0003】
図4ではA−A線より図示左端側が送信回路1を示し、図示右端側が受信回路10を示している。
【0004】
送信回路1に示す符号2は信号源を示しており、任意の回路で生成される矩形波状の源信号(デジタル信号、デューティ比は1:1)Vsの代表例を示すものである。前記信号源2の後段には、p型とn型の2ヶのCMOSトランジスタQ1,Q2で構成されたインバータ手段3が設けられ、さらにその後段には2ヶのトランジスタQ3,Q4で構成されたバッファ手段4が設けられている。
【0005】
一方、受信回路10はトランジスタQ5、比較手段X1その他抵抗R1〜R5およびダイオードD1とで構成されている。前記ダイオードD1はトランジスタQ5に逆方向電圧が印加されるのを防止するためのものである。
【0006】
前記信号源2によって生成された源信号Vsは、インバータ手段3で反転させられた後、前記バッファ手段4を介して受信側に送出される。なお、インバータ3の出力部OUTの出力は前記源信号Vsを反転させた信号である。
【0007】
図4に示すように、前記源信号Vsは、前記バッファ手段4から信号ラインL上を通り、前記抵抗R1を介してトランジスタQ5のベース端子bに入力される。
【0008】
前記トランジスタQ5のベース端子bにHレベル信号が入力されると、トランジスタQ5のコレクタ端子cの電位がエミッタ端子eの電位(接地電位)まで下がるため、前記トランジスタQ5のコレクタ端子cの出力V2がLレベルとなる。また反対に、前記トランジスタQ5のベース端子bにLレベル信号が入力されると、トランジスタQ5のコレクタ端子cは抵抗R2を介して電源電圧Vccに接続されるため、前記トランジスタQ5の出力部OUT2の出力V2がHレベルとなる。すなわち、トランジスタQ5はベース端子bに入力される信号によって動作する反転アンプとして機能しており、トランジスタQ5の出力V2は前記源信号Vsと同じ位相の信号になる。
【0009】
前記比較手段X1では、前記トランジスタQ5の出力V2と所定の閾値電圧(スレッショルド電圧)VTLとの比較を行うことによって出力信号Voを生成する。
【0010】
すなわち、比較手段X1は出力信号Voとして、前記出力V2が閾値電圧VTLを越えた時点を基準とする立ち下りの早いLレベル信号と、前記出力V2が閾値電圧VTL以下になった時点を基準とする立ち上がりの早いHレベル信号とを生成する。
【0011】
よって、受信回路10では前記比較手段X1を用いることにより、前記源信号Vsと同様の信号を得ることが可能となっている。
【0012】
このようにして、前記受信回路10において受信された源信号Vsは、前記受信回路10以下の後段に接続される他の回路に出力される。
【0013】
上記従来の回路構成では、前記信号ラインLに静電気や電波ノイズ等の誘導ノイズが重畳すると、トランジスタQ5が誤動作させられ、前記源信号Vsが受信回路10側に正確に伝達されなくなる。特に、源信号Vsがデジタル信号である場合には、受信回路10側では源信号Vsと異なる信号がデータとして送信されるというおそれがある。
【0014】
そこで、従来は送信回路1の出力部OUT1と受信回路10の入力部IN2の間で、前記信号ラインLとグランドとの間にコンデンサC1,C2をそれぞれ挿入し、信号ラインLのインピーダンスを下げることにより前記誘導ノイズの影響を受け難くする等の対策が講じられている。
【0015】
【特許文献1】
特開平10−84231号公報
【特許文献2】
特開2002−190995号公報
【0016】
【発明が解決しようとする課題】
しかし、上記従来の受信回路10では、源信号VsにコンデンサC1,C2の影響を受けた鈍りが生じるため、トランジスタQ5の出力V2が図5Bに示すような鈍りのある信号となり、結果として前記比較手段X1の出力信号Voが源信号Vsから大きく遅れた信号になるという問題がある。
【0017】
また受信回路10の信号ラインLに直列的に接続されている抵抗R1は、前記トランジスタQ5のベース−エミッタ間に対し並列に接続されている抵抗R4と共に働き、トランジスタQ5のベース端子bに流れ込むベース電流Ibの調整を行っている。しかし、トランジスタQ5のベース−エミッタ間電圧Vbeは、周囲の環境温度の変化に応じて変化(前記電圧Vbeは低温になるほど大きくなる)するため、前記抵抗R1と抵抗R4だけによっては要求される広い温度範囲(例えば、−50℃〜+100℃)のすべてにおいて前記ベース電流Ibを適正値内に保つことは困難である。
【0018】
一方、トランジスタQ5の出力V2は、コレクタ−エミッタ間電圧(コレクタ電圧)Vceのことであり、これはコレクタ端子cからエミッタ端子eに流れるコレクタ電流をIcとすると、前記VceはVce=Vcc2−R2・Icで定まる。ところが、トランジスタは一般的にコレクタ電流Ic=0の近傍において前記コレクタ電圧Vceが定まらない飽和領域を有する。そして、その飽和の深度は温度によって変化する前記ベース電流Ibの大きさ(キャリアの注入度)に応じて変化するため、前記コレクタ電流Icがコレクタ電圧Vceを遮断するのに要する時間が前記飽和の深度が深くなるほどに遅れるという傾向を示す。
【0019】
すなわち、図5Bに示すように、ベース電流Ibが流れてコレクタ電流Icが流れ、前記トランジスタQ5の出力V2がLレベルの状態から、前記ベース電流Ibの流れを止めてコレクタ電流Icを遮断し、前記出力V2をHレベルへと切り換えるために要する時間(立上り時間)t1(図5B参照)が、前記ベース電流Ibの変化に応じて大きく変化させられてしまう。例えば、図5Bに示すものでは、前記立上り時間t1が、−50℃のときにt1=1.9μsec、25℃のときにt1=5.2μsec、100℃のときにはt1=6.0μsec程度かかっている。
【0020】
ただし、前記出力V2がHレベルからLレベルへと切り換わる時間(立下り時間)t2は、前記の場合に比較して小さくt2=0.8μsec程度である。
【0021】
このため、前記出力部OUT2の出力V2は、その立ち上がり時間t1と立下り時間t2との差Δt=|t1−t2|(絶対値)が環境温度により、例えば−50℃のとき1.1μsec、100℃のとき5.2μsec程度と大きく異なるようになる。よって、図5Cに示すように比較手段X1から出力される出力信号Voのデューティ比が、前記源信号Vs(デューティ比は1:1)に比較して大きく異なる信号に変形させられてしまうため、受信されたデジタルデータ信号にエラーが発生しやすいという問題がある。
【0022】
特に、前記のような温度の影響は、源信号Vsの転送速度が高速(例えば、250kbit/sec以上)になるほど顕著に現れる傾向があり、デジタルデータ信号の高速伝送の妨げになっていた。
【0023】
本発明は上記従来の課題を解決するためのものであり、誘導ノイズや温度変化の影響を受けることなく、送信回路側から出力されたデジタル信号を正常な状態で確実に受信できるようにした受信回路を提供することを目的としている。
【0024】
【課題を解決するための手段】
本発明は、入力側に設けられて入力信号を通過させる入力抵抗と、前記入力抵抗を通過した入力信号を受ける入力側のトランジスタと前記入力側のトランジスタに流れる電流と等しい電流を流す出力側のトランジスタとを備えたカレントミラー回路と、前記出力側のトランジスタのコレクタ端子と電源との間に接続されたプルアップ抵抗と、前記出力側のトランジスタのコレクタ端子から出力される電圧と閾値電圧とを比較した結果を出力信号として出力する比較手段と、が設けられていることを特徴とするものである。
【0025】
本発明の受信回路では、カレントミラー回路を構成する入力側のトランジスタと出力側のトランジスタのON/OFFの切り替え動作を迅速に行わせることができる。よって、源信号に対する出力側のトランジスタ出力の時間遅れが防止され、デューティ比を源信号と同じとすることができる。よって、送信側から送信されたデジタルデータ信号を迅速且つ確実に受信することができる。
【0026】
上記において、前記入力抵抗をRa、前記プルアップ抵抗をRbとしたときに、前記カレントミラー回路がRb/Raの増幅率で動作するものが好ましい。
【0027】
上記手段では受信した源信号が受信回路内で減衰してしまうのを防止することができる。よって、カレントミラー回路の後段に設けられた比較回路を確実に駆動させることが可能となり、デジタル信号を確実に生成することができる。
【0028】
また前記カレントミラー回路の出力のHレベル時の電圧値をV2(max)、Lレベル時の電圧値をV2(min)、前記比較手段の閾値電圧をVTLとしたときに、前記閾値電圧VTLが前記出力の中点(V2(max)+V2(min))/2に設定されているものが好ましい。
【0029】
上記手段では、カレントミラー回路の出力(コレクタ電圧)の立上がり時間および立下り時間の中点で比較手段の切り換えが行われるようになるため、生成される出力(デジタル信号)のデューティ比を1:1とすることが可能となる。
【0030】
さらに前記電源とプルアップ抵抗との間に、温度変化に応じて順方向電圧が変化するダイオードが設けられているものが好ましい。
【0031】
上記手段では、カレントミラー回路を構成するトランジスタのベース−エミッタ間電圧の温度変化による電圧変化分をダイオードの順方向電圧の温度変化による電圧変化分でキャンセルすることが可能となる。よって、比較手段では前記カレントミラー回路の出力の中点が閾値電圧に達したときに切り換えが行われるようにできる。よって、温度変化の影響の少ない受信回路を提供できる。
【0032】
また前記入力側のトランジスタのコレクタ端子とグランドとの間に逆方向電圧が印加されるのを防止するダイオードが設けられているもの、さらには前記入力側のトランジスタのコレクタ端子とグランドとの間に信号ラインのインピーダンスを下げるコンデンサおよび抵抗が設けられているものが好ましい。
【0033】
上記手段では、静電気や電波ノイズ等の誘導ノイズが信号ラインに重畳されるのを効果的に防止することができる。
【0034】
【発明の実施の形態】
図1は本発明の第1の実施の形態として送信回路と受信回路を示す回路図、図2は受信回路内の各部の信号波形を示し、Aは源信号Vsの波形、Bはトランジスタの出力V2の波形と比較手段の出力信号Voの波形を示す図である。なお、図2Bでは点線が−50℃の場合、実線が25℃の場合、一点鎖線が100℃の場合を示している。
【0035】
図1ではA−A線よりも左側が送信回路1であり、前記送信回路1は上記従来の技術の欄で説明したものと同じものである。すなわち、送信回路1は、デジタル信号を発生する出力源2と、その後段に設けられたp型とn型の2ヶのCMOSトランジスタQ1,Q2で構成された公知のインバータ手段3と、さらにその後段に2ヶのトランジスタQ3,Q4で構成された公知のバッファ手段4とを有している。
【0036】
一方、前記A−A線の右側は受信回路20であり、主としてカレントミラー回路21と、比較手段(コンパレータ)22および抵抗(入力抵抗)Raと抵抗(プルアップ抵抗)Rbとからなるシンプルな回路で構成されている。
【0037】
前記カレントミラー回路21は、2ヶのNPN型のトランジスタQ11,Q12を有しており、これらは1つのパッケージ内に作られた相似のトランジスタとして構成されている。前記トランジスタQ11,Q12は互いのベース端子b,bどうしが接続され、また各エミッタ端子e,eはともにグランドGに接地されている。
【0038】
一方のトランジスタQ11のコレクタ端子cは、前記ベース端子bと信号ラインLに直列接続された抵抗Raの出力側(図示右側)の端子に接続されている。他方のトランジスタQ12のコレクタ端子cは、抵抗Rbを介して電源Vcc2に接続されるとともに、出力部OUT2を介してその後段に設けられた比較手段22の入力部22aに接続されている。
【0039】
前記抵抗Raの入力側(図示左側)の端子は、前記受信回路20の入力部IN2および信号ラインLを介して送信回路1の出力部OUT1に接続されている。
【0040】
前記比較手段22は、上記従来の比較手段X1と同じ構成であり、前記トランジスタQ12の出力部OUT2の出力V2の電圧と所定の閾値電圧(スレッショルド電圧)VTLとの比較を行い、比較手段22の出力部OUT3から所定のHレベル信号とLレベル信号からなる出力信号Voを出力する。すなわち、比較手段22は閾値電圧VTLを基準として、前記出力V2が所定の閾値電圧VTLを越えた時点でLレベル信号を出力し、また前記出力部OUT2の出力が閾値電圧VTL以下になった時点でHレベル信号を出力する。よって、受信回路20は、前記送信回路1の信号源2の源信号Vsと同様のデジタル信号からなる出力信号Voを出力することが可能となっている。
【0041】
ここで、送信回路1の出力部OUT1から出力され受信回路20の入力部IN2へ入力される入力信号(源信号)Vsの電圧変化分(電源電圧Vccの中点付近(Vcc/2)における電圧変化分)をΔVs、トランジスタQ11のコレクタcからエミッタeに流れる電流の変化分をΔI1とすると、前記ΔVsは、以下の数1で示すことができる。
【0042】
【数1】
【0043】
一方、トランジスタQ12のコレクタ−エミッタ間電圧(コレクタ電圧)Vce2の電圧変化分をΔVce2、トランジスタQ12のコレクタcからエミッタeに流れる電流の変化分をΔI2とすると、前記ΔVce2は、以下の数2で示すことができる。
【0044】
【数2】
【0045】
よって、電圧利得をAとすると、電圧利得Aは以下の数3で示すことができる。
【0046】
【数3】
【0047】
カレントミラー回路の性質(ΔI1=ΔI2)より、数3は以下の数4のように変形できる。
【0048】
【数4】
【0049】
すなわち、カレントミラー回路21は電圧利得Rb/Raの増幅器(アンプ)として機能している。この場合の電圧利得(増幅率)Rb/Raは1.0近傍(1.0〜1.2倍)程度が好ましい。前記増幅率Rb/Raを1.0近傍に設定すると、外部から誘導するノイズを増幅することなく二値化することが可能となる。また温度により利得が変化しないので外来ノイズの影響度合いも変化することがなくなる。
【0050】
なお、前記入力信号の電圧変化分ΔVsは、トランジスタQ11,Q12のダイナミックレンジ内での小振幅信号である。
【0051】
前記受信回路20を取り巻く環境の温度が変化すると、トランジスタQ11,12は同じパッケージ内に形成されているため、そのトランジスタQ11,Q12のベース−エミッタ間電圧Vbe1,Vbe1は同じように変化するようになる。すなわち、トランジスタQ11側のコレクタ電圧Vce1とトランジスタ12側のコレクタ電圧Vce2を同じように増加しまたは減少する。
【0052】
しかも、抵抗RaはトランジスタQ11のベース電流Ibとコレクタ電流Icの双方を制限することができるため、前記抵抗Raとして適正な値を選択することによりトランジスタQ11を動作させること可能となる。よって、カレントミラー回路21を構成するトランジスタQ11,Q12のON/OFF動作が迅速に行われるようになり、トランジスタQ11の動作とトランジスタQ12の動作との間の時間遅れを小さくできる。また環境温度が変化した場合であっても、トランジスタQ11,Q12のOFFからONへと切り換わる立上り時間t1とONからOFFへ切り換わる立下り時間t2との差Δt=|t1−t2|を小さくできる。
【0053】
例えば、図2に示すものでは信号源2の源信号Vsに対するトランジスタQ2の出力V2の立上り時間t1を−50℃でt1≒0.76μsec、25℃でt1≒1.1μsec、100℃でt1≒1.5μsec程度と小さくすることができ、且つ立下り時間t2を−50℃〜100℃の範囲でt2≒0.9〜1.5μsec程度と小さくすることができる。そして、前記立上り時間t1と立下り時間t2との差Δt=|t1−t2|(絶対値)を従来に比較して十分に小さくすることができる(0.10μsec〜0.14μsec)。
【0054】
よって、トランジスタQ12の出力部OUT2の出力V2のデューティ比を源信号Vsのデューティ比にほぼ等しくすることが可能となる。
【0055】
このように本願発明の受信回路20では、環境温度が大きく変化した場合であっても、信号伝搬の遅れを防止し、しかも源信号Vsのデューティ比が変形を受けない信号として受信し、これを後段の回路に送出することができる。
【0056】
図3は、本発明の第2の実施の形態としての送信回路と受信回路を示す回路図である。
【0057】
図3に示す受信回路30は、基本的な部分は前記第1の実施の形態に示した受信回路20と同じである。したがって、以下には異なる部分について説明する。
【0058】
図3に示す受信回路30では、前記入力部IN2と前記抵抗Raの入力側の端子との間で且つ前記グランドGとの間にコンデンサC2と抵抗R13が並列接続されている。
【0059】
前記コンデンサC2および抵抗R13は、送信回路1の出力部OUT1と受信回路30の入力部IN2とを結ぶ信号ラインLのインピーダンスを下げ、前記信号ラインLに重畳しようとする誘導ノイズを低減する。よって、この受信回路30は、誘導ノイズによる影響を受けない源信号Vsを受信できるようになる。
【0060】
また前記抵抗Raの出力側の端子とグランドGとの間には、カソード側を前記トランジスタQ11のコレクタ端子c側に接続され、アノード側がグランドGに接続されたダイオードD11が設けられている。
【0061】
前記ダイオードD11は、例えば前記送信回路1の出力部OUT1と受信回路20の入力部IN2との間がコネクタによって分離可能なものである場合において、前記コネクタが着脱される際に静電気などの誘導ノイズとして前記信号ラインL上に印加される逆方向電圧を効果的に防止する役割を果たすものである。このダイオード11によって、逆電圧によりトランジスタQ1や他の部品が静電気によって破壊されるのを防止できる。あるいは比較手段22の入力部22aに異常な信号が入力されることがなくなるため、受信回路30の後段に接続される回路に正常ではないデジタル信号が出力されるのを防止することができる。
【0062】
前記受信回路20では、トランジスタQ12の出力部OUT2の出力V2の下限値V2(min)(Lレベルの時の電圧)にVbe2がバイアスされているため、このバイアス電圧(Vbe2)が温度の変化に応じて変化(変化分ΔV2(min))すると、前記出力V2の上限値V2(max)(Hレベルの時の電圧)もそれに応じて振幅方向に変動させられる。このため、低温時にVbe2が大きくなる方向に変化した場合には出力V2の前記上限値V2(max)と下限値V2(min)の中点((V2(max)+V2(min))/2)よりも低めの位置の電圧が閾値電圧VTHを交差したタイミングで比較手段の出力が切り換わることになり、また高温時にVbe2が小さくなる方向に変化した場合には前記中点((V2(max)+V2(min))/2)よりも高めの位置の電圧が閾値電圧VTHを交差したタイミングで比較手段22の出力が切り換わるようになる。このため、温度変化によって比較手段22の切り換えのタイミングが微妙にずれることになる。
【0063】
そこで、上記受信回路30では、電源電圧Vcc2と抵抗Rbとの間にダイオードD12を挿入されており、しかも前記ダイオードD12は前記トランジスタQ11,Q12のパッケージの近傍に設けられている。したがって、温度変化によって前記トランジスタQ12のVbe2が変化すると、これに追従するようにダイオードD12の順方向電圧VFを変化させることができる。
【0064】
このため、前記トランジスタQ12のVbe2が大きくなる方向に変化したときにはダイオードD12の順方向電圧VFも大きくなる方向に変化し、また前記Vbe2が小さくなる方向に変化したときには前記順方向電圧VFも小さくなる方向に変化する。よって、前記受信回路30では、温度変化による前記出力V2の下限値の変化分ΔV2(min)を、上限値側の前記順方向電圧VFの電圧変化分ΔVFで相殺することができる。
【0065】
よって、出力V2の前記中点((V2(max)+V2(min))/2)が、前記閾値電圧VTHを交差するタイミングで、前記比較手段22の出力信号Voを切り換えることが可能となる。よって、この点においても源信号Vsに忠実な信号を得ることができる。
【0066】
【発明の効果】
以上のように本発明では、温度変化の影響を受けることなく、送信回路側から出力されたデジタル信号を正常な状態で確実に受信することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態として送信回路と受信回路を示す回路図、
【図2】受信回路内の各部の信号波形を示し、Aは源信号の波形、Bはトランジスタの出力部の波形と比較手段の出力波形を示す図、
【図3】本発明の第2の実施の形態としての送信回路と受信回路を示す回路図、
【図4】従来の送信回路と受信回路を示す回路図、
【図5】受信回路内の各部の信号波形を示し、Aは源信号の波形、Bはトランジスタの出力部の波形、Cは比較手段の出力波形、
【符号の説明】
1 送信回路
2 信号源
3 インバータ手段
4 バッファ手段
20,30 受信回路
21 カレントミラー回路
22 比較手段
b ベース端子
c コレクタ端子
e エミッタ端子
C1,C2 コンデンサ
D11,D12 ダイオード
L 信号ライン
OUT1 送信回路の出力部
OUT2 受信回路のトランジスタQ12の出力部
OUT3 比較手段の出力部
Q11,Q12 トランジスタ
Ra 抵抗(入力抵抗)
Rb 抵抗(プルアップ抵抗)
Vce1 トランジスタQ11のコレクタ−エミッタ間電圧
Vce2 トランジスタQ12のコレクタ−エミッタ間電圧
Vbe1 トランジスタQ11のベース−エミッタ間電圧
Vbe2 トランジスタQ12のベース−エミッタ間電圧
Vs 源信号(受信回路への入力信号)
V2 受信回路のトランジスタQ12の出力部の出力電圧(出力信号)
Vo 比較手段の出力信号
Vcc2 受信回路側の電源又は電源電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a receiving circuit for digital signals transmitted / received between circuits, and more particularly to a receiving circuit capable of receiving a high-speed digital data signal without being affected by a temperature change.
[0002]
[Prior art]
FIG. 4 is a circuit diagram showing a conventional transmission circuit and reception circuit, FIG. 5 shows signal waveforms of respective parts in the reception circuit, A is a waveform of a source signal, B is a waveform of an output part of a transistor, and C is a comparison means. The output waveform is shown. 5B and 5C, the dotted line is −50 ° C., the solid line is 25 ° C., and the alternate long and short dash line is 100 ° C.
[0003]
In FIG. 4, the left end side in the figure from the AA line shows the transmission circuit 1, and the right end side in the figure shows the
[0004]
[0005]
On the other hand, the
[0006]
The source signal Vs generated by the
[0007]
As shown in FIG. 4, the source signal Vs passes through the signal line L from the buffer means 4 and is input to the base terminal b of the transistor Q5 via the resistor R1.
[0008]
When an H level signal is input to the base terminal b of the transistor Q5, the potential of the collector terminal c of the transistor Q5 drops to the potential of the emitter terminal e (ground potential), so that the output V2 of the collector terminal c of the transistor Q5 is L level. Conversely, when an L level signal is input to the base terminal b of the transistor Q5, the collector terminal c of the transistor Q5 is connected to the power supply voltage Vcc via the resistor R2, so that the output of the output part OUT2 of the transistor Q5 The output V2 becomes H level. That is, the transistor Q5 functions as an inverting amplifier that operates according to a signal input to the base terminal b, and the output V2 of the transistor Q5 is a signal having the same phase as the source signal Vs.
[0009]
The comparison means X1 generates an output signal Vo by comparing the output V2 of the transistor Q5 with a predetermined threshold voltage (threshold voltage) VTL .
[0010]
That is, the comparison means X1 uses the output signal Vo as an L-level signal with a fast fall based on the time when the output V2 exceeds the threshold voltage VTL and the time when the output V2 becomes equal to or lower than the threshold voltage VTL. An H level signal having a fast rise as a reference is generated.
[0011]
Therefore, the
[0012]
In this way, the source signal Vs received by the
[0013]
In the above-described conventional circuit configuration, when inductive noise such as static electricity or radio noise is superimposed on the signal line L, the transistor Q5 malfunctions and the source signal Vs is not accurately transmitted to the
[0014]
Therefore, conventionally, capacitors C1 and C2 are respectively inserted between the signal line L and the ground between the output part OUT1 of the transmission circuit 1 and the input part IN2 of the
[0015]
[Patent Document 1]
Japanese Patent Laid-Open No. 10-84231 [Patent Document 2]
Japanese Patent Laid-Open No. 2002-190995
[Problems to be solved by the invention]
However, in the above conventional
[0017]
The resistor R1 connected in series to the signal line L of the
[0018]
On the other hand, the output V2 of the transistor Q5 is a collector-emitter voltage (collector voltage) Vce, which is Vce = Vcc2-R2 where Ic is a collector current flowing from the collector terminal c to the emitter terminal e.・ It is determined by Ic. However, the transistor generally has a saturation region where the collector voltage Vce is not determined in the vicinity of the collector current Ic = 0. The depth of saturation changes according to the magnitude (carrier injection degree) of the base current Ib that changes with temperature, so that the time required for the collector current Ic to cut off the collector voltage Vce is the saturation level. It shows a tendency to be delayed as the depth increases.
[0019]
That is, as shown in FIG. 5B, when the base current Ib flows and the collector current Ic flows, and the output V2 of the transistor Q5 is at the L level, the flow of the base current Ib is stopped and the collector current Ic is cut off. The time (rise time) t1 (see FIG. 5B) required to switch the output V2 to the H level is greatly changed according to the change in the base current Ib. For example, in the case shown in FIG. 5B, when the rise time t1 is −50 ° C., t1 = 1.9 μsec, 25 ° C., t1 = 5.2 μsec, and 100 ° C., t1 = 6.0 μsec. Yes.
[0020]
However, the time (fall time) t2 when the output V2 switches from the H level to the L level is smaller than that in the above case and is about t2 = 0.8 μsec.
[0021]
Therefore, the output V2 of the output part OUT2 is 1.1 μsec when the difference Δt = | t1−t2 | (absolute value) between the rising time t1 and the falling time t2 is, for example, −50 ° C. At 100 ° C., it is greatly different from about 5.2 μsec. Therefore, as shown in FIG. 5C, the duty ratio of the output signal Vo output from the comparison means X1 is transformed into a signal that is significantly different from the source signal Vs (duty ratio is 1: 1). There is a problem that an error is likely to occur in the received digital data signal.
[0022]
In particular, the influence of temperature as described above tends to become more noticeable as the transfer speed of the source signal Vs becomes higher (for example, 250 kbit / sec or more), which hinders high-speed transmission of digital data signals.
[0023]
The present invention is for solving the above-described conventional problems, and is a receiver that can reliably receive a digital signal output from the transmitter circuit side in a normal state without being affected by inductive noise or temperature change. It aims to provide a circuit.
[0024]
[Means for Solving the Problems]
The present invention provides an input resistor that is provided on the input side and allows an input signal to pass through, an input-side transistor that receives the input signal that has passed through the input resistor, and an output-side transistor that passes a current equal to the current flowing through the input-side transistor. A current mirror circuit including a transistor, a pull-up resistor connected between a collector terminal of the output-side transistor and a power source, a voltage output from the collector terminal of the output-side transistor, and a threshold voltage. Comparing means for outputting the comparison result as an output signal is provided.
[0025]
In the receiving circuit of the present invention, it is possible to quickly perform the switching operation of the ON / OFF of the transistor and the output side of the transistor of the input side that make up a current mirror circuit. Therefore, the time delay of the output side transistor output with respect to the source signal is prevented, and the duty ratio can be made the same as that of the source signal. Therefore, the digital data signal transmitted from the transmission side can be received quickly and reliably.
[0026]
In the above, it is preferable that when the input resistance is Ra and the pull-up resistance is Rb, the current mirror circuit operates at an amplification factor of Rb / Ra.
[0027]
The above means can prevent the received source signal from being attenuated in the receiving circuit. Therefore, it is possible to reliably drive the comparison circuit provided at the subsequent stage of the current mirror circuit, and it is possible to reliably generate a digital signal.
[0028]
The voltage value of the H level when the output of said current mirror circuit V2 (max), the voltage value at the time of L level V2 (min), the threshold voltage of said comparator means when the V TL, the threshold voltage V It is preferable that TL is set to the midpoint of the output (V2 (max) + V2 (min)) / 2.
[0029]
In the above means, since the comparison means is switched at the midpoint between the rise time and fall time of the output (collector voltage) of the current mirror circuit, the duty ratio of the generated output (digital signal) is 1: 1 can be set.
[0030]
Furthermore, it is preferable that a diode whose forward voltage changes according to a temperature change is provided between the power source and the pull-up resistor.
[0031]
According to the above means, it is possible to cancel the voltage change caused by the temperature change of the base-emitter voltage of the transistor constituting the current mirror circuit with the voltage change caused by the temperature change of the forward voltage of the diode. Therefore, the comparison means can be switched when the midpoint of the output of the current mirror circuit reaches the threshold voltage. Therefore, it is possible to provide a receiving circuit that is less affected by temperature changes.
[0032]
Further, a diode for preventing a reverse voltage from being applied between the collector terminal of the input-side transistor and the ground is provided, and further, between the collector terminal of the input-side transistor and the ground. What is provided with the capacitor | condenser and resistance which reduce the impedance of a signal line is preferable.
[0033]
With the above means, it is possible to effectively prevent induction noise such as static electricity and radio noise from being superimposed on the signal line.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a circuit diagram showing a transmitting circuit and a receiving circuit as a first embodiment of the present invention, FIG. 2 shows signal waveforms of respective parts in the receiving circuit, A is a waveform of a source signal Vs, and B is an output of a transistor. It is a figure which shows the waveform of V2 and the waveform of the output signal Vo of a comparison means. In FIG. 2B, the dotted line is −50 ° C., the solid line is 25 ° C., and the alternate long and short dash line is 100 ° C.
[0035]
In FIG. 1, the transmission circuit 1 is on the left side of the line AA, and the transmission circuit 1 is the same as that described in the section of the prior art. That is, the transmission circuit 1 includes an
[0036]
On the other hand, the right side of the AA line is a receiving
[0037]
The
[0038]
The collector terminal c of one transistor Q11 is connected to a terminal on the output side (right side in the figure) of the resistor Ra connected in series with the base terminal b and the signal line L. The collector terminal c of the other transistor Q12 is connected to the power source Vcc2 through the resistor Rb, and is connected to the
[0039]
A terminal on the input side (left side in the figure) of the resistor Ra is connected to the output unit OUT1 of the transmission circuit 1 via the input unit IN2 and the signal line L of the
[0040]
The comparison means 22 has the same configuration as the conventional comparison means X1, compares the voltage of the output V2 of the output part OUT2 of the transistor Q12 with a predetermined threshold voltage (threshold voltage) VTL, and compares the comparison means 22. An output signal Vo composed of a predetermined H level signal and L level signal is output from the output section OUT3. That is, the comparing
[0041]
Here, the voltage change of the input signal (source signal) Vs output from the output unit OUT1 of the transmission circuit 1 and input to the input unit IN2 of the reception circuit 20 (voltage in the vicinity of the midpoint of the power supply voltage Vcc (Vcc / 2)). ΔVs can be expressed by the following equation (1), where ΔVs is the change) and ΔI1 is the change in the current flowing from the collector c to the emitter e of the transistor Q11.
[0042]
[Expression 1]
[0043]
On the other hand, when the voltage change of the collector-emitter voltage (collector voltage) Vce2 of the transistor Q12 is ΔVce2, and the change of the current flowing from the collector c of the transistor Q12 to the emitter e is ΔI2, the ΔVce2 is expressed by the following equation (2). Can show.
[0044]
[Expression 2]
[0045]
Therefore, when the voltage gain is A, the voltage gain A can be expressed by the following formula 3.
[0046]
[Equation 3]
[0047]
Due to the nature of the current mirror circuit (ΔI1 = ΔI2), Equation 3 can be transformed into
[0048]
[Expression 4]
[0049]
That is, the
[0050]
The voltage change ΔVs of the input signal is a small amplitude signal within the dynamic range of the transistors Q11 and Q12.
[0051]
When the temperature of the environment surrounding the receiving
[0052]
Moreover, the resistance Ra is because it is possible to limit both the base current Ib and a collector current Ic of the transistors Q11, becomes possible to operate the transistor Q 11 by selecting an appropriate value as the resistor Ra. Therefore, the transistors Q11 and Q12 constituting the
[0053]
For example, in the case shown in FIG. 2, the rise time t1 of the output V2 of the transistor Q2 with respect to the source signal Vs of the
[0054]
Therefore, the duty ratio of the output V2 of the output part OUT2 of the transistor Q12 can be made substantially equal to the duty ratio of the source signal Vs.
[0055]
As described above, in the receiving
[0056]
FIG. 3 is a circuit diagram showing a transmission circuit and a reception circuit as a second embodiment of the present invention.
[0057]
The receiving
[0058]
In the receiving
[0059]
The capacitor C2 and the resistor R13 lower the impedance of the signal line L connecting the output part OUT1 of the transmission circuit 1 and the input part IN2 of the
[0060]
A diode D11 having a cathode connected to the collector terminal c of the transistor Q11 and an anode connected to the ground G is provided between the output-side terminal of the resistor Ra and the ground G.
[0061]
For example, when the output part OUT1 of the transmission circuit 1 and the input part IN2 of the
[0062]
In the receiving
[0063]
Therefore, in the receiving
[0064]
Therefore, when Vbe2 of the transistor Q12 changes in the increasing direction, the forward voltage V F of the diode D12 also changes in the increasing direction, and when Vbe2 changes in the decreasing direction, the forward voltage V F also changes. It changes in the direction of decreasing. Thus, in the receiving
[0065]
Therefore, it becomes possible to switch the output signal Vo of the comparison means 22 at the timing when the midpoint ((V2 (max) + V2 (min)) / 2) of the output V2 crosses the threshold voltage VTH. . Therefore, a signal faithful to the source signal Vs can be obtained also in this respect.
[0066]
【The invention's effect】
As described above, according to the present invention, the digital signal output from the transmission circuit side can be reliably received in a normal state without being affected by the temperature change.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a transmission circuit and a reception circuit as a first embodiment of the present invention;
FIG. 2 shows signal waveforms of respective parts in the receiving circuit, A is a waveform of a source signal, B is a diagram showing a waveform of an output part of a transistor and an output waveform of a comparison unit;
FIG. 3 is a circuit diagram showing a transmission circuit and a reception circuit as a second embodiment of the present invention;
FIG. 4 is a circuit diagram showing a conventional transmission circuit and reception circuit;
5 shows signal waveforms of respective parts in the receiving circuit, A is a waveform of a source signal, B is a waveform of an output part of a transistor, C is an output waveform of a comparison means,
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1
Rb resistance (pull-up resistance)
Vce1 Collector-emitter voltage Vce2 of transistor Q11 Collector-emitter voltage Vbe1 of transistor Q12 Base-emitter voltage Vbe2 of transistor Q11 Base-emitter voltage Vs of transistor Q12 Source signal (input signal to receiving circuit)
V2 Output voltage (output signal) of the output part of the transistor Q12 of the receiving circuit
Output signal Vcc2 of Vo comparison means Power supply or power supply voltage on the receiving circuit side
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