JP4136806B2

JP4136806B2 - Receiver circuit

Info

Publication number: JP4136806B2
Application number: JP2003178249A
Authority: JP
Inventors: 和男長谷川
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2003-06-23
Filing date: 2003-06-23
Publication date: 2008-08-20
Anticipated expiration: 2023-06-23
Also published as: JP2005020068A

Description

【０００１】
【発明の属する技術分野】
本発明は、各回路間で送受信されるデジタル信号の受信回路に係わり、特に温度変化の影響を受けずに高速デジタルデータ信号の受信を可能とした受信回路に関する。
【０００２】
【従来の技術】
図４は従来の送信回路と受信回路を示す回路図、図５は受信回路内の各部の信号波形を示し、Ａは源信号の波形、Ｂはトランジスタの出力部の波形、Ｃは比較手段の出力波形を示している。なお、図５ＢおよびＣでは点線が−５０℃の場合、実線が２５℃の場合、一点鎖線が１００℃の場合を示している。
【０００３】
図４ではＡ−Ａ線より図示左端側が送信回路１を示し、図示右端側が受信回路１０を示している。
【０００４】
送信回路１に示す符号２は信号源を示しており、任意の回路で生成される矩形波状の源信号（デジタル信号、デューティ比は１：１）Ｖｓの代表例を示すものである。前記信号源２の後段には、ｐ型とｎ型の２ヶのＣＭＯＳトランジスタＱ１，Ｑ２で構成されたインバータ手段３が設けられ、さらにその後段には２ヶのトランジスタＱ３，Ｑ４で構成されたバッファ手段４が設けられている。
【０００５】
一方、受信回路１０はトランジスタＱ５、比較手段Ｘ１その他抵抗Ｒ１〜Ｒ５およびダイオードＤ１とで構成されている。前記ダイオードＤ１はトランジスタＱ５に逆方向電圧が印加されるのを防止するためのものである。
【０００６】
前記信号源２によって生成された源信号Ｖｓは、インバータ手段３で反転させられた後、前記バッファ手段４を介して受信側に送出される。なお、インバータ３の出力部ＯＵＴの出力は前記源信号Ｖｓを反転させた信号である。
【０００７】
図４に示すように、前記源信号Ｖｓは、前記バッファ手段４から信号ラインＬ上を通り、前記抵抗Ｒ１を介してトランジスタＱ５のベース端子ｂに入力される。
【０００８】
前記トランジスタＱ５のベース端子ｂにＨレベル信号が入力されると、トランジスタＱ５のコレクタ端子ｃの電位がエミッタ端子ｅの電位（接地電位）まで下がるため、前記トランジスタＱ５のコレクタ端子ｃの出力Ｖ２がＬレベルとなる。また反対に、前記トランジスタＱ５のベース端子ｂにＬレベル信号が入力されると、トランジスタＱ５のコレクタ端子ｃは抵抗Ｒ２を介して電源電圧Ｖｃｃに接続されるため、前記トランジスタＱ５の出力部ＯＵＴ２の出力Ｖ２がＨレベルとなる。すなわち、トランジスタＱ５はベース端子ｂに入力される信号によって動作する反転アンプとして機能しており、トランジスタＱ５の出力Ｖ２は前記源信号Ｖｓと同じ位相の信号になる。
【０００９】
前記比較手段Ｘ１では、前記トランジスタＱ５の出力Ｖ２と所定の閾値電圧（スレッショルド電圧）Ｖ_TLとの比較を行うことによって出力信号Ｖｏを生成する。
【００１０】
すなわち、比較手段Ｘ１は出力信号Ｖｏとして、前記出力Ｖ２が閾値電圧Ｖ_TLを越えた時点を基準とする立ち下りの早いＬレベル信号と、前記出力Ｖ２が閾値電圧Ｖ_TL以下になった時点を基準とする立ち上がりの早いＨレベル信号とを生成する。
【００１１】
よって、受信回路１０では前記比較手段Ｘ１を用いることにより、前記源信号Ｖｓと同様の信号を得ることが可能となっている。
【００１２】
このようにして、前記受信回路１０において受信された源信号Ｖｓは、前記受信回路１０以下の後段に接続される他の回路に出力される。
【００１３】
上記従来の回路構成では、前記信号ラインＬに静電気や電波ノイズ等の誘導ノイズが重畳すると、トランジスタＱ５が誤動作させられ、前記源信号Ｖｓが受信回路１０側に正確に伝達されなくなる。特に、源信号Ｖｓがデジタル信号である場合には、受信回路１０側では源信号Ｖｓと異なる信号がデータとして送信されるというおそれがある。
【００１４】
そこで、従来は送信回路１の出力部ＯＵＴ１と受信回路１０の入力部ＩＮ２の間で、前記信号ラインＬとグランドとの間にコンデンサＣ１，Ｃ２をそれぞれ挿入し、信号ラインＬのインピーダンスを下げることにより前記誘導ノイズの影響を受け難くする等の対策が講じられている。
【００１５】
【特許文献１】
特開平１０−８４２３１号公報
【特許文献２】
特開２００２−１９０９９５号公報
【００１６】
【発明が解決しようとする課題】
しかし、上記従来の受信回路１０では、源信号ＶｓにコンデンサＣ１，Ｃ２の影響を受けた鈍りが生じるため、トランジスタＱ５の出力Ｖ２が図５Ｂに示すような鈍りのある信号となり、結果として前記比較手段Ｘ１の出力信号Ｖｏが源信号Ｖｓから大きく遅れた信号になるという問題がある。
【００１７】
また受信回路１０の信号ラインＬに直列的に接続されている抵抗Ｒ１は、前記トランジスタＱ５のベース−エミッタ間に対し並列に接続されている抵抗Ｒ４と共に働き、トランジスタＱ５のベース端子ｂに流れ込むベース電流Ｉ_bの調整を行っている。しかし、トランジスタＱ５のベース−エミッタ間電圧Ｖｂｅは、周囲の環境温度の変化に応じて変化（前記電圧Ｖｂｅは低温になるほど大きくなる）するため、前記抵抗Ｒ１と抵抗Ｒ４だけによっては要求される広い温度範囲（例えば、−５０℃〜＋１００℃）のすべてにおいて前記ベース電流Ｉ_bを適正値内に保つことは困難である。
【００１８】
一方、トランジスタＱ５の出力Ｖ２は、コレクタ−エミッタ間電圧（コレクタ電圧）Ｖｃｅのことであり、これはコレクタ端子ｃからエミッタ端子ｅに流れるコレクタ電流をＩｃとすると、前記ＶｃｅはＶｃｅ＝Ｖｃｃ２−Ｒ２・Ｉｃで定まる。ところが、トランジスタは一般的にコレクタ電流Ｉｃ＝０の近傍において前記コレクタ電圧Ｖｃｅが定まらない飽和領域を有する。そして、その飽和の深度は温度によって変化する前記ベース電流Ｉｂの大きさ（キャリアの注入度）に応じて変化するため、前記コレクタ電流Ｉｃがコレクタ電圧Ｖｃｅを遮断するのに要する時間が前記飽和の深度が深くなるほどに遅れるという傾向を示す。
【００１９】
すなわち、図５Ｂに示すように、ベース電流Ｉｂが流れてコレクタ電流Ｉｃが流れ、前記トランジスタＱ５の出力Ｖ２がＬレベルの状態から、前記ベース電流Ｉｂの流れを止めてコレクタ電流Ｉｃを遮断し、前記出力Ｖ２をＨレベルへと切り換えるために要する時間（立上り時間）ｔ１（図５Ｂ参照）が、前記ベース電流Ｉｂの変化に応じて大きく変化させられてしまう。例えば、図５Ｂに示すものでは、前記立上り時間ｔ１が、−５０℃のときにｔ１＝１．９μｓｅｃ、２５℃のときにｔ１＝５．２μｓｅｃ、１００℃のときにはｔ１＝６．０μｓｅｃ程度かかっている。
【００２０】
ただし、前記出力Ｖ２がＨレベルからＬレベルへと切り換わる時間（立下り時間）ｔ２は、前記の場合に比較して小さくｔ２＝０．８μｓｅｃ程度である。
【００２１】
このため、前記出力部ＯＵＴ２の出力Ｖ２は、その立ち上がり時間ｔ１と立下り時間ｔ２との差Δｔ＝｜ｔ１−ｔ２｜（絶対値）が環境温度により、例えば−５０℃のとき１．１μｓｅｃ、１００℃のとき５．２μｓｅｃ程度と大きく異なるようになる。よって、図５Ｃに示すように比較手段Ｘ１から出力される出力信号Ｖｏのデューティ比が、前記源信号Ｖｓ（デューティ比は１：１）に比較して大きく異なる信号に変形させられてしまうため、受信されたデジタルデータ信号にエラーが発生しやすいという問題がある。
【００２２】
特に、前記のような温度の影響は、源信号Ｖｓの転送速度が高速（例えば、２５０ｋｂｉｔ／ｓｅｃ以上）になるほど顕著に現れる傾向があり、デジタルデータ信号の高速伝送の妨げになっていた。
【００２３】
本発明は上記従来の課題を解決するためのものであり、誘導ノイズや温度変化の影響を受けることなく、送信回路側から出力されたデジタル信号を正常な状態で確実に受信できるようにした受信回路を提供することを目的としている。
【００２４】
【課題を解決するための手段】
本発明は、入力側に設けられて入力信号を通過させる入力抵抗と、前記入力抵抗を通過した入力信号を受ける入力側のトランジスタと前記入力側のトランジスタに流れる電流と等しい電流を流す出力側のトランジスタとを備えたカレントミラー回路と、前記出力側のトランジスタのコレクタ端子と電源との間に接続されたプルアップ抵抗と、前記出力側のトランジスタのコレクタ端子から出力される電圧と閾値電圧とを比較した結果を出力信号として出力する比較手段と、が設けられていることを特徴とするものである。
【００２５】
本発明の受信回路では、カレントミラー回路を構成する入力側のトランジスタと出力側のトランジスタのＯＮ／ＯＦＦの切り替え動作を迅速に行わせることができる。よって、源信号に対する出力側のトランジスタ出力の時間遅れが防止され、デューティ比を源信号と同じとすることができる。よって、送信側から送信されたデジタルデータ信号を迅速且つ確実に受信することができる。
【００２６】
上記において、前記入力抵抗をＲａ、前記プルアップ抵抗をＲｂとしたときに、前記カレントミラー回路がＲｂ／Ｒａの増幅率で動作するものが好ましい。
【００２７】
上記手段では受信した源信号が受信回路内で減衰してしまうのを防止することができる。よって、カレントミラー回路の後段に設けられた比較回路を確実に駆動させることが可能となり、デジタル信号を確実に生成することができる。
【００２８】
また前記カレントミラー回路の出力のＨレベル時の電圧値をＶ２(max)、Ｌレベル時の電圧値をＶ２(min)、前記比較手段の閾値電圧をＶ_TLとしたときに、前記閾値電圧Ｖ_TLが前記出力の中点（Ｖ２(max)＋Ｖ２(min)）／２に設定されているものが好ましい。
【００２９】
上記手段では、カレントミラー回路の出力（コレクタ電圧）の立上がり時間および立下り時間の中点で比較手段の切り換えが行われるようになるため、生成される出力（デジタル信号）のデューティ比を１：１とすることが可能となる。
【００３０】
さらに前記電源とプルアップ抵抗との間に、温度変化に応じて順方向電圧が変化するダイオードが設けられているものが好ましい。
【００３１】
上記手段では、カレントミラー回路を構成するトランジスタのベース−エミッタ間電圧の温度変化による電圧変化分をダイオードの順方向電圧の温度変化による電圧変化分でキャンセルすることが可能となる。よって、比較手段では前記カレントミラー回路の出力の中点が閾値電圧に達したときに切り換えが行われるようにできる。よって、温度変化の影響の少ない受信回路を提供できる。
【００３２】
また前記入力側のトランジスタのコレクタ端子とグランドとの間に逆方向電圧が印加されるのを防止するダイオードが設けられているもの、さらには前記入力側のトランジスタのコレクタ端子とグランドとの間に信号ラインのインピーダンスを下げるコンデンサおよび抵抗が設けられているものが好ましい。
【００３３】
上記手段では、静電気や電波ノイズ等の誘導ノイズが信号ラインに重畳されるのを効果的に防止することができる。
【００３４】
【発明の実施の形態】
図１は本発明の第１の実施の形態として送信回路と受信回路を示す回路図、図２は受信回路内の各部の信号波形を示し、Ａは源信号Ｖｓの波形、Ｂはトランジスタの出力Ｖ２の波形と比較手段の出力信号Ｖｏの波形を示す図である。なお、図２Ｂでは点線が−５０℃の場合、実線が２５℃の場合、一点鎖線が１００℃の場合を示している。
【００３５】
図１ではＡ−Ａ線よりも左側が送信回路１であり、前記送信回路１は上記従来の技術の欄で説明したものと同じものである。すなわち、送信回路１は、デジタル信号を発生する出力源２と、その後段に設けられたｐ型とｎ型の２ヶのＣＭＯＳトランジスタＱ１，Ｑ２で構成された公知のインバータ手段３と、さらにその後段に２ヶのトランジスタＱ３，Ｑ４で構成された公知のバッファ手段４とを有している。
【００３６】
一方、前記Ａ−Ａ線の右側は受信回路２０であり、主としてカレントミラー回路２１と、比較手段（コンパレータ）２２および抵抗（入力抵抗）Ｒａと抵抗(プルアップ抵抗)Ｒｂとからなるシンプルな回路で構成されている。
【００３７】
前記カレントミラー回路２１は、２ヶのＮＰＮ型のトランジスタＱ１１，Ｑ１２を有しており、これらは１つのパッケージ内に作られた相似のトランジスタとして構成されている。前記トランジスタＱ１１，Ｑ１２は互いのベース端子ｂ，ｂどうしが接続され、また各エミッタ端子ｅ，ｅはともにグランドＧに接地されている。
【００３８】
一方のトランジスタＱ１１のコレクタ端子ｃは、前記ベース端子ｂと信号ラインＬに直列接続された抵抗Ｒａの出力側（図示右側）の端子に接続されている。他方のトランジスタＱ１２のコレクタ端子ｃは、抵抗Ｒｂを介して電源Ｖcc２に接続されるとともに、出力部ＯＵＴ２を介してその後段に設けられた比較手段２２の入力部２２ａに接続されている。
【００３９】
前記抵抗Ｒａの入力側（図示左側）の端子は、前記受信回路２０の入力部ＩＮ２および信号ラインＬを介して送信回路１の出力部ＯＵＴ１に接続されている。
【００４０】
前記比較手段２２は、上記従来の比較手段Ｘ１と同じ構成であり、前記トランジスタＱ１２の出力部ＯＵＴ２の出力Ｖ２の電圧と所定の閾値電圧（スレッショルド電圧）Ｖ_TLとの比較を行い、比較手段２２の出力部ＯＵＴ３から所定のＨレベル信号とＬレベル信号からなる出力信号Ｖｏを出力する。すなわち、比較手段２２は閾値電圧Ｖ_TLを基準として、前記出力Ｖ２が所定の閾値電圧Ｖ_TLを越えた時点でＬレベル信号を出力し、また前記出力部ＯＵＴ２の出力が閾値電圧Ｖ_TL以下になった時点でＨレベル信号を出力する。よって、受信回路２０は、前記送信回路１の信号源２の源信号Ｖｓと同様のデジタル信号からなる出力信号Ｖｏを出力することが可能となっている。
【００４１】
ここで、送信回路１の出力部ＯＵＴ１から出力され受信回路２０の入力部ＩＮ２へ入力される入力信号（源信号）Ｖｓの電圧変化分（電源電圧Ｖccの中点付近（Ｖcc／２）における電圧変化分）をΔＶｓ、トランジスタＱ１１のコレクタｃからエミッタｅに流れる電流の変化分をΔＩ１とすると、前記ΔＶｓは、以下の数１で示すことができる。
【００４２】
【数１】

【００４３】
一方、トランジスタＱ１２のコレクタ−エミッタ間電圧（コレクタ電圧）Ｖce２の電圧変化分をΔＶce２、トランジスタＱ１２のコレクタｃからエミッタｅに流れる電流の変化分をΔＩ２とすると、前記ΔＶce２は、以下の数２で示すことができる。
【００４４】
【数２】

【００４５】
よって、電圧利得をＡとすると、電圧利得Ａは以下の数３で示すことができる。
【００４６】
【数３】

【００４７】
カレントミラー回路の性質（ΔＩ１＝ΔＩ２）より、数３は以下の数４のように変形できる。
【００４８】
【数４】

【００４９】
すなわち、カレントミラー回路２１は電圧利得Ｒｂ／Ｒａの増幅器（アンプ）として機能している。この場合の電圧利得（増幅率）Ｒｂ／Ｒａは１．０近傍（１．０〜１．２倍）程度が好ましい。前記増幅率Ｒｂ／Ｒａを１．０近傍に設定すると、外部から誘導するノイズを増幅することなく二値化することが可能となる。また温度により利得が変化しないので外来ノイズの影響度合いも変化することがなくなる。
【００５０】
なお、前記入力信号の電圧変化分ΔＶｓは、トランジスタＱ１１，Ｑ１２のダイナミックレンジ内での小振幅信号である。
【００５１】
前記受信回路２０を取り巻く環境の温度が変化すると、トランジスタＱ１１，１２は同じパッケージ内に形成されているため、そのトランジスタＱ１１，Ｑ１２のベース−エミッタ間電圧Ｖｂｅ１，Ｖｂｅ１は同じように変化するようになる。すなわち、トランジスタＱ１１側のコレクタ電圧Ｖｃｅ１とトランジスタ１２側のコレクタ電圧Ｖｃｅ２を同じように増加しまたは減少する。
【００５２】
しかも、抵抗ＲａはトランジスタＱ１１のベース電流Ｉｂとコレクタ電流Ｉｃの双方を制限することができるため、前記抵抗Ｒａとして適正な値を選択することによりトランジスタＱ１１を動作させること可能となる。よって、カレントミラー回路２１を構成するトランジスタＱ１１，Ｑ１２のＯＮ／ＯＦＦ動作が迅速に行われるようになり、トランジスタＱ１１の動作とトランジスタＱ１２の動作との間の時間遅れを小さくできる。また環境温度が変化した場合であっても、トランジスタＱ１１，Ｑ１２のＯＦＦからＯＮへと切り換わる立上り時間ｔ１とＯＮからＯＦＦへ切り換わる立下り時間ｔ２との差Δｔ＝｜ｔ１−ｔ２｜を小さくできる。
【００５３】
例えば、図２に示すものでは信号源２の源信号Ｖｓに対するトランジスタＱ２の出力Ｖ２の立上り時間ｔ１を−５０℃でｔ１≒０．７６μｓｅｃ、２５℃でｔ１≒１．１μｓｅｃ、１００℃でｔ１≒１．５μｓｅｃ程度と小さくすることができ、且つ立下り時間ｔ２を−５０℃〜１００℃の範囲でｔ２≒０．９〜１．５μｓｅｃ程度と小さくすることができる。そして、前記立上り時間ｔ１と立下り時間ｔ２との差Δｔ＝｜ｔ１−ｔ２｜（絶対値）を従来に比較して十分に小さくすることができる（０．１０μｓｅｃ〜０．１４μｓｅｃ）。
【００５４】
よって、トランジスタＱ１２の出力部ＯＵＴ２の出力Ｖ２のデューティ比を源信号Ｖｓのデューティ比にほぼ等しくすることが可能となる。
【００５５】
このように本願発明の受信回路２０では、環境温度が大きく変化した場合であっても、信号伝搬の遅れを防止し、しかも源信号Ｖｓのデューティ比が変形を受けない信号として受信し、これを後段の回路に送出することができる。
【００５６】
図３は、本発明の第２の実施の形態としての送信回路と受信回路を示す回路図である。
【００５７】
図３に示す受信回路３０は、基本的な部分は前記第１の実施の形態に示した受信回路２０と同じである。したがって、以下には異なる部分について説明する。
【００５８】
図３に示す受信回路３０では、前記入力部ＩＮ２と前記抵抗Ｒａの入力側の端子との間で且つ前記グランドＧとの間にコンデンサＣ２と抵抗Ｒ１３が並列接続されている。
【００５９】
前記コンデンサＣ２および抵抗Ｒ１３は、送信回路１の出力部ＯＵＴ１と受信回路３０の入力部ＩＮ２とを結ぶ信号ラインＬのインピーダンスを下げ、前記信号ラインＬに重畳しようとする誘導ノイズを低減する。よって、この受信回路３０は、誘導ノイズによる影響を受けない源信号Ｖｓを受信できるようになる。
【００６０】
また前記抵抗Ｒａの出力側の端子とグランドＧとの間には、カソード側を前記トランジスタＱ１１のコレクタ端子ｃ側に接続され、アノード側がグランドＧに接続されたダイオードＤ１１が設けられている。
【００６１】
前記ダイオードＤ１１は、例えば前記送信回路１の出力部ＯＵＴ１と受信回路２０の入力部ＩＮ２との間がコネクタによって分離可能なものである場合において、前記コネクタが着脱される際に静電気などの誘導ノイズとして前記信号ラインＬ上に印加される逆方向電圧を効果的に防止する役割を果たすものである。このダイオード１１によって、逆電圧によりトランジスタＱ１や他の部品が静電気によって破壊されるのを防止できる。あるいは比較手段２２の入力部２２ａに異常な信号が入力されることがなくなるため、受信回路３０の後段に接続される回路に正常ではないデジタル信号が出力されるのを防止することができる。
【００６２】
前記受信回路２０では、トランジスタＱ１２の出力部ＯＵＴ２の出力Ｖ２の下限値Ｖ２（min）（Ｌレベルの時の電圧）にＶｂｅ２がバイアスされているため、このバイアス電圧（Ｖｂｅ２）が温度の変化に応じて変化（変化分ΔＶ２（min））すると、前記出力Ｖ２の上限値Ｖ２（max）（Ｈレベルの時の電圧）もそれに応じて振幅方向に変動させられる。このため、低温時にＶｂｅ２が大きくなる方向に変化した場合には出力Ｖ２の前記上限値Ｖ２（max）と下限値Ｖ２（min）の中点（（Ｖ２（max）＋Ｖ２（min））／２）よりも低めの位置の電圧が閾値電圧Ｖ_THを交差したタイミングで比較手段の出力が切り換わることになり、また高温時にＶｂｅ２が小さくなる方向に変化した場合には前記中点（（Ｖ２（max）＋Ｖ２（min））／２）よりも高めの位置の電圧が閾値電圧Ｖ_THを交差したタイミングで比較手段２２の出力が切り換わるようになる。このため、温度変化によって比較手段２２の切り換えのタイミングが微妙にずれることになる。
【００６３】
そこで、上記受信回路３０では、電源電圧Ｖcc２と抵抗Ｒｂとの間にダイオードＤ１２を挿入されており、しかも前記ダイオードＤ１２は前記トランジスタＱ１１，Ｑ１２のパッケージの近傍に設けられている。したがって、温度変化によって前記トランジスタＱ１２のＶｂｅ２が変化すると、これに追従するようにダイオードＤ１２の順方向電圧Ｖ_Fを変化させることができる。
【００６４】
このため、前記トランジスタＱ１２のＶｂｅ２が大きくなる方向に変化したときにはダイオードＤ１２の順方向電圧Ｖ_Fも大きくなる方向に変化し、また前記Ｖｂｅ２が小さくなる方向に変化したときには前記順方向電圧Ｖ_Fも小さくなる方向に変化する。よって、前記受信回路３０では、温度変化による前記出力Ｖ２の下限値の変化分ΔＶ２（min）を、上限値側の前記順方向電圧Ｖ_Fの電圧変化分ΔＶ_Fで相殺することができる。
【００６５】
よって、出力Ｖ２の前記中点（（Ｖ２（max）＋Ｖ２（min））／２）が、前記閾値電圧Ｖ_THを交差するタイミングで、前記比較手段２２の出力信号Ｖｏを切り換えることが可能となる。よって、この点においても源信号Ｖｓに忠実な信号を得ることができる。
【００６６】
【発明の効果】
以上のように本発明では、温度変化の影響を受けることなく、送信回路側から出力されたデジタル信号を正常な状態で確実に受信することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態として送信回路と受信回路を示す回路図、
【図２】受信回路内の各部の信号波形を示し、Ａは源信号の波形、Ｂはトランジスタの出力部の波形と比較手段の出力波形を示す図、
【図３】本発明の第２の実施の形態としての送信回路と受信回路を示す回路図、
【図４】従来の送信回路と受信回路を示す回路図、
【図５】受信回路内の各部の信号波形を示し、Ａは源信号の波形、Ｂはトランジスタの出力部の波形、Ｃは比較手段の出力波形、
【符号の説明】
１送信回路
２信号源
３インバータ手段
４バッファ手段
２０，３０受信回路
２１カレントミラー回路
２２比較手段
ｂベース端子
ｃコレクタ端子
ｅエミッタ端子
Ｃ１，Ｃ２コンデンサ
Ｄ１１，Ｄ１２ダイオード
Ｌ信号ライン
ＯＵＴ１送信回路の出力部
ＯＵＴ２受信回路のトランジスタＱ１２の出力部
ＯＵＴ３比較手段の出力部
Ｑ１１，Ｑ１２トランジスタ
Ｒａ抵抗（入力抵抗）
Ｒｂ抵抗（プルアップ抵抗）
Ｖｃｅ１トランジスタＱ１１のコレクタ−エミッタ間電圧
Ｖｃｅ２トランジスタＱ１２のコレクタ−エミッタ間電圧
Ｖｂｅ１トランジスタＱ１１のベース−エミッタ間電圧
Ｖｂｅ２トランジスタＱ１２のベース−エミッタ間電圧
Ｖｓ源信号（受信回路への入力信号）
Ｖ２受信回路のトランジスタＱ１２の出力部の出力電圧（出力信号）
Ｖｏ比較手段の出力信号
Ｖcc２受信回路側の電源又は電源電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a receiving circuit for digital signals transmitted / received between circuits, and more particularly to a receiving circuit capable of receiving a high-speed digital data signal without being affected by a temperature change.
[0002]
[Prior art]
FIG. 4 is a circuit diagram showing a conventional transmission circuit and reception circuit, FIG. 5 shows signal waveforms of respective parts in the reception circuit, A is a waveform of a source signal, B is a waveform of an output part of a transistor, and C is a comparison means. The output waveform is shown. 5B and 5C, the dotted line is −50 ° C., the solid line is 25 ° C., and the alternate long and short dash line is 100 ° C.
[0003]
In FIG. 4, the left end side in the figure from the AA line shows the transmission circuit 1, and the right end side in the figure shows the reception circuit 10.
[0004]
Reference numeral 2 shown in the transmission circuit 1 indicates a signal source, which represents a representative example of a rectangular wave source signal (digital signal, duty ratio is 1: 1) Vs generated by an arbitrary circuit. An inverter means 3 composed of two p-type and n-type CMOS transistors Q1 and Q2 is provided in the subsequent stage of the signal source 2, and further in the subsequent stage is composed of two transistors Q3 and Q4. Buffer means 4 is provided.
[0005]
On the other hand, the receiving circuit 10 includes a transistor Q5, a comparison means X1, other resistors R1 to R5, and a diode D1. The diode D1 is for preventing a reverse voltage from being applied to the transistor Q5.
[0006]
The source signal Vs generated by the signal source 2 is inverted by the inverter means 3 and then sent to the receiving side via the buffer means 4. The output of the output part OUT of the inverter 3 is a signal obtained by inverting the source signal Vs.
[0007]
As shown in FIG. 4, the source signal Vs passes through the signal line L from the buffer means 4 and is input to the base terminal b of the transistor Q5 via the resistor R1.
[0008]
When an H level signal is input to the base terminal b of the transistor Q5, the potential of the collector terminal c of the transistor Q5 drops to the potential of the emitter terminal e (ground potential), so that the output V2 of the collector terminal c of the transistor Q5 is L level. Conversely, when an L level signal is input to the base terminal b of the transistor Q5, the collector terminal c of the transistor Q5 is connected to the power supply voltage Vcc via the resistor R2, so that the output of the output part OUT2 of the transistor Q5 The output V2 becomes H level. That is, the transistor Q5 functions as an inverting amplifier that operates according to a signal input to the base terminal b, and the output V2 of the transistor Q5 is a signal having the same phase as the source signal Vs.
[0009]
The comparison means X1 generates an output signal Vo by comparing the output V2 of the transistor Q5 with a predetermined threshold voltage (threshold voltage) _VTL .
[0010]
That is, the comparison means X1 uses the output signal Vo as an L-level signal with a fast _{fall based} on the time when the output V2 exceeds the threshold voltage _VTL and the time when the output V2 becomes equal to or lower than the threshold voltage _VTL. An H level signal having a fast rise as a reference is generated.
[0011]
Therefore, the receiving circuit 10 can obtain a signal similar to the source signal Vs by using the comparison means X1.
[0012]
In this way, the source signal Vs received by the receiving circuit 10 is output to another circuit connected to the subsequent stage after the receiving circuit 10.
[0013]
In the above-described conventional circuit configuration, when inductive noise such as static electricity or radio noise is superimposed on the signal line L, the transistor Q5 malfunctions and the source signal Vs is not accurately transmitted to the receiving circuit 10 side. In particular, when the source signal Vs is a digital signal, a signal different from the source signal Vs may be transmitted as data on the receiving circuit 10 side.
[0014]
Therefore, conventionally, capacitors C1 and C2 are respectively inserted between the signal line L and the ground between the output part OUT1 of the transmission circuit 1 and the input part IN2 of the reception circuit 10 to lower the impedance of the signal line L. Therefore, measures are taken such as making it less susceptible to the influence of the induction noise.
[0015]
[Patent Document 1]
Japanese Patent Laid-Open No. 10-84231 [Patent Document 2]
Japanese Patent Laid-Open No. 2002-190995
[Problems to be solved by the invention]
However, in the above conventional receiving circuit 10, since the source signal Vs is dulled by the influence of the capacitors C1 and C2, the output V2 of the transistor Q5 becomes a dull signal as shown in FIG. There is a problem that the output signal Vo of the means X1 becomes a signal greatly delayed from the source signal Vs.
[0017]
The resistor R1 connected in series to the signal line L of the receiving circuit 10 works together with the resistor R4 connected in parallel with the base-emitter of the transistor Q5, and flows into the base terminal b of the transistor Q5. The current _Ib is adjusted. However, since the base-emitter voltage Vbe of the transistor Q5 changes according to changes in the ambient environmental temperature (the voltage Vbe increases as the temperature decreases), a wide voltage required only by the resistors R1 and R4 is required. temperature range (e.g., -50 ℃ ~ + 100 ℃) is difficult to maintain in a proper value the base current I _b in all.
[0018]
On the other hand, the output V2 of the transistor Q5 is a collector-emitter voltage (collector voltage) Vce, which is Vce = Vcc2-R2 where Ic is a collector current flowing from the collector terminal c to the emitter terminal e.・ It is determined by Ic. However, the transistor generally has a saturation region where the collector voltage Vce is not determined in the vicinity of the collector current Ic = 0. The depth of saturation changes according to the magnitude (carrier injection degree) of the base current Ib that changes with temperature, so that the time required for the collector current Ic to cut off the collector voltage Vce is the saturation level. It shows a tendency to be delayed as the depth increases.
[0019]
That is, as shown in FIG. 5B, when the base current Ib flows and the collector current Ic flows, and the output V2 of the transistor Q5 is at the L level, the flow of the base current Ib is stopped and the collector current Ic is cut off. The time (rise time) t1 (see FIG. 5B) required to switch the output V2 to the H level is greatly changed according to the change in the base current Ib. For example, in the case shown in FIG. 5B, when the rise time t1 is −50 ° C., t1 = 1.9 μsec, 25 ° C., t1 = 5.2 μsec, and 100 ° C., t1 = 6.0 μsec. Yes.
[0020]
However, the time (fall time) t2 when the output V2 switches from the H level to the L level is smaller than that in the above case and is about t2 = 0.8 μsec.
[0021]
Therefore, the output V2 of the output part OUT2 is 1.1 μsec when the difference Δt = | t1−t2 | (absolute value) between the rising time t1 and the falling time t2 is, for example, −50 ° C. At 100 ° C., it is greatly different from about 5.2 μsec. Therefore, as shown in FIG. 5C, the duty ratio of the output signal Vo output from the comparison means X1 is transformed into a signal that is significantly different from the source signal Vs (duty ratio is 1: 1). There is a problem that an error is likely to occur in the received digital data signal.
[0022]
In particular, the influence of temperature as described above tends to become more noticeable as the transfer speed of the source signal Vs becomes higher (for example, 250 kbit / sec or more), which hinders high-speed transmission of digital data signals.
[0023]
The present invention is for solving the above-described conventional problems, and is a receiver that can reliably receive a digital signal output from the transmitter circuit side in a normal state without being affected by inductive noise or temperature change. It aims to provide a circuit.
[0024]
[Means for Solving the Problems]
The present invention provides an input resistor that is provided on the input side and allows an input signal to pass through, an input-side transistor that receives the input signal that has passed through the input resistor, and an output-side transistor that passes a current equal to the current flowing through the input-side transistor. A current mirror circuit including a transistor, a pull-up resistor connected between a collector terminal of the output-side transistor and a power source, a voltage output from the collector terminal of the output-side transistor, and a threshold voltage. Comparing means for outputting the comparison result as an output signal is provided.
[0025]
In the receiving circuit of the present invention, it is possible to quickly perform the switching operation of the ON / OFF of the transistor and the output side of the transistor of the input side that make up a current mirror circuit. Therefore, the time delay of the output side transistor output with respect to the source signal is prevented, and the duty ratio can be made the same as that of the source signal. Therefore, the digital data signal transmitted from the transmission side can be received quickly and reliably.
[0026]
In the above, it is preferable that when the input resistance is Ra and the pull-up resistance is Rb, the current mirror circuit operates at an amplification factor of Rb / Ra.
[0027]
The above means can prevent the received source signal from being attenuated in the receiving circuit. Therefore, it is possible to reliably drive the comparison circuit provided at the subsequent stage of the current mirror circuit, and it is possible to reliably generate a digital signal.
[0028]
The voltage value of the H level when the output of said current mirror circuit V2 (max), the voltage value at the time of L level V2 (min), the threshold voltage of said comparator means when the V _TL, the threshold voltage V _It is preferable that _TL is set to the midpoint of the output (V2 (max) + V2 (min)) / 2.
[0029]
In the above means, since the comparison means is switched at the midpoint between the rise time and fall time of the output (collector voltage) of the current mirror circuit, the duty ratio of the generated output (digital signal) is 1: 1 can be set.
[0030]
Furthermore, it is preferable that a diode whose forward voltage changes according to a temperature change is provided between the power source and the pull-up resistor.
[0031]
According to the above means, it is possible to cancel the voltage change caused by the temperature change of the base-emitter voltage of the transistor constituting the current mirror circuit with the voltage change caused by the temperature change of the forward voltage of the diode. Therefore, the comparison means can be switched when the midpoint of the output of the current mirror circuit reaches the threshold voltage. Therefore, it is possible to provide a receiving circuit that is less affected by temperature changes.
[0032]
Further, a diode for preventing a reverse voltage from being applied between the collector terminal of the input-side transistor and the ground is provided, and further, between the collector terminal of the input-side transistor and the ground. What is provided with the capacitor | condenser and resistance which reduce the impedance of a signal line is preferable.
[0033]
With the above means, it is possible to effectively prevent induction noise such as static electricity and radio noise from being superimposed on the signal line.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a circuit diagram showing a transmitting circuit and a receiving circuit as a first embodiment of the present invention, FIG. 2 shows signal waveforms of respective parts in the receiving circuit, A is a waveform of a source signal Vs, and B is an output of a transistor. It is a figure which shows the waveform of V2 and the waveform of the output signal Vo of a comparison means. In FIG. 2B, the dotted line is −50 ° C., the solid line is 25 ° C., and the alternate long and short dash line is 100 ° C.
[0035]
In FIG. 1, the transmission circuit 1 is on the left side of the line AA, and the transmission circuit 1 is the same as that described in the section of the prior art. That is, the transmission circuit 1 includes an output source 2 for generating a digital signal, a known inverter means 3 composed of two p-type and n-type CMOS transistors Q1 and Q2 provided in the subsequent stage, and further thereafter The stage has a known buffer means 4 composed of two transistors Q3 and Q4.
[0036]
On the other hand, the right side of the AA line is a receiving circuit 20, which is a simple circuit mainly comprising a current mirror circuit 21, a comparison means (comparator) 22, a resistor (input resistor) Ra, and a resistor (pull-up resistor) Rb. It consists of
[0037]
The current mirror circuit 21 includes two NPN transistors Q11 and Q12, which are configured as similar transistors formed in one package. The transistors Q11 and Q12 have base terminals b and b connected to each other, and the emitter terminals e and e are both connected to the ground G.
[0038]
The collector terminal c of one transistor Q11 is connected to a terminal on the output side (right side in the figure) of the resistor Ra connected in series with the base terminal b and the signal line L. The collector terminal c of the other transistor Q12 is connected to the power source Vcc2 through the resistor Rb, and is connected to the input unit 22a of the comparison means 22 provided in the subsequent stage through the output unit OUT2.
[0039]
A terminal on the input side (left side in the figure) of the resistor Ra is connected to the output unit OUT1 of the transmission circuit 1 via the input unit IN2 and the signal line L of the reception circuit 20.
[0040]
The comparison means 22 has the same configuration as the conventional comparison means X1, compares the voltage of the output V2 of the output part OUT2 of the transistor Q12 with a predetermined threshold voltage (threshold voltage) _VTL, and compares the comparison means 22. An output signal Vo composed of a predetermined H level signal and L level signal is output from the output section OUT3. That is, the comparing means 22 outputs an L level signal when the output V2 exceeds a predetermined threshold voltage _VTL, with the threshold voltage _VTL as a reference, and the output of the output unit OUT2 becomes equal to or lower than the threshold voltage _VTL . At that time, an H level signal is output. Therefore, the receiving circuit 20 can output an output signal Vo composed of a digital signal similar to the source signal Vs of the signal source 2 of the transmitting circuit 1.
[0041]
Here, the voltage change of the input signal (source signal) Vs output from the output unit OUT1 of the transmission circuit 1 and input to the input unit IN2 of the reception circuit 20 (voltage in the vicinity of the midpoint of the power supply voltage Vcc (Vcc / 2)). ΔVs can be expressed by the following equation (1), where ΔVs is the change) and ΔI1 is the change in the current flowing from the collector c to the emitter e of the transistor Q11.
[0042]
[Expression 1]

[0043]
On the other hand, when the voltage change of the collector-emitter voltage (collector voltage) Vce2 of the transistor Q12 is ΔVce2, and the change of the current flowing from the collector c of the transistor Q12 to the emitter e is ΔI2, the ΔVce2 is expressed by the following equation (2). Can show.
[0044]
[Expression 2]

[0045]
Therefore, when the voltage gain is A, the voltage gain A can be expressed by the following formula 3.
[0046]
[Equation 3]

[0047]
Due to the nature of the current mirror circuit (ΔI1 = ΔI2), Equation 3 can be transformed into Equation 4 below.
[0048]
[Expression 4]

[0049]
That is, the current mirror circuit 21 functions as an amplifier (amplifier) having a voltage gain Rb / Ra. In this case, the voltage gain (amplification factor) Rb / Ra is preferably around 1.0 (1.0 to 1.2 times). When the amplification factor Rb / Ra is set in the vicinity of 1.0, it is possible to binarize without amplifying noise induced from the outside. Further, since the gain does not change with temperature, the degree of influence of external noise does not change.
[0050]
The voltage change ΔVs of the input signal is a small amplitude signal within the dynamic range of the transistors Q11 and Q12.
[0051]
When the temperature of the environment surrounding the receiving circuit 20 changes, the transistors Q11, 12 are formed in the same package, so that the base-emitter voltages Vbe1, Vbe1 of the transistors Q11, Q12 change in the same way. Become. That is, the collector voltage Vce1 on the transistor Q11 side and the collector voltage Vce2 on the transistor 12 side are increased or decreased in the same way.
[0052]
Moreover, the resistance Ra is because it is possible to limit both the base current Ib and a collector current Ic of the transistors Q11, becomes possible to operate the transistor Q 11 by selecting an appropriate value as the resistor Ra. Therefore, the transistors Q11 and Q12 constituting the current mirror circuit 21 are quickly turned on / off, and the time delay between the operation of the transistor Q11 and the operation of the transistor Q12 can be reduced. Even when the environmental temperature changes, the difference Δt = | t1−t2 | between the rising time t1 when the transistors Q11 and Q12 are switched from OFF to ON and the falling time t2 when the transistors Q11 and Q12 are switched from ON to OFF is reduced. it can.
[0053]
For example, in the case shown in FIG. 2, the rise time t1 of the output V2 of the transistor Q2 with respect to the source signal Vs of the signal source 2 is t1≈0.76 μsec at −50 ° C., t1≈1.1 μsec at 25 ° C., and t1≈ at 100 ° C. The fall time t2 can be reduced to about 1.5 μsec, and the fall time t2 can be decreased to about t2≈0.9 to 1.5 μsec in the range of −50 ° C. to 100 ° C. The difference Δt = | t1−t2 | (absolute value) between the rise time t1 and the fall time t2 can be made sufficiently smaller than the conventional case (0.10 μsec to 0.14 μsec).
[0054]
Therefore, the duty ratio of the output V2 of the output part OUT2 of the transistor Q12 can be made substantially equal to the duty ratio of the source signal Vs.
[0055]
As described above, in the receiving circuit 20 of the present invention, even when the environmental temperature changes greatly, the delay of signal propagation is prevented, and the duty ratio of the source signal Vs is received as a signal that is not deformed. It can be sent to a circuit in the subsequent stage.
[0056]
FIG. 3 is a circuit diagram showing a transmission circuit and a reception circuit as a second embodiment of the present invention.
[0057]
The receiving circuit 30 shown in FIG. 3 is basically the same as the receiving circuit 20 shown in the first embodiment. Therefore, different parts will be described below.
[0058]
In the receiving circuit 30 shown in FIG. 3, a capacitor C2 and a resistor R13 are connected in parallel between the input section IN2 and the input-side terminal of the resistor Ra and between the ground G.
[0059]
The capacitor C2 and the resistor R13 lower the impedance of the signal line L connecting the output part OUT1 of the transmission circuit 1 and the input part IN2 of the reception circuit 30, and reduce the induction noise that is to be superimposed on the signal line L. Therefore, the receiving circuit 30 can receive the source signal Vs that is not affected by the induced noise.
[0060]
A diode D11 having a cathode connected to the collector terminal c of the transistor Q11 and an anode connected to the ground G is provided between the output-side terminal of the resistor Ra and the ground G.
[0061]
For example, when the output part OUT1 of the transmission circuit 1 and the input part IN2 of the reception circuit 20 can be separated by a connector, the diode D11 is induced noise such as static electricity when the connector is attached or detached. As a result, the reverse voltage applied to the signal line L is effectively prevented. The diode 11 can prevent the transistor Q1 and other components from being destroyed by static electricity due to the reverse voltage. Alternatively, since an abnormal signal is not input to the input unit 22a of the comparison unit 22, it is possible to prevent an abnormal digital signal from being output to a circuit connected to the subsequent stage of the receiving circuit 30.
[0062]
In the receiving circuit 20, since Vbe2 is biased to the lower limit value V2 (min) (voltage at the L level) of the output V2 of the output part OUT2 of the transistor Q12, this bias voltage (Vbe2) changes in temperature. When it changes accordingly (change amount ΔV2 (min)), the upper limit value V2 (max) of the output V2 (voltage at the H level) is also changed in the amplitude direction accordingly. Therefore, when Vbe2 changes in the direction of increasing at low temperatures, the midpoint of the upper limit value V2 (max) and lower limit value V2 (min) of the output V2 ((V2 (max) + V2 (min)) / 2) When the voltage at a lower position crosses the threshold voltage V _TH , the output of the comparison means is switched, and when Vbe2 changes in the direction of decreasing at high temperatures, the midpoint ((V2 (max ) + V2 (min)) / 2) The output of the comparison means 22 is switched at the timing when the voltage at a position higher than the threshold voltage _VTH intersects. For this reason, the switching timing of the comparison means 22 is slightly shifted due to a temperature change.
[0063]
Therefore, in the receiving circuit 30, a diode D12 is inserted between the power supply voltage Vcc2 and the resistor Rb, and the diode D12 is provided near the package of the transistors Q11 and Q12. Therefore, when the Vbe2 of the transistor Q12 by a temperature change varies, it is possible to change the forward voltage V _F of the diode D12 to follow thereto.
[0064]
Therefore, when Vbe2 of the transistor Q12 changes in the increasing direction, the forward voltage V _F of the diode D12 also changes in the increasing direction, and when Vbe2 changes in the decreasing direction, the forward voltage V _F also changes. It changes in the direction of decreasing. Thus, in the receiving circuit 30, variation ΔV2 lower limit value of the output V2 due to temperature change (min), can be canceled out by the voltage variation [Delta] V _F of the forward voltage V _F of the upper limit side.
[0065]
Therefore, it becomes possible to switch the output signal Vo of the comparison means 22 at the timing when the midpoint ((V2 (max) + V2 (min)) / 2) of the output V2 crosses the threshold voltage _VTH. . Therefore, a signal faithful to the source signal Vs can be obtained also in this respect.
[0066]
【The invention's effect】
As described above, according to the present invention, the digital signal output from the transmission circuit side can be reliably received in a normal state without being affected by the temperature change.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a transmission circuit and a reception circuit as a first embodiment of the present invention;
FIG. 2 shows signal waveforms of respective parts in the receiving circuit, A is a waveform of a source signal, B is a diagram showing a waveform of an output part of a transistor and an output waveform of a comparison unit;
FIG. 3 is a circuit diagram showing a transmission circuit and a reception circuit as a second embodiment of the present invention;
FIG. 4 is a circuit diagram showing a conventional transmission circuit and reception circuit;
5 shows signal waveforms of respective parts in the receiving circuit, A is a waveform of a source signal, B is a waveform of an output part of a transistor, C is an output waveform of a comparison means,
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Transmission circuit 2 Signal source 3 Inverter means 4 Buffer means 20, 30 Reception circuit 21 Current mirror circuit 22 Comparison means b Base terminal c Collector terminal e Emitter terminal C1, C2 Capacitor D11, D12 Diode L Signal line OUT1 Output part of transmission circuit OUT2 Output part OUT3 of the transistor Q12 of the receiving circuit Output part Q11, Q12 of the comparison means Transistor Ra Resistance (input resistance)
Rb resistance (pull-up resistance)
Vce1 Collector-emitter voltage Vce2 of transistor Q11 Collector-emitter voltage Vbe1 of transistor Q12 Base-emitter voltage Vbe2 of transistor Q11 Base-emitter voltage Vs of transistor Q12 Source signal (input signal to receiving circuit)
V2 Output voltage (output signal) of the output part of the transistor Q12 of the receiving circuit
Output signal Vcc2 of Vo comparison means Power supply or power supply voltage on the receiving circuit side

Claims

入力側に設けられて入力信号を通過させる入力抵抗と、前記入力抵抗を通過した入力信号を受ける入力側のトランジスタと前記入力側のトランジスタに流れる電流と等しい電流を流す出力側のトランジスタとを備えたカレントミラー回路と、前記出力側のトランジスタのコレクタ端子と電源との間に接続されたプルアップ抵抗と、前記出力側のトランジスタのコレクタ端子から出力される電圧と閾値電圧とを比較した結果を出力信号として出力する比較手段と、が設けられていることを特徴とする受信回路。An input resistor that is provided on the input side and allows an input signal to pass; an input-side transistor that receives an input signal that has passed through the input resistor; and an output-side transistor that passes a current equal to the current flowing through the input-side transistor. The result of comparing the current mirror circuit, the pull-up resistor connected between the collector terminal of the output-side transistor and the power supply, the voltage output from the collector terminal of the output-side transistor and the threshold voltage. Comparing means for outputting as an output signal is provided.

前記入力抵抗をＲａ、前記プルアップ抵抗をＲｂとしたときに、前記カレントミラー回路がＲｂ／Ｒａの増幅率で動作する請求項１記載の受信回路。2. The receiving circuit according to claim 1, wherein when the input resistance is Ra and the pull-up resistance is Rb, the current mirror circuit operates at an amplification factor of Rb / Ra.

前記カレントミラー回路の出力のＨレベル時の電圧値をＶ２(max)、Ｌレベル時の電圧値をＶ２(min)、前記比較手段の閾値電圧をＶ_TLとしたときに、前記閾値電圧Ｖ_TLが前記出力の中点（Ｖ２(max)＋Ｖ２(min)）／２に設定されている請求項１または２記載の受信回路。When the voltage value at the H level of the output of the current mirror circuit is V2 (max), the voltage value at the L level is V2 (min), and the threshold voltage of the comparison means is V _TL , the threshold voltage V _TL 3. The receiving circuit according to claim 1, wherein is set to a midpoint of the output (V2 (max) + V2 (min)) / 2.

前記電源とプルアップ抵抗との間に、温度変化に応じて順方向電圧が変化するダイオードが設けられている請求項１ないし４のいずれか記載の受信回路。5. The receiving circuit according to claim 1, wherein a diode whose forward voltage changes according to a temperature change is provided between the power source and the pull-up resistor.

前記入力側のトランジスタのコレクタ端子とグランドとの間に逆方向電圧が印加されるのを防止するダイオードが設けられている請求項１ないし４のいずれか記載の受信装置。5. The receiving device according to claim 1, further comprising a diode that prevents a reverse voltage from being applied between a collector terminal of the input-side transistor and a ground. 6.

前記入力側のトランジスタのコレクタ端子とグランドとの間に信号ラインのインピーダンスを下げるコンデンサおよび抵抗が設けられている請求項１ないし５のいずれか記載の受信回路。6. A receiving circuit according to claim 1, wherein a capacitor and a resistor for reducing the impedance of the signal line are provided between the collector terminal of the input side transistor and the ground.