JP2004271672A - 表示パネルの駆動装置 - Google Patents
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Abstract
【課題】駆動パルス波形を改善し、輝度や発光効率を向上することができる表示パネルの駆動装置を提供する。
【解決手段】インダクタを含む正逆電流路を択一的に形成する共振回路と、共振回路の出力端を選択的に電源電位にクランプする第1スイッチ及び共振回路の出力端を選択的に接地電位にクランプする第2スイッチとを含むクランプ回路と、を有し、第1駆動パルスを発生してこれを出力ラインに印加する第1駆動パルス生成部と、第2駆動パルスを発生してこれを行電極群に印加する第2駆動パルス生成部と、第1駆動回路発生部によって行電極群に第1駆動パルスが印加されている間においてはオン状態となって出力ラインと行電極群とを接続し、かつ第2駆動パルス生成部によって行電極群に第2駆動パルスが印加されている間においてはオフ状態となり出力ラインと行電極間の接続を遮断するマスク回路とを備え、クランプ回路及びマスク回路とをモジュール化した。
【選択図】 図5
【解決手段】インダクタを含む正逆電流路を択一的に形成する共振回路と、共振回路の出力端を選択的に電源電位にクランプする第1スイッチ及び共振回路の出力端を選択的に接地電位にクランプする第2スイッチとを含むクランプ回路と、を有し、第1駆動パルスを発生してこれを出力ラインに印加する第1駆動パルス生成部と、第2駆動パルスを発生してこれを行電極群に印加する第2駆動パルス生成部と、第1駆動回路発生部によって行電極群に第1駆動パルスが印加されている間においてはオン状態となって出力ラインと行電極群とを接続し、かつ第2駆動パルス生成部によって行電極群に第2駆動パルスが印加されている間においてはオフ状態となり出力ラインと行電極間の接続を遮断するマスク回路とを備え、クランプ回路及びマスク回路とをモジュール化した。
【選択図】 図5
Description
【0001】
【発明が属する技術分野】
本発明は、プラズマディスプレイパネル等の表示パネルの駆動装置に関する。
【0002】
【従来の技術】
プラズマディスプレイパネルを駆動するための従来の駆動装置としては、次の特許文献1に示されたものがある。
【0003】
【特許文献1】
特開平11−73156号公報
特許文献1に示された駆動装置は、AC(交流放電)型のプラズマディスプレイパネル(以下、PDPと称する)を駆動するものである。PDPにおいては、行電極対をなす行電極Y1〜Yn及び行電極X1〜Xn(nは行数)と、その行電極対に直交し、かつ誘電体層及び放電空間を挟んで列電極D1〜Dm(mは列数)とが形成されている。行電極対と列電極との交差部各々に放電セルが形成される。放電セルはPDP画面のm×nの画素をなすものである。
【0004】
かかるPDPの駆動装置は、供給された映像信号を1画素毎のNビットの画素データに変換し、これをPDPにおける1行分毎にm個の画素データパルスに変換してPDPの列電極D1〜Dm各々に印加する。更に、駆動装置は、所定のタイミングにて、リセットパルスRPX、リセットパルスRPY、走査パルスSP、維持パルスIPX、維持パルスIPY、及び消去パルスEP各々を含んだ行電極駆動信号を発生し、これをPDPの行電極対(X1〜Xn,Y1〜Yn)に印加する。リセットパルスRPX及びRPYはリセット行程に発生され、リセットパルスの印加によりPDPの全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。走査パルスSPは画素データ書込行程に発生され、走査パルスSPが供給された行電極上の放電セルに画素データパルスが供給される。これによって放電セルの放電が維持されるか否かが決定される。画素データパルスに応じて放電が維持される放電セルの壁電荷はそのまま維持されるが、放電が維持されない放電セルの壁電荷は消去される。維持パルスIPX及びIPYは維持放電行程に発生され、放電が維持される放電セルにおいて維持パルスIPX及びIPYの行電極への印加によって放電が行われる。消去パルスEPは消去行程に発生され、消去パルスEPの行電極への印加によって放電セルの壁電荷が消去される。
【0005】
図1は特許文献1に示された駆動装置において行電極Y1〜Ynのために上記のリセットパルスRPY及び維持パルスIPYを発生するパルス回路を示している。このパルス回路は維持パルス発生回路120、リセットパルス発生回路130及びスイッチ素子としてのPチャネル型のMOS(Metal Oxide Semiconductor)トランジスタQ7とからなる。
【0006】
リセットパルス発生回路130内では、リセット行程期間中に図2に示すように、外部からの論理レベル”1”のゲート信号GT5に応じてMOSトランジスタQ5がオン状態となる。これにより、直流電源B2の負側端子の負の電位がトランジスタQ5及び抵抗R1を介してライン300上に印加されて、負電圧のリセットパルスRPYがPDPの行電極Y1〜Ynに印加される。抵抗R1の作用により、リセットパルスRPYのフロントエッジ部の波形はなだらかになる。また、MOSトランジスタQ7には、論理レベル”1”のゲート信号GT7が供給されているので、MOSトランジスタQ7はオフ状態にある。よって、少なくともリセットパルスRPYが発生している期間中は、ライン200及びライン300間は遮断された状態になる。
【0007】
維持パルス発生回路120においては、維持放電行程期間中に図2に示すように、ゲート信号GT3の論理レベルが”0”〜”1”〜”0”、ゲート信号GT3の論理レベルが”1”〜”0”〜”1”、更にゲート信号GT2の論理レベルが”0”〜”1”〜”0”へと順次切り替わることにより、正電圧の維持パルスIPYが発生する。すなわち、先ず、論理レベル”1”のゲート信号GT3に応じて、MOSトランジスタQ3がオン状態となり、コンデンサC1に蓄積されていた電荷に応じた電流がMOSトランジスタQ3、ダイオードD2、及びコイルL2を介してライン200上に流れ込む。このときMOSトランジスタQ7には論理レベル”0”のゲート信号GT7が供給されているので、MOSトランジスタQ7はオン状態にあり、ライン200及び300間が接続される。これにより、ライン300上、すなわちPDPの行電極Y1〜Ynのレベルは、徐々に上昇して行く。これが維持パルスIPYの立ち上がり部分である。次に、論理レベル”1”のゲート信号GT1に応じて、MOSトランジスタQ1がオン状態となる。これにより、直流電源B1の正側端子の正電位がライン200及びMOSトランジスタQ7を介してライン300上に印加されて、所定の正電圧の維持パルスIPYとなる。次に、論理レベル”1”のゲート信号GT2に応じてMOSトランジスタQ2がオン状態となる。これにより、PDPに帯電されていた電荷に応じた電流がMOSトランジスタQ2、ダイオードD1、及びコイルL1を介してコンデンサC1に流れ込む。かかるコンデンサC1の充電動作により、PDPの行電極Y1〜Ynのレベルは徐々に下降して行き、維持パルスIPYは消滅する。
【0008】
【発明が解決しようとする課題】
壁電荷が形成された放電セルでは、維持放電行程期間において維持パルスが印加されると、維持放電が生じ、上記したように電源B1からトランジスタQ1及びトランジスタQ7を介して行電極に放電電流が流れる。
その放電電流が瞬間的に流れて停止すると、トランジスタQ1から行電極までのライン200及び300を含む電流路における配線パターンのインダクタンス成分により、逆起電力が発生し、電圧が振動し、駆動パルス波形にリップルが生じ、輝度や発光効率が悪化するという問題があった。
【0009】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、駆動パルス波形を改善し、輝度や発光効率を向上することができる表示パネルの駆動装置を提供することが本発明の目的である。
【0010】
【課題を解決するための手段】
請求項1に係る発明の駆動装置は、行電極群と、前記行電極群と交差して配列された列電極群と、前記行電極群と前記列電極群との各交点の各々に配置された容量性発光素子とを有する表示パネルを駆動するために、前記行電極群に第1駆動パルス及び第2駆動パルスを印加する駆動装置であって、インダクタを含む正逆電流路を択一的に形成する共振回路と、前記共振回路の出力端を選択的に電源電位にクランプする第1スイッチ及び前記共振回路の出力端を選択的に接地電位にクランプする第2スイッチとを含むクランプ回路と、を有し、前記第1駆動パルスを発生してこれを出力ラインに印加する第1駆動パルス生成部と、前記第2駆動パルスを発生してこれを前記行電極群に印加する第2駆動パルス生成部と、前記第1駆動回路発生部によって前記行電極群に前記第1駆動パルスが印加されている間においてはオン状態となって前記出力ラインと前記行電極群とを接続し、かつ前記第2駆動パルス生成部によって前記行電極群に前記第2駆動パルスが印加されている間においてはオフ状態となり前記出力ラインと前記行電極間の接続を遮断するマスク回路とを備え、前記クランプ回路及び前記マスク回路とをモジュール化したことを特徴としている。
【0011】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図3は、本発明を適用したプラズマディスプレイ(PDP)装置の構成を示している。図3に示したPDP装置は、A/D変換器1と、駆動制御回路2と、データ変換回路3と、メモリ4と、アドレスドライバ6と、第1サスティンドライバ7と、第2サスティンドライバ8と、PDP10とからなる。
【0012】
A/D変換器1は、駆動制御回路2から供給されるクロック信号に応じてアナログの入力映像信号をサンプリングし、サンプリングした映像信号を1画素毎に例えば8ビットの画素データDに変換し、その画素データDをデータ変換回路3に供給する。
駆動制御回路2は、入力映像信号中の水平及び垂直同期信号に同期して、A/D変換器1に対する上記のクロック信号、及びメモリ4に対する書込・読出し信号を発生する。また、駆動制御回路2は、図4に示す発光駆動フォーマットに従ってPDP10を階調駆動する各種のスイッチング信号を発生して、アドレスドライバ6、第1サスティンドライバ7、第2サスティンドライバ8の各々に供給する。
【0013】
データ変換回路3は、8ビットの画素データDを、14ビットの変換画素データ(表示画素データ)HDに変換し、変換された画素データHDをメモリ4に供給する。
メモリ4は、駆動制御回路2から供給される書込信号に従って上記変換画素データHDを順次書き込む。この書込動作により1画面(m列×n行)分の書込が終了すると、メモリ4は、この1画面分の変換画素データHD1,1〜HDm,nを各ビット桁毎に分割して読み出し、読み出した変換画素データを1表示ライン毎にアドレスドライバ6に供給する。
【0014】
アドレスドライバ6は、駆動制御回路2から供給されたタイミング信号に応じて、メモリ4から読み出された1表示ライン分の変換画素データの各ビットの論理レベルに対応した電圧を有するm個の画素データパルスを発生し、これらの画素データパルスをPDP10の対応する列電極D1〜Dmに印加する。
第1及び第2サスティンドライバ7,8は、駆動制御回路2から供給されたタイミング信号の応じて、各種駆動パルスを生成し、これらのパルスをPDP10の行電極X1〜Xn、Y1〜Ynに印加する。
【0015】
PDP10は、m個の列電極D1〜Dmと、その列電極と交差して配列された行電極X1〜Xn及び行電極Y1〜Ynを備えている。PDP10では、一対の行電極(X1,Y1)、(X2,Y2)、……(Xn,Yn)各々が1表示ラインに対応している。すなわち、PDP10における第1行目(第1表示ライン)の行電極対は(X1,Y1)であり、第n行目(第n表示ライン)の行電極対は(Xn,Yn)である。列電極D1〜Dm及び行電極対(X1,Y1)〜(Xn,Yn)は、それぞれ誘電体層で被覆され、列電極D1〜Dmは、交差部で放電空間を介して行電極対(X1,Y1)〜(Xn,Yn)と対向している。各放電空間にはキセノン(Xe)などの放電ガスが封入され、行電極対(X1,Y1)〜(Xn,Yn)と列電極D1〜Dmとの各交差部には、表示画素を担う放電セルが形成されている。このようにして、放電セルはマトリクス状に配列された構造を採るものである。
【0016】
図5は第1及び第2サスティンドライバ7,8の内部構成を示している。すなわち、第1及び第2サスティンドライバ7、8と、行電極対(Xi、Yi)及び列電極Djとによって形成される放電セルとの構成を詳細に示すものである。なお、1≦i≦n,1≦j≦mである。電極XjとYjとの間は負荷容量C0として作用するようになっている。
【0017】
図5に示すように、第1サスティンドライバ7は、リセットパルスRPXを発生するリセットパルス発生回路RXと、3つのスイッチ素子を有するスイッチモジュールSWXと、維持パルスIPXを発生する維持パルス発生回路IXとからなる。
維持パルス発生回路IXは、共振回路であり、コンデンサC11、スイッチ素子S11,S12、コイル(インダクタ)L11,L12及びダイオードD11,D12からなる。スイッチ素子S11、ダイオードD11及びコイルL11はその順に直列に接続され、ダイオードD11のアノードがコイルL11側に位置するように極性の向きは定められている。コイルL12、ダイオードD12及びスイッチ素子S12はその順に直列に接続され、ダイオードD12のアノードがコイルL12側に位置するようにされている。更に、その2つの直列回路は並列に接続されている。すなわち、スイッチ素子S11の一端とコイルL12の一端とが接続され、コイルL11の一端とスイッチ素子S12の一端とが接続されている。そのコイルL11とスイッチ素子S12との接続ラインはコンデンサC11を介してアース接続されている。スイッチ素子S11とコイルL12との接続ラインは維持パルス発生回路IXの入出力となっており、スイッチモジュールSWXに接続されている。
【0018】
スイッチモジュールSWXは3つのスイッチ素子S13〜S15からなるモジュールであり、第1サスティンドライバ7の回路基板とは独立した回路基板上にスイッチ素子S13〜S15は形成されている。そのスイッチ素子S13〜S15各々の一端は共通接続され、それがスイッチモジュールSWXの1つの外部接続端子となっている。その共通接続のラインは維持パルス発生回路IXの入出力端子に接続されている。スイッチ素子S13〜S15各々の他端もスイッチモジュールSWXの外部接続端子となっている。スイッチ素子S13の他端は直流電源B11の正出力端子に接続されている。直流電源B11は直流電圧VSを出力する。直流電源B11の負出力端子はアース接続されている。スイッチ素子S14の他端もアース接続されている。外部接続端子のスイッチ素子S15の他端はリセットパルス発生回路RXを介して行電極対Xiに接続されている。
【0019】
スイッチ素子S13,S14及び直流電源B11がクランプ回路を構成し、スイッチ素子S15がマスク回路を構成する。
リセットパルス発生回路RXは抵抗R11、スイッチ素子S17及び直流電源B12からなる。抵抗R11、スイッチ素子S17及び直流電源B12はその順に直列に接続されている。すなわち、行電極対Xiとの接続ライン30とアースとの間にそれらは直列接続されている。直流電源B12は直流電圧VRXを出力する。直流電源B12の負出力端子がスイッチ素子S17に接続され、正出力端子がアース接続されている。
【0020】
第2サスティンドライバ8は、リセットパルスRPYを発生するリセットパルス発生回路RYと、走査パルスSPを発生する走査パルス発生回路SYと、3つのスイッチ素子を有するスイッチモジュールSWYと、維持パルスIPYを発生する維持パルス発生回路IYとからなる。
維持パルス発生回路IYは、共振回路であり、コンデンサC21、スイッチ素子S21,S22、コイル(インダクタ)L21,L22及びダイオードD21,D22からなる。スイッチ素子S21、ダイオードD21及びコイルL21はその順に直列に接続され、ダイオードD21のアノードがコイルL21側に位置するように極性の向きは定められている。コイルL22、ダイオードD22及びスイッチ素子S22はその順に直列に接続され、ダイオードD22のアノードがコイルL22側に位置するように極性の向きは定められている。更に、その2つの直列回路は並列に接続されている。すなわち、スイッチ素子S21の一端とコイルL22の一端とが接続され、コイルL21の一端とスイッチ素子S22の一端とが接続されている。そのコイルL21とスイッチ素子S22との接続ラインはコンデンサC21を介してアース接続されている。スイッチ素子S21とコイルL22との接続ラインは維持パルス発生回路IYの入出力となっており、スイッチモジュールSWYに接続されている。
【0021】
スイッチモジュールSWYは3つのスイッチ素子S23〜S25からなるモジュールであり、第2サスティンドライバ8の回路基板とは独立した回路基板上にスイッチ素子S23〜S25は形成されている。スイッチ素子S23〜S25各々の一端は共通接続され、それがスイッチモジュールSWYの1つの外部接続端子となっている。その共通接続のラインは維持パルス発生回路IYの入出力端子に接続されている。スイッチ素子S23〜S25各々の他端もスイッチモジュールSWYの外部接続端子となっている。スイッチ素子S23の他端は直流電源B13の正出力端子に接続されている。直流電源B13は直流電圧VSを出力する。直流電源B13の負出力端子はアース接続されている。スイッチ素子S24の他端もアース接続されている。外部接続端子のスイッチ素子S25の他端はリセットパルス発生回路RYを介して走査パルス発生回路SYに接続されている。
【0022】
スイッチ素子S23,S24及び直流電源B13がクランプ回路を構成し、スイッチ素子S25がマスク回路を構成する。
リセットパルス発生回路RYは、抵抗R21、スイッチ素子S26及び直流電源B14からなる。抵抗R21、スイッチ素子S26及び直流電源B14はその順に直列に接続されている。すなわち、走査パルス発生回路SYとの接続ライン20とアースとの間にそれらは直列接続されている。直流電源B14は直流電圧VRYを出力する。直流電源B14の正出力端子がスイッチ素子S26に接続され、負出力端子がアース接続されている。
【0023】
走査パルス発生回路SYは、スイッチ素子S27,S28、ダイオードD23,D24及び直流電源B15からなる。スイッチ素子S27の一端は接続ライン20及び電源B15の正出力端子に接続され、他端はスイッチ素子S28及び行電極対Yiへの接続ライン40に接続されている。更に、スイッチ素子S27にはダイオードD23が並列に接続され、スイッチ素子S28はダイオードD24が並列に接続されている。ダイオードD23のアノード及びダイオードD24のカソードは接続ライン40に接続されている。電源B15は直流電圧Vhを出力し、その正出力端子は上記のように接続ライン20に接続され、負出力端子はスイッチ素子S28とダイオードD24のアノードとの接続ラインに接続されている。
【0024】
また、接続ライン20及び30の各々には図5に示すようにパターンインピーダンスL0が生じているとする。
上記のスイッチ素子S11〜S15、S17、S21〜S28のオンオフは駆動制御回路2から出力されるスイッチング信号に応じて制御される。図5の各スイッチ素子の矢印が制御回路2からのスイッチング信号を受け入れる制御信号端子である。
【0025】
かかる第1及び第2サスティンドライバ7,8によるPDP10の駆動について説明する。
図6は、図4の発光駆動フォーマットに従ってアドレスドライバ6、第1サスティンドライバ7、第2サスティンドライバ8の各々からPDP10の列電極D1〜Dm、行電極X1〜Xn及びY1〜Ynに印加される各種駆動パルスの印加タイミングを示している。
【0026】
図6に示す例では、1フィールドの表示期間を、図4に示したように14個のサブフィールドSF1〜SF14に分割してPDP10に対する駆動を行なう。各サブフィールドでは、PDP10の各放電セルに対して画素データの書き込みを行なって発光または非発光の設定を行う画素データ書込行程Wcと、発光モードに設定された放電セルのみを発光維持させる維持発光行程Icとを実施する。また、先頭のサブフィールドSF1のみで、PDP10の全放電セルを初期化する一斉リセット行程Rcを行い、1フィールドの最後のサブフィールドSF14のみで、消去行程Eを実行する。
【0027】
図6に示すように、一斉リセット行程Rcでは、第1サスティンドライバ7及び第2サスティンドライバ8が、PDP10の行電極X1〜Xn及びY1〜Yn各々に対してリセットパルスRPX及びRPYを同時に印加する。これにより、行電極X1〜Xn,Y1〜Yn間の電位差(|Vx|+|Vy|)(但し、|Vx|<Vrx、|Vy|<Vry)がこの行電極間の放電開始電圧Vx−yを超えると、PDP10の全ての放電セルにおいて行電極間で放電が生じて、各放電セルには一様に所定の壁電荷が形成される。これにより、PDP10における全ての放電セルは、後述する維持発光行程において発光が可能である発光モードになる。
【0028】
画素データ書込行程Wcでは、アドレスドライバ6が、各行毎の画素データパルス群DP11〜DP1n、DP21〜DP2n、DP31〜DP3n、・・・・、DP141〜DP14nを列電極D1〜Dmに順次印加して行く。つまり、アドレスドライバ6は、サブフィールドSF1では、変換画素データHD1,1〜HDm,nの第1ビット目に基づいて生成した第1行〜第n行の各々に対応した画素データパルス群DP11〜DP1nを、1表示ライン毎に順次列電極D1〜Dmに印加して行く。次に、サブフィールドSF2では、上記変換画素データHD1,1〜HDm,nの第2ビット目に基づいて生成した画素データパルス群DP21〜DP2nを、1表示ライン毎に列電極D1〜Dmに順次印加して行くのである。この時、アドレスドライバ6は、変換画素データのビット論理が例えば論理レベル「1」である場合に限り、高電圧の画素データパルスを発生して列電極Dに印加する。第2サスティンドライバ8は、各画素データパルス群DPの印加タイミングと同一タイミングにて、走査パルスSPを発生し、走査パルスSPを行電極Y1〜Ynへと順次印加して行く。この時、放電セルでは、Y行電極に走査パルスSPが印加され、かつ列電極に高電圧の画素データパルスが印加された場合にのみY行電極と列電極との間で放電(選択消去放電)が生じ、その放電セルに残存していた壁電荷が消去される。選択消去放電により、一斉リセット行程Rcにて発光状態に設定された放電セルは、非発光状態に移行する。なお、高電圧の画素データパルスが印加されなかった列電極に対応する放電セルでは放電が起きず、一斉リセット行程Rcにて設定された状態、すなわち、発光の状態を維持する。
【0029】
すなわち、画素データ書込行程Wcによって、次の維持発光行程において発光状態、すなわち発光モードが維持される放電セルと、消灯状態、すなわち非発光モードのままの放電セルとに、画素データに応じて択一的に設定される。いわゆる放電セルに対する画素データの書き込みが行われるのである。
走査パルスSPは、サブフィールドSF1〜SF14の各々にて行電極Y1〜Ynの順に生成される。
【0030】
維持発光行程Icでは、第1サスティンドライバ7及び第2サスティンドライバ8は、行電極X1〜Xn及びY1〜Ynに対して交互に、パルス振幅Vsの維持パルスIPX及びIPYを印加する。この時、画素データ書込行程Wcによって壁電荷が残留している放電セル、すなわち発光モードの放電セルは、維持パルスIPX及びIPYが交互に印加されている期間中、行電極対の行電極間で放電が繰り返し生じて発光状態を維持する。なお、維持発光行程Icにおける発光の持続期間は、サブフィールド毎に異なる
すなわち、サブフィールドSF1での維持発光行程Icにおける発光持続期間を「1」とした場合、他のサブフィールドの発光持続期間は、SF1:1,SF2:3,SF3:5,SF4:8,SF5:10,SF6:13,SF7:16,SF8:19,SF9:22,SF10:25,SF11:28,SF12:32,SF13:35,SF14:39に設定される。
【0031】
このように、各サブフィールドSF1〜SF14の発光回数の比を非線形(例えば、逆ガンマ比率、Y=X2.2)になるように設定し、これにより入力画素データDの非線形特性(ガンマ特性)を補正するようにしている。
1フィールドの最後のサブフィールドSF14での消去行程Eにおいて、アドレスドライバ6は、消去パルスAPを発生して、これを列電極D1〜Dmに印加する。一方、第2サスティンドライバ8は、消去パルスAPの印加タイミングと同時に消去パルスEPを発生してこれを行電極Y1〜Yn各々に印加する。これら消去パルスAP及びEPの同時印加により、PDP10における全放電セルにおいて消去放電が生起され、全ての放電セルに残存している壁電荷が消滅される。すなわち、かかる消去放電により、PDP10における全ての放電セルが非発光モードルとなる。
【0032】
図7は、図4及び図6に示す発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す。
図7に示すように、サブフィールドSF1〜SF14の内の1つのサブフィールドの画素データ書込行程Wcのみにおいて、各放電セルに対して選択消去放電を実施する(黒丸にて示す)。すなわち、一斉リセット行程RcにてPDP10の全放電セルに形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、選択消去放電が行われるまでの間に存在するサブフィールドSFの各々での維持発光行程Icにおいて放電によって発光する(白丸にて示す)。すなわち、各放電セルは、1フィールド期間内にて選択消去放電が為されるまでの間、発光モードとなり、その間に存在するサブフィールドの各々での維持発光行程Icにおいて、図4に示す発光期間比にて発光を継続するのである。
【0033】
この時、放電セルが発光モードから非発光モードへと移行する回数は、1フィールド期間内において必ず1回となるようにしている。すなわち、1フィールド期間内において、非発光モードに設定された放電セルを再び発光モードに復帰させるような発光駆動パターンを禁止したのである。
よって、画像表示には関与しないが光強度の高い発光を伴う一斉リセット動作を、1フィールド期間内において1回だけ実施すれば良いので、コントラストの低下を抑えることができる。
【0034】
また、1フィールド期間内において実施する選択消去放電は、最高でも1回なので、PDPの消費電力を抑えることが可能となる。更に、偽輪郭を抑制できる。
図8は、図4のサブフィールドSF1内において、選択消去アドレス法を採用した場合に、アドレスドライバ6、第1サスティンドライバ7及び第2サスティンドライバ8がPDP10に印加する様々な駆動パルスとドライバ7,8内のスイッチ素子のオンオフのタイミングとを示す図である。
【0035】
一斉リセット行程Rcにおいて、駆動制御回路2は、リセットパルス発生回路RXに対してスイッチング信号SW17を所定時間だけ供給する。これにより、スイッチ素子S17がオン状態となり、直流電源B12の負出力端子から電圧−VRXが抵抗R11を介して行電極Xiに印加される。この時、行電極Xi及び行電極Yi間には負荷容量C0が存在するので、行電極Xiの電位は、緩やかに下降して電圧−VRXに至る。
【0036】
上記動作により、第1サスティンドライバ7は、図8に示す波形を有する負極性のリセットパルスRPX、すなわち極性が負でありかつ電圧が緩やかに低下するリセットパルスRPXを行電極X1〜Xnに印加するのである。
また、一斉リセット行程Rcにおいて、駆動制御回路2は、スイッチング信号SW17と同一タイミングで所定時間だけスイッチング信号SW27及びスイッチング信号SW26を発生する。スイッチング信号SW27は走査パルス発生回路SYに供給され、スイッチング信号SW26はリセットパルス発生回路RYに供給される。スイッチング信号SW27に応じてスイッチ素子S27がオン状態となり、ライン20上の電位はそのまま行電極Yiに印加されることになる。スイッチング信号SW26に応じてスイッチ素子S26がオン状態となり、直流電源B14の正端子電圧である電圧VRYがスイッチ素子S26、抵抗R21及びライン20を介して行電極Yiに印加される。この時、行電極Xi、Yiの負荷容量C0により行電極Yiの電位は緩やかに上昇して電圧VRYに至る。
【0037】
上記動作により、第2サスティンドライバ8は、図8に示す波形を有する正極性のリセットパルスRPYをリセットパルスRPXの印加と同時に行電極Y1〜Ynの各々に一斉に印加する。すなわち、第2サスティンドライバ8は、電圧が緩やかに上昇して電圧VRYに到達するリセットパルスRPYを行電極Y1〜Ynに印加するのである。
【0038】
リセットパルスRPx及びRPY’の印加に応じて、PDP10の全放電セル内では、対となる行電極(X1,Y1)〜(Xn,Yn)間の電位差が最小リセット放電開始電圧VMINを越えると微弱な放電が生じてプライミング粒子が発生する。そして、リセット放電開始電圧VMINを上回る電位差が所定期間に亘り印加され続けることにより、放電セル内に所定量の壁電荷が形成されるのである。すなわち、リセット放電を生成しうる最小の電圧VMINを放電セルに印加することにより、発光輝度の低い放電を生ぜしめ、行電極間の電圧印加を継続することにより、短時間で所定量の壁電荷を形成するのである。
【0039】
一斉リセット行程Rcの実行により、PDP10の全放電セルは、後の発光維持行程Icにおいて発光(維持放電)が可能な発光モードに初期化される。
なお、選択書込アドレス法を採用した場合、一斉リセット行程Rcにて、リセットパルスRPXに対して極性が反対となりかつ短パルスである消去パルスEPを全ての行電極X1〜Xnに一斉に印加して放電を生起させる。放電の発生により、全放電セル内の壁電荷は消滅されて、全放電セルが非発光モードに初期化されるのである。更に、画素データ書込行程Wcにおいて負極性の走査パルスSPが印加されると、走査パルスSPが印加された表示ラインと、高電圧の画素データパルスが印加された列との交差部の放電セルのみに放電(選択書込放電)が生じる。この選択書込放電により、放電セル内に壁電荷が誘起され、この放電セルは、後の発光維持行程Icにおいて発光(維持放電)可能な発光モードに設定される。一方、走査パルスSPが印加されながらも低電圧の画素データパルスが印加された放電セルには上記選択書込放電が生起されず、この放電セルは、先の一斉リセット行程Rcにて初期化された状態、すなわち壁電荷の無い状態を維持して非発光モードに設定される。
【0040】
次に、画素データ書込行程Wcでは、アドレスドライバ6が、メモリ4から供給された画素駆動データビットDBに応じたパルス電圧を有する画素データパルスを生成する。このサブフィールドSF1では、アドレスドライバ6は、画素駆動データビットに対し、その論理レベルが「1」である場合には高電圧、「0」である場合には低電圧(0ボルト)の画素データパルスを生成する。そして、アドレスドライバ6は、画素データパルスを1表示ライン分毎にグループ化した画素データパルス群DP1〜DPnを列電極D1〜Dmに順次印加する。
【0041】
この間、駆動制御回路2は、画素データパルス群DP1〜DPn各々の印加タイミングに同期して、スイッチング信号SW28を対応する行電極の走査パルス発生回路SYに供給して行く。このとき、スイッチング信号SW28が供給された走査パルス発生回路SYでは、スイッチ素子S28がオン状態なり、スイッチ素子S27はオフ状態となる。これにより、図8においては電源B15の負電位−Vhがスイッチ素子S28及び接続ライン40を介して行電極Yiに印加される。行電極Yi、すなわち上記の対応する行電極には、電圧−Vhを有する負極性の走査パルスSPが印加されることになる。走査パルスSPが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルのみに放電(選択消去放電)が生じる。かかる選択消去放電により、放電セル内に保持されていた壁電荷は消滅し、この放電セルは、後述する発光維持行程Icにおいて発光(維持放電)しない非発光モードに推移する。一方、走査パルスSPが印加されながらも低電圧の画素データパルスが印加された放電セルには選択消去放電は生起されず、この放電セルは、一斉リセット行程Rcにて初期化された状態、つまり発光モードを維持する。
【0042】
なお、選択書込アドレス法を採用した場合は、画素データ書込行程Wcにおいて負極性の走査パルスSPが印加されると、走査パルスSPが印加された表示ラインと、高電圧の画素データパルスが印加された列との交差部の放電セルのみに放電(選択書込放電)が生じる。この選択書込放電により、放電セル内に壁電荷が誘起され、この放電セルは、次の発光維持行程Icにおいて発光(維持放電)可能な発光モードに設定される。一方、走査パルスSPが印加されながらも低電圧の画素データパルスが印加された放電セルには選択書込放電が生起されず、この放電セルは、先の一斉リセット行程Rcにて初期化された状態、即ち壁電荷の無い状態を維持して非発光モードに設定される。
【0043】
すなわち、画素データ書込行程Wcにより、選択消去アドレス法、又は選択書込アドレス法の何れにおいても、PDP10の各放電セルは、入力映像信号に基づく画素データに応じて発光モード又は非発光モードのいずれか一方の状態に設定される。
次に、発光維持行程Icでは、駆動制御回路2は、スイッチング信号SW11〜SW15を維持パルス発生回路IXに供給する。かかるスイッチング信号SW11〜SW15に応じて、先ず、スイッチ素子S11,S15が各々オン状態となり、コンデンサC11に蓄えられていた電荷に伴う電流がコイルL11、ダイオードD11、スイッチ素子S11,S15、接続ライン30及び行電極Xiを介して放電セルに流れ込む。これにより、行電極Xiの電圧は、徐々に上昇する。次に、スイッチ素子S13,S15がオン状態となり、直流電源B11の出力電圧VSがスイッチ素子S13,S15及び接続ライン30行を介して電極Xiに印加される。これにより、行電極Xiの電圧は電圧VSとなる。次に、スイッチ素子S12,S15がオン状態となり、行電極Xi及びYi間の負荷容量C0に蓄えられていた電荷に伴う電流が行電極Xiから接続ライン30、スイッチ素子15、コイルL12、ダイオードD12及びスイッチ素子S12を介してコンデンサC11に流れ込む。これにより、行電極Xiの電圧は下降する。以上の動作を繰り返し実施することにより、維持パルス発生回路IXは、維持パルスIPXを行電極X1〜Xnに繰り返し印加する。
【0044】
更に、発光維持行程Icにおいて、駆動制御回路2は、スイッチング信号SW21〜SW25を維持パルス発生回路IYに供給する。スイッチング信号SW21〜SW25に応じて、先ず、スイッチ素子S21,S25がオン状態となる。発光維持行程Icの期間中にはスイッチ素子S27はオン、スイッチ素子S28はオフを継続する。従って、コンデンサC21に蓄えられていた電荷に伴う電流がコイルL21、ダイオードD21、スイッチ素子21、スイッチ素子S25、接続ライン20、スイッチ素子S27、接続ライン40及び行電極Yiを介して放電セルに流れ込む。これにより、行電極Yiの電圧は上昇する。次に、スイッチ素子S23,S25がオン状態となり、直流電源B13の電圧VSがスイッチ素子S23、スイッチ素子S25、接続ライン20、スイッチ素子S27及び接続ライン40を介して行電極Yiに印加される。これにより、行電極Yiの電圧は電圧VSとなる。次に、スイッチ素子S22,S25がオン状態となり、行電極Xi,Yi間の負荷容量C0に蓄えられていた電荷に伴う電流が、行電極Yi、接続ライン40、スイッチ素子S27、接続ライン20、スイッチ素子S25、コイルL22、ダイオードD22及びスイッチ素子S22を介してコンデンサC21に流れ込む。これにより、行電極Yiの電圧は下降する。以上の如き動作を、繰り返し実施することにより、維持パルス発生回路IYは、維持パルスIPYを行電極Y1〜Ynに繰り返し印加する。
【0045】
このように発光維持行程Icでは、第1サスティンドライバ7及び第2サスティンドライバ8各々が、正極性の維持パルスIPX及び正極性の維持パルスIPYを交互に繰り返し行電極X1〜Xn及び行電極Y1〜Ynに印加するのである。この時、壁電荷が存在している放電セル、つまり発光モードにある放電セルのみが、維持パルスIPX及びIPYが印加される毎に繰り返し放電(維持放電)し、その放電に伴う発光を繰り返す。
【0046】
以上の如く、一斉リセット行程Rcのリセット放電によって形成された壁電荷が画素データ書込行程Wcにおいて消去されずに残留している放電セルのみが、発光維持行程Icにて繰り返し発光して表示画像を形成するのである。
維持発光行程の後、消去行程では、列電極D1〜Dmに正極性の消去パルスAPが印加され、同時に行電極Y1〜Ynに負極性の消去パルスEPが印加される。これにより、非発光モードの放電セルでは行電極には正の壁電荷が、行電極X及び列電極には負の壁電荷がそれぞれ僅かに残留した状態となるために、列電極と行電極との間で放電を起こしやすい状態になる。
【0047】
この後、次のフィールドの一斉リセット行程Rcに入り、そして画素データ書込行程Wc、発光維持行程Ic及び消去行程の順に上記の動作が繰り返される。
発光維持行程Icにおいて、維持パルスが印加されたとき、所定量の壁電荷が蓄積され、発光モードとなっている放電セルでは、放電開始電圧以上の電圧が加わり、放電電流が流れるので発光する。しかしながら、放電電流が流れる経路の一部が上記したようにスイッチモジュールSWX,SWYとしてモジュール化されているので、配線パターンの長さ、幅を最適化することができる。すなわち、配線長を短くし、配線幅を太くすることができる。よって、配線パターンにおけるインダクタンス成分が小さくなるので、駆動パルス波形のリップルが小さくなり、駆動パルス電圧が増大し、結果として輝度及び発光効率を向上させることができる。
【0048】
図9は駆動パルスとして維持パルスのリップルの減少を示している。すなわち、図9(a)及び(B)に示すように、スイッチ素子S11のオン期間に負荷容量C0を充電する充電電流I1が流れ、スイッチ素子S13のオン期間に発光モードにある放電セルに放電電流I2が流れ、スイッチ素子S12のオン期間に負荷容量C0からの放電電流I3が流れる。上記のモジュール化により配線パターンにおけるインダクタンス成分を減少させたために、これらの電流の立ち上がり特性が向上し、図9(c)に示すように維持パルスの波形は、図9(d)に示した従来の維持パルスに比べてリップルが小さくなる。
【0049】
リセットパルスRPX,RPYの電圧値VRX,VRYは維持パルスの電圧値VSよりも高い。そのため、リセットパルス発生時に共振回路内のスイッチ素子に電源B11,B13の出力電圧VS以上の電圧が印加される。よって、マスク回路(スイッチ素子S15,S25)を設けていないと高耐圧のスイッチ素子が必要となる。マスク回路をなすスイッチ素子S15,S25は、リセットパルスRPX,RPYの発生中にはオフとなり、リセットパルス発生回路RX,RY内の電源B12,B14の出力電圧VRX,VRYと共振回路の電源B11,B13の出力電圧VSと電位差によって共振回路内のスイッチ素子として高耐圧のものを使用する必要がないようにしている。
【0050】
上記した実施例においては、正極性の維持パルスIPX,IPY、負極性のリセットパルスRPX及び正極性のリセットパルスRPYが生成され、リセットパルスの各電圧値が維持パルスの電圧値VSよりも高くなる例を示したが、維持パルス及びリセットパルスの極性はこれに限定されない。
以上のように、本発明によれば、クランプ回路及びマスク回路とをモジュール化したことにより、駆動パルス波形を改善し、輝度や発光効率を向上することができる。
【図面の簡単な説明】
【図1】従来のリセットパルス及び維持パルス発生回路を示す回路図である。
【図2】図1の回路の信号の波形及びその発生タイミングを示す図である。
【図3】本発明を適用したPDP装置の構成を示すブロック図である。
【図4】1フィールドを複数のサブフィールドに分割した例を示す図である。
【図5】第1及び第2サスティンドライバの内部構成を示す回路図である。
【図6】各駆動パルスの印加タイミングを示す図である。
【図7】1フィールドの発光駆動パターンを示す図である。
【図8】列及び行電極への駆動パルスの印加タイミング並びに各スイッチ素子のオンオフタイミングを示す図である。
【図9】維持パルスのリップルが小さくなることを説明する図である。
【符号の説明】
1 A/D変換器
2 駆動制御回路
6 アドレスドライバ
7 第1サスティンドライバ
8 第2サスティンドライバ
10 PDP
【発明が属する技術分野】
本発明は、プラズマディスプレイパネル等の表示パネルの駆動装置に関する。
【0002】
【従来の技術】
プラズマディスプレイパネルを駆動するための従来の駆動装置としては、次の特許文献1に示されたものがある。
【0003】
【特許文献1】
特開平11−73156号公報
特許文献1に示された駆動装置は、AC(交流放電)型のプラズマディスプレイパネル(以下、PDPと称する)を駆動するものである。PDPにおいては、行電極対をなす行電極Y1〜Yn及び行電極X1〜Xn(nは行数)と、その行電極対に直交し、かつ誘電体層及び放電空間を挟んで列電極D1〜Dm(mは列数)とが形成されている。行電極対と列電極との交差部各々に放電セルが形成される。放電セルはPDP画面のm×nの画素をなすものである。
【0004】
かかるPDPの駆動装置は、供給された映像信号を1画素毎のNビットの画素データに変換し、これをPDPにおける1行分毎にm個の画素データパルスに変換してPDPの列電極D1〜Dm各々に印加する。更に、駆動装置は、所定のタイミングにて、リセットパルスRPX、リセットパルスRPY、走査パルスSP、維持パルスIPX、維持パルスIPY、及び消去パルスEP各々を含んだ行電極駆動信号を発生し、これをPDPの行電極対(X1〜Xn,Y1〜Yn)に印加する。リセットパルスRPX及びRPYはリセット行程に発生され、リセットパルスの印加によりPDPの全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。走査パルスSPは画素データ書込行程に発生され、走査パルスSPが供給された行電極上の放電セルに画素データパルスが供給される。これによって放電セルの放電が維持されるか否かが決定される。画素データパルスに応じて放電が維持される放電セルの壁電荷はそのまま維持されるが、放電が維持されない放電セルの壁電荷は消去される。維持パルスIPX及びIPYは維持放電行程に発生され、放電が維持される放電セルにおいて維持パルスIPX及びIPYの行電極への印加によって放電が行われる。消去パルスEPは消去行程に発生され、消去パルスEPの行電極への印加によって放電セルの壁電荷が消去される。
【0005】
図1は特許文献1に示された駆動装置において行電極Y1〜Ynのために上記のリセットパルスRPY及び維持パルスIPYを発生するパルス回路を示している。このパルス回路は維持パルス発生回路120、リセットパルス発生回路130及びスイッチ素子としてのPチャネル型のMOS(Metal Oxide Semiconductor)トランジスタQ7とからなる。
【0006】
リセットパルス発生回路130内では、リセット行程期間中に図2に示すように、外部からの論理レベル”1”のゲート信号GT5に応じてMOSトランジスタQ5がオン状態となる。これにより、直流電源B2の負側端子の負の電位がトランジスタQ5及び抵抗R1を介してライン300上に印加されて、負電圧のリセットパルスRPYがPDPの行電極Y1〜Ynに印加される。抵抗R1の作用により、リセットパルスRPYのフロントエッジ部の波形はなだらかになる。また、MOSトランジスタQ7には、論理レベル”1”のゲート信号GT7が供給されているので、MOSトランジスタQ7はオフ状態にある。よって、少なくともリセットパルスRPYが発生している期間中は、ライン200及びライン300間は遮断された状態になる。
【0007】
維持パルス発生回路120においては、維持放電行程期間中に図2に示すように、ゲート信号GT3の論理レベルが”0”〜”1”〜”0”、ゲート信号GT3の論理レベルが”1”〜”0”〜”1”、更にゲート信号GT2の論理レベルが”0”〜”1”〜”0”へと順次切り替わることにより、正電圧の維持パルスIPYが発生する。すなわち、先ず、論理レベル”1”のゲート信号GT3に応じて、MOSトランジスタQ3がオン状態となり、コンデンサC1に蓄積されていた電荷に応じた電流がMOSトランジスタQ3、ダイオードD2、及びコイルL2を介してライン200上に流れ込む。このときMOSトランジスタQ7には論理レベル”0”のゲート信号GT7が供給されているので、MOSトランジスタQ7はオン状態にあり、ライン200及び300間が接続される。これにより、ライン300上、すなわちPDPの行電極Y1〜Ynのレベルは、徐々に上昇して行く。これが維持パルスIPYの立ち上がり部分である。次に、論理レベル”1”のゲート信号GT1に応じて、MOSトランジスタQ1がオン状態となる。これにより、直流電源B1の正側端子の正電位がライン200及びMOSトランジスタQ7を介してライン300上に印加されて、所定の正電圧の維持パルスIPYとなる。次に、論理レベル”1”のゲート信号GT2に応じてMOSトランジスタQ2がオン状態となる。これにより、PDPに帯電されていた電荷に応じた電流がMOSトランジスタQ2、ダイオードD1、及びコイルL1を介してコンデンサC1に流れ込む。かかるコンデンサC1の充電動作により、PDPの行電極Y1〜Ynのレベルは徐々に下降して行き、維持パルスIPYは消滅する。
【0008】
【発明が解決しようとする課題】
壁電荷が形成された放電セルでは、維持放電行程期間において維持パルスが印加されると、維持放電が生じ、上記したように電源B1からトランジスタQ1及びトランジスタQ7を介して行電極に放電電流が流れる。
その放電電流が瞬間的に流れて停止すると、トランジスタQ1から行電極までのライン200及び300を含む電流路における配線パターンのインダクタンス成分により、逆起電力が発生し、電圧が振動し、駆動パルス波形にリップルが生じ、輝度や発光効率が悪化するという問題があった。
【0009】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、駆動パルス波形を改善し、輝度や発光効率を向上することができる表示パネルの駆動装置を提供することが本発明の目的である。
【0010】
【課題を解決するための手段】
請求項1に係る発明の駆動装置は、行電極群と、前記行電極群と交差して配列された列電極群と、前記行電極群と前記列電極群との各交点の各々に配置された容量性発光素子とを有する表示パネルを駆動するために、前記行電極群に第1駆動パルス及び第2駆動パルスを印加する駆動装置であって、インダクタを含む正逆電流路を択一的に形成する共振回路と、前記共振回路の出力端を選択的に電源電位にクランプする第1スイッチ及び前記共振回路の出力端を選択的に接地電位にクランプする第2スイッチとを含むクランプ回路と、を有し、前記第1駆動パルスを発生してこれを出力ラインに印加する第1駆動パルス生成部と、前記第2駆動パルスを発生してこれを前記行電極群に印加する第2駆動パルス生成部と、前記第1駆動回路発生部によって前記行電極群に前記第1駆動パルスが印加されている間においてはオン状態となって前記出力ラインと前記行電極群とを接続し、かつ前記第2駆動パルス生成部によって前記行電極群に前記第2駆動パルスが印加されている間においてはオフ状態となり前記出力ラインと前記行電極間の接続を遮断するマスク回路とを備え、前記クランプ回路及び前記マスク回路とをモジュール化したことを特徴としている。
【0011】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図3は、本発明を適用したプラズマディスプレイ(PDP)装置の構成を示している。図3に示したPDP装置は、A/D変換器1と、駆動制御回路2と、データ変換回路3と、メモリ4と、アドレスドライバ6と、第1サスティンドライバ7と、第2サスティンドライバ8と、PDP10とからなる。
【0012】
A/D変換器1は、駆動制御回路2から供給されるクロック信号に応じてアナログの入力映像信号をサンプリングし、サンプリングした映像信号を1画素毎に例えば8ビットの画素データDに変換し、その画素データDをデータ変換回路3に供給する。
駆動制御回路2は、入力映像信号中の水平及び垂直同期信号に同期して、A/D変換器1に対する上記のクロック信号、及びメモリ4に対する書込・読出し信号を発生する。また、駆動制御回路2は、図4に示す発光駆動フォーマットに従ってPDP10を階調駆動する各種のスイッチング信号を発生して、アドレスドライバ6、第1サスティンドライバ7、第2サスティンドライバ8の各々に供給する。
【0013】
データ変換回路3は、8ビットの画素データDを、14ビットの変換画素データ(表示画素データ)HDに変換し、変換された画素データHDをメモリ4に供給する。
メモリ4は、駆動制御回路2から供給される書込信号に従って上記変換画素データHDを順次書き込む。この書込動作により1画面(m列×n行)分の書込が終了すると、メモリ4は、この1画面分の変換画素データHD1,1〜HDm,nを各ビット桁毎に分割して読み出し、読み出した変換画素データを1表示ライン毎にアドレスドライバ6に供給する。
【0014】
アドレスドライバ6は、駆動制御回路2から供給されたタイミング信号に応じて、メモリ4から読み出された1表示ライン分の変換画素データの各ビットの論理レベルに対応した電圧を有するm個の画素データパルスを発生し、これらの画素データパルスをPDP10の対応する列電極D1〜Dmに印加する。
第1及び第2サスティンドライバ7,8は、駆動制御回路2から供給されたタイミング信号の応じて、各種駆動パルスを生成し、これらのパルスをPDP10の行電極X1〜Xn、Y1〜Ynに印加する。
【0015】
PDP10は、m個の列電極D1〜Dmと、その列電極と交差して配列された行電極X1〜Xn及び行電極Y1〜Ynを備えている。PDP10では、一対の行電極(X1,Y1)、(X2,Y2)、……(Xn,Yn)各々が1表示ラインに対応している。すなわち、PDP10における第1行目(第1表示ライン)の行電極対は(X1,Y1)であり、第n行目(第n表示ライン)の行電極対は(Xn,Yn)である。列電極D1〜Dm及び行電極対(X1,Y1)〜(Xn,Yn)は、それぞれ誘電体層で被覆され、列電極D1〜Dmは、交差部で放電空間を介して行電極対(X1,Y1)〜(Xn,Yn)と対向している。各放電空間にはキセノン(Xe)などの放電ガスが封入され、行電極対(X1,Y1)〜(Xn,Yn)と列電極D1〜Dmとの各交差部には、表示画素を担う放電セルが形成されている。このようにして、放電セルはマトリクス状に配列された構造を採るものである。
【0016】
図5は第1及び第2サスティンドライバ7,8の内部構成を示している。すなわち、第1及び第2サスティンドライバ7、8と、行電極対(Xi、Yi)及び列電極Djとによって形成される放電セルとの構成を詳細に示すものである。なお、1≦i≦n,1≦j≦mである。電極XjとYjとの間は負荷容量C0として作用するようになっている。
【0017】
図5に示すように、第1サスティンドライバ7は、リセットパルスRPXを発生するリセットパルス発生回路RXと、3つのスイッチ素子を有するスイッチモジュールSWXと、維持パルスIPXを発生する維持パルス発生回路IXとからなる。
維持パルス発生回路IXは、共振回路であり、コンデンサC11、スイッチ素子S11,S12、コイル(インダクタ)L11,L12及びダイオードD11,D12からなる。スイッチ素子S11、ダイオードD11及びコイルL11はその順に直列に接続され、ダイオードD11のアノードがコイルL11側に位置するように極性の向きは定められている。コイルL12、ダイオードD12及びスイッチ素子S12はその順に直列に接続され、ダイオードD12のアノードがコイルL12側に位置するようにされている。更に、その2つの直列回路は並列に接続されている。すなわち、スイッチ素子S11の一端とコイルL12の一端とが接続され、コイルL11の一端とスイッチ素子S12の一端とが接続されている。そのコイルL11とスイッチ素子S12との接続ラインはコンデンサC11を介してアース接続されている。スイッチ素子S11とコイルL12との接続ラインは維持パルス発生回路IXの入出力となっており、スイッチモジュールSWXに接続されている。
【0018】
スイッチモジュールSWXは3つのスイッチ素子S13〜S15からなるモジュールであり、第1サスティンドライバ7の回路基板とは独立した回路基板上にスイッチ素子S13〜S15は形成されている。そのスイッチ素子S13〜S15各々の一端は共通接続され、それがスイッチモジュールSWXの1つの外部接続端子となっている。その共通接続のラインは維持パルス発生回路IXの入出力端子に接続されている。スイッチ素子S13〜S15各々の他端もスイッチモジュールSWXの外部接続端子となっている。スイッチ素子S13の他端は直流電源B11の正出力端子に接続されている。直流電源B11は直流電圧VSを出力する。直流電源B11の負出力端子はアース接続されている。スイッチ素子S14の他端もアース接続されている。外部接続端子のスイッチ素子S15の他端はリセットパルス発生回路RXを介して行電極対Xiに接続されている。
【0019】
スイッチ素子S13,S14及び直流電源B11がクランプ回路を構成し、スイッチ素子S15がマスク回路を構成する。
リセットパルス発生回路RXは抵抗R11、スイッチ素子S17及び直流電源B12からなる。抵抗R11、スイッチ素子S17及び直流電源B12はその順に直列に接続されている。すなわち、行電極対Xiとの接続ライン30とアースとの間にそれらは直列接続されている。直流電源B12は直流電圧VRXを出力する。直流電源B12の負出力端子がスイッチ素子S17に接続され、正出力端子がアース接続されている。
【0020】
第2サスティンドライバ8は、リセットパルスRPYを発生するリセットパルス発生回路RYと、走査パルスSPを発生する走査パルス発生回路SYと、3つのスイッチ素子を有するスイッチモジュールSWYと、維持パルスIPYを発生する維持パルス発生回路IYとからなる。
維持パルス発生回路IYは、共振回路であり、コンデンサC21、スイッチ素子S21,S22、コイル(インダクタ)L21,L22及びダイオードD21,D22からなる。スイッチ素子S21、ダイオードD21及びコイルL21はその順に直列に接続され、ダイオードD21のアノードがコイルL21側に位置するように極性の向きは定められている。コイルL22、ダイオードD22及びスイッチ素子S22はその順に直列に接続され、ダイオードD22のアノードがコイルL22側に位置するように極性の向きは定められている。更に、その2つの直列回路は並列に接続されている。すなわち、スイッチ素子S21の一端とコイルL22の一端とが接続され、コイルL21の一端とスイッチ素子S22の一端とが接続されている。そのコイルL21とスイッチ素子S22との接続ラインはコンデンサC21を介してアース接続されている。スイッチ素子S21とコイルL22との接続ラインは維持パルス発生回路IYの入出力となっており、スイッチモジュールSWYに接続されている。
【0021】
スイッチモジュールSWYは3つのスイッチ素子S23〜S25からなるモジュールであり、第2サスティンドライバ8の回路基板とは独立した回路基板上にスイッチ素子S23〜S25は形成されている。スイッチ素子S23〜S25各々の一端は共通接続され、それがスイッチモジュールSWYの1つの外部接続端子となっている。その共通接続のラインは維持パルス発生回路IYの入出力端子に接続されている。スイッチ素子S23〜S25各々の他端もスイッチモジュールSWYの外部接続端子となっている。スイッチ素子S23の他端は直流電源B13の正出力端子に接続されている。直流電源B13は直流電圧VSを出力する。直流電源B13の負出力端子はアース接続されている。スイッチ素子S24の他端もアース接続されている。外部接続端子のスイッチ素子S25の他端はリセットパルス発生回路RYを介して走査パルス発生回路SYに接続されている。
【0022】
スイッチ素子S23,S24及び直流電源B13がクランプ回路を構成し、スイッチ素子S25がマスク回路を構成する。
リセットパルス発生回路RYは、抵抗R21、スイッチ素子S26及び直流電源B14からなる。抵抗R21、スイッチ素子S26及び直流電源B14はその順に直列に接続されている。すなわち、走査パルス発生回路SYとの接続ライン20とアースとの間にそれらは直列接続されている。直流電源B14は直流電圧VRYを出力する。直流電源B14の正出力端子がスイッチ素子S26に接続され、負出力端子がアース接続されている。
【0023】
走査パルス発生回路SYは、スイッチ素子S27,S28、ダイオードD23,D24及び直流電源B15からなる。スイッチ素子S27の一端は接続ライン20及び電源B15の正出力端子に接続され、他端はスイッチ素子S28及び行電極対Yiへの接続ライン40に接続されている。更に、スイッチ素子S27にはダイオードD23が並列に接続され、スイッチ素子S28はダイオードD24が並列に接続されている。ダイオードD23のアノード及びダイオードD24のカソードは接続ライン40に接続されている。電源B15は直流電圧Vhを出力し、その正出力端子は上記のように接続ライン20に接続され、負出力端子はスイッチ素子S28とダイオードD24のアノードとの接続ラインに接続されている。
【0024】
また、接続ライン20及び30の各々には図5に示すようにパターンインピーダンスL0が生じているとする。
上記のスイッチ素子S11〜S15、S17、S21〜S28のオンオフは駆動制御回路2から出力されるスイッチング信号に応じて制御される。図5の各スイッチ素子の矢印が制御回路2からのスイッチング信号を受け入れる制御信号端子である。
【0025】
かかる第1及び第2サスティンドライバ7,8によるPDP10の駆動について説明する。
図6は、図4の発光駆動フォーマットに従ってアドレスドライバ6、第1サスティンドライバ7、第2サスティンドライバ8の各々からPDP10の列電極D1〜Dm、行電極X1〜Xn及びY1〜Ynに印加される各種駆動パルスの印加タイミングを示している。
【0026】
図6に示す例では、1フィールドの表示期間を、図4に示したように14個のサブフィールドSF1〜SF14に分割してPDP10に対する駆動を行なう。各サブフィールドでは、PDP10の各放電セルに対して画素データの書き込みを行なって発光または非発光の設定を行う画素データ書込行程Wcと、発光モードに設定された放電セルのみを発光維持させる維持発光行程Icとを実施する。また、先頭のサブフィールドSF1のみで、PDP10の全放電セルを初期化する一斉リセット行程Rcを行い、1フィールドの最後のサブフィールドSF14のみで、消去行程Eを実行する。
【0027】
図6に示すように、一斉リセット行程Rcでは、第1サスティンドライバ7及び第2サスティンドライバ8が、PDP10の行電極X1〜Xn及びY1〜Yn各々に対してリセットパルスRPX及びRPYを同時に印加する。これにより、行電極X1〜Xn,Y1〜Yn間の電位差(|Vx|+|Vy|)(但し、|Vx|<Vrx、|Vy|<Vry)がこの行電極間の放電開始電圧Vx−yを超えると、PDP10の全ての放電セルにおいて行電極間で放電が生じて、各放電セルには一様に所定の壁電荷が形成される。これにより、PDP10における全ての放電セルは、後述する維持発光行程において発光が可能である発光モードになる。
【0028】
画素データ書込行程Wcでは、アドレスドライバ6が、各行毎の画素データパルス群DP11〜DP1n、DP21〜DP2n、DP31〜DP3n、・・・・、DP141〜DP14nを列電極D1〜Dmに順次印加して行く。つまり、アドレスドライバ6は、サブフィールドSF1では、変換画素データHD1,1〜HDm,nの第1ビット目に基づいて生成した第1行〜第n行の各々に対応した画素データパルス群DP11〜DP1nを、1表示ライン毎に順次列電極D1〜Dmに印加して行く。次に、サブフィールドSF2では、上記変換画素データHD1,1〜HDm,nの第2ビット目に基づいて生成した画素データパルス群DP21〜DP2nを、1表示ライン毎に列電極D1〜Dmに順次印加して行くのである。この時、アドレスドライバ6は、変換画素データのビット論理が例えば論理レベル「1」である場合に限り、高電圧の画素データパルスを発生して列電極Dに印加する。第2サスティンドライバ8は、各画素データパルス群DPの印加タイミングと同一タイミングにて、走査パルスSPを発生し、走査パルスSPを行電極Y1〜Ynへと順次印加して行く。この時、放電セルでは、Y行電極に走査パルスSPが印加され、かつ列電極に高電圧の画素データパルスが印加された場合にのみY行電極と列電極との間で放電(選択消去放電)が生じ、その放電セルに残存していた壁電荷が消去される。選択消去放電により、一斉リセット行程Rcにて発光状態に設定された放電セルは、非発光状態に移行する。なお、高電圧の画素データパルスが印加されなかった列電極に対応する放電セルでは放電が起きず、一斉リセット行程Rcにて設定された状態、すなわち、発光の状態を維持する。
【0029】
すなわち、画素データ書込行程Wcによって、次の維持発光行程において発光状態、すなわち発光モードが維持される放電セルと、消灯状態、すなわち非発光モードのままの放電セルとに、画素データに応じて択一的に設定される。いわゆる放電セルに対する画素データの書き込みが行われるのである。
走査パルスSPは、サブフィールドSF1〜SF14の各々にて行電極Y1〜Ynの順に生成される。
【0030】
維持発光行程Icでは、第1サスティンドライバ7及び第2サスティンドライバ8は、行電極X1〜Xn及びY1〜Ynに対して交互に、パルス振幅Vsの維持パルスIPX及びIPYを印加する。この時、画素データ書込行程Wcによって壁電荷が残留している放電セル、すなわち発光モードの放電セルは、維持パルスIPX及びIPYが交互に印加されている期間中、行電極対の行電極間で放電が繰り返し生じて発光状態を維持する。なお、維持発光行程Icにおける発光の持続期間は、サブフィールド毎に異なる
すなわち、サブフィールドSF1での維持発光行程Icにおける発光持続期間を「1」とした場合、他のサブフィールドの発光持続期間は、SF1:1,SF2:3,SF3:5,SF4:8,SF5:10,SF6:13,SF7:16,SF8:19,SF9:22,SF10:25,SF11:28,SF12:32,SF13:35,SF14:39に設定される。
【0031】
このように、各サブフィールドSF1〜SF14の発光回数の比を非線形(例えば、逆ガンマ比率、Y=X2.2)になるように設定し、これにより入力画素データDの非線形特性(ガンマ特性)を補正するようにしている。
1フィールドの最後のサブフィールドSF14での消去行程Eにおいて、アドレスドライバ6は、消去パルスAPを発生して、これを列電極D1〜Dmに印加する。一方、第2サスティンドライバ8は、消去パルスAPの印加タイミングと同時に消去パルスEPを発生してこれを行電極Y1〜Yn各々に印加する。これら消去パルスAP及びEPの同時印加により、PDP10における全放電セルにおいて消去放電が生起され、全ての放電セルに残存している壁電荷が消滅される。すなわち、かかる消去放電により、PDP10における全ての放電セルが非発光モードルとなる。
【0032】
図7は、図4及び図6に示す発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す。
図7に示すように、サブフィールドSF1〜SF14の内の1つのサブフィールドの画素データ書込行程Wcのみにおいて、各放電セルに対して選択消去放電を実施する(黒丸にて示す)。すなわち、一斉リセット行程RcにてPDP10の全放電セルに形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、選択消去放電が行われるまでの間に存在するサブフィールドSFの各々での維持発光行程Icにおいて放電によって発光する(白丸にて示す)。すなわち、各放電セルは、1フィールド期間内にて選択消去放電が為されるまでの間、発光モードとなり、その間に存在するサブフィールドの各々での維持発光行程Icにおいて、図4に示す発光期間比にて発光を継続するのである。
【0033】
この時、放電セルが発光モードから非発光モードへと移行する回数は、1フィールド期間内において必ず1回となるようにしている。すなわち、1フィールド期間内において、非発光モードに設定された放電セルを再び発光モードに復帰させるような発光駆動パターンを禁止したのである。
よって、画像表示には関与しないが光強度の高い発光を伴う一斉リセット動作を、1フィールド期間内において1回だけ実施すれば良いので、コントラストの低下を抑えることができる。
【0034】
また、1フィールド期間内において実施する選択消去放電は、最高でも1回なので、PDPの消費電力を抑えることが可能となる。更に、偽輪郭を抑制できる。
図8は、図4のサブフィールドSF1内において、選択消去アドレス法を採用した場合に、アドレスドライバ6、第1サスティンドライバ7及び第2サスティンドライバ8がPDP10に印加する様々な駆動パルスとドライバ7,8内のスイッチ素子のオンオフのタイミングとを示す図である。
【0035】
一斉リセット行程Rcにおいて、駆動制御回路2は、リセットパルス発生回路RXに対してスイッチング信号SW17を所定時間だけ供給する。これにより、スイッチ素子S17がオン状態となり、直流電源B12の負出力端子から電圧−VRXが抵抗R11を介して行電極Xiに印加される。この時、行電極Xi及び行電極Yi間には負荷容量C0が存在するので、行電極Xiの電位は、緩やかに下降して電圧−VRXに至る。
【0036】
上記動作により、第1サスティンドライバ7は、図8に示す波形を有する負極性のリセットパルスRPX、すなわち極性が負でありかつ電圧が緩やかに低下するリセットパルスRPXを行電極X1〜Xnに印加するのである。
また、一斉リセット行程Rcにおいて、駆動制御回路2は、スイッチング信号SW17と同一タイミングで所定時間だけスイッチング信号SW27及びスイッチング信号SW26を発生する。スイッチング信号SW27は走査パルス発生回路SYに供給され、スイッチング信号SW26はリセットパルス発生回路RYに供給される。スイッチング信号SW27に応じてスイッチ素子S27がオン状態となり、ライン20上の電位はそのまま行電極Yiに印加されることになる。スイッチング信号SW26に応じてスイッチ素子S26がオン状態となり、直流電源B14の正端子電圧である電圧VRYがスイッチ素子S26、抵抗R21及びライン20を介して行電極Yiに印加される。この時、行電極Xi、Yiの負荷容量C0により行電極Yiの電位は緩やかに上昇して電圧VRYに至る。
【0037】
上記動作により、第2サスティンドライバ8は、図8に示す波形を有する正極性のリセットパルスRPYをリセットパルスRPXの印加と同時に行電極Y1〜Ynの各々に一斉に印加する。すなわち、第2サスティンドライバ8は、電圧が緩やかに上昇して電圧VRYに到達するリセットパルスRPYを行電極Y1〜Ynに印加するのである。
【0038】
リセットパルスRPx及びRPY’の印加に応じて、PDP10の全放電セル内では、対となる行電極(X1,Y1)〜(Xn,Yn)間の電位差が最小リセット放電開始電圧VMINを越えると微弱な放電が生じてプライミング粒子が発生する。そして、リセット放電開始電圧VMINを上回る電位差が所定期間に亘り印加され続けることにより、放電セル内に所定量の壁電荷が形成されるのである。すなわち、リセット放電を生成しうる最小の電圧VMINを放電セルに印加することにより、発光輝度の低い放電を生ぜしめ、行電極間の電圧印加を継続することにより、短時間で所定量の壁電荷を形成するのである。
【0039】
一斉リセット行程Rcの実行により、PDP10の全放電セルは、後の発光維持行程Icにおいて発光(維持放電)が可能な発光モードに初期化される。
なお、選択書込アドレス法を採用した場合、一斉リセット行程Rcにて、リセットパルスRPXに対して極性が反対となりかつ短パルスである消去パルスEPを全ての行電極X1〜Xnに一斉に印加して放電を生起させる。放電の発生により、全放電セル内の壁電荷は消滅されて、全放電セルが非発光モードに初期化されるのである。更に、画素データ書込行程Wcにおいて負極性の走査パルスSPが印加されると、走査パルスSPが印加された表示ラインと、高電圧の画素データパルスが印加された列との交差部の放電セルのみに放電(選択書込放電)が生じる。この選択書込放電により、放電セル内に壁電荷が誘起され、この放電セルは、後の発光維持行程Icにおいて発光(維持放電)可能な発光モードに設定される。一方、走査パルスSPが印加されながらも低電圧の画素データパルスが印加された放電セルには上記選択書込放電が生起されず、この放電セルは、先の一斉リセット行程Rcにて初期化された状態、すなわち壁電荷の無い状態を維持して非発光モードに設定される。
【0040】
次に、画素データ書込行程Wcでは、アドレスドライバ6が、メモリ4から供給された画素駆動データビットDBに応じたパルス電圧を有する画素データパルスを生成する。このサブフィールドSF1では、アドレスドライバ6は、画素駆動データビットに対し、その論理レベルが「1」である場合には高電圧、「0」である場合には低電圧(0ボルト)の画素データパルスを生成する。そして、アドレスドライバ6は、画素データパルスを1表示ライン分毎にグループ化した画素データパルス群DP1〜DPnを列電極D1〜Dmに順次印加する。
【0041】
この間、駆動制御回路2は、画素データパルス群DP1〜DPn各々の印加タイミングに同期して、スイッチング信号SW28を対応する行電極の走査パルス発生回路SYに供給して行く。このとき、スイッチング信号SW28が供給された走査パルス発生回路SYでは、スイッチ素子S28がオン状態なり、スイッチ素子S27はオフ状態となる。これにより、図8においては電源B15の負電位−Vhがスイッチ素子S28及び接続ライン40を介して行電極Yiに印加される。行電極Yi、すなわち上記の対応する行電極には、電圧−Vhを有する負極性の走査パルスSPが印加されることになる。走査パルスSPが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルのみに放電(選択消去放電)が生じる。かかる選択消去放電により、放電セル内に保持されていた壁電荷は消滅し、この放電セルは、後述する発光維持行程Icにおいて発光(維持放電)しない非発光モードに推移する。一方、走査パルスSPが印加されながらも低電圧の画素データパルスが印加された放電セルには選択消去放電は生起されず、この放電セルは、一斉リセット行程Rcにて初期化された状態、つまり発光モードを維持する。
【0042】
なお、選択書込アドレス法を採用した場合は、画素データ書込行程Wcにおいて負極性の走査パルスSPが印加されると、走査パルスSPが印加された表示ラインと、高電圧の画素データパルスが印加された列との交差部の放電セルのみに放電(選択書込放電)が生じる。この選択書込放電により、放電セル内に壁電荷が誘起され、この放電セルは、次の発光維持行程Icにおいて発光(維持放電)可能な発光モードに設定される。一方、走査パルスSPが印加されながらも低電圧の画素データパルスが印加された放電セルには選択書込放電が生起されず、この放電セルは、先の一斉リセット行程Rcにて初期化された状態、即ち壁電荷の無い状態を維持して非発光モードに設定される。
【0043】
すなわち、画素データ書込行程Wcにより、選択消去アドレス法、又は選択書込アドレス法の何れにおいても、PDP10の各放電セルは、入力映像信号に基づく画素データに応じて発光モード又は非発光モードのいずれか一方の状態に設定される。
次に、発光維持行程Icでは、駆動制御回路2は、スイッチング信号SW11〜SW15を維持パルス発生回路IXに供給する。かかるスイッチング信号SW11〜SW15に応じて、先ず、スイッチ素子S11,S15が各々オン状態となり、コンデンサC11に蓄えられていた電荷に伴う電流がコイルL11、ダイオードD11、スイッチ素子S11,S15、接続ライン30及び行電極Xiを介して放電セルに流れ込む。これにより、行電極Xiの電圧は、徐々に上昇する。次に、スイッチ素子S13,S15がオン状態となり、直流電源B11の出力電圧VSがスイッチ素子S13,S15及び接続ライン30行を介して電極Xiに印加される。これにより、行電極Xiの電圧は電圧VSとなる。次に、スイッチ素子S12,S15がオン状態となり、行電極Xi及びYi間の負荷容量C0に蓄えられていた電荷に伴う電流が行電極Xiから接続ライン30、スイッチ素子15、コイルL12、ダイオードD12及びスイッチ素子S12を介してコンデンサC11に流れ込む。これにより、行電極Xiの電圧は下降する。以上の動作を繰り返し実施することにより、維持パルス発生回路IXは、維持パルスIPXを行電極X1〜Xnに繰り返し印加する。
【0044】
更に、発光維持行程Icにおいて、駆動制御回路2は、スイッチング信号SW21〜SW25を維持パルス発生回路IYに供給する。スイッチング信号SW21〜SW25に応じて、先ず、スイッチ素子S21,S25がオン状態となる。発光維持行程Icの期間中にはスイッチ素子S27はオン、スイッチ素子S28はオフを継続する。従って、コンデンサC21に蓄えられていた電荷に伴う電流がコイルL21、ダイオードD21、スイッチ素子21、スイッチ素子S25、接続ライン20、スイッチ素子S27、接続ライン40及び行電極Yiを介して放電セルに流れ込む。これにより、行電極Yiの電圧は上昇する。次に、スイッチ素子S23,S25がオン状態となり、直流電源B13の電圧VSがスイッチ素子S23、スイッチ素子S25、接続ライン20、スイッチ素子S27及び接続ライン40を介して行電極Yiに印加される。これにより、行電極Yiの電圧は電圧VSとなる。次に、スイッチ素子S22,S25がオン状態となり、行電極Xi,Yi間の負荷容量C0に蓄えられていた電荷に伴う電流が、行電極Yi、接続ライン40、スイッチ素子S27、接続ライン20、スイッチ素子S25、コイルL22、ダイオードD22及びスイッチ素子S22を介してコンデンサC21に流れ込む。これにより、行電極Yiの電圧は下降する。以上の如き動作を、繰り返し実施することにより、維持パルス発生回路IYは、維持パルスIPYを行電極Y1〜Ynに繰り返し印加する。
【0045】
このように発光維持行程Icでは、第1サスティンドライバ7及び第2サスティンドライバ8各々が、正極性の維持パルスIPX及び正極性の維持パルスIPYを交互に繰り返し行電極X1〜Xn及び行電極Y1〜Ynに印加するのである。この時、壁電荷が存在している放電セル、つまり発光モードにある放電セルのみが、維持パルスIPX及びIPYが印加される毎に繰り返し放電(維持放電)し、その放電に伴う発光を繰り返す。
【0046】
以上の如く、一斉リセット行程Rcのリセット放電によって形成された壁電荷が画素データ書込行程Wcにおいて消去されずに残留している放電セルのみが、発光維持行程Icにて繰り返し発光して表示画像を形成するのである。
維持発光行程の後、消去行程では、列電極D1〜Dmに正極性の消去パルスAPが印加され、同時に行電極Y1〜Ynに負極性の消去パルスEPが印加される。これにより、非発光モードの放電セルでは行電極には正の壁電荷が、行電極X及び列電極には負の壁電荷がそれぞれ僅かに残留した状態となるために、列電極と行電極との間で放電を起こしやすい状態になる。
【0047】
この後、次のフィールドの一斉リセット行程Rcに入り、そして画素データ書込行程Wc、発光維持行程Ic及び消去行程の順に上記の動作が繰り返される。
発光維持行程Icにおいて、維持パルスが印加されたとき、所定量の壁電荷が蓄積され、発光モードとなっている放電セルでは、放電開始電圧以上の電圧が加わり、放電電流が流れるので発光する。しかしながら、放電電流が流れる経路の一部が上記したようにスイッチモジュールSWX,SWYとしてモジュール化されているので、配線パターンの長さ、幅を最適化することができる。すなわち、配線長を短くし、配線幅を太くすることができる。よって、配線パターンにおけるインダクタンス成分が小さくなるので、駆動パルス波形のリップルが小さくなり、駆動パルス電圧が増大し、結果として輝度及び発光効率を向上させることができる。
【0048】
図9は駆動パルスとして維持パルスのリップルの減少を示している。すなわち、図9(a)及び(B)に示すように、スイッチ素子S11のオン期間に負荷容量C0を充電する充電電流I1が流れ、スイッチ素子S13のオン期間に発光モードにある放電セルに放電電流I2が流れ、スイッチ素子S12のオン期間に負荷容量C0からの放電電流I3が流れる。上記のモジュール化により配線パターンにおけるインダクタンス成分を減少させたために、これらの電流の立ち上がり特性が向上し、図9(c)に示すように維持パルスの波形は、図9(d)に示した従来の維持パルスに比べてリップルが小さくなる。
【0049】
リセットパルスRPX,RPYの電圧値VRX,VRYは維持パルスの電圧値VSよりも高い。そのため、リセットパルス発生時に共振回路内のスイッチ素子に電源B11,B13の出力電圧VS以上の電圧が印加される。よって、マスク回路(スイッチ素子S15,S25)を設けていないと高耐圧のスイッチ素子が必要となる。マスク回路をなすスイッチ素子S15,S25は、リセットパルスRPX,RPYの発生中にはオフとなり、リセットパルス発生回路RX,RY内の電源B12,B14の出力電圧VRX,VRYと共振回路の電源B11,B13の出力電圧VSと電位差によって共振回路内のスイッチ素子として高耐圧のものを使用する必要がないようにしている。
【0050】
上記した実施例においては、正極性の維持パルスIPX,IPY、負極性のリセットパルスRPX及び正極性のリセットパルスRPYが生成され、リセットパルスの各電圧値が維持パルスの電圧値VSよりも高くなる例を示したが、維持パルス及びリセットパルスの極性はこれに限定されない。
以上のように、本発明によれば、クランプ回路及びマスク回路とをモジュール化したことにより、駆動パルス波形を改善し、輝度や発光効率を向上することができる。
【図面の簡単な説明】
【図1】従来のリセットパルス及び維持パルス発生回路を示す回路図である。
【図2】図1の回路の信号の波形及びその発生タイミングを示す図である。
【図3】本発明を適用したPDP装置の構成を示すブロック図である。
【図4】1フィールドを複数のサブフィールドに分割した例を示す図である。
【図5】第1及び第2サスティンドライバの内部構成を示す回路図である。
【図6】各駆動パルスの印加タイミングを示す図である。
【図7】1フィールドの発光駆動パターンを示す図である。
【図8】列及び行電極への駆動パルスの印加タイミング並びに各スイッチ素子のオンオフタイミングを示す図である。
【図9】維持パルスのリップルが小さくなることを説明する図である。
【符号の説明】
1 A/D変換器
2 駆動制御回路
6 アドレスドライバ
7 第1サスティンドライバ
8 第2サスティンドライバ
10 PDP
Claims (4)
- 行電極群と、前記行電極群と交差して配列された列電極群と、前記行電極群と前記列電極群との各交点の各々に配置された容量性発光素子とを有する表示パネルを駆動するために、前記行電極群に第1駆動パルス及び第2駆動パルスを印加する駆動装置であって、
インダクタを含む正逆電流路を択一的に形成する共振回路と、前記共振回路の出力端を選択的に電源電位にクランプする第1スイッチ及び前記共振回路の出力端を選択的に接地電位にクランプする第2スイッチとを含むクランプ回路と、を有し、前記第1駆動パルスを発生してこれを出力ラインに印加する第1駆動パルス生成部と、
前記第2駆動パルスを発生してこれを前記行電極群に印加する第2駆動パルス生成部と、
前記第1駆動回路発生部によって前記行電極群に前記第1駆動パルスが印加されている間においてはオン状態となって前記出力ラインと前記行電極群とを接続し、かつ前記第2駆動パルス生成部によって前記行電極群に前記第2駆動パルスが印加されている間においてはオフ状態となり前記出力ラインと前記行電極間の接続を遮断するマスク回路とを備え、
前記クランプ回路及び前記マスク回路とをモジュール化したことを特徴とする表示パネルの駆動装置。 - 前記第2駆動パルスは前記第1駆動パルスの極性とは異なる極性を有することを特徴とする請求項1記載の表示パネルの駆動装置。
- 前記第2駆動パルスは前記第1駆動パルスの電圧値よりも高い電圧値を有することを特徴とする請求項1記載の表示パネルの駆動装置。
- 前記第1駆動パルスは維持パルスであり、前記第2駆動パルスはリセットパルスであることを特徴とする請求項1記載の表示パネルの駆動装置。
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