JP2005292177A

JP2005292177A - 表示パネルの駆動方法

Info

Publication number: JP2005292177A
Application number: JP2004102800A
Authority: JP
Inventors: Hideto Nakamura; 英人中村
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 2004-03-31
Filing date: 2004-03-31
Publication date: 2005-10-20
Also published as: US20050219155A1

Abstract

【課題】高コントラスト且つ高品質な画像表示が可能な表示パネルの駆動方法を提供することを目的とする。
【解決手段】時間経過に伴って電圧値が増大する立ち上がり区間を有する第１リセットパルスを表示パネルの行電極に印加することにより壁電荷の形成を行う第１リセット放電を生起させ、第１リセットパルスの立ち下がり区間における電圧低下開始時点の直前に電圧値が所定電圧値に達する立ち上がり区間を有する第２リセットパルスを行電極に印加することにより壁電荷の量を調整する第２リセット放電を生起させる。
【選択図】図３

Description

本発明は、画像表示を行う表示パネルの駆動方法に関する。

現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネルにおける各画素に対応した放電セルの各々は、放電現象を利用して発光するものである為、最高輝度レベルに対応した発光状態、及び最低輝度レベルに対応した消灯状態の２つの状態しかもたない。そこで、このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。

サブフィールド法に基づく階調駆動では、発光を実施する回数が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。この際、各サブフィールドでは、アドレス行程と及びサスティン行程を順次実行する。アドレス行程では、入力映像信号に応じて選択的に各放電セル内に選択放電を生起させて所定量の壁電荷を形成（又は壁電荷を消去）する。一方、サスティン行程では、サスティンパルスを繰り返し印加することにより、所定量の壁電荷が形成されている放電セルのみを繰り返しサスティン放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて、リセットパルスを印加することにより全放電セル内にリセット放電を生起させて、全放電セル内に残留する壁電荷の量を初期化（所定量の壁電荷を形成、又は壁電荷を消去）する初期化行程を実行する。

ところが、上記リセット放電は、表示すべき画像の内容には何ら関与しないものである為、この放電に伴う発光が画像のコントラストを低下させてしまう。そこで、全放電セルを強制的にリセット放電させるべく印加するリセットパルスの立ち上がり区間での電圧増加を緩やかにすることによりリセット放電を弱めて、このリセット放電に伴う発光輝度を低下させるようにした駆動方法が提案された（特許文献１の図６参照）。尚、リセット放電が弱まった分だけ各放電セル内に形成される壁電荷量にばらつきが生じてしまい、上記アドレス行程の選択放電が誤放電する恐れがでてくる。そこで、特許文献１に開示されている駆動では、上記の如きリセット放電の終了後、上記サスティンパルスと同一のパルス電圧（Ｖs）を有する第２のリセットパルス（ＲＰ₂）を印加して第２のリセット放電を生起させることにより、壁電荷の量が所望量となるように調整している。

しかしながら、第１のリセット放電を生起させるべく印加されるリセットパルスのパルス電圧は比較的高電圧となるので、その立ち上がり区間のみならず立ち下がり区間においても放電が生起されてしまう。この誤った放電により、全ての放電セル内に残留する壁電荷の量を所望量に初期化することが困難となり、アドレス行程での誤放電を招いて表示品質が劣化するという問題が生じた。
特開２００２−３５１３９４号公報

本発明は、かかる問題を解決すべく為されたものであり、高コントラスト且つ高品質な画像表示が可能な表示パネルの駆動方法を提供することを目的とするものである。

請求項１記載による表示パネルの駆動方法は、表示ラインに対応した複数の行電極対と前記行電極対に交叉して配列された複数の列電極との交叉部に画素を担う表示セルが形成されている表示パネルの駆動方法であって、前記表示セル各々内の壁電荷の量を初期化するリセット行程と、入力映像信号に基づいて前記表示セル各々内に前記壁電荷を形成又は消去するアドレス行程と、前記壁電荷の形成されている前記表示セルのみを発光させるサスティン行程と、を備え、前記リセット行程は、時間経過に伴って電圧値が増大する立ち上がり区間を有する第１リセットパルスを前記行電極に印加することにより前記行電極対を為す行電極間に前記壁電荷の形成を行う第１リセット放電を生起させる第１リセット行程と、前記第１リセットパルスの立ち下がり区間における電圧低下開始時点の直前に電圧値が所定電圧値に達する立ち上がり区間を有する第２リセットパルスを前記行電極に印加することにより前記行電極対を為す行電極間に前記壁電荷の量を調整する第２リセット放電を生起させる第２リセット行程と、を含む。

又、請求項２記載による表示パネルの駆動方法は、表示ラインに対応した複数の行電極対と前記行電極対に交叉して配列された複数の列電極との交叉部に画素を担う表示セルが形成されている表示パネルの駆動方法であって、前記表示セル各々内の壁電荷の量を初期化するリセット行程と、入力映像信号に基づいて前記表示セル各々内に前記壁電荷を形成又は消去するアドレス行程と、前記行電極対における行電極の各々に交互にサスティンパルスを印加することにより前記壁電荷の形成されている前記表示セルのみをサスティン放電させるサスティン行程と、を備え、前記リセット行程は、時間経過に伴って電圧値が増大する立ち上がり区間及び時間経過に伴って電圧値が低下する立ち下がり区間を有する第１リセットパルスを前記行電極に印加することにより前記行電極対を為す行電極間に前記壁電荷の形成を行う第１リセット放電を生起させる第１リセット行程と、前記第１リセットパルスの印加直後に第２リセットパルスを前記行電極に印加することにより前記行電極対を為す行電極間に前記壁電荷の量を調整する第２リセット放電を生起させる第２リセット行程と、を含む。

時間経過に伴って電圧値が増大する立ち上がり区間を有する第１リセットパルスを表示パネルの行電極に印加することにより壁電荷の形成を行う第１リセット放電を生起させ、第１リセットパルスの立ち下がり区間における電圧低下開始時点の直前に電圧値が所定電圧値に達する立ち上がり区間を有する第２リセットパルスを行電極に印加することにより壁電荷の量を調整する第２リセット放電を生起させる。

図１は、本発明による駆動方法に基づいてプラズマディスプレイパネルを階調駆動するプラズマディスプレイ装置の概略構成を示す図である。

図１において、プラズマディスプレイパネルとしてのＰＤＰ１は、夫々ｎ個の行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nがＸＹ交互に配列された前面透明基板（図示せぬ）と、アドレス電極としてのｍ個の列電極Ｄ₁〜Ｄ_mが形成されている背面基板（図示せぬ）とを備えている。ＰＤＰ１においては、互いに隣接する一対の行電極（Ｘ、Ｙ）にてＰＤＰ１の１表示ラインを構成する。すなわち、行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nにより、ＰＤＰ１における第１表示ライン〜第ｎ表示ラインを形成しているのである。前面透明基板と背面基板との間には、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との各交叉部に画素を担う表示セルＣＳが構築される構造となっている。

駆動制御回路２は、サブフィールド法に基づいてＰＤＰ１を階調駆動すべき各種タイミング信号を生成して行電極駆動回路４及び５に供給する。また、駆動制御回路２は、入力映像信号に基づく各画素毎の画素データをビット桁毎に分割して画素データビットＤＢを生成し、その画素データビットＤＢを１表示ライン分（ＤＢ₁〜ＤＢ_m）毎に列電極駆動回路３に供給する。

列電極駆動回路３は、画素データビットＤＢ₁〜ＤＢ_m各々の論理レベルに応じたｍ個の画素データパルスを発生し、夫々ＰＤＰ１の列電極Ｄ₁〜Ｄ_mに印加する。

行電極駆動回路４及び５は、駆動制御回路２から供給された各種タイミング信号に応じて各種駆動パルスを発生してＰＤＰ１の行電極Ｙ₁〜Ｙ_n及びＸ₁〜Ｘ_nのいずれかに印加する。サブフィールド法に基づく階調駆動では、入力映像信号における１フィールド期間を複数のサブフィールドに分割し、各サブフィールド毎に、表示セル各々に対する発光駆動を行う。

図２は、行電極駆動回路４及び５各々の内部構成を示す図である。

行電極駆動回路４は、Ｙサスティンドライバ１１及びスキャンドライバ１２を有している。行電極駆動回路５は、Ｘサスティンドライバ１３を有している。

Ｙサスティンドライバ１１は、コイルＬ１，Ｌ２、スイッチング素子Ｓ１〜Ｓ８、ダイオードＤ１，Ｄ２、抵抗Ｒ１，Ｒ２、キャパシタＣ１及び電源Ｂ１〜Ｂ３を備えている。スキャンドライバ１２は、スイッチング素子Ｓ２１，Ｓ２２及び電源Ｂ４を備えている。Ｘサスティンドライバ１３は、コイルＬ３，Ｌ４、スイッチング素子Ｓ１１〜Ｓ１７、ダイオードＤ３，Ｄ４、抵抗Ｒ３，Ｒ４、キャパシタＣ２及び電源Ｂ５〜Ｂ７を備えている。尚、スイッチング素子Ｓ１〜Ｓ８，Ｓ１１〜Ｓ１７，Ｓ２１及びＳ２２は、図２にダイオード記号で示されたように寄生ダイオードを有している。

Ｙサスティンドライバ１１においては、電源Ｂ１の正端子はスイッチング素子Ｓ３を介して接続ラインＬＡに接続され、負端子はアース接続されている。電源Ｂ３は電圧Ｖsを出力する。接続ラインＬＡとアースとの間にはスイッチング素子Ｓ４が接続されている他、ダイオードＤ１、スイッチング素子Ｓ１及びコイルＬ１からなる直列回路と、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２からなる直列回路とがキャパシタＣ１を共通にアース側に介して接続されている。なお、ダイオードＤ１はキャパシタＣ１側をアノードとしており、ダイオードＤ２はキャパシタＣ１側をカソードとして接続されている。接続ラインＬＡはスイッチング素子Ｓ５を介してスキャンドライバ１２の電源Ｂ４の負端子への接続ラインＬＢに接続されている。電源Ｂ２の負端子はスイッチング素子Ｓ６及び抵抗Ｒ１を介して接続ラインＬＢに接続され、正端子はアース接続されている。同様に、電源Ｂ３の負端子はスイッチング素子Ｓ７及び抵抗Ｒ２を介して接続ラインＬＢに接続され、正端子はアース接続されている。また、電源Ｂ３の負端子はスイッチング素子Ｓ８だけを介して接続ラインＬＢに接続されている。電源Ｂ２は電圧Ｖryを出力し、電源Ｂ３は電圧Ｖoff1を出力する。電源Ｂ４は電圧Ｖhを出力する。Ｖh＜Ｖsである。尚、上記スイッチング素子Ｓ１〜Ｓ８のオンオフは駆動制御回路２から出力されるタイミング信号に応じて制御される。

スキャンドライバ１２においては、電源Ｂ４の正端子はスイッチング素子Ｓ２１を介してＰＤＰ１の行電極Ｙjに接続され、接続ラインＬＢと接続された電源Ｂ４の負端子はスイッチング素子Ｓ２２を介して行電極Ｙjに接続されている。尚、上記スイッチング素子Ｓ２１及びＳ２２のオンオフは駆動制御回路２から出力されるタイミング信号に応じて制御される。

Ｘサスティンドライバ１３においては、電源Ｂ５の正端子はスイッチング素子Ｓ１３を介して接続ラインＬＤに接続され、負端子はアース接続されている。電源Ｂ５は電圧Ｖsを出力する。接続ラインＬＤとアースとの間にはスイッチング素子Ｓ１４が接続されている他、ダイオードＤ３、スイッチング素子Ｓ１１及びコイルＬ３からなる直列回路と、コイルＬ４、ダイオードＤ４及びスイッチング素子Ｓ１２からなる直列回路とがキャパシタＣ２を共通にアース側に介して接続されている。なお、ダイオードＤ３はキャパシタＣ２側をアノードとしており、ダイオードＤ４はキャパシタＣ２側をカソードとして接続されている。接続ラインＬＤはスイッチング素子Ｓ１５を介してＰＤＰ１０の行電極Ｘjに接続されている。電源Ｂ６の正端子はスイッチング素子Ｓ１６及び抵抗Ｒ３を介して行電極Ｘjに接続され、負端子はアース接続されている。同様に、電源Ｂ７の正端子はスイッチング素子Ｓ１７及び抵抗Ｒ４を介して行電極Ｘjに接続され、正端子はアース接続されている。尚、電源Ｂ６は電圧Ｖoff2を出力し、電源Ｂ７は電圧Ｖrxを出力する。又、スイッチング素子Ｓ１１〜Ｓ１７のオンオフは駆動制御回路２から出力されるタイミング信号に応じて制御される。

次に、上記の如きプラズマディスプレイ装置の動作について図３のタイムチャートを参照しつつ説明する。

尚、図３のタイムチャートは、選択書込アドレス方式を採用した際に、各フィールドを構成する複数のサブフィールドの内の１のサブフィールドにてＰＤＰ１に印加される各種駆動パルスと、その印加タイミングを示すものである。かかるサブフィールドは、リセット行程を行うリセット期間、アドレス工程を行うアドレス期間及びサスティン工程を行うサスティン期間からなる。

リセット行程は、第１リセット行程ＲＳ１、第２リセット行程ＲＳ２、及び第３リセット行程ＲＳ３からなる。

先ず、第１リセット行程ＲＳ１では、Ｙサスティンドライバ１１のスイッチング素子Ｓ６がオンとなる。Ｙサスティンドライバ１１のその他のスイッチング素子はオフである。このとき、スキャンドライバ１２のスイッチング素子Ｓ２１はオフ、スイッチング素子２２はオンである。Ｘサスティンドライバ１３は、スイッチング素子Ｓ１１〜Ｓ１６を全てオフ、スイッチング素子Ｓ１７をオンにする。この際、電源Ｂ７の正端子からスイッチング素子Ｓ１７及び抵抗Ｒ４を介して行電極Ｘjに電流が流れ、更に行電極Ｘj，Ｙj間を流れ、行電極Ｙjからスイッチング素子Ｓ２２、抵抗Ｒ１及びスイッチング素子Ｓ６を介して電源Ｂ２の負端子へ流れる。行電極Ｘj，Ｙj間はキャパシタと見なすことができるので、行電極Ｘjの電位は徐々に正側、行電極Ｙjの電位は徐々に負側に増大して行く。ここで、行電極Ｙjの電位が−Ｖryに到達したら、Ｙサスティンドライバ１１は、スイッチング素子Ｓ６をオフ、スイッチング素子Ｓ２１をオン、スイッチング素子Ｓ２２をオフに夫々切り替える。すると、電源Ｂ４の正端子がスイッチング素子Ｓ２１を介して行電極Ｙjに接続されることになるので、行電極Ｙjの電位は正側に推移して０ボルトに達し、負極性のパルス電圧−Ｖryを有する第１リセットパルスＲＰy1が生成される。その後、行電極Ｙjの電位が徐々に正側に増大してＶhに到達したら、Ｘサスティンドライバ１３は、スイッチング素子Ｓ１７をオフに切り替える。これにより、行電極Ｘjの電位は低下して、正極性のリセットパルスＲＰxが生成される。これら正極性のリセットパルスＲＰy1及び負極性のリセットパルスＲＰxの同時印加により、行電極Ｘj，Ｙj間においてリセット放電が生起され、この放電終息後、表示セルの誘電体層の行電極Ｘj近傍には負極性、行電極Ｙj近傍には正極性の電荷が形成される。すなわち、行電極Ｘj及びＹj各々の近傍に互いに異なる極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。

次の第２リセット行程ＲＳ２では、行電極Ｘjの電位が０ボルトに到達したら、Ｘサスティンドライバ１３は、スイッチング素子Ｓ１４及びＳ１５を所定期間に亘りオン状態に設定する。この間、行電極Ｘjはスイッチング素子Ｓ１４及びＳ１５を介してアースされることになるので、この行電極Ｘj上の電位は０ボルトに維持される。更に、この所定期間内において、スキャンドライバ１２は、スイッチング素子Ｓ２１をオフ状態、Ｓ２２をオン状態に切り替える。これにより、電源Ｂ４の負端子がスイッチング素子Ｓ２２を介して行電極Ｙjに接続されることになるので、行電極Ｙjの電位は徐々に低下し、パルス電圧Ｖhを有する正極性の第２リセットパルスＲＰy2が生成される。かかる第２リセットパルスＲＰy2の印加に応じて、行電極Ｘj，Ｙj間において放電が生起され、表示セルの誘電体層の行電極Ｘj近傍には正極性、行電極Ｙj近傍には負極性の電荷が形成される。この際、かかる放電により壁電荷の量が所望量に調整される。

次の第３リセット行程ＲＳ３では、Ｙサスティンドライバ１１は、スイッチング素子Ｓ７をオン状態に切り替える。Ｘサスティンドライバ１３は、スイッチング素子Ｓ１６をオン状態に切り替える。すると、電源Ｂ６の正端子からスイッチング素子Ｓ１６及び抵抗Ｒ３を介して行電極Ｘjに電流が流れ、更に行電極Ｘj，Ｙj間を流れ、行電極Ｙjからスイッチング素子Ｓ２２、抵抗Ｒ２及びスイッチング素子Ｓ７を介して電源Ｂ３の負端子へ流れる。行電極Ｘjの電位は直ちに正側に増大してＶoff2に達する。一方、行電極Ｙjの電位は、リセットパルスＲＰy2による行電極Ｘj，Ｙj間の蓄積電荷の影響を受けるので、徐々に負側に増大して−Ｖoff1に達して全面消去パルスＥＰが生成される。つまり、その立ち下がり推移の緩やかな負極性の全面消去パルスＥＰが行電極Ｙjに印加されるのである。全面消去パルスＥＰの印加に応じて行電極Ｘj，及びＹj間に消去放電が生起される。かかる放電の終息後、行電極Ｘj近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、電極Ｄi近傍には正極性の電荷が夫々形成される。要するに、行電極Ｘj及びＹj各々の近傍に互いに同一極性の電荷が残留して電荷が中和した状態となる、いわゆる壁電荷の消滅した状態に推移するのである。全面消去パルスＥＰのレベルが飽和した後、Ｙサスティンドライバ１１は、スイッチング素子Ｓ７をオフ、スイッチング素子Ｓ８をオンに切り替える。更に、スキャンドライバ１２は、スイッチング素子Ｓ２１をオン、スイッチング素子Ｓ２２をオフに切り替える。この結果、行電極Ｙjとアースとの間で電源Ｂ４と電源Ｂ３とが逆極性で直列に接続された状態となるので、行電極Ｙjの電位は負極性の−Ｖoff1から直ちに正極性の電圧（Ｖh−Ｖoff1）に推移して全面消去パルスＥＰが消滅する。かかる行電極Ｙjの電位変化によってリセット期間が終了し、次のアドレス期間が開始される。

アドレス期間において、列電極駆動回路３は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ1〜ＤＰnに変換し、これを１行分毎に、上記列電極Ｄ1〜Ｄmに順次印加する。行電極Ｙｉに対しては画素データパルスＤＰｊが電極Ｄｉに印加される。Ｙサスティンドライバ１２は、上記画素データパルス群ＤＰ1〜ＤＰn各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ1〜Ｙnに順次印加して行く。列電極駆動回路３からの画素データパルスＤＰjの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これにより電源Ｂ３の負端子の負電位−Ｖoffがスイッチング素子Ｓ８及びスイッチング素子Ｓ２２を介して行電極Ｙjに印加される。この際、行電極Ｙj上の電位が上述した如き正極性の電位（Ｖh−Ｖoff1）から負極性の電位−Ｖoffに推移し、これが走査パルスＳＰとして行電極Ｙjに印加される。従って、走査パルスＳＰの振幅値は、上記リセットパルスＲＰy2のパルス電圧Ｖhと同一となる。列電極駆動回路３からの画素データパルスＤＰjの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ４の正端子の電位Ｖh−Ｖoffがスイッチング素子Ｓ２１を介して行電極Ｙjに印加される。その後、行電極Ｙj+1，……，Ｙｎ各々についてもその順に行電極Ｙjと同様に列電極駆動回路３からの画素データパルスＤＰj+1，……，Ｄｎの印加に同期して走査パルスＳＰが印加される。走査パルスＳＰが印加された行電極に属する表示セルの内では、正電圧の画素データパルスが更に同時に印加されると放電が生じ、その壁電荷がサスティンパルスの印加によって放電する程度に増加する。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった表示セルでは放電が生じないので、壁電荷が増加しないこととなる。この際、壁電荷が増加した表示セルは発光表示セル、壁電荷がそのままの表示セルは非発光表示セルとなる。

サスティン期間では、スイッチング素子Ｓ６〜Ｓ８、Ｓ１６、Ｓ１７及びＳ２１はオフとなり、スイッチング素子Ｓ４、Ｓ５、Ｓ１４、Ｓ１５及びＳ２２がオンとなる。よって、Ｙサスティンドライバ１１のスイッチング素子Ｓ４及びＳ５のオン並びにスキャンドライバ１２のスイッチング素子Ｓ２２のオンにより行電極Ｙjの電位はほぼ０Ｖのアース電位となる。Ｘサスティンドライバ１３では、スイッチング素子Ｓ１４及びＳ１５のオンにより行電極Ｘjの電位はほぼ０Ｖのアース電位となる。次に、スイッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ１がオンになると、キャパシタＣ１に蓄えられている電荷によりコイルＬ１、スイッチング素子Ｓ１、ダイオードＤ１、スイッチング素子Ｓ５、そしてスイッチング素子Ｓ２２を介して電流が行電極Ｙjに達し、行電極Ｙj，Ｘj間のキャパシタ成分を流れ、更に、スイッチング素子Ｓ１５及びＳ１４を介してアースに流れる。よって、行電極Ｙj，Ｘj間のキャパシタ成分が充電される。このとき、コイルＬ１及び行電極Ｙj，Ｘj間のキャパシタ成分の時定数により行電極Ｙjの電位は図３に示されるように徐々に上昇する。すなわち、キャパシタＣ１に蓄えられていた電荷によって、サスティンパルスＩＰy（後述する）におけるパルス電圧の立ち上がり区間が形成されるのである。次いで、スイッチング素子Ｓ３がオンとなる。これにより、行電極Ｙjには電源Ｂ１の正端子の電位Ｖsが印加され。その直後、スイッチング素子Ｓ１がオフとなる。スイッチング素子Ｓ３は所定期間経過後にオフとなり、同時にスイッチング素子Ｓ２がオンとなり、行電極Ｙj，Ｘj間のキャパシタ成分に蓄積された電荷により行電極Ｙjからスイッチング素子Ｓ２２、スイッチング素子Ｓ５、コイルＬ２、ダイオードＤ２、そしてスイッチング素子Ｓ２を介してキャパシタＣ１に電流が流れ込む。この際、コイルＬ２及びキャパシタＣ１の時定数により行電極Ｙjの電位は図３に示されるように徐々に低下する。
すなわち、行電極Ｙj，Ｘj間のキャパシタ成分に蓄積された電荷がキャパシタＣ１に回収されることにより、サスティンパルスＩＰy（後述する）におけるパルス電圧の立ち下がり区間が形成されるのである。行電極Ｙjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ２がオフとなり、スイッチング素子Ｓ４がオンとなる。かかる動作によってＹサスティンドライバ１１は図３に示された如き正極性のパルス電圧Ｖsを有するサスティンパルスＩＰyを行電極Ｙj上に生成する。Ｘサスティンドライバ１３では、サスティンパルスＩＰyの消滅後、スイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには行電極Ｘjの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、キャパシタＣ２に蓄えられている電荷によりコイルＬ３、スイッチング素子Ｓ１１、ダイオードＤ３、そしてスイッチング素子Ｓ１５を介して電流が行電極Ｘjに達し、行電極Ｘj，Ｙj間のキャパシタ成分を流れ、更に、スイッチング素子Ｓ２２、Ｓ５及びＳ４を介してアースに流れる。よって、行電極Ｙj，Ｘj間のキャパシタ成分が充電される。このとき、コイルＬ３及び行電極Ｘj，Ｙj間のキャパシタ成分の時定数により行電極Ｘjの電位は図３に示されるように徐々に上昇する。すなわち、キャパシタＣ２に蓄えられていた電荷によって、サスティンパルスＩＰx（後述する）におけるパルス電圧の立ち上がり区間が形成されるのである。次いで、スイッチング素子Ｓ１３がオンとなる。これにより、行電極Ｘjには電源Ｂ５の正端子の電位Ｖsが印加される。その直後、スイッチング素子Ｓ１１がオフとなる。スイッチング素子Ｓ１３は所定の期間経過後にオフとなり、同時にスイッチング素子Ｓ１２がオンとなり、行電極Ｘj，Ｙj間のキャパシタ成分に蓄積された電荷により行電極Ｘjからスイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してキャパシタＣ２に電流が流れ込む。このとき、コイルＬ４及びキャパシタＣ２の時定数により行電極Ｘjの電位は図３に示されるように徐々に低下する。すなわち、行電極Ｙj，Ｘj間のキャパシタ成分に蓄積された電荷がキャパシタＣ２に回収されることにより、サスティンパルスＩＰx（後述する）におけるパルス電圧の立ち下がり区間が形成されるのである。行電極Ｘjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２がオフとなり、スイッチング素子Ｓ１４がオンとなる。かかる動作によってＸサスティンドライバ１３は図３に示す如き正極性のパルス電圧Ｖsを有するサスティンパルスＩＰxを行電極Ｘjに印加する。そのサスティンパルスＩＰxの行電極Ｘjへの印加後のサスティン期間の残り部分においては、サスティンパルスＩＰyとサスティンパルスＩＰxとが交互に生成して行電極Ｙjと行電極Ｘjとに交互に印加される。この際、サスティンパルスＩＰy又はＩＰxが印加される度に、壁電荷が形成されている表示セル内においてサスティン放電が生起され、その放電に伴う発光状態を維持する。なお、サスティンパルスＩＰxの行電極Ｘjへの印加タイミングは行電極Ｘjに限らず行電極Ｘ1〜Ｘnの全てに同時に印加され、サスティンパルスＩＰyの行電極Ｙjへの印加タイミングは行電極Ｙjに限らず行電極Ｙ1〜Ｙnの全てに同時に印加される。

ここで、上記リセット期間においては、第１のリセット放電を生起させるべく行電極Ｘに印加される第１のリセットパルスＲＰxのパルス電圧がピーク電圧値であるＶrxに達し、そこから低下を開始する直前に、第２のリセットパルスＲＰy2のパルス電圧がピーク電圧値であるＶhにまで推移するようになっている。

よって、第１のリセットパルスＲＰxの立ち下がり区間において誤った放電が生起される前に、第２のリセットパルスＲＰy2に応じた壁電荷調整用の放電が生起されるようになるので、全ての表示セル内の壁電荷の量を所望量に初期化することが可能になる。従って、高コントラスト化を図るべく第１のリセット放電を弱めても、誤放電を起こすことなく表示品質の良好な画像表示が為されるようになる。

尚、上記実施例においては、第１リセットパルスＲＰxの電圧が立ち下がる直前に第２のリセットパルスＲＰy2を印加することにより誤放電を防止するようにしているが、この第１リセットパルスＲＰx自体の立ち下がり区間での電圧推移を緩やかにすることによっても、誤放電を防止することができる。

図４は、立ち下がり区間での電圧推移を緩やかにしたリセットパルスＲＰxを生成することが可能な行電極駆動回路４及び５各々の内部構成の他の一例を示す図である。

尚、図４に示される構成においては、図２に示されるＸサスティンドライバ１３内における電源Ｂ７の正端子及び行電極Ｘj間に、抵抗Ｒ５、スイッチング素子Ｓ１８及び電源Ｂ８からなる直列回路を新たに設けたものであり、その他の回路構成は図２に示されるものと同一である。

電源Ｂ８は、上記電源Ｂ１及びＢ５と同一の電圧Ｖsを発生する直流電源であり、その正端子が電源Ｂ７の正端子と接続されていると共に、その負端子はスイッチング素子Ｓ１８及び抵抗Ｒ５を介してＰＤＰ１の行電極Ｘjに接続されている。

図５は、図４に示される構成を採用した場合に、１のサブフィールド内においてＰＤＰ１に印加される各種駆動パルスと、その印加タイミングを示すものである。尚、図５においては、アドレス期間及びサスティン期間、並びにリセット期間内での第３リセット行程ＲＳ３各々内での動作は図３に示されるものと同一であるので、以下にリセット期間内の第１リセット行程ＲＳ１及び第２リセット行程ＲＳ２での動作のみを抜粋して説明する。

先ず、第１リセット行程ＲＳ１では、Ｙサスティンドライバ１１のスイッチング素子Ｓ６がオンとなる。Ｙサスティンドライバ１１のその他のスイッチング素子はオフである。このとき、スキャンドライバ１２のスイッチング素子Ｓ２１はオフ、スイッチング素子２２はオンである。Ｘサスティンドライバ１３は、スイッチング素子Ｓ１１〜Ｓ１６及びＳ１８を全てオフ、スイッチング素子Ｓ１７をオンにする。この際、電源Ｂ７の正端子からスイッチング素子Ｓ１７及び抵抗Ｒ４を介して行電極Ｘjに電流が流れ、更に行電極Ｘj，Ｙj間を流れ、行電極Ｙjからスイッチング素子Ｓ２２、抵抗Ｒ１及びスイッチング素子Ｓ６を介して電源Ｂ２の負端子へ流れる。行電極Ｘj，Ｙj間はキャパシタと見なすことができるので、行電極Ｘjの電位は徐々に正側、行電極Ｙjの電位は徐々に負側に増大して行く。ここで、行電極Ｙjの電位が−Ｖryに到達したら、Ｙサスティンドライバ１１は、スイッチング素子Ｓ４及びＳ５を共にオン状態、スイッチング素子Ｓ６をオフ状態に切り替える。これにより、行電極Ｙjはスイッチング素子Ｓ４、Ｓ５及びＳ２２を介してアースに接続され、その電位が０ボルトに推移して負極性のパルス電圧−Ｖryを有する第１リセットパルスＲＰy1が生成される。この間、先ず、Ｘサスティンドライバ１３は、スイッチング素子Ｓ１８をオン状態に切り替える。これにより、電源Ｂ７の正端子に代わり電源Ｂ８の負端子がスイッチング素子Ｓ１８及び抵抗Ｒ５を介して行電極Ｘjに接続されることになるので、行電極Ｘjの電位は図５に示すように緩やかに下降して行く。すなわち、リセットパルスＲＰxの立ち下がり区間の前半部が形成されるのである。そして、行電極Ｘjの電位がサスティンパルスＩＰのピーク電圧であるＶsと等しくなったら、Ｘサスティンドライバ１３は、スイッチング素子Ｓ１２及びＳ１５を共にオン状態、スイッチング素子Ｓ１８をオフ状態に夫々切り替える。これにより、ＰＤＰ１に蓄積された電荷に伴う電流が行電極Ｘj、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４及びスイッチング素子Ｓ１２を介して電荷回収用のキャパシタＣ２に流れ込み、キャパシタＣ２を充電させる。かかる充電動作により、行電極Ｘjの電位は徐々に下降する。すなわち、行電極Ｙj，Ｘj間のキャパシタ成分に蓄積された電荷がキャパシタＣ２に回収されることにより、リセットパルスＲＰxの立ち下がり区間の後半部が形成されるのである。

以上の如き動作により、その立ち下がり区間において、そのパルス電圧がＶs（サスティンパルスＩＰのピーク電圧）に低下するまでの間（前半部）は電圧推移が緩やかであり、それ以降は上記前半部よりも急峻に電圧が低下するリセットパルスＲＰxが生成される。この際、かかるリセットパルスＲＰxの立ち下がり区間において、そのパルス電圧がＶrxから電Ｖsにまで低下する際の電圧推移が急峻であると誤放電が生起されてしまうが、図５に示す如く緩やかな電圧推移である為、誤放電が抑制される。

次の第２リセット行程ＲＳ２では、行電極Ｘjの電位が０ボルトまで下降したら、スキャンドライバ１２が、スイッチング素子Ｓ２１をオン、Ｓ２２をオフ状態に夫々切り替える。これにより、電源Ｂ４の正端子の電圧Ｖhがスイッチング素子Ｓ２１を介して行電極Ｙjに印加されることになるので、行電極Ｙjの電位は図５に示す如く上昇して電圧Ｖhに到る。その後、スキャンドライバ１２は、スイッチング素子Ｓ２１をオフ、Ｓ２２をオン状態に夫々切り替える。更に、Ｙサスティンドライバ１１は、スイッチング素子Ｓ４及びＳ５を共にオフ状態に切り替える。これにより、電源Ｂ４の負端子がスイッチング素子Ｓ２２を介して行電極Ｙjに接続されることになるので、行電極Ｙjの電位は徐々に低下し、パルス電圧Ｖhを有する正極性の第２リセットパルスＲＰy2が生成される。

以上の如く、図５に示す駆動においては、第１のリセットパルスＲＰxの立ち下がり区間の前半部ではそのパルス電圧を緩やかに、サスティンパルスＩＰのピーク電圧と等しい電圧Ｖsまで低下させ、その後半部では前半部よりも急峻にパルス電圧を低下させている。この際、第１のリセットパルスＲＰxの立ち下がり区間において、少なくともパルス電圧値がサスティンパルスＩＰのピーク電圧と等しい電圧Ｖsに到るまでの間は、そのパルス電圧を緩やかに低下させているので、この立ち下がり区間において誤って生起されてしまう放電が抑制される。よって、図５に示す如く、そのリセット期間において、リセットパルスＲＰxのパルス電圧がＶrxから０ボルトにまで推移した後に第２のリセットパルスＲＰy2を印加するようにしても、全ての表示セル内の壁電荷の量を所望量に初期化することが可能になる。

尚、上記した実施例においては、選択書込アドレス方式に基づく駆動動作を例にとって、図３に示す如きリセット期間、アドレス期間、サスティン期間各々での動作を説明したが、これに限定されるものではない。要するに、予め全表示セル内に壁電荷を形成させておき（リセット期間）、画素データに応じて選択的に各表示セル内に形成されている壁電荷を消去する（アドレス期間）、いわゆる選択消去アドレス法を採用した駆動時においても同様に適用可能である。

本発明の駆動方法を適用したプラズマディスプレイ装置の構成を示す図である。行電極駆動回路４及び５各々の内部構成を示す図である。ＰＤＰ１に印加される各種駆動パルスとその印加タイミングの一例を示す図である。行電極駆動回路４及び５各々の内部構成の他の一例を示す図である。ＰＤＰ１に印加される各種駆動パルスとその印加タイミングの他の一例を示す図である。

符号の説明

１ＰＤＰ
２駆動制御回路
３列電極駆動回路
４，５行電極駆動回路

Claims

表示ラインに対応した複数の行電極対と前記行電極対に交叉して配列された複数の列電極との交叉部に画素を担う表示セルが形成されている表示パネルの駆動方法であって、
前記表示セル各々内の壁電荷の量を初期化するリセット行程と、入力映像信号に基づいて前記表示セル各々内に前記壁電荷を形成又は消去するアドレス行程と、前記壁電荷の形成されている前記表示セルのみを発光させるサスティン行程と、を備え、
前記リセット行程は、
時間経過に伴って電圧値が増大する立ち上がり区間を有する第１リセットパルスを前記行電極に印加することにより前記行電極対を為す行電極間に前記壁電荷の形成を行う第１リセット放電を生起させる第１リセット行程と、
前記第１リセットパルスの立ち下がり区間における電圧低下開始時点の直前に電圧値が所定電圧値に達する立ち上がり区間を有する第２リセットパルスを前記行電極に印加することにより前記行電極対を為す行電極間に前記壁電荷の量を調整する第２リセット放電を生起させる第２リセット行程と、を含むことを特徴とする表示パネルの駆動方法。
表示ラインに対応した複数の行電極対と前記行電極対に交叉して配列された複数の列電極との交叉部に画素を担う表示セルが形成されている表示パネルの駆動方法であって、
前記表示セル各々内の壁電荷の量を初期化するリセット行程と、入力映像信号に基づいて前記表示セル各々内に前記壁電荷を形成又は消去するアドレス行程と、前記行電極対における行電極の各々に交互にサスティンパルスを印加することにより前記壁電荷の形成されている前記表示セルのみをサスティン放電させるサスティン行程と、を備え、
前記リセット行程は、
時間経過に伴って電圧値が増大する立ち上がり区間及び時間経過に伴って電圧値が低下する立ち下がり区間を有する第１リセットパルスを前記行電極に印加することにより前記行電極対を為す行電極間に前記壁電荷の形成を行う第１リセット放電を生起させる第１リセット行程と、
前記第１リセットパルスの印加直後に第２リセットパルスを前記行電極に印加することにより前記行電極対を為す行電極間に前記壁電荷の量を調整する第２リセット放電を生起させる第２リセット行程と、を含むことを特徴とする表示パネルの駆動方法。
前記サスティン行程は、前記表示パネルに蓄積された電荷を回収する電荷回収回路を動作させることにより前記サスティンパルスの立ち下がり区間を形成させ、
前記第１リセット行程は、前記第１リセットパルスの立ち下がり区間の前半部ではそのパルス電圧を時間経過に伴い緩やかに前記サスティンパルスのピーク電圧と同一の電圧値まで低下させ、前記立ち下がり区間の後半部では前記電荷回収回路を動作させることにより前記前半部よりも急峻にパルス電圧を低下させることを特徴とする請求項２記載の表示パネルの駆動方法。