KR100902213B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

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Abstract

본 발명은 계조 표현력을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명의 한 프레임이 다수의 서브필드를 포함하는 플라즈마 디스플레이 패널의 구동방법은 상기 다수의 서브필드 중 최저 휘도 서브필드의 서스테인 기간 동안 제 1전극 및 제 2전극에 서스테인 전압을 가지는 펄스를 동시에 인가하는 제 1단계와; 상기 제 1단계 이후에 상기 제 1전극의 전압을 상기 서스테인 전압 및 접지전압 사이의 전압으로 하강시키고, 상기 제 2전극의 전압을 상기 접지전압으로 유지시키는 제 2단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{Driving Method of Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로, 특히 계조 표현력을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 불활성 혼합가스의 방전시 발생하는 147nm의 자외선을 이용하여 형광체를 발광시킴으로써 소정의 영상을 표시한다. 이러한, PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질의 영상을 제공한다.
PDP는 화상의 계조를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동한다. 각 서브필드는 전화면을 초기화하기 위한 리셋기간, 켜질 셀을 선택하기 위한 어드레스 기간 및 방전 횟수에 따라서 계조를 구현하는 서스테인 기간으로 나누어진다.
리셋 기간에는 주사전극들로 램프펄스를 공급하여 방전셀들 내에서 리셋방전을 일으킨다. 이와 같은 리셋방전에 의하여 방전셀들 내에는 어드레스 방전에 필요한 벽전하가 균일하게 잔류된다.
어드레스 기간에는 주사전극들로 주사펄스가 순차적으로 공급됨과 동시에 어드레스전극들로 데이터펄스가 공급된다. 이때, 데이터펄스 및 주사펄스의 전압차와 리셋 기간에 형성된 방전셀의 벽전하의 벽전압이 더해지면서 어드레스 방전이 발생된다. 이와 같은 어드레스 방전에 의하여 방전셀들 내에는 소정의 벽전하가 생성된다.
서스테인 기간에는 주사전극들 및 유지전극들로 서스테인 펄스가 교번적으로 공급된다. 그러면, 어드레스 방전에 의하여 선택된 방전셀 내의 벽전압과 서스테인 펄스의 전압이 더해지면서 매 서스테인 펄스가 인가될 때마다 면방전 형태의 서스테인 방전이 일어난다.
이와 같은 종래의 PDP는 서스테인 펄스의 수를 이용하여 계조를 구현한다. 즉, 종래의 PDP에서는 높은 계조의 휘도를 표현하기 위하여 많은 서스테인 펄스를 공급하고, 낮은 계조의 휘도를 표현하기 위하여 적은 서스테인 펄스를 공급한다. 하지만, 이와 같이 서스테인 펄스 수를 이용하여 계조를 표현하게 되면 자연스러운(부드러운) 휘도 표현이 곤란하다. 다시 말하여, 서스테인 펄스 수만을 이용하여 계조를 구현하기 때문에 휘도의 미세 변화를 구현하기 곤란하다.
이와 같은 문제점을 극복하기 위하여 "1"을 표현하는 최저 휘도 서브필드의 서스테인 기간 동안 서스테인 펄스를 인가하지 않고 바로 다음 서브필드의 상승 또 는 하강 램프펄스에서 발생되는 빛을 이용하여 "1"의 계조를 구현하는 방법이 제안되었다.(공개특허 2006-0069773) 그러나, 서스테인 기간 동안 서스테인 펄스를 인가하지 않고 다음 리셋기간의 램프펄스를 이용하게 되면 "1"에 대응하는 휘도가 너무 낮아지는 문제점이 있다. 특히, 서스테인 펄스를 인가하지 않고 다음 리셋기간의 램프펄스를 인가하는 경우 안정적인 방전을 위하여 램프펄스의 공급시간을 증가시켜야 하고, 이에 따라 구동시간이 증가하는 문제점이 추가로 발생한다.
따라서, 본 발명의 목적은 계조 표현력을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는 것이다.
본 발명의 제 1실시예에 의한 한 프레임이 다수의 서브필드를 포함하는 플라즈마 디스플레이 패널의 구동방법은 상기 다수의 서브필드 중 최저 휘도 서브필드의 서스테인 기간 동안 제 1전극 및 제 2전극에 서스테인 전압을 가지는 펄스를 동시에 인가하는 제 1단계와; 상기 제 1단계 이후에 상기 제 1전극의 전압을 상기 서스테인 전압 및 접지전압 사이의 전압으로 하강시키고, 상기 제 2전극의 전압을 상기 접지전압으로 유지시키는 제 2단계를 포함한다.
바람직하게, 상기 제 1전극은 주사전극, 상기 제 2전극은 유지전극, 상기 서스테인 전압 및 접지전압 사이의 전압은 에너지 회수회로로부터 공급되는 전압이다. 상기 최저 휘도 서브필드는 "1"의 계조를 표현하는 서브필드이다. 상기 제 1단계에서 상기 제 1전극과 어드레스전극 간에 제 1서스테인 방전이 일어나고, 상기 제 2단계에서 상기 제 1전극과 제 2전극 간에 제 2서스테인 방전이 일어난다. 상기 제 1서스테인 방전 및 제 2서스테인 방전에서 생성되는 빛이 "1"의 계조를 표현한다. 상기 제 2단계 및 다음 서브필드 사이의 기간에 상기 제 2전극의 전압을 상기 서스테인 전압까지 상승시킨다. 상기 제 1단계 동안 상기 서스테인 전압을 공급하기 위한 서스테인 전압원과 상기 제 1전극 사이에 위치되는 제 2라이징 트랜지스터(Ys) 및 상기 서스테인 전압원과 상기 제 2전극 사이에 위치되는 제 2라이징 트랜지스터(Xs)를 동시에 턴-온시킨다. 상기 제 2단계 동안 상기 제 1전극과 소스 커패시터(Cs) 사이에 위치되는 제 1폴링 스위치(Yf)를 턴-온시키고, 상기 제 2전극과 상기 소스 커패시터(CS') 사이에 위치되는 제 1폴링 스위치(Xf) 및 상기 제 2전극과 상기 접지전압을 공급하기 위한 접지 전원 사이에 위치되는 제 2폴링 스위치(Xg)를 순차적으로 턴-온시킨다. 상기 제 2전극의 전압을 상기 서스테인 전압으로 상승시키기 위하여 상기 제 2전극과 소스 커패시터(Cs') 사이에 위치되는 제 1라이징 트랜지스터(Xr) 및 상기 서스테인 전압을 공급하기 위한 서스테인 전압원과 상기 제 2전극 사이에 위치되는 제 2라이징 트랜지스터(Xs)를 순차적으로 턴-온시킨다.
본 발명의 제 2실시예에 의한 한 프레임이 다수의 서브필드를 포함하는 플라즈마 디스플레이 패널의 구동방법은 상기 다수의 서브필드 중 최저 휘도 서브필드의 서스테인 기간 동안 제 1전극 및 제 2전극으로 서스테인 전압을 가지는 펄스를 동시에 인가하는 제 1단계와, 상기 제 1단계 이후에 상기 제 2전극의 전압을 상기 서스테인 전압 및 접지전압 사이의 전압으로 하강시키는 제 2단계를 포함한다.
바람직하게, 상기 제 1전극은 주사전극, 상기 제 2전극은 유지전극, 상기 서스테인 전압 및 접지전압 사이의 전압은 에너지 회수회로로부터 공급되는 전압이다. 상기 최저 휘도 서브필드는 "1"의 계조를 표현하는 서브필드이다. 상기 제 1단계에서 상기 제 1전극과 어드레스전극 간에 제 1서스테인 방전이 일어나고, 상기 제 2단계에서 상기 제 1전극과 제 2전극 간에 제 2서스테인 방전이 일어난다. 상기 제 1서스테인 방전 및 제 2서스테인 방전에서 생성되는 빛이 "1"의 계조를 표현한다. 상기 제 2단계 및 다음 서브필드 사이의 기간에 상기 제 2전극의 전압을 상기 서스테인 전압까지 상승시키는 단계를 더 포함한다. 상기 제 1단계 동안 상기 서스테인 전압을 공급하기 위한 서스테인 전압원과 상기 제 1전극 사이에 위치되는 제 2라이징 트랜지스터(Ys) 및 상기 서스테인 전압원과 상기 제 2전극 사이에 위치되는 제 2라이징 트랜지스터(Xs)를 동시에 턴-온시킨다. 상기 제 2단계 동안 상기 제 2전극과 소스 커패시터(Cs') 사이에 위치되는 제 1폴링 스위치(Xf)가 턴-온된다. 상기 제 2전극의 전압을 상기 서스테인 전압으로 상승시키기 위하여 상기 서스테인 전압을 공급하기 위한 서스테인 전압원과 상기 제 2전극 사이에 위치되는 제 2라이징 트랜지스터(Xs)가 턴-온된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예가 첨부된 도 1 내지 도 7b를 참조하여 자세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 PDP는 표시 패널(112), 어드레스 구동부(102), 유지 구동부(104), 주사 구동부(106), 전원부(108) 및 제어부(110)를 구비한다.
표시 패널(112)은 서로 나란하게 형성되는 주사전극들(Y1 내지 Yn)(또는 제 1전극들) 및 유지전극들(X1 내지 Xn)(또는 제 2전극들)과, 주사전극들(Y1 내지 Yn)과 교차되는 방향으로 형성되는 어드레스전극들(A1 내지 Am)을 구비한다. 여기서, 주사전극들(Y1 내지 Yn), 유지전극들(X1 내지 Xn) 및 어드레스 전극들(A1 내지 Am)이 교차되는 부분에는 방전셀(114)이 형성된다. 방전셀(114)을 이루는 전극들(Y,X,A)의 구조는 본 발명의 실시예이며 본 발명이 이에 한정되지는 않는다.
제어부(110)는 외부로부터 영상신호를 공급받아 어드레스 구동부(102), 유지 구동부(104) 및 주사 구동부(106)를 제어하기 위한 제어신호들을 생성한다. 여기서, 제어부(110)는 한 프레임이 리셋 기간, 어드레스 기간 및 서스테인 기간을 가지는 복수의 서브필드로 분할되어 구동될 수 있도록 제어신호들을 생성한다.
어드레스 구동부(102)는 제어부(110)로부터 공급되는 제어신호에 대응하여 각각의 서브필드의 어드레스 기간 동안 어드레스전극들(A1 내지 Am)로 데이터펄스를 공급하여 켜질 방전셀들(114)을 선택한다.
유지 구동부(104)는 제어부(110)로부터 공급되는 제어신호에 대응하여 각각의 서브필드의 서스테인 기간 동안 유지전극들(X1 내지 Xn)로 서스테인 펄스를 공급한다.
주사 구동부(106)는 제어부(110)로부터 공급되는 제어신호에 대응하여 주사전극들(Y1 내지 Yn)로 공급되는 구동파형을 제어한다. 다시 말하여, 주사 구동부(106)는 각 서브필드의 리셋 기간 동안 주사전극들(Y1 내지 Yn)로 램프펄스를 공급하고, 어드레스 기간 동안 스캔펄스를 순차적으로 공급한다. 또한, 주사 구동 부(106)는 각 서브필드의 서스테인 기간 동안 주사전극들(Y1 내지 Yn)로 유지전극들(X1 내지 Xn)과 교번되게 서스테인 펄스를 공급한다.
전원부(108)는 플라즈마 표시장치의 구동에 필요한 전원을 제어부(110) 및 구동부들(102, 104, 106)로 공급한다.
도 2는 본 발명의 제 1실시예에 의하여 "1"의 계조를 표현하기 위한 최저 휘도 서브필드의 구동파형을 나타내는 도면이다. 도 2에서, 리셋 기간 및 어드레스 기간 동안 공급되는 구동 파형은 본 발명의 실시예로써 본 발명이 이에 한정되지는 않는다. 그리고, 최저 휘도 서브필드는 한 프레임의 포함되는 것으로, 한 프레임에는 최저 휘도 서브필드를 제외한 복수의 서브필드 들이 추가로 포함된다.
도 2를 참조하면, 최저 휘도 서브필드는 리셋 기간, 어드레스 기간 및 서스테인 기간으로 나누어진다.
리셋 기간 중 벽전하 축적기간에는 주사전극들(Y1 내지 Yn)로 소정 기울기로 상승하는 램프펄스가 공급되고, 유지전극들(X1 내지 Xn) 및 어드레스 전극들(A1 내지 Am)로 접지 전위(Vg)가 인가된다. 그러면, 램프펄스에 의한 미세방전에 의하여 주사전극들(Y1 내지 Yn)에는 부극성의 벽전하가 축적되고, 유지전극들(X1 내지 Xn)에는 정극성의 벽전하가 축적된다.
리셋 기간 중 벽전하 배분기간에는 주사선극들(Y1 내지 Yn)로 소정 기울기로 하강하는 램프펄스가 공급되고, 유지전극들(X1 내지 Xn)로 소정의 전압이 인가된다. 주사전극들(Y1 내지 Yn)로 하강 램프펄스가 공급되면 방전셀(114) 내에서 미 세 방전이 일어나고, 이 미세 방전에 의하여 벽전하 축적기간 동안 형성된 벽전하들이 일부 감소한다. 즉, 벽전하 배분기간 동안에는 방전셀(114)들에 축적된 벽전하들의 양을 감소시켜 어드레스 기간 동안 지나치게 강한 방전이 발생하는 것을 방지한다.
어드레스 기간에는 주사전극들(Y1 내지 Yn)로 주사신호가 순차적으로 공급되고, 어드레스전극들(A1 내지 Am)로 주사신호와 동기되는 데이터신호가 공급된다. 그러면, 주사신호와 데이터신호의 전압차와 리셋기간 동안 형성된 벽전압이 더해지면서 데이터신호가 인가된 방전셀 내에서 어드레스 방전이 일어난다. 어드레스 방전이 발생된 방전셀 내에는 서스테인 방전에 필요한 벽전하가 생성된다.
서스테인 기간에는 주사전극들(Y1 내지 Yn) 및 유지전극들(X1 내지 Xn)로 동시에 서스테인 펄스를 공급함과 동시에 어드레스전극들(A1 내지 Am)로 접지 전위(Vg)(또는 제 2전압)를 인가한다. 주사전극들(Y1 내지 Yn) 및 유지전극들(X1 내지 Xn)로 서스테인 펄스가 공급되면 주사전극들(Y1 내지 Yn) 및 유지전극들(X1 내지 Xn)의 전압이 서스테인 전압(Vs)(또는 제 1전압)으로 상승한다. 이때, 어드레스 방전에 의하여 형성된 벽전하에 의하여 주사전극들(Y1 내지 Yn)과 어드레스 전극들(A1 내지 Am) 사이에서 제 1서스테인 방전이 발생한다.
상세히 설명하면, 어드레스 방전이 발생된 방전셀에서 주사전극(Y)에는 정극성의 벽전하가 형성되고, 어드레스 전극(A)에는 부극성의 벽전하가 형성된다. 따라서, 서스테인 기간 동안 주사전극(Y)으로 서스테인 펄스가 공급되면 주사전극(Y)과 어드레스 전극(A) 간에 제 1서스테인 방전이 발생한다. 이때, 어드레스 기간 동안 어드레스 방전이 일어나지 않는 방전셀들에서는 주사전극(Y)과 어드레스전극(A) 간에 방전이 일어나지 않는다.
주사전극(Y)과 어드레스 전극(A) 간에 미세방전이 발생된 후 주사전극들(Y1 내지 Yn)의 전압은 서스테인 전압(Vs)의 절반(Vs/2)(실제로, Vs/2의 전압과 접지전윈(Vg) 사이의 전압)으로 하강하고, 유지전극들(X1 내지 Xn)의 전압은 접지 전위(Vg)로 하강한다. 이때, 주사전극들(Y1 내지 Yn)과 유지저극들(X1 내지 Xn) 간에 제 2서스테인 방전이 발생한다.
주사전극(Y)으로 Vs/2의 전압이 인가되고, 유지전극(X)으로 접지 전위(Vg)가 인가되면 주사전극(Y)과 유지전극(X)간의 전압차는 Vs/2로 설정된다. 이 경우, 주사전극(Y)과 유지전극(X) 간에 제 2서스테인 방전이 발생한다. 실제로, 제 1서스테인 방전에 의한 프라이밍 하전입자에 의하여 방전셀 내에서는 Vs/2의 전압차에 의해서 안정적으로 제 2서스테인 방전이 일어난다.
상세히 설명하면, 일반적으로 PDP에서 주사전극(Y)과 유지전극(X) 간에 서스테인 전압(Vs)의 전압차가 발생하도록 하여 서스테인 방전을 일으킨다. 여기서, 서스테인 전압(Vs)의 전압차를 인가하는 이유는 연속적으로 서스테인 방전을 일으키기 위하여 주사전극(Y)과 유지전극(X) 간에 충분한 벽전하가 형성되도록 하기 위함이다. 하지만, 본 발명에서는 유지전극(X)과 주사전극(Y)간에 한번의 방전만이 필요하기 때문에 유지전극(X)과 주사전극(Y)간의 Vs/2의 전압차를 이용하여 서스테인 방전을 일으킨다. 이때, 유지전극(X)과 주사전극(Y)간의 방전에 의하여 발생되는 빛에 의하여 계조가 표현될 수 있다.
상술한 바와 같이, 본 발명에서는 주사전극(Y)과 어드레스 전극(X)간의 제 1서스테인 방전 및 주사전극(Y)과 유지전극(X) 간의 제 2서스테인 방전을 이용하여 "1"의 계조를 표현한다. 여기서, 주사전극(Y)과 어드레스 전극(X) 간에는 대향방전이 일어나기 때문에 제 1서스테인 방전에 의한 빛은 외부에서 거의 관측되지 않는다. 그리고, 주사전극(Y)과 유지전극(X)간의 제 2서스테인 방전도 Vs/2의 전압차에 의하여 발생되기 때문에 외부에서 관측되는 빛의 양을 최소화할 수 있다. 즉, 본 발명의 최저 휘도 서브필드에서는 미세 휘도의 빛만으로 "1"의 계조를 구현할 수 있다. 그리고, 주사전극(Y)과 어드레스 전극(X)의 제 1서스테인 방전에 의하여 주사전극(Y) 및 어드레스전극(X)에 과도하게 형성된 벽전하가 일부 제거되기 때문에 다음 서브필드의 리셋기간 동안 안정적인 구동이 가능하다.
한편, 도 2에서 서스테인 기간에 공급되는 구동 파형은 다음 서브필드의 리셋기간에 공급되는 구동파형을 고려하지 않은 이상적인 파형을 나타낸 것이다. 실제로, 최저 휘도 서브필드의 서스테인 기간에 공급되는 구동 파형은 다음 서브필드의 리셋기간에 안정적으로 구동 파형이 공급될 수 있도록 도 4와 같이 인가될 수 있다. 이때, 도 4와 같은 구동파형이 인가되어도 도 2와 동일한 방전이 일어나기 때문에 표현되는 계조는 동일하다.
도 3은 본 발명의 실시예에 의한 에너지 회수회로를 나타내는 도면이다. 도 4는 도 3의 에너지 회수회로에 의하여 최저 휘도 서브필드의 서스테인 기간에 공급되는 구동파형을 나타내는 도면이다. 도 3에서는 주사 구동부(106) 및 유지 구동 부(104)에 포함되는 다수의 구성부 중 서스테인 펄스를 공급하기 위한 에너지 회수회로만을 도시하기로 한다.
도 3을 참조하면, 주사 구동부(106) 및 유지 구동부(104) 각각에는 패널 커패시터(Cp)의 에너지를 회수 및 재공급하기 위한 에너지 회수회로(200, 202)가 각각 구비된다. 에너지 회수회로(200, 202) 각각의 구성은 서로 동일하기 때문에 주사 구동부(106)에 포함되는 에너지 회수회로(200)를 이용하여 구성을 설명하기로 한다.
에너지 회수회로(200)는 각 서브필드의 서스테인 기간 동안 서스테인 펄스를 공급한다. 이때, 에너지 회수회로(200)는 서스테인 펄스가 공급될 때 소비전력이 저감될 수 있도록 에너지 회수회로(200)는 패널 커패시터(Cp)에 충전된 에너지를 회수하고, 회수된 에너지를 이용하여 서스테인 펄스를 공급한다. 이와 같은 에너지 회수회로(200)는 트랜지스터들(Yr, Yf, Ys, Yg), 다이오드들(D1 내지 D4), 소스 커패시터(Cs) 및 인덕터(L)를 구비한다.
소스 커패시터(Cs)는 서스테인 기간 동안 패널 커패시터(Cp)로부터 에너지를 회수하여 전압을 충전하고, 충전된 전압을 패널 커패시터(Cp)로 재공급한다. 이를 위해, 소스 커패시터(Cs)는 서스테인 전압(Vs)의 절반에 해당하는 전압(Vs/2)을 충전할 수 있는 용량을 갖는다. 한편, 패널 커패시터(Cp)는 방전셀의 주사전극(Y) 및 유지전극(X) 사이를 등가적으로 나타낸 것이다.
인덕터(L)는 소스 커패시터(Cs)와 패널 커패시터(Cp) 사이에 위치된다. 이와 같은 인덕터(L)는 패널 커패시터(Cp)와 공진회로를 형성한다. 따라서, 소스 커 패시터(Cs)로부터 패널 커패시터(Cp)로 공급되는 전압은 대략 서스테인 전압(Vs) 까지 상승한다.
제 1라이징 트랜지스터(Yr)는 인덕터(L)와 소스 커패시터(Cs) 사이에 위치된다. 이와 같은 제 1라이징 트랜지스터(Yr)는 소스 커패시터(Cs)로부터 패널 커패시터(Cp)로 전압이 공급될 때 턴-온된다.
제 1폴링 트랜지스터(Yf)는 인덕터(L)와 소스 커패시터(Cs) 사이에 위치된다. 이와 같은 제 1폴링 트랜지스터(Yf)는 패널 커패시터(Cp)로부터 소스 커패시터(Cs)로 에너지가 회수될 때 턴-온된다.
제 2라이징 트랜지스터(Ys)는 서스테인 전압원(Vs)과 패널 커패시터(Cp) 사이에 위치된다. 이와 같은 제 2라이징 트랜지스터(Ys)는 소스 커패시터(Cs)로부터 패널 커패시터(Cp)로 전압이 1차 공급된 이후에 턴-온된다. 그러면, 패널 커패시터(Cp)로 서스테인 전압(Vs)이 공급되어 서스테인 방전이 안정적으로 발생될 수 있다.
제 2폴링 트랜지스터(Yg)는 기저 전압원(GND)과 패널 커패시터(Cp) 사이에 위치된다. 이와 같은 제 2폴링 트랜지스터(Yg)는 패널 커패시터(Cp)로 기저전위가 공급될 때 턴-온된다. 다이오드들(D1 내지 D4)은 전류의 흐름을 제어한다.
마찬가지로, 유지 구동부(104)에 포함되는 에너지 회수회로(202)도 트랜지스터들(Xr, Xf, Xs, Xg), 다이오드들(D1' 내지 D4'), 소스 커패시터(Cs') 및 인덕터(L')를 구비한다. 이와 같은 유지 구동부(104)에 포함되는 트랜지스터들(Xr, Xf, Xs, Xg), 다이오드들(D1' 내지 D4'), 소스 커패시터(Cs') 및 인덕터(L')의 설 치 위치 및 구성은 주사 구동부(106)에 포함되는 에너지 회수회로(200)와 동일하므로 상세한 설명은 생략하기로 한다.
"1"의 계조를 구현하기 위하여 에너지 회수회로(200, 202)의 동작과정을 도 4와 결부하여 상세히 설명하기로 한다.
먼저, 서스테인 기간의 초기에 제 2라이징 트랜지스터들(Ys, Xs)이 턴-온된다. 제 2라이징 트랜지스터들(Ys, Xs)이 턴-온되면 주사전극(Y) 및 유지전극(X)의 전압이 서스테인 전압(Vs)으로 상승한다. 이때, 주사전극(Y)과 어드레스 전극(A)간의 제 1서스테인 방전이 일어난다.
이후, 주사 구동부(106)의 에너지 회수회로(200)에서는 제 2라이징 트랜지스터(Ys)가 턴-오프됨과 아울러 제 1폴링 트랜지스터(Yf)가 턴-온된다.
제 1폴링 트랜지스터(Yf)가 턴-온되면 소스 커패시터(Cs), 인덕터(L) 및 주사전극(Y)이 전기적으로 접속된다. 이 경우, 주사전극(Y)에 인가된 전압 중 일부 전압이 소스 커패시터(Cs)로 회수되면서 주사전극(Y)의 전압이 Vs/2의 전압으로 하강한다.
그리고, 유지 구동부(104)의 에너지 회수회로(202)에서는 제 2라이징 트랜지스터(Xs)가 턴-오프됨과 아울러 제 1폴링 트랜지스터(Xf)가 턴-온된다. 제 1폴링 트랜지스터(Xf)가 턴-온되면 유지전극(Y)에 인가된 전압 중 일부 전압이 소스 커패시터(Cs')로 회수된다. 이후, 제 1폴링 트랜지스터(Xf)가 턴-오프됨과 아울러 제 2폴링 트랜지스터(Xg)가 턴-온된다. 제 2폴링 트랜지스터(Xg)가 턴-온되면 유지전극(X)의 전압이 접지 전위(GND)의 전압까지 하강한다. 즉, 도 4에 도시된 바와 같 이 주사전극(Y)의 전위는 Vs/2의 전압을 유지하고, 유지전극(X)의 전위는 접지 전위(GND)를 유지한다. 이때, 주사전극(Y)과 유지전극(X) 간에 제 2서스테인 방전이 일어난다.
이후, 유지 구동부(104)의 에너지 회수회로(202)의 제 1라이징 트랜지스터(Xr)가 턴-온된다. 제 1라이징 트랜지스터(Xr)가 턴-온되면 소스 커패시터(Cs')에 충전된 전압이 인덕터(L')를 경유하여 유지전극(X)으로 공급된다. 이때, 공진 현상에 의하여 유지전극(X)의 전압은 대략 Vs의 전압까지 상승한다. 유지전극(X)의 전압이 대략 서스테인 전압(Vs)으로 상승한 후 제 2라이징 트랜지스터(Xs)가 턴-온된다. 제 2라이징 트랜지스터(Xs)가 턴-온되면 유지전극(X)의 전압이 서스테인 전압(Vs)으로 안정적으로 유지된다.
한편, 유지전극(X)의 전압이 상승되면 주사전극(Y)의 전압도 유지전극(X)의 전압 상승에 대응하여 상승된다. 상세히 설명하면, 유지전극(X)이 전압이 상승될 때 제 1폴링 트랜지스터(Yf)가 턴-온 상태를 유지한다. 이 경우, 주사전극(Y)은 특정 전압원이 아닌 소스 커패시터(Cs)에 접속된다. 따라서, 유지전극(X)의 전압이 상승될 때 패널 커패시터(Cp)의 커플링에 의하여 주사전극(Y)의 전압도 일부 상승한다.
이후, 주사 구동부(106)의 제 2폴링 트랜지스터(Yg)가 턴-온되어 주사전극(Y)의 전압은 접지 전위(GND)로 하강한다. 그리고, 최저 휘도 서브필드의 다음 서브필드의 리셋기간에 의하여 소정의 구동파형이 인가된다. 예를 들어, 다음 서브필드의 리셋기간 동안 주사전극에는 접지 전위(GND)로부터 하강하는 소거 램프럴 스가 인가되고, 유지전극은 서스테인 전압(Vs)을 유지한다.
도 5는 본 발명의 다른 실시예에 의한 최저 휘도 서브필드의 구동파형을 나타내는 도면이다. 도 5를 설명할 때 도 2와 동일한 구동 구형으로 설정되는 리셋기간 및 어드레스 기간의 상세한 설명은 생략하기로 한다.
도 5를 참조하면, 본 발명의 다른 실시예에 의한 최저 휘도 서브필드 구동파형의 서스테인 기간에는 주사전극들(Y1 내지 Yn) 및 유지전극들(X1 내지 Xn)로 동시에 서스테인 펄스를 공급함과 동시에 어드레스전극들(A1 내지 Am)로 접지 전위(Vg)를 인가한다. 주사전극들(Y1 내지 Yn) 및 유지전극들(X1 내지 Xn)로 서스테인 펄스가 공급되면 주사전극들(Y1 내지 Yn) 및 유지전극들(X1 내지 Xn)의 전압이 서스테인 전압(Vs)으로 상승한다. 이때, 어드레스 방전에 의하여 형성된 벽전하에 의하여 주사전극들(Y1 내지 Yn)과 어드레스 전극들(A1 내지 Am) 사이에서 제 1서스테인 방전이 발생한다.
상세히 설명하면, 어드레스 방전이 발생된 방전셀에서 주사전극(Y)에는 정극성의 벽전하가 형성되고, 어드레스 전극(A)에는 부극성의 벽전하가 형성된다. 따라서, 서스테인 기간 동안 주사전극(Y)으로 서스테인 펄스가 공급되면 주사전극(Y)과 어드레스 전극(A) 간에 제 1서스테인 방전이 발생한다. 이때, 어드레스 기간 동안 어드레스 방전이 일어나지 않는 방전셀들에서는 주사전극(Y)과 어드레스전극(A) 간에 방전이 일어나지 않는다.
주사전극(Y)과 어드레스 전극(A) 간에 미세방전이 발생된 후 주사전극들(Y1 내지 Yn)의 전압은 서스테인 전압(Vs)을 유지하고, 유지전극들(X1 내지 Xn)의 전압은 서스테인 전압(Vs)의 절반(Vs/2)의 전압으로 하강한다. 이때, 주사전극들(Y1 내지 Yn)과 유지전극들(X1 내지 Xn) 간에 제 2서스테인 방전이 발생한다.
주사전극(Y)으로 서스테인 전압(Vs)이 인가되고, 유지전극으로 Vs/2의 전압이 인가되면 주사전극(Y)과 유지전극(X) 간의 전압차는 Vs/2로 설정된다. 이 경우, 주사전극(Y)과 유지전극(X) 간에 제 2서스테인 방전이 발생한다. 실제로, 제 1서스테인 방전에 의한 프라이밍 하전입자에 의하여 방전셀 내에서는 Vs/2의 전압차에 의해서도 안정적으로 제 2서스테인 방전이 일어난다.
상술한 바와 같이, 본 발명에서는 주사전극(Y)과 어드레스 전극(X)간의 제 1서스테인 방전 및 주사전극(Y)과 유지전극(X) 간의 제 2서스테인 방전을 이용하여 "1"의 계조를 표현한다. 여기서, 주사전극(Y)과 어드레스 전극(X) 간에는 대향방전이 일어나기 때문에 제 1서스테인 방전에 의한 빛은 외부에서 거의 관측되지 않는다. 그리고, 주사전극(Y)과 유지전극(X)간의 제 2서스테인 방전도 Vs/2의 전압차에 의하여 발생되기 때문에 외부에서 관측되는 빛의 양을 최소화할 수 있다.
한편, 도 5에서 서스테인 기간에 공급되는 구동 파형은 이상적인 구동파형을 나타낸 것이다. 예를 들어, 서스테인 기간에 공급되는 구동 파형은 최저 휘도 서브필드의 다음 서브필드의 리셋기간에 위치되는 구동 파형이 안정적으로 공급될 수 있도록 도 6과 같이 인가될 수 있다. 다시 말하여, 도 6과 같이 제 2서스테인 방전 이후에 유지전극들(X1 내지 Xn)의 전압을 서스테인 전압(Vs)으로 상승시켜 다음 리셋기간 중 일부기간 동안 서스테인 전압(Vs)을 유지한다.
도 6의 구동파형의 생성과정을 도 3의 에너지 회수회로와 결부하여 설명하면 다음과 같다.
먼저, 서스테인 기간의 초기에 제 2라이징 트랜지스터들(Ys, Xs)이 턴-온된다. 제 2라이징 트랜지스터들(Ys, Xs)이 턴-온되면 주사전극(Y) 및 유지전극(X)의 전압이 서스테인 전압(Vs)으로 상승한다. 이때, 주사전극(Y)과 어드레스 전극(A) 간에 제 1서스테인 방전이 일어난다. 이후, 유지 구동부(104)의 에너지 회수회로(200)에서는 제 2라이징 트랜지스터(Xs)가 턴-오프됨과 아울러 제 1폴링 트랜지스터(Xf)가 턴-온된다.
제 1폴링 트랜지스터(Xf)가 턴-온되면 소스 커패시터(Cs'), 인덕터(L') 및 유지전극(X)이 전기적으로 접속된다. 이 경우, 유지전극(X)에 인가된 전압 중 일부 전압이 소스 커패시터(Cs)로 회수되면서 유지전극(X)의 전압이 Vs/2의 전압으로 하강한다. 이때, 주사전극(Y)과 유지전극(X) 간에 제 2서스테인 방전이 일어난다.
이후, 주사 구동부(106)의 제 1폴링 트랜지스터(Yf) 및 제 2폴링 트랜지스터(Yg)가 순차적으로 턴-온되면서 주사전극(Y)의 전압이 Vs/2를 거쳐 접지 전위(GND) 까지 하강한다. 그리고, 유지 구동부(104)의 제 2라이징 트랜지스터(Xs)가 턴-온되어 유지전극(X)의 전압은 서스테인 전압(Vs) 까지 상승한다. 이후, 최저 휘도 서브필드의 다음 서브필드의 리셋기간에 의하여 소정의 구동파형이 인가된다. 예를 들어, 다음 서브필드의 리셋기간 동안 주사전극에는 접지 전위(GND)로부터 하강하는 소거 램프럴스가 인가되고, 유지전극은 서스테인 전압(Vs)을 유지한다.
도 7a는 종래의 계조에 대응하는 휘도 그래프이고, 도 7b는 본 발명의 계조에 대응하는 휘도 그래프이다. 여기서, 도 7b에서 휘도 그래프에서 "1"의 휘도는 도 4의 구동 파형을 인가하였고, "2"의 휘도는 한쌍의 서스테인 펄스를 인가하였다.
도 7a 및 도 7b를 참조하면, 종래에는 저휘도에서 계조에 대응하는 휘도가 선형적으로 증가하지 못한다. 따라서, 저계조에서 계조 선형성을 확보하지 못하고, 이에 따라 자연스러운 영상을 표시하기 어렵다. 하지만, 본 발명에서는 저휘도에서 계조에 대응하는 휘도가 선형적으로 증가한다. 따라서, 저계조에서 계조 선형성을 확보할 수 있고, 이에 따라 저계조에서 부드러운 영상의 표현이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면이다.
도 2는 본 발명의 제 1실시예에 의한 최저 휘도 서브필드의 구동파형을 나타내는 도면이다.
도 3은 본 발명의 실시예에 의한 에너지 회수회로를 나타내는 도면이다.
도 4는 본 발명의 제 2실시예에 의한 최저 휘도 서브필드의 구동파형을 나타내는 도면이다
도 5는 본 발명의 제 3실시예에 의한 최저 휘도 서브필드의 구동파형을 나타내는 도면이다
도 6은 본 발명의 제 4실시예에 의한 최저 휘도 서브필드의 구동파형을 나타내는 도면이다
도 7a 및 도 7b는 계조에 대응하는 휘도 커브를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : 어드레스 구동부 104 : 유지 구동부
106 : 주사 구동부 108 : 전원부
110 : 제어부 200,202 : 에너지 회수회로

Claims (18)

  1. 한 프레임이 다수의 서브필드를 포함하는 플라즈마 디스플레이 패널의 구동방법에 있어서;
    상기 다수의 서브필드 중 최저 휘도 서브필드의 서스테인 기간 동안 제 1전극 및 제 2전극에 서스테인 전압을 가지는 펄스를 동시에 인가하는 제 1단계와;
    상기 제 1단계 이후에 상기 제 1전극의 전압을 상기 서스테인 전압 및 접지전압 사이의 전압으로 하강시키고, 상기 제 2전극의 전압을 상기 접지전압으로 유지시키는 제 2단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1항에 있어서,
    상기 제 1전극은 주사전극, 상기 제 2전극은 유지전극, 상기 서스테인 전압 및 접지전압 사이의 전압은 에너지 회수회로로부터 공급되는 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1항에 있어서,
    상기 최저 휘도 서브필드는 "1"의 계조를 표현하는 서브필드인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1항에 있어서,
    상기 제 1단계에서 상기 제 1전극과 어드레스전극 간에 제 1서스테인 방전이 일어나고, 상기 제 2단계에서 상기 제 1전극과 제 2전극 간에 제 2서스테인 방전이 일어나는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 4항에 있어서,
    상기 제 1서스테인 방전 및 제 2서스테인 방전에서 생성되는 빛이 "1"의 계조를 표현하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 1항에 있어서,
    상기 제 2단계 및 다음 서브필드 사이의 기간에 상기 제 2전극의 전압을 상기 서스테인 전압까지 상승시키는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 1항에 있어서,
    상기 제 1단계 동안 상기 서스테인 전압을 공급하기 위한 서스테인 전압원과 상기 제 1전극 사이에 위치되는 제 2라이징 트랜지스터(Ys) 및 상기 서스테인 전압원과 상기 제 2전극 사이에 위치되는 제 2라이징 트랜지스터(Xs)를 동시에 턴-온시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 7항에 있어서,
    상기 제 2단계 동안 상기 제 1전극과 소스 커패시터(Cs) 사이에 위치되는 제 1폴링 스위치(Yf)를 턴-온시키고, 상기 제 2전극과 상기 소스 커패시터(CS') 사이에 위치되는 제 1폴링 스위치(Xf) 및 상기 제 2전극과 상기 접지전압을 공급하기 위한 접지 전원 사이에 위치되는 제 2폴링 스위치(Xg)를 순차적으로 턴-온시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 6항에 있어서,
    상기 제 2전극의 전압을 상기 서스테인 전압으로 상승시키기 위하여 상기 제 2전극과 소스 커패시터(Cs') 사이에 위치되는 제 1라이징 트랜지스터(Xr) 및 상기 서스테인 전압을 공급하기 위한 서스테인 전압원과 상기 제 2전극 사이에 위치되는 제 2라이징 트랜지스터(Xs)를 순차적으로 턴-온시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 한 프레임이 다수의 서브필드를 포함하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 다수의 서브필드 중 최저 휘도 서브필드의 서스테인 기간 동안 제 1전극 및 제 2전극으로 서스테인 전압을 가지는 펄스를 동시에 인가하는 제 1단계와,
    상기 제 1단계 이후에 상기 제 2전극의 전압을 상기 서스테인 전압 및 접지전압 사이의 전압으로 하강시키는 제 2단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 10항에 있어서,
    상기 제 1전극은 주사전극, 상기 제 2전극은 유지전극, 상기 서스테인 전압 및 접지전압 사이의 전압은 에너지 회수회로로부터 공급되는 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 10항에 있어서,
    상기 최저 휘도 서브필드는 "1"의 계조를 표현하는 서브필드인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 제 10항에 있어서,
    상기 제 1단계에서 상기 제 1전극과 어드레스전극 간에 제 1서스테인 방전이 일어나고, 상기 제 2단계에서 상기 제 1전극과 제 2전극 간에 제 2서스테인 방전이 일어나는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  14. 제 13항에 있어서,
    상기 제 1서스테인 방전 및 제 2서스테인 방전에서 생성되는 빛이 "1"의 계조를 표현하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  15. 제 10항에 있어서,
    상기 제 2단계 및 다음 서브필드 사이의 기간에 상기 제 2전극의 전압을 상기 서스테인 전압까지 상승시키는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  16. 제 10항에 있어서,
    상기 제 1단계 동안 상기 서스테인 전압을 공급하기 위한 서스테인 전압원과 상기 제 1전극 사이에 위치되는 제 2라이징 트랜지스터(Ys) 및 상기 서스테인 전압원과 상기 제 2전극 사이에 위치되는 제 2라이징 트랜지스터(Xs)를 동시에 턴-온시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  17. 제 16항에 있어서,
    상기 제 2단계 동안 상기 제 2전극과 소스 커패시터(Cs') 사이에 위치되는 제 1폴링 스위치(Xf)가 턴-온되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  18. 제 15항에 있어서,
    상기 제 2전극의 전압을 상기 서스테인 전압으로 상승시키기 위하여 상기 서스테인 전압을 공급하기 위한 서스테인 전압원과 상기 제 2전극 사이에 위치되는 제 2라이징 트랜지스터(Xs)가 턴-온되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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