JP2004266970A

JP2004266970A - 整流切換回路

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Publication number: JP2004266970A
Application number: JP2003056636A
Authority: JP
Inventors: Hiroshi Kitagawa; 浩北川; Shoichi Nishibori; 正一西堀
Original assignee: ETA ELECTRIC INDUSTRY CO Ltd
Current assignee: ETA ELECTRIC INDUSTRY CO Ltd
Priority date: 2003-03-04
Filing date: 2003-03-04
Publication date: 2004-09-24

Abstract

【目的】スイッチ素子としてゲート素子やトライアックを使用せず、駆動電力の著しい低減、および導通時の損失低減による本装置の高効率化を図り、整流モードが切り換わる入力電圧の閾値付近で整流モードが繰り返す恐れのない、信頼性の高い整流切換回路を提供する。
【構成】交流入力電圧を制御回路で検出し、その切り換え信号によって、ＡＣ１００Ｖ系の時の倍電圧整流モードと、ＡＣ２００Ｖ系の時のブリッジ整流モードとをスイッチ素子で切り替えて、直流出力電圧がほぼ同じになるようにする整流切換回路において、前記スイッチ素子としてソースを共通に接続した電界効果トランジスタを用いたことを特徴とする。電界効果トランジスタの共通ソースを制御回路のゼロボルトラインに接続して、電界効果トランジスタを直接駆動できるようにした。
制御回路を整流モードの切換わりと解除の入力電圧が異なるようヒステリシスを持たせる構成とした。
【選択図】図１

Description

【０００１】
【発明が属する技術分野】
本発明は交流入力電圧に応じて整流モードを自動的に切り換える整流切換回路に関する。さらに詳しく云えば、入力電源がＡＣ１００Ｖ系の場合には倍電圧整流モードに、ＡＣ２００Ｖ系の場合にはブリッジ整流モードに自動的に切り換えて、本装置の後段に接続されて本機の負荷となるスイッチング電源などの装置への直流出力電圧を一定にする整流切換回路に関する。
【０００２】
【従来の技術】
一般にこの種の回路の基本形は図４に示すように、ブリッジ整流器Ｄ０１のプラス出力とマイナス出力間に同容量の平滑用キャパシタＣ０１、Ｃ０２を直列に接続し、入力がＡＣ１００Ｖ系のときはこのキャパシタＣ０１とＣ０２の中点とＡＣ入力の一端をスイッチ素子でショートすることにより倍電圧整流回路を形成し、入力がＡＣ２００Ｖ系のときは前記スイッチ素子をオープンにすることでブリッジ整流回路を形成して、異なる入力電圧系でもほぼ同様の出力電圧を得るものである。なお、Ｃ０１、Ｃ０２にそれぞれ並列に接続してある抵抗器Ｒ０１、Ｒ０２は、ブリッジ整流モードの際のキャパシタＣ０１、Ｃ０２の容量誤差による印加電圧の不均等を防ぐためのバランス用抵抗である。
【０００３】
前記スイッチ素子の動作を、入力電圧を監視することによって自動で行うようにした回路が発明されており、例えば特許文献１では、前記スイッチ素子にパルス駆動により駆動損失を低減したゲート素子（トライアック）を用い、且つＡＣ２００Ｖを投入する際その経過においてＡＣ１００Ｖ系入力を検出して倍電圧整流モードのまま入力電圧がＡＣ２００Ｖに達し、本装置の出力電圧が異常な高電圧となる誤動作に対しては制御回路内に遅延回路を設け、一定時間後に倍電圧整流モードとなるようにする解決方法、ＡＣ２００Ｖ系で使用中の瞬時停電や瞬時電圧低下時に倍電圧整流モードに移行したままＡＣ２００Ｖに復帰することによる出力電圧が異常に高くなる誤動作に対しては、制御回路内にラッチ回路を設け、ブリッジ整流モードに固定する等の解決方法、および、制御回路への給電入力をＡＣの全波整流として正負両位相を監視して切換動作の信頼性を高めること等が提案されている。
【０００４】
【特許文献１】
特開平５−３０７２９号公報
【０００５】
【発明が解決しようとする課題】
しかし、上記の従来の整流切換回路は、倍電圧整流モードとブリッジ整流モードを切り換えるスイッチ素子にトライアックを使用しているため、以下のような問題があった。
（１）トライアックの駆動に電力を要する。
（２）トライアックの導通時の順方向電圧による損失がある。
（３）１度ＯＮすると入力商用電源の周波数の半周期の間ＯＦＦ出来ず、その間の制御が出来ない。
さらに、回路構成上以下の問題もあった。
（４）入力電圧を監視して上記スイッチ素子の駆動信号を出力する検出回路の電位と、上記スイッチ素子の電位が異なるため、フォトカプラ等で絶縁して信号を伝達する必要があった。
（５）初期状態から倍電圧モードに切り換わる入力電圧、倍電圧整流モードからブリッジ整流モードへ切り換わるそれぞれの入力電圧の閾値付近では、検出回路の動作用電源電圧に含まれるリップル電圧の影響で、倍電圧整流モード→ブリッジ整流モード→倍電圧整流モードの様に動作を繰り返してしまう恐れがあった。
【０００６】
本発明は上記の問題点に鑑みて提案されたもので、電界効果トランジスタ（ＦＥＴ）のソースを共通に接続した回路をスイッチ素子として使用し、その駆動電力の著しい低減、およびＦＥＴのＯＮ抵抗を適宜選定することによる導通時の損失低減による本装置の高効率化と、信頼性の高い回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る整流切換回路は以下の構成としたものである。即ち本発明に係る整流切換回路は、交流入力電圧を制御回路で検出し、該制御回路の切り換え信号によって、ＡＣ１００Ｖ系の時の倍電圧整流モードと、ＡＣ２００Ｖ系の時のブリッジ整流モードとをスイッチ素子で切り換えて、直流出力電圧がほぼ同じになるようにする整流切換回路において、前記スイッチ素子としてソースを共通に接続した電界効果トランジスタ（ＦＥＴ）を用いたことを特徴とする。
【０００８】
上記本発明において、電界効果トランジスタ（ＦＥＴ）の共通ソースを制御回路のゼロボルトラインに接続して、該電界効果トランジスタを直接駆動できるようにしたことを特徴とする。
【０００９】
本発明に係る整流切換回路は、入力投入の際、制御回路内に設けた駆動回路により、入力投入直後の初期状態を電界効果トランジスタのゲート電圧が閾値以下であるように制御してブリッジ整流モードから動作を開始させ、ＡＣ１００Ｖ系入力の場合には制御回路内に別途設けた遅延回路で一定時間後に前記駆動回路を制御して電界効果トランジスタを駆動してＯＮさせ、ゲート電圧を閾値以上にして倍電圧整流モードとする構成とした。これは入力投入直後の初期状態がブリッジ整流モードであることを確実にするためである。
【００１０】
また、本発明に係る整流切換回路は、制御回路内に、前記駆動回路と共に、ＡＣ２００Ｖ系入力の場合、前記遅延回路がＡＣ１００Ｖ系入力を検出して前記駆動回路に信号を送出するより早くＡＣ２００Ｖ系入力を検出する回路を設け、前記スイッチ素子をＯＦＦに保ち、入力電圧上昇の過程において（ＡＣ１００Ｖを検出して）倍電圧整流モードになることなく、ブリッジ整流モードになる構成としたものである。
【００１１】
本発明に係る整流切換回路においては、制御回路を、倍電圧整流モードが解除されブリッジ整流モードに戻る入力電圧が、初期状態のブリッジ整流モードから倍電圧整流モードとなる入力電圧より低くなるように設定した。
【００１２】
また、ＡＣ２００Ｖ系入力投入の場合、前記制御回路を、ブリッジ整流モードとなる入力電圧に対し、ブリッジ整流モードが解除され、入力投入直後の初期状態に戻る入力電圧を、初期状態から倍電圧整流モードとなる入力電圧より低くなるように設定した。さらに、前記制御回路を、ＡＣ１００Ｖ系から入力電圧を徐々に上昇させた際の、倍電圧整流モードからブリッジ整流モードへ切り換わる入力電圧が、ＡＣ２００Ｖ系入力投入においてブリッジ整流モードとなる入力電圧より高くなるように設定した。
【００１３】
【作用】
本発明に係る上記の整流切換回路において、スイッチ素子として用いる電界効果トランジスタ（ＦＥＴ）は、そのゲート電圧を閾値以下に保つとＯＦＦで、倍電圧整流モードが解除されてブリッジ整流モードとなり、ゲート電圧を閾値以上にするとＯＮして、倍電圧整流モードとなる。このゲート電圧を閾値以下に保つ回路が前記駆動回路であり、その回路を開いてゲート電圧を閾値以上にし、ＦＥＴをＯＮする機構は遅延回路による駆動回路の制御であって、これらの回路は制御回路に内在する。本発明に係る整流切換回路は上記の構成により、ＡＣ入力投入の初期状態においては、スイッチ素子である電界効果トランジスタ（ＦＥＴ）のゲート電圧を閾値以下に保つ回路（駆動回路）により制御されて、電界効果トランジスタ（ＦＥＴ）はＯＦＦなので、必ずブリッジ整流モードとなっている。
【００１４】
入力電圧がＡＣ１００Ｖ系（例えば、１００Ｖ、１１０Ｖ、１１５Ｖ、１２０Ｖなど）の場合は、入力投入して一定時間後に電界効果トランジスタ（ＦＥＴ）のゲート電圧を閾値以下に保つ駆動回路を開いてゲート電圧を閾値以上にし、電界効果トランジスタをＯＮさせて倍電圧整流モードにする。また、倍電圧整流モードが解除される入力電圧が、初期状態から倍電圧整流モードに移行する入力電圧より低くなるように制御回路の動作を設定してあるので、入力電圧を徐昇した場合や、倍電圧整流モードとなる入力電圧付近で動作させた場合、倍電圧整流モード→ブリッジ整流モード→倍電圧整流モードのように動作を繰り返してしまうことがない。
【００１５】
入力電圧がＡＣ２００Ｖ系（例えば、２００Ｖ、２２０Ｖ、２３０Ｖ、２４０Ｖなど）の場合は、倍電圧整流モードになるより早く前記電界効果トランジスタ（ＦＥＴ）のゲート電圧を閾値以下に保つ駆動回路を閉じてゲート電圧を閾値以下に保ち、電界効果トランジスタ（ＦＥＴ）をＯＦＦに保つことで、倍電圧整流モードになることなくブリッジ整流モードとなる。また、倍電圧整流モードからブリッジ整流モードに移行する入力電圧よりブリッジ整流モードが解除される入力電圧が、前記初期状態から倍電圧整流モードになる入力電圧より低くなるよう制御回路の動作を設定してあるので、ＡＣ１００Ｖ系から入力電圧を徐昇させた場合や、倍電圧整流モードからブリッジ整流モードとなる入力電圧付近で動作させた場合、倍電圧整流モード→ブリッジ整流モード→倍電圧整流モードのように動作を繰り返してしまうことがない。
【００１６】
同時に入力電圧が、前記初期状態から倍電圧整流モードになる入力電圧より低く設定したブリッジ整流モードの解除電圧以上である場合、その入力電圧の瞬時低下を生じたときは、ブリッジ整流モードを維持しているので、入力電圧が復帰しても倍電圧整流を行わないので、異常な高電圧を出力しない。また、入力電圧が、前記初期状態から倍電圧整流モードになる入力電圧より低く設定したブリッジ整流モードの解除電圧以下である場合、その入力電圧の瞬時低下や瞬時停電に対しても、ほぼ初期状態からの動作となるので異常な高電圧を出力しない。スイッチ素子は電界効果トランジスタ（ＦＥＴ）であるので、駆動信号は理論的には電圧のみでよく、駆動損失がない。同時に電界効果トランジスタ（ＦＥＴ）のボディーダイオードの存在を活用し、制御回路のゼロボルト（０Ｖ）ラインをスイッチ素子の共通ソース部に接続することができ、直接電界効果トランジスタ（ＦＥＴ）のゲートを駆動することができる。
【００１７】
【発明の実施の形態】
本発明に係る整流切換回路を、図に示す実施例に基づいて具体的に説明する。図１は本発明に係る整流切換回路の一実施例を示す回路図である。図１において、入力であるＡＣ電圧は１極はヒューズＦ１を経て、他極は直接ブリッジダイオードＤ０１に接続され、ブリッジダイオードＤ０１の出力側には平滑用キャパシタＣ０ｌとＣ０２が直列に接続されている。このキャパシタＣ０ｌとＣ０２には、ブリッジ整流モードの時、そのキャパシタの容量誤差による印加電圧の不均等を防ぐためのバランス用抵抗Ｒ０１、Ｒ０２がそれぞれ並列に接続されている。更にブリッジダイオードＤ０１の出力側には本整流回路の負荷となるスイッチング電源装置などが接続される。
【００１８】
また、ヒューズＦ１を挿入していない側の極とブリッジダイオードＤ０１との接続部と前記キャパシタＣ０ｌとＣ０２の直列接続の中点の間にスイッチ素子１が接続されている。このスイッチ素子１は、電界効果トランジスタ（ＦＥＴ）Ｑ１１、Ｑ１２で構成され、それぞれのソースＳ、Ｓを接続して共通とし、制御回路２のゼロボルト（０Ｖ）ラインに接続する。また、前記電界効果トランジスタ（ＦＥＴ）Ｑ１１、Ｑ１２のゲートＧ、Ｇを接続して共通とし、制御回路２のトランジスタＱ３のコレクタに接続する。さらにトランジスタＱ１１、Ｑ１２のドレインＤ、Ｄは片方を前記ブリッジダイオードＤ０１のヒューズＦ１を挿入していない側の交流入力端子に接続し、他方を前記キャパシタＣ０ｌとＣ０２の直列接続の中点に接続して構成されている。
【００１９】
制御回路２はＡＣ入力電圧を検知し、ＡＣ１００Ｖ系入力の時はある一定時間後に倍電圧整流モードに、ＡＣ２００Ｖ系入力の時は上記ＡＣ１００Ｖ系入力の時の倍電圧整流モードになる時間より十分早くブリッジ整流モードとなるよう制御して、スイッチ素子１の電界効果トランジスタ（ＦＥＴ）Ｑ１１とＱ１２のゲートを駆動する回路である。
【００２０】
制御回路２においてＱ１は第１のトランジスタ、Ｑ２は第２のトランジスタ、Ｑ３は第３のトランジスタ、ＩＣ１は第１の集積回路、Ｄ１は第１のダイオード、Ｄ２は第２のダイオード、Ｄ３は第３のダイオード。Ｄ４は第４のダイオード、Ｚｄｌは第１のツェナーダイオード、Ｚｄ２は第２のツエナーダイオード、Ｚｄ３は第３のツェナーダイオード、Ｃ１〜Ｃ４はキャパシタ（４個）、抵抗器は１５個使用しておりＲ１〜Ｒ１５のように示した。
【００２１】
制御回路２の構成は以下のとおりである。ＡＣ入力の一端に接続したヒューズＦ１とブリッジダイオードＤ０１との接続部に第１のダイオードＤ１のアノードを接続し、カソード側には第１の抵抗器Ｒ１を接続する。Ｒ１の他端は第１のキャパシタＣ１を接続し、Ｃ１の他端は制御回路２のゼロボルト（０Ｖ）ライン（以下「０Ｖライン」と記載）に接続する。抵抗器Ｒ１とキャパシタＣ１の接続部に抵抗器Ｒ２及びＲ７を接続する。抵抗器Ｒ２の他端は第１のツェナーダイオードＺｄ１のカソードおよび各抵抗器Ｒ３、Ｒ５、Ｒ６、Ｒ１０を接続し、抵抗器Ｒ７の他端は、第１のトランジスタＱ１のコレクタ、キャパシタＣ３、抵抗器Ｒ８、第２のツエナーダイオードＺｄ２のカソードおよび抵抗器Ｒ１１を接続する。第１のツェナーダイオードＺｄ１のアノードは制御回路２の０Ｖラインに接続し、抵抗器Ｒ３の他端は集積回路ＩＣ１の入力端子ｉ（電源端子を兼ねる）、抵抗器Ｒ４、キャパシタＣ２、および第２のダイオードＤ２のカソードとの接続部に接続し、抵抗器Ｒ４とキャパシタＣ２の他端及び集積回路ＩＣ１のグランド端子ｇは制御回路２の０Ｖラインに接続する。
【００２２】
抵抗器Ｒ５の他端は第２のダイオードＤ２のアノード、集積回路ＩＣ１の出力端子ｏおよび第３のダイオードＤ３のカソードとの接続部に接続し、抵抗器Ｒ６の他端は、第１のトランジスタＱ１のベースと前記ダイオードＤ３のアノードとの接続部に接続し、抵抗器Ｒ１０の他端は、第２のトランジスタＱ２のコレクタと抵抗器Ｒ１２およびＲ１３の接続部に接続し、Ｒ１３の他端は第３のトランジスタＱ３のベースに接続し、Ｑ３のエミッタは制御回路２の０Ｖラインに接続する。トランジスタＱ１のエミッタは第４のダイオードＤ４のアノードと接続し、Ｄ４のカソード、キャパシタＣ３の他端および抵抗器Ｒ８の他端は前記制御回路２の０Ｖラインに接続する。
【００２３】
第２のツェナーダイオードＺｄ２のアノードは第２のトランジスタＱ２のベースと、抵抗器Ｒ９およびキャパシタＣ４の接続部に接続し、第２のトランジスタＱ２のエミッタと、抵抗器Ｒ９の他端およびキャパシタＣ４の他端を制御回路２の０Ｖラインに接続する。抵抗器Ｒ１１の他端は第３のトランジスタＱ３のコレクタおよびスイッチ素子１の電界効果トランジスタ（ＦＥＴ）のゲートＧ・Ｇと抵抗器Ｒ１４との接続部に接続する。抵抗器Ｒ１５をブリッジダイオードＤ０１と平滑用キャパシタＣ０ｌの接続部に接続し、Ｒ１５の他端を第３のツェナーダイオードＺｄ３のカソードと接続し、Ｚｄ３のアノードは制御回路２の０Ｖラインに接続する。抵抗器Ｒ１５と第３のツェナーダイオードＺｄ３の接続部には抵抗器Ｒ１２の他端と抵抗器Ｒ１４の他端を接続する。
【００２４】
上記回路における各部の動作の一例を以下に説明する。図２（Ａ）、（Ｂ）は、入力時の各部の動作モードを示すグラフである。各部の符号は図２に併記した。図３（Ａ）、（Ｂ）は入力を徐昇、徐降した場合の各部の動作モードを示すグラフである。図２および図３に付記したように、（Ａ）は入力電圧がＡＣ１００Ｖ系の場合、（Ｂ）は入力電圧がＡＣ２００Ｖ系の場合である。図３において、各部の符号は図２と同じである。
１．スイッチ素子１の電界効果トランジスタ（ＦＥＴ）Ｑ１１とＱ１２の共通ソースＳ、Ｓを、制御回路２の０Ｖラインに接続すれば、第１のダイオードＤ１、抵抗器Ｒ１、キャパシタＣ１からなる入力電圧を監視するための半波整流回路は、電界効果トランジスタＱ１１の寄生ダイオード（波線で示す）により電流環路が形成される。同様に、電界効果トランジスタ（ＦＥＴ）Ｑ１１、Ｑ１２のゲート電圧を閾値以下に保つための抵抗器Ｒ１５、Ｒ１２、Ｒ１３、Ｒ１４および第３のトランジスタＱ３からなる回路は前記駆動回路を形成し、電界効果トランジスタ（ＦＥＴ）Ｑ１２の寄生ダイオード（波線で示す）により電流環路が形成され、平滑用キャパシタＣ０ｌの電圧で動作できる。これにより本整流切換回路の構成が可能となっている。
【００２５】
２．入力電圧がＡＣ１００Ｖ系の時〔図２（Ａ）および図３（Ａ）〕：入力されたＡＣ電圧はブリッジダイオードＤ０１で整流され、直列接続の平滑用キャパシタＣ０ｌ、Ｃ０２に充電される。入力電圧が数Ｖで駆動回路の抵抗器Ｒ１５、Ｒ１２およびＲ１３を流れる電流で第３のトランジスタＱ３はＯＮとなり、スイッチ素子１の電界効果トランジスタ（ＦＥＴ）Ｑ１１、Ｑ１２をＯＦＦにする。同時に前記半波整流回路の第１のダイオードＤ１と抵抗器Ｒ１を通してキャパシタＣ１にも充電する。キャパシタＣ１は抵抗器Ｒ１と時定数になるので制御回路２が動作状態になるまで時間を要する。よって、スイッチ素子１は入力投入直後の初期状態においてＯＦＦを保ち、ブリッジ整流モードから動作開始する。次いで時間経過と共にキャパシタＣ１の電圧が上昇していき、集積回路ＩＣ１の入力端子ｉの電圧がＩＣ１の動作電圧以上になるとＩＣ１の出力端子ｏはＯＮして第１のトランジスタＱ１をＯＦＦにする。
【００２６】
更にキャパシタＣ１の電圧が上昇して、第２のツェナーダイオードＺｄ２のカソードＺｄ２−ｋの電圧（＝Ｚｄ２のツエナー電圧＋第２のトランジスタＱ２のベース−エミッタ間電圧）が約１６Ｖに達すると前記Ｑ２（コレクタ：Ｑ２ｃ）がＯＮするが、そのＺｄ２−ｋの電圧が約１６Ｖになるまでの時間は、抵抗器Ｒ７とキャパシタＣ３による遅延回路により、キャパシタＣ１の充電完了時間および集積回路ＩＣ１の動作開始時間より十分遅く設定されている。本実施例では第２のツェナーダイオードＺｄ２のカソードＺｄ２−ｋの電圧を約１６Ｖに設定しているが、他の電圧として設計することも可能である。
【００２７】
集積回路ＩＣ１の動作開始電圧は入力電圧ＡＣ１０Ｖ程度なので、集積回路ＩＣ１の出力端子ＩＣ１ｏはＩＣ１が動作開始するまでＯＦＦであるが、その出力電圧は第１のトランジスタＱ１のベース−エミッタ間電圧以下なのでトランジスタＱ１（コレクタ：Ｑ１ｃ）をＯＮさせることはない。第２のトランジスタＱ２がＯＮすると、抵抗器Ｒ１５、Ｒ１２、Ｒ１３をとおして供給していた第３のトランジスタＱ３のベース電流が抵抗器Ｒ１５、Ｒ１２、第２のトランジスタＱ２と流れるため第３のトランジスタＱ３（コレクタ：Ｑ３ｃ）はＯＦＦとなる。
【００２８】
第３のトランジスタＱ３がＯＦＦとなると、Ｑ３のコレクタＱ３ｃの電圧がスイッチ素子１の電界効果トランジスタ（ＦＥＴ）Ｑ１１、Ｑ１２のゲート電圧の閾値以上となり、Ｑ１１、Ｑ１２はＯＮして倍電圧整流モードとなる。この動作の過程において最初第３のトランジスタＱ３はＯＮしているので、そのコレクタ電流は抵抗器Ｒ１４およびＲ１１から供給されている。第２のトランジスタＱ２がＯＮし始めると第３のトランジスタＱ３はＯＦＦに向かいコレクタ電流が減少していく。すると抵抗器Ｒ１１からトランジスタＱ３へ流れる電流も減少し、その減少した分は第２のツェナーダイオードＺｄ２へ流入する。これは第２のトランジスタＱ２のベース電流増であるからＱ２は急激にＯＮする。この結果Ｑ３は急激に○ＦＦし、電界効果トランジスタ（ＦＥＴ）Ｑ１１、Ｑ１２は急激にＯＮする。
【００２９】
倍電圧整流モードは第２のトランジスタＱ２がＯＦＦで解除されるが、前記のとおり倍電圧整流モードとなる前の抵抗器Ｒ１１から第３のトランジスタＱ３への電流が倍電圧整流モードの時には、トランジスタＱ２のベース電流の増加分となっているので、第２のツェナーダイオードＺｄ２のカソードＺｄ２−ｋの電圧が、Ｚｄ２のツエナー電圧＋Ｑ２のベース−エミッタ間電圧より低くなってＱ２をＯＦＦさせるためには、入力電圧を低くしてＣ１に発生している整流電圧を下げ、前記トランジスタＱ２のベース電流の増加分に見合った分だけＲ７に流れる電流を減じる必要がある。本実施例では入力投入直後の初期状態から倍電圧整流モードに切り換わる入力電圧約ＡＣ５０Ｖよりも低い入力電圧である約ＡＣ３０Ｖとなるように設定してある〔図３（Ａ）〕。
【００３０】
上記の動作の過程において第２のトランジスタＱ２がＯＦＦし始めると第３のトランジスタＱ３がＯＮに向かう。すると抵抗器Ｒ１１から第３のトランジスタＱ３への電流が流れ始めるので、第２のツェナーダイオードＺｄ２へ流入する電流即ち第２のトランジスタＱ２のベース電流が減少するのでＱ２は急激にＯＦＦする。この結果第３のトランジスタＱ３は急激にＯＮし、電界効果トランジスタ（ＦＥＴ）Ｑ１１、Ｑ１２も急激にＯＦＦして倍電圧整流モードは解除される。
【００３１】
ＡＣ２００Ｖ入力系でブリッジ整流モードとさせるための検出は集積回路ＩＣ１で行っており、その検出電圧は約ＡＣ１４０Ｖに設定してあるので〔図３（Ｂ）〕、ＡＣ１００Ｖ系入力の時は集積回路ＩＣ１はＡＣ２００Ｖ系を検出せず、ブリッジ整流モードになることはない。抵抗器Ｒ８は、倍電圧整流モードとなる入力電圧を設定するための分圧抵抗である。抵抗器Ｒ９とキャパシタＣ４は第２のトランジスタＱ２を安定動作させるためのフィルタである。ツェナーダイオードＺｄ３はトランジスタＱ１１およびＱ１２のゲート電圧を保護するためのものである。
【００３２】
３．入力電圧がＡＣ２００Ｖ系の時〔図２（Ｂ）および図３（Ｂ）〕：入力されたＡＣ電圧はブリッジダイオードＤ０１で整流され、直列接続の平滑用キャパシタＣ０ｌ、Ｃ０２に充電される。入力電圧が数Ｖで抵抗器Ｒ１５、Ｒ１２、Ｒ１３を流れる電流で第３のトランジスタＱ３はＯＮとなり、スイッチ素子１の電界効果トランジスタ（ＦＥＴ）Ｑ１１、Ｑ１２をＯＦＦにする。同時に第１のダイオードＤ１、抵抗器Ｒ１を通してキャパシタＣ１にも充電する。キャパシタＣ１は抵抗器Ｒ１と時定数になるので制御回路２が動作状態になるまで時間を要する。よって、スイッチ素子１は入力投入直後の初期状態においてＯＦＦを保ちブリッジ整流モードから動作開始する。
【００３３】
次いで時間経過と共にキャパシタＣ１の電圧が上昇してゆき、集積回路ＩＣ１の入力端子ｉの電圧がＩＣ１の動作電圧以上になると、ＩＣ１の出力端子ＩＣ１ｏはＯＮして第１のトランジスタＱ１をＯＦＦにする。キャパシタＣ１の電圧が更に上昇して抵抗器Ｒ２、Ｒ３、Ｒ４の分圧回路で決定される集積回路ＩＣ１の入力端子ｉの電圧がＩＣ１の閾値に達すると、ＩＣ１はＯＦＦして出力端子ｏはＨ（ハイレベル）となる。この集積回路ＩＣ１の出力がＨ（ハイレベル）となる時間は、前記ＡＣ１００Ｖ系入力時の倍電圧整流モードとなる抵抗器Ｒ７、キャパシタＣ３による遅延時間より十分早く設定してある。
【００３４】
集積回路ＩＣ１の出力がＨ（ハイレベル）となると、第１のトランジスタＱ１がＯＮして第２のツェナーダイオードＺｄ２のカソードＺｄ２−ｋの電圧は約１Ｖ（＝Ｑ１のコレクタ−エミツタ間飽和電圧＋第４のダイオードＤ４の順方向電圧）に保持される。これにより前記ＡＣ１００Ｖ系入力の際説明した倍電圧整流モードになるための第２のツェナーダイオードＺｄ２のカソードＺｄ２−ｋの電圧の上昇は阻止される。従って第２のトランジスタＱ２がＯＦＦ、第３のトランジスタＱ３がＯＮ、電界効果トランジスタ（ＦＥＴ）Ｑ１１、Ｑ１２がＯＦＦの初期状態が維持され、倍電圧整流モードになることなくブリッジ整流モードで動作する。
【００３５】
この動作の過程において集積回路ＩＣ１がＯＦＦし始めると、ＩＣ１の出力端子ｏはＨ（ハイレベル）に向かい、その電圧がＩＣ１の入力端子ｉの電圧＋第２のダイオードＤ２の順方向電圧を超えると、抵抗器Ｒ５、ダイオードＤ２、抵抗器Ｒ４の経路で電流が流れ、集積回路ＩＣ１の入力端子ｉの電圧を上昇させるのでＩＣ１は急激にＯＦＦする。ブリッジ整流モードは前記集積回路ＩＣ１の入力端子ｉの電圧がＩＣ１の閾値以下となることで解除されるが、ブリッジ整流モードで動作中はＩＣ１がＯＦＦであり、抵抗器Ｒ５とダイオードＤ２の直列回路が抵抗器Ｒ３に並列になるので、抵抗器Ｒ３とＲ４の分圧比が変わり、ＩＣ１の入力端子ｉの電圧が上昇しているので、入力電圧を低くしてキャパシタＣ１に発生している整流電圧を下げてＩＣ１の入力端子ｉの電圧を下げる必要がある。本実施例ではブリッジ整流モードになる入力電圧約１４０Ｖに対し十分低い入力電圧である約ＡＣ４０Ｖとなるように設定してある〔図３（Ｂ）〕。
【００３６】
また、前記ブリッジ整流モードになる入力電圧ＡＣ約１４０Ｖは、ＡＣ２００Ｖ系入力電圧を投入した場合の動作電圧であり、ＡＣ１００Ｖ系入力で倍電圧整流モードで動作中に入力電圧が上昇した場合にブリッジ整流モードに切り換わる入力電圧はＡＣ約１５０Ｖに設定してある。これは、ＡＣ１００Ｖ系入力で倍電圧整流モードで動作中は第２のトランジスタＱ２がＯＮしており、抵抗器Ｒ１０をとおしてコレクタ電流が流れていて、その分抵抗器Ｒ２の電圧降下が大きくなっている。ＡＣ２００Ｖ系入力電圧を投入した場合は、その経過中トランジスタＱ２はＯＦＦなので抵抗器Ｒ１０をとおしてのコレクタ電流は無く、その分抵抗器Ｒ２の電圧降下が小さくなっている。
【００３７】
その結果、ＡＣ１００Ｖ系入力時の倍電圧整流モードから入力電圧が上昇してブリッジ整流モードに切り換わる入力電圧の方が、ＡＣ２００Ｖ系入力電圧を投入してブリッジ整流モードとなる入力電圧より高くなる。第１のツェナーダイオードＺｄ１は、集積回路ＩＣ１の動作電圧保護用のダイオードである。キャパシタＣ２は、集積回路ＩＣ１の入力のノイズフィルタ、第３のダイオードＤ３は、ＩＣ１の出力端子ｏがＨ（ハイレベル）の時、抵抗器Ｒ５の電流が第２のトランジスタＱ２のベースに流入するのを阻止するダイオード、第４のダイオードＤ４は前記ダイオードＤ３使用のためトランジスタＱ２のベース電位バランス用のダイオードである。集積回路ＩＣ１は、３端子のシステムリセット用ＩＣを活用したが、検出端子電圧が閾値以下で出力Ｌ（ローレベル）、閾値以上で出力Ｈ（ハイレベル）のモードであれば一般のコンパレータＩＣ、オペレーショナルアンブ等を使用しても同様に動作させられる。
【００３８】
４．電源電圧異常時。先ずＡＣ１００Ｖ系入力時〔図３（Ａ）〕では、集積回路ＩＣ１がＡＣ２００Ｖ系入力電圧を検出しないので、入力の瞬時低下や瞬時停電に対し倍電圧整流モードに復帰する。また、入力過電圧が発生した場合は、集積回路ＩＣ１がＡＣ２００Ｖ系入力電圧を検出して、約ＡＣ１５０Ｖ以上でブリッジ整流モードに切り換える〔図３（Ｂ）〕。第１のダイオードＤ１が接続されている相において入力過電圧が発生した場合は、その電圧上昇を集積回路ＩＣ１で検出して、そのサイクルの途中であってもブリッジ整流モードに切り換える。入力電圧が正規ＡＣ１００Ｖ系入力電圧に復帰しても前記説明のとおり、入力電圧が約ＡＣ４０Ｖ以下に下がらないとブリッジ整流モードは解除されない。
【００３９】
ＡＣ２００Ｖ系入力時〔図３（Ｂ）〕では、入力の瞬時低下が発生した場合は前記説明のとおり、その低下した時の電圧が約ＡＣ４０Ｖ以上であればブリッジ整流モードを維持しているので、入力の復帰に従いブリッジ整流モードのまま本整流回路の出力電圧も復帰する。入力の瞬時低下時の電圧が約ＡＣ４０Ｖ以下の時や瞬時停電の時は、ブリッジ整流モードで動作中はトランジスタＱ１がＯＮしているので、ツェナーダイオードＺｄ２のカソードの電圧は約１Ｖとなっているから、入力復帰後のＺｄ２のカソード電圧の上昇は初期投入とほぼ等価であり、これにより本整流回路の出力電圧は倍電圧整流モードになること無くブリッジ整流モードで復帰する。
【００４０】
以上本発明に係る整流切換回路の実施の１例について詳細に説明し、本実施例で整流モードの切り換わりおよび解除電圧に関して実際の数値を記載したが、本発明の実施においてはこの数値に限定されるものではなく、その他の電圧での設計も可能である。
【００４１】
【発明の効果】
以上説明したように本発明に係る整流切換回路は上記の構成であるから、以下の諸効果を奏する。
１．スイッチ素子として電界効果トランジスタ（ＦＥＴ）を使用したので、ＦＥＴのゲート駆動電力が殆ど不要になると共に、スイッチ素子にトライアックを使用した場合は順方向電圧による損失が発生するが、電界効果トランジスタ（ＦＥＴ）を使用した場合は、適宜ＯＮ抵抗の低い部品を選定することにより導通時の損失を減らすことが出来る。同時に制御回路の０Ｖラインとスイッチ素子のＦＥＴの共通ソースを接続したので、フォトカプラ等で絶縁すること無く前記ＦＥＴの駆動を制御回路から直接行うことが出来る。フォトカプラ等は高温および経時変化で信号伝達率が悪化するので、使用温度範囲をカバーし、経時劣化後の信号伝達率を加味した発光側の駆動電力が必要となるが、本発明ではこれらを必要としないので回路の高効率化を計ることが出来る。
【００４２】
２．スイッチ素子は従来トライアックが多く使用されている。トライアックはゲート信号を断っても保持電流以下にならないとＯＦＦしないので、ＡＣ１００Ｖ系入力で動作中にＡＣ２００Ｖ系入力を検出して制御回路からのゲート信号を断ってもその半サイクルの間はＯＦＦにならない。しかし本発明では、スイッチ素子に電界効果トランジスタ（ＦＥＴ）を使用しているので、制御回路からの信号に対し瞬時にスイッチ素子の動作モードが切り換わる。このことは整流回路の出力電圧が異常に高くなる確率を減じることとなり、信頼性が向上する。
【００４３】
３．ＡＣ２００Ｖ系入力電圧を投入する際、ＡＣ１００Ｖ系入力を検出して倍電圧整流モードとなる時間よりブリッジ整流モードとなる時間を短くしているので、入力電圧投入後の経過において倍電圧整流モードになることはなく、異常な高電圧を出力しない信頼性の高い回路を供給できる。
【００４４】
４．倍電圧整流モードになる閾値の入力電圧、ブリッジ整流モードになる閾値の入力電圧付近で入力電圧が固定された場合、前記それぞれのモードが解除される入力電圧を前記それぞれの閾値の入力電圧より低く設定したので、制御回路の動作電圧に含まれるリップル電圧の影響で、倍電圧整流モード→ブリッジ整流モード→倍電圧整流モードのように動作を繰り返してしまうことがない。
【００４５】
５．ＡＣ２００Ｖ系入力電圧でブリッジ整流モードで動作中の入力電圧の瞬時低下に対し、その低下した時の電圧が約ＡＣ４０Ｖ以上であればブリッジ整流モードを維持しているので、入力の復帰に従いブリッジ整流モードのまま本整流回路の出力電圧も復帰する。入力の瞬時低下時の電圧が約ＡＣ４０Ｖ以下の時や瞬時停電の時は、ブリッジ整流モードで動作中はトランジスタＱ１がＯＮしているので、第２のツェナダイオードＺｄ２のカソードＺｄ２−ｋの電圧は約１Ｖとなっていることから、入力復帰後のＺｄ２のカソードＺｄ２−ｋの電圧の上昇は初期投入とほぼ等価であり、これにより本整流回路の出力電圧は倍電圧整流モードとなること無くブリッジ整流モードで復帰する。従って、このような入力電圧異常時にＡＣ２００Ｖ系入力電圧が復帰する際、倍電圧整流モードとなって異常な高電圧を出力することはなく信頼性の高い回路を提供できる。
【００４６】
６．入力電圧徐昇時のブリッジ整流モードへ切り換わる入力電圧は約ＡＣ１５０Ｖ、入力を投入した時ブリッジ整流モードになる入力電圧は約ＡＣ１４０Ｖに設定してあるので、ＡＣ１００Ｖ系入力時に入力過電圧が発生した時にはブリッジ整流モードになってしまうことに対しての入力電圧のマージンがあることになる。また、ＡＣ２００Ｖ系入力電圧で入力を投入した場合はその電圧が約ＡＣ１４０Ｖ以上であればブリッジ整流モードになるので負荷装置に対して安全性が高くなる。
【００４７】
７．倍電圧整流モードが解除される入力電圧が約ＡＣ３０Ｖに設定してあるので、ＡＣ１００Ｖ系入力時負荷装置へより広入力範囲な電源電圧を供給できる。
【図面の簡単な説明】
【図１】本発明に係る整流切換回路の１実施例を示す回路図
【図２】ＡＣ１００Ｖ系及びＡＣ２００Ｖ系の入力を投入した時の各部の動作モードの１例を示すグラフ。
【図３】ＡＣ１００Ｖ系及びＡＣ２００Ｖ系の入力を徐昇、徐降した時の各部の動作モードの１例を示すグラフ。
【図４】従来の整流切換回路の１例を示す回路図
【符号の説明】
１スイッチ素子
２制御回路
３交流電源
４負荷装置
５制御回路の０Ｖライン
Ｑ１１、Ｑ１２電界効果トランジスタ（ＦＥＴ）
Ｑ１〜Ｑ３トランジスタ
Ｃ０１、Ｃ０２平滑用キャパシタ
Ｃ１〜Ｃ４キャパシタ
Ｄ０１ブリッジダイオード
Ｄ１〜Ｄ４ダイオード
ＩＣ１集積回路
Ｒ１〜Ｒ１５抵抗器
Ｚｄ１〜Ｚｄ３ツェナーダイオード

Claims

交流入力電圧を制御回路で検出し、該制御回路の切り換え信号によって、ＡＣ１００Ｖ系の時の倍電圧整流モードと、ＡＣ２００Ｖ系の時のブリッジ整流モードとをスイッチ素子で切り換えて、直流出力電圧がほぼ同じになるようにする整流切換回路において、前記スイッチ素子としてソースを共通に接続した電界効果トランジスタを用いたことを特徴とする整流切換回路。
電界効果トランジスタの共通ソースを制御回路のゼロボルトラインに接続して、該電界効果トランジスタを直接駆動できるようにしたことを特徴とする請求項１記載の整流切換回路。
入力投入の際、制御回路内に設けた駆動回路により、入力投入直後の初期状態を電界効果トランジスタのゲート電圧が閾値以下であるように制御してブリッジ整流モードから動作を開始させ、ＡＣ１００Ｖ系入力の場合には制御回路内に別途設けた遅延回路で一定時間後に前記駆動回路を制御して電界効果トランジスタを駆動させ、ゲート電圧を閾値以上にして倍電圧整流モードとする構成とした請求項１または２記載の整流切換回路。
制御回路内に、前記駆動回路と共に、ＡＣ２００Ｖ系入力の場合に前記遅延回路がＡＣ１００Ｖ系入力を検出して前記駆動回路に信号を送出するより早くＡＣ２００Ｖ系入力を検出する回路を設け、前記スイッチ素子をＯＦＦに保ち、入力電圧上昇の過程においてＡＣ１００Ｖを検出して倍電圧整流モードになることなく、ブリッジ整流モードになる構成とした請求項３記載の整流切換回路。
制御回路を、倍電圧整流モードが解除されブリッジ整流モードに戻る入力電圧が、初期状態のブリッジ整流モードから倍電圧整流モードとなる入力電圧より低くなるように設定した請求項１または２記載の整流切換回路。
制御回路を、ＡＣ２００Ｖ系入力投入の場合、ブリッジ整流モードとなる入力電圧に対し、ブリッジ整流モードが解除され、入力投入直後の初期状態に戻る入力電圧を、初期状態から倍電圧整流モードとなる入力電圧より低くなるように設定した請求項１または２記載の整流切換回路。
制御回路を、ＡＣ１００Ｖ系から入力電圧を徐々に上昇させた際の、倍電圧整流モードからブリッジ整流モードへ切り換わる入力電圧が、ＡＣ２００Ｖ系での入力投入においてブリッジ整流モードとなる入力電圧より高くなるように設定した請求項１または２記載の整流切換回路。