JP2735072B2 - 画像表示制御装置及びこれを具備する電子機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動画表示を行なう
ラスタ・スキャン方式のディスプレイ装置に於けるスプ
ライトと呼ばれる動画の重ね合わせ処理を簡易に行ない
得る画像表示制御装置に関し、特に、表示画面の１画素
に対して複数のスプライトの重なりが生じた場合に最も
優先順位の高いスプライトの色パターンデータを選択し
てこの色パターンデータを１画素に対する色データとす
る制御を行なうデータ選択装置に関する。

【０００２】

【従来の技術】スプライト機能をもつ画像表示制御装置
は、複数のスプライトと、バックグラウンド画面を表示
することができ、例えば、バックグラウンド画面を固定
し、スプライトに、あるキャラクタパターンを定義し、
表示画面上でのスプライトの表示位置（座標）を変更し
てやることで、表示画面上でのキャラクタパターンの移
動を容易に行なわせることができる。

【０００３】また、スプライトには優先順位があり、２
個以上のスプライトが重なった場合には、優先順位の高
いスプライトが表示され、優先順位が低いスプライトは
表示されない機能を有している。

【０００４】従来、スプライトの優先順位の判別は図１
に示される如き回路により実現される。

【０００５】図１に示された優先データ選択装置は、画
面の一水平ライン上に幅が１６ドットのスプライトを１
６個分選択可能であり、スプライト１画素に対し４ビッ
トのデータを指定することにより１６色表現することが
できるものである。このためパターンシフト回路１１に
は、長さが１６ビットのシフトレジスタ１５が４個用意
されている。この４個のシフトレジスタ１５から同時に
送出される４ビットのデータ１０３により１６色が表現
される。また前記パターンシフト回路１１を１６個用い
ることにより、一水平ライン上にスプライトを１６個ま
で選択することができる。前記パターンシフト回路１１
は、１６ビット幅のシフトレジスタ１５の他に、スプラ
イトの表示位置のＸ座標を記憶するラッチ回路１６と、
水平ドットカウンタ１９のカウント数と前記ラッチ回路
１６内のＸ座標との一致を検出する一致検出回路１７
と、一致検出回路１７から出力される検出信号１０４を
受けて前記シフトレジスタ１５にシフトクロック１０５
を送る制御を行なうクロック制御回路１８とにより構成
される。

【０００６】図１の優先データ選択装置は、ＳＰ１〜Ｓ
Ｐ１６と呼ばれる、１６個のパターンシフト回路１１
と、各パターンシフト回路１１から出力されるデータ１
０３のうち最も優先順位が高いデータを選択する優先パ
ターン選択回路により構成されている。

【０００７】スプライトの選択方法について図１を用い
簡単に説明する。ディスプレイ装置の水平帰線期間に次
の水平表示期間に表示すべきスプライトデータを１６本
のパターン入力信号線１００により並列にパターンシフ
ト回路１１内のシフトレジスタ１５に取り込む。シフト
レジスタ１５は図１の上から順に印加される読み込みク
ロック信号１０２により各データを取り込む。また、パ
ターンシフト回路の一番上のシフトレジスタ１５にパタ
ーンデータを取り込むときには、入力線１０１を通して
スプライトの表示座標（Ｘ座標）をラッチ回路１６に取
り込む操作も行なわれる。次に水平表示期間に入り、水
平ドットカウンタ１９がカウント動作を開始し水平ドッ
トカウンタ１９のカウント数とラッチ回路１６内のＸ座
標が一致検出回路１７により比較される。前記カウント
数とＸ座標が一致すると、一致検出回路１７は検出信号
１０４を出力し、クロック制御回路１８は、この検出信
号１０４を受けてシフトレジスタ１５にシフトクロック
１０５を供給する。シフトレジスタ１５は、このシフト
クロック１０５に同期してスプライトデータを連続に出
力する。図１の優先データ選択装置では、ＳＰ１のパタ
ーンシフト回路１１のスプライトデータが、最も優先順
位が高く、ＳＰ１，ＳＰ２，……，ＳＰ１６の順で優先
順位が低くなる。スプライトの１６色のデータのうち
（０、０、０、０）のデータは有色でなく透明であり、
選択対象となるデータの範ちゅうに含まれない。すなわ
ち、パターンシフト回路１１の出力が（０、０、０、
０）であれば、選択対象のデータが存在しないものと判
別される。そして、ＳＰ１のパターンシフト回路１１か
ら出力されたデータ１０３に“１”が存在すると、即、
透明でないとするノア回路１２の出力（イネーブル信号
ａ）は“０”となる。ＳＰ２のパターンシフト回路の出
力は、イネーブル信号ａとのアンド回路構成をとってい
るため、アンド回路１３の出力は“０”となる。ＳＰ３
以降のパターンシフト回路１１の出力についても、同様
に、イネーブル信号ａとアンド回路構成をとっているの
で、アンド回路の出力は“０”となる。この時、オア回
路１４の出力は、１６個のアンド回路１３の出力の論理
和が、取られ、ＳＰ１のパターンシフト回路１１のスプ
ライトデータと同一データが出力されることになる。

【０００８】つまり、パターンシフト回路１１の出力を
ノア回路１２に入力し、ノア回路１２の出力をイネーブ
ル信号とし、これにより優先順位の低いパターンデータ
の出力を全て“０”とする。オア回路１４により、その
時出力されたデータのうち最も優先順位が高いスプライ
トデータと同一データが出力される様に構成されてい
る。

【０００９】

【発明が解決しようとする課題】しかし、従来技術の回
路構成では、イネーブル信号ａ、ｂ、ｃ、……を出力す
るノア回路１２に関し、接続された負荷となるアンド回
路の数の違いのためイネープル信号ａ、ｂ、ｃ、……の
遅延時間が、ａ＞ｂ＞ｃ＞……の様に、異なってしま
う。また、ＳＰ２〜ＳＰ１６のパターンシフト回路１１
の出力が入力された各々のアンド回路１３は、優先度が
低いスプライトデータを処理するアンド回路ほど多入力
となる。一般的に、多入力のゲートほど遅延時間が大き
くなる。よって、従来技術の回路の動作速度は、ＳＰ１
６のスプライトデータが選択される時が一番遅くなり、
明らかな動作速度上のネックが存在する。特に上記従来
回路を動作速度が速い場合に適用しようとすると、動作
上のネックを解消する手段を考慮にいれなければならな
いといった問題点が生じてくる。すなわち、ノア回路１
２に関しては、負荷となるゲートの違いに応じてトラン
ジスタサイズの最適化を図り、またアンド回路１３に関
しても、入力信号数に応じたトランジスタサイズの最適
化が図られる必要がある。一般的には、動作速度を高速
化するため遅延時間の見込まれるゲート回路を構成する
トランジスタのサイズを大きくすることが必要である。

【００１０】従来のこの様な回路構成を半導体集積回路
で実現したとすると、トランジスタサイズの最適化が図
られて、トランジスタサイズが違っているためと、入力
数が異るために、各々のゲート回路のサイズはトランジ
スタサイズが異なるために各々同一ではなく、セル化
（標準化）することができない。また、個々のトランジ
スタサイズに応じたゲート回路を作成しなければならな
いといった、煩わしさも生じてくる。また、サイズの違
ったゲート回路を並べなければならず、更に、信号線の
集中箇所も存在するために、ロジック部の占有面積と配
線面積が、増加することになり、チップ上での占有面積
が大きくなってしまうといった問題点を有している。

【００１１】そこで、本発明は、従来のこのような問題
点を解決するために、動作速度が速い場合でも安定に優
先データが得られ、しかも、半導体集積回路に適した回
路を提供することにある。

【００１２】

【課題を解決するための手段】本発明の画像表示制御装
置は、画面に表示する画像パターンの表示位置を制御し
て表示パターンデータを出力する画像表示制御装置にお
いて、タイミング発生手段と、Ｍ個（２≦Ｍ）のデータ
選択回路とを有し、Ｎ段目（２≦Ｎ≦Ｍ）の前記データ
選択回路はそれぞれ、画像データを記憶し所定の表示位
置に表示パターンデータを出力するパターンデータ出力
回路と、前記パターンデータ出力回路が出力する前記表
示パターンデータの優先判別を行う優先判別回路と、前
記優先判別回路の出力に応じて、当該段の前記パターン
データ出力回路から出力される表示パターンデータ又は
前段の前記データ選択回路から出力される表示パターン
データを、選択する優先選択回路とを具備し、各段のデ
ータ選択回路内の優先選択回路は、前記選択された表示
パターンデータを、前記タイミング発生手段が出力する
タイミング信号に基づいて保持し、該保持出力を次段へ
出力することで順次優先判別をし、Ｍ段目の前記データ
選択回路内の前記優先選択回路が、最優先に表示する表
示パターンデータを出力してなり、Ｎ段目の前記データ
選択回路内の前記優先判別回路の出力が優先状態を示す
場合には、当該段のデータ選択回路内の前記優先選択回
路は、当該段の前記パターンデータ出力回路から出力さ
れる表示パターンデータを選択出力し、前記場合以外に
は、Ｎ−１段目の前記データ選択回路から出力される表
示パターンデータを選択出力してなることを特徴とす
る。

【００１３】また、請求項１記載の画像表示制御装置に
おいて、前記優先判別回路の出力は、前記パターンデー
タが透明色をあらわすものであるときには該パターンデ
ータが優先状態ではないことを示す信号を含むことを特
徴とする。

【００１４】また、請求項１乃至２のうちいずれか一つ
の請求項に記載の画像表示制御装置において、前記タイ
ミング発生手段が発生するタイミング信号は、互いに重
なり合わない第１のタイミング信号と第２のタイミング
信号とを含み、奇数段と偶数段とがそれぞれの異なるタ
イミング信号に基づいて前記保持をなすことを特徴とす
る。

【００１５】また、本発明の電子機器は、請求項１乃至
３のうちいずれか一つの請求項に記載の画像表示制御装
置と、該画像表示制御装置が出力する表示パターンデー
タをコンポジット信号に変換する手段とを含み、該コン
ポジット信号に基づいて前記最優先の表示パターンデー
タに応じた画像を表示してなることを特徴とする。

【００１６】

【作用】上記の様に構成された画像表示制御装置は、表
示パターンデータを選択する優先選択回路を具備し、各
段のデータ選択回路内の該優先選択回路は、選択された
表示パターンデータを、タイミング発生手段が出力する
タイミング信号に基づいて保持し、該保持出力を次段へ
出力することで順次優先判別をするため、逐次２個のス
プライトデータのみの優先順位を判別するだけであり、
一動作周期内に、選択されたデータと次の比較データと
の優先順位の判別を行なうといった操作を順次繰り返し
行なうことにより、Ｍ個のデータについてＭー１回の判
別操作を行なうものである。

【００１７】一動作周期に、２個のデータの優先順位の
判別を行なうだけで良く、一動作周期内の通過ゲート回
路数が少なくなり、個々のゲート回路に許容される遅延
時間が大きくなる。よって、動作速度が速い場合に於い
ても、動作速度を速くするためにトランジスタサイズの
最適化を図る等の配慮が不要となる。

【００１８】また、上記の回路構成によれば、繰り返し
回路であり、トランジスタサイズの最適化を図る必要が
ないために、半導体集積回路に於いては、各々のゲート
回路のセル化を行なうことができ、更に基本回路ブロッ
クのパターンをセル化すればこのセルの繰り返しにより
上記回路のパターン化が容易は実現される。

【００１９】

【発明の実施の形態】以下、本発明の画像表示制御装置
を詳細に説明する。

【００２０】図２は、本発明を適用したパーソナルコン
ピュータのシステムブロック図を示し、主として画像表
示制御装置（ＶＤＣ）１、ＣＰＵ２、ビデオカラーエン
コーダ（ＶＣＥ）３より構成される。

【００２１】画像表示制御装置１は、ＲＯＭ５に格納さ
れたテレビゲーム等のプログラムを解読するＣＰＵ２の
制御によって、ビデオＲＡＭ（ＶＲＡＭ）６からそのス
トリーに従った画像データを読み出して、ビデオカラー
エンコーダ３に供給する。ＣＰＵ２はＲＯＭ５のプログ
ラムに基づいて所定の制御を行い、それに伴ってデータ
や演算結果等を一時的にＲＡＭ４に記憶する。ビデオＲ
ＡＭ４は、画像表示制御装置１を通して、ＣＰＵ２から
リード、ライトの制御を受けて、画像情報（座標、パタ
ーン、パターン番号等）を記憶する。画像データを入力
したビデオカラーエンコーダ３は、内部のカラーデータ
に基づいて映像色信号（輝度信号と色差信号を含む）を
出力する。ビデオカラーエンコーダ３より出力される映
像色信号は、インターフェース（Ｉ／Ｆ）７を介してコ
ンポジット信号に変換されてテレビ（ＣＲＴ）８に与え
られる。

【００２２】図３には図２に示した実施例の中の画像表
示制御装置１のブロック図を示す。この画像表示装置１
はワンチップＩＣ化されている。図３の画像制御装置１
は、コントロール部３０、アドレスユニット３１、ＣＰ
Ｕリード／ライトバッファ３２、スプライトアトリビュ
ートテーブルバッファ３３、スプライトシフトレジスタ
３４、バックグラウンドシフトレジスタ３５、データバ
スバッファ３６、同期回路３７、プライオリティ回路３
８を有する。

【００２３】コントロール部３０は、ＣＰＵ２がビデオ
ＲＡＭ６との間でデータをライト／リードするとき画像
表示制御装置１の処理が間に合わない場合にその間ＣＰ
Ｕ２にその状態を保持させる信号を出力するＢＵＳＹ端
子と、割り込み要求信号を出力する、ＩＲＱ端子と、１
ドット（画素）の周波数のクロックを入力するＣＫ端子
と、初期化のリセット信号を入力するＲＥＳＥＴ端子
と、８ビット／１６ビットのデータバス幅の選択のため
のデークバス幅切換信号を入力するＥＸ８／１６端子を
有する。

【００２４】アドレスユニット３１はビデオＲＡＭ６の
アドレス信号を出力するＭＡ０〜ＭＡ１５端子に接続さ
れている。ビデオＲＡＭ６のアドレス空間は、６５５３
６ワード（１ワード１６ビット）である。また、アドレ
スユニット３１、ＣＰＵリード／ライトバッファ３２、
スプライトアトリビュートテーブルバッファ３３、スプ
ライトシフトレジスタ３４、バックグラウンドシフトレ
ジスタ３５はデータバスを介してＭＤ０〜ＭＤ１５端子
に接続されている。ＭＤ０〜ＭＤ１５端子を介してビデ
オＲＡＭ６のデータが入出力される。

【００２５】スプライトアトリビュートテーブルバッフ
ァ３３はスプライト（１６×１６ドット）の表示位置
（Ｘ、Ｙ）、色、パターン番号等を記憶する内部メモリ
である。

【００２６】スプライトアトリビュートバッファ３３
が、スプライトの表示位置（Ｘ、Ｙ）、パターン番号、
スプライトカラー等を得た後、表示すべきラスタの１ラ
スタ前の水平帰線期間に、スプライトのパターン番号に
基づいてビデオＲＡＭ６をアクセスし、ビデオＲＡＭ６
内のスプライトジェネレータから読み出されたパターン
データをスプライトシフトレジスタ３４に蓄える。また
スプライトアトリビュートバッファ３３に蓄えられてい
るスプライトのＸ座標、スプライトカラーのデータもス
プライトシフトレジスタ３４に蓄える。次に、表示すべ
きラスタになると、スプライトシフトレジスタ３４内の
水平ドットクロックカウンタのカウント数とＸ座標がＸ
座標一致検出回路で比較され、両者が一致した時に、ス
プライトシフトレジスタ３４内のパターンシフト回路か
ら、パターンデータが出力され、優先データ選択装置を
通ってスプライトシフトレジスタ３４から出力される。
優先データ選択装置は、パターンデータを取り込んで記
憶する複数のパターンシフト回路（記憶手段）から、パ
ターンデータが出力された場合に、最も優先順位が高い
パターンデータを選択するものである。又、アドレスユ
ニット３１は、ラスタ位置からビデオＲＡＭ６のアドレ
スを生成してビデオＲＡＭ６内のアトリビュートテーブ
ルを読み、それから得られたキャラクタジェネレータの
アドレスを生成し、そのアドレスに基づいて読み出され
たパターンをバックグランドシフトレジスタ３５にエリ
アカラーとともに蓄える。

【００２７】データバスバッファ３６は、データを入出
力する端子Ｄ０〜Ｄ１５に接続されている。ＣＰＵ２か
らのリード／ライトは、このデータバスバッファ３６を
介して行なわれる。画像表示制御装置１は、ＣＰＵ２を
含むシステムのデータ幅に合わせて８ビットインターフ
ェース、１６ビットインタフェースの選択が可能であ
り、８ビットインタフェースが選択された場合には、Ｄ
０〜Ｄ１５端子のＤ０〜Ｄ７が用いられる。

【００２８】同期回路３７は表示期間を示す信号を示す
ＤＩＳＰ端子と、ＣＲＴに垂直同期をかける信号を出力
するとともに外部垂直同期信号を入力するＶＳＹＮＣ端
子と、ＣＲＴに水平同期をかける信号を出力するととも
に外部水平同期信号を入力するＨＳＹＮＣ端子とに接続
されている。

【００２９】プライオリティ回路３８はビデオデータを
出力するＶＤ０〜ＶＤ７端子に接続され、かつ、ビデオ
データがスプライトデータのとき「Ｈ」を、バックグラ
ウンドデータのとき「Ｌ」の信号を出力するＳＰＢＧ端
子に接続されている。プライオリティ回路３８では、ス
プライトシフトレジスタ３４から出力されたスプライト
データと、バックグラウンドシフトレジスタ３５から出
力されたバックグラウンドデータのどちらを選択するか
内部の設定に応じて切り換える。

【００３０】また、前述したコントロール部３０は、コ
ントロール部３０内の内部レジスタを、ＣＰＵ２からリ
ード／ライトできる様にＣＳ端子が設けられている。Ｃ
Ｓ端子に「Ｌ」信号が入力された時に、ＣＰＵ２はコン
トロール部３０の内部レジスタをリード／ライトするこ
とができる。リード／ライトの選択は、ＲＤ端子、ＷＲ
端子のどちらか一方を「Ｌ」にすることにより、選択さ
れる。Ａ０端子およびＡ１端子はＣＰＵ２のアドレスバ
スに接続され、ＲＤ、ＷＲ信号との組み合わせにより、
データバス信号の種類が選択される。ＭＲＤ端子は、画
像表示制御装置１が、ビデオＲＡＭ６からデータを読み
出す時のタイミング出力で、ＭＷＲ端子は、画像表示制
御装置１がビデオＲＡＭ６にデータを書き込む時のタイ
ミング出力である。

【００３１】ここまで、本発明を用いた一実施例の画像
表示制御装置とこの画像制御装置を含む一実施例のシス
テムについて説明してきた。

【００３２】次に、本発明の一実施例の要部について説
明する。図４は、図３の画像表示制御装置のスプライト
シフトレジスタ３４の要部を示す回路図である。

【００３３】図４に於いて、本実施例の回路は、点線に
囲まれた基本回路ブロックＢＰ１，ＢＰ２，……，ＢＰ
１６を１６段積み重ねた回路構成をとっている。点線に
囲まれた基本回路ブロックは、パターンシフト回路４
１、ノア回路４２、アンド回路４３、クロックドノア回
路４４、インバータ回路４５、クロックドナンドゲート
４６、インバータ４７を有する。パターンシフト回路４
１は、長さが１６ビットの４個のシフトレジスタ４８
と、スプライトの表示座標（Ｘ座標）を記憶するラッチ
回路４９と、水平ドットカウンタ５３のカウント数を記
憶するラッチ回路５０と、ラッチ回路４９内のＸ座標と
ラッチ回路５０内のカウント数との一致検出を行なう一
致検出回路５１と、一致検出回路５１の検出信号１１４
を受けてシフトレジスタ４８にシフトクロック１１５を
供給するクロック制御回路５２とにより構成されてい
る。パターンシフト回路４１内のラッチ回路５０の出力
１１６は、一致検出回路５１と、次段のパターンシフト
回路４１内のラッチ回路５０の入力の両方に接続されて
いる。

【００３４】次に、本実施例の動作を説明する。表示に
先だつ水平帰線期間に、画像表示制御装置１は、ビデオ
ＲＡＭ６内のスプライトジェネレータから読み出された
スプライトのパターンデータをパターンシフト回路４１
内のシフトレジスタ４８にパターン入力信号線１１０を
通して並列的に蓄え、また、スプライトアトリビュート
バッファ３３に蓄えられているスプライトのＸ座標を読
み出して入力線１１１を通してパターンシフト回路４１
内のラッチ回路４９に蓄える。この操作を１６回繰り返
すことで、１６個のスプライトデータが蓄えられる。パ
ターンシフト回路４１は各シフトレジスタ４８に接続さ
れた読み込みクロック信号１１２に従って各データを蓄
えていく。

【００３５】次に、表示期間になると、水平ドットカウ
ンタ５３がカウントを開始する。ラッチ回路５０はカス
ケード状に接続され、水平ドットカウンタ５３のカウン
ト数を次段のラッチ回路５０へ逐次送って行く。一致検
出回路５１は、ラッチ回路４９に蓄えられたＸ座標とラ
ッチ回路５０のカウント数を比較し、一致すると検出信
号１１４をクロック制御回路５２に出力する。クロック
制御回路５２は、この検出信号を受けてシフトレジスタ
４８にシフトクロック１１５を供給する。シフトレジス
タ４８は、このクロック１１５を受けてパターンデータ
をシリアルに送り出す。

【００３６】送り出されたデータは、ノア回路４２と、
アンド回路４３に入力される。アンド回路４３の入力
は、パターンシフト回路４１のパターンデータと前段の
基本回路ブロックから出力されたイネープル信号であ
り、アンド回路４３の出力はクロックドノア回路４４に
入力される。クロックドノア回路４４の入力は、アンド
回路４３の出力と、前段の基本ブロックから出力された
データであり、クロックドノア回路４４の出力はインバ
ータ回路４５の入力となり、インバータ回路４５の出力
が次段の基本回路ブロックにパターンデータとして出力
される。ノア回路４２の出力は、前段の基本ブロックか
ら出力されだイネーブル信号と共にクロックドナンド回
路４６に入力され、クロックドナンド回路４６の出力は
インバータ４７を介して反転され、インバータ４７の出
力が次段の基本回路ブロックのイネーブル信号となる。

【００３７】クロックドノア回路４４は、クロックが
「Ｈ」の時データを出力し、クロックが「Ｌ」の時イン
バータ回路４７の入力との間の浮遊容量により、データ
を保持する。つまりダイナミック型のラッチ回路として
動作する。クロックドナンド回路４６も、同様にダイナ
ミック型のラッチとして動作する。本実施例ではダイナ
ミック型のラッチ回路を用いているが、スタティック型
のラッチ回路を用いても実施でき、ダイナミック型のラ
ッチ回路に限定するものではない。例えば、クロックド
ノア回路４４は、ノア回路とスタティック型のラッチ回
路を用いることにより実現できる。

【００３８】本実施例の回路は、ＢＰ１のブロック内の
パターンシフト回路に蓄えられたパターンデータが最も
優先順位が高く、以下、ＢＰ２，ＢＰ３，……，ＢＰ１
６のデータの順である。ＢＰ１，ＢＰ３，……の奇数番
目の回路ブロックの動作クロックはφ１であり、ＢＰ
２，ＢＰ４，……の偶数番目の回路ブロックの動作クロ
ックはφ２である。φ１とφ２の位相関係は、図６に示
す様に重なりのない２相クロックである。基本回路ブロ
ックＢＰ１，ＢＰ３，ＢＰ５，……の奇数番目のブロッ
ク内のパターンシフト回路４１内のラッチ回路５０の制
御クロックと、シフトレジスタ４８のシフトクロックは
φ１に同期し、基本回路ブロックＢＰ２，ＢＰ４，ＢＰ
６，……の偶数番目のブロック内のパターンシフト回路
４１内のラッチ回路５０の制御クロックと、シフトレジ
スタ４８のシフトクロックはφ２に同期している。

【００３９】今ＢＰ１のパターンシフト回路４１からφ
１が「Ｈ」の時パターンデータが出力されたとする。こ
の出力されたデータに選択対象となる“１”が存在する
と、ノア回路４２の出力は、“０”となり、イネーブル
信号ａが“０”となる。インバータ回路４５の出力は、
パターンシフト回路４１から出力されたデータと同一デ
ータとなる。φ１が「Ｌ」となると、イネーブル信号ａ
とインバータ回路４５の出力は、クロックドアンド回路
４６とクロックドノア回路４４がラッチ動作をするため
に、データが保持される。次に、φ２が「Ｈ」となり、
ＢＰ２のパターンシフト回路４１からデータが出力され
たとすると、イネーブル信号ａが“０”であるために、
ＢＰ２のアンド回路４３の出力が全て“０”になり、Ｂ
Ｐ２のインパータ回路４５の出力は、この時のＢＰ１の
インバータ回路４５の出力データと同一データが出力さ
れる。

【００４０】また、イネーブル信号ｂは、イネーブル信
号ａが“０”であるために“０”となる。次に、φ２が
「Ｌ」となると、イネーブル信号ｂとインバータ回路４
５の出力は、上述の様にクロックドナンド回路４６とク
ロックドノア回路４４がラッチ動作をするために、デー
タが保持される。次にφ１が「Ｈ」となり、ＢＰ３のパ
ターンシフト回路４１からパターンデータが出力される
と、イネーブル信号ｂが“０”であるために、ＢＰ３の
インバータ回路４５の出力は、この時のＢＰ２のインバ
ータ回路４５の出力データと同一データとなる。以上の
通り、ラッチ回路を用いてクロックに同期して、優先デ
ータの選択、保持の動作を順次行なっていくことで、Ｂ
Ｐ１６のインバータ回路から優先データが得られ、この
例では、ＢＰ１のパターンデータと同一データが優先デ
ータとして取り出されることになる。

【００４１】図５に、本発明の別の実施例を示す。本実
施例の回路も、図４と同様に、点線に囲まれた基本回路
ブロックＢＰ１，ＢＰ２，……，ＢＰ１６を１６段積み
重ねた回路構成をとっている。この基本回路ブロック
は、パターンシフト回路６１、ノア回路６２、アンド回
路６３、クロックドノア回路６４、インバータ回路６５
を有する。パターンシフト回路６１は図４と同様にシフ
トレジスタ６６、ラッチ回路６７、ラッチ回路６８、一
致検出回路６９、クロック制御回路７０により構成され
ている。水平ドットカウンタ７１はラッチ回路６８に接
続されている。図５に使用されているパターンシフト回
路６１は図４のパターンシフト回路４１と同一の動作を
する。図５の基本的な回路動作は図４の回路と同様であ
る。図５の実施例の回路では、ＢＰ１６のブロック内の
パターンシフト回路に蓄えられたパターンデータが最も
優先順位が高く、以下、ＢＰ１５，ＢＰ１４，……，Ｂ
Ｐ１の順である。ＢＰ１，ＢＰ３，……，の奇数番目の
回路ブロックの動作クロックはφ１であり、ＳＰ２，Ｓ
Ｐ４，……の偶数番目の回路ブロックの動作クロックは
φ２である。

【００４２】今、ＢＰ１のパターンシフト回路６１から
φ１が「Ｈ」の時、パターンデータが出力されたとす
る。この時インバータ回路６５の出力はパターンシフト
回路６１から出力されたパターンデータと同一データと
なる。次にφ１が「Ｌ」になると、インバータ回路６５
の出力は、クロックドノア回路６４がラッチ動作をする
ために、データが保持される。次に、φ２が「Ｈ」とな
り、ＢＰ２のパターンシフト回路６１からパターンデー
タが出力され出力データに選択対象となる“１”が存在
すると、ＢＰ２のノア回路６２の出力は“０”となり、
ＢＰ２のアンド回路６３の出力は全て“０”となる。よ
って、この時のインバータ回路６５の出力は、ＢＰ２の
パターンシフト回路６１から出力されたデータと同一デ
ータとなる。次にφ２が「Ｌ」となると、ラッチ動作に
よりＢＰ２のインバータ回路６５の出力はそのまま保持
される。次にφ１が「Ｈ」となると、ＢＰ３のパターン
シフト回路６１の出力と、ＢＰ２のインバータ回路６５
の出力とが比較される。ＢＰ３のパターンシフト回路６
１の出力が全て“０”であれば、ＢＰ２のインバータ回
路６５の出力が選択され、ＢＰ３のインバータ回路６５
の出力は、この時のＢＰ２のインバータ回路６５のデー
タと同一データとなる。以上の通り、ラッチ回路を用い
てクロックに同期して、優先データの選択保持の動作を
順次行っていくことで、ＢＰ１６のインバータ回路６５
から優先データが得られることこなる。

【００４３】以上説明した通り、本実施例においては、
ダイナミック型のラッチ回路を用いて、動作クロックに
同期して逐次２つのデータの優先順位を判別して行き、
この操作を繰り返しながら全データを比較し、優先デー
タを得るものである。

【００４４】

【発明の効果】本実施例の画像表示制御装置は、複数の
動画の重ね合わせ処理を行なうために、複数のパターン
シフト回路（シフトレジスタ）を設け、画面上での表示
座標に応じてパターンシフト回路からバターンデータを
出力するものであり、複数の動画の重ね合わせ処理のた
めに、選択回路とラッチ回路とを組み合わせて、動作ク
ロックに同期して逐次優先順位の判別操作を行ない、こ
の操作を繰り返して、表示すべき最も優先度の高いパタ
ーンデータを表示させるものであって、特に、一動作周
期内の動作が２個のパターンデータの比較選択だけであ
り、一動作周期内の通過ゲート段数を少なくできる利点
を有している。このために、一動作周期内の個々のゲー
ト回路に許容される遅延時間が大きくても確実に動作す
る。例えば、周波数が２１ＭＨ_Z の高速で動作させる場
合を考える。本発明実施例の画像表示制御装置では、半
クロックの時間で２個のパターンデータの比較選択動作
をさせているため、２１ＭＨ_Z の半分の周期（約２３ｎ
ｓｅｃ）内にこの動作が終了しなければならないが、普
通の半導体集積回路の典型的なゲート回路の遅延時間
は、２〜３ｎｓｅｃ程度であり、本実施例はパターンシ
フト回路からラッチ回路までのゲート回路の段数はパタ
ーンシフト回路内のゲート回路の段数を含めて５段程度
必要であることから、１０〜１５ｎｓｅｃ程度でラッチ
回路に、パターンデータが取り込まれることになり、十
分に回路動作が保証されることになる。この様に、動作
速度が速い場合（２１ＭＨ_Z ）でも、安定に所望の優先
データが得られる。

【００４５】更に、本実施例では、回路が同一の回路ブ
ロックの繰り返しになっている。この繰り返しは、この
回路をＩＣ化するとき、アートワーク上でも同一パター
ンの繰り返しとなる。よって基本回路ブロックをセル化
すると、そのセルを積み重ねるだけでパターン化が図ら
れる。また信号線の配線もブロックを積み重ねるだけで
形成される様になっているために、セル間をつなぐ配線
領域を特別に設ける必要がなく、配線を効率的に行な
い、配線部のチップ上での占有面積を減少させることが
できる。このように本実施例は、ＩＣのアートワークが
容易であり、更にチップ上での占有面積を小さくするこ
とができるといった効果があり、半導体集積回路に適し
た回路である。以上の通り、本発明の画像表示制御装置
は、画面に表示する画像パターンの表示位置を制御して
表示パターンデータを出力する画像表示制御装置におい
て、タイミング発生手段と、Ｍ個（２≦Ｍ）のデータ選
択回路とを有し、Ｎ段目（２≦Ｎ≦Ｍ）の前記データ選
択回路はそれぞれ、画像データを記憶し所定の表示位置
に表示パターンデータを出力するパターンデータ出力回
路と、前記パターンデータ出力回路が出力する前記表示
パターンデータの優先判別を行う優先判別回路と、前記
優先判別回路の出力に応じて、当該段の前記パターンデ
ータ出力回路から出力される表示パターンデータ又は前
段の前記データ選択回路から出力される表示パターンデ
ータを、選択する優先選択回路とを具備し、各段のデー
タ選択回路内の優先選択回路は、前記選択された表示パ
ターンデータを、前記タイミング発生手段が出力するタ
イミング信号に基づいて保持し、該保持出力を次段へ出
力することで順次優先判別をし、Ｍ段目の前記データ選
択回路内の前記優先選択回路が、最優先に表示する表示
パターンデータを出力してなり、Ｎ段目の前記データ選
択回路内の前記優先判別回路の出力が優先状態を示す場
合には、当該段のデータ選択回路内の前記優先選択回路
は、当該段の前記パターンデータ出力回路から出力され
る表示パターンデータを選択出力し、前記場合以外に
は、Ｎ−１段目の前記データ選択回路から出力される表
示パターンデータを選択出力してなるため、段数を重ね
ても最優先の表示データパターンが出力されるまでの遅
延時間は段数に依存しない、従って、動作速度が速い場
合であっても安定に所望の優先デー タが得られる。ま
た、最終段はもっとも優先度が高く、前段に位置するほ
ど優先度が低いように作用する画像表示制御装置が得ら
れる。また、本発明の画像表示制御装置は、さらに、前
記優先判別回路の出力は、前記パターンデータが透明色
をあらわすものであるときには該パターンデータが優先
状態ではないことを示す信号を含むものであるため、透
明色を色の一種として他の色と同様な扱いををすること
が可能となり、透明色でない色を優先して処理すること
ができる。また、本発明の画像表示制御装置は、さら
に、前記タイミング発生手段が発生するタイミング信号
は、互いに重なり合わない第１のタイミング信号と第２
のタイミング信号とを含み、奇数段と偶数段とがそれぞ
れの異なるタイミング信号に基づいて前記保持をなすも
のであるため、奇数段と偶数段とが、保持タイミングが
重ならないように、交互に、優先判別がなされることと
なり、誤判別が生じない。したがって、データ選択回路
の１段分の遅延時間内に確実に処理することができる。
また、本発明の電子機器は、上記画像表示制御装置と、
該画像表示制御装置が出力する表示パターンデータをコ
ンポジット信号に変換する手段とを含み、該コンポジッ
ト信号に基づいて前記最優先の表示パターンデータに応
じた画像を表示してなるものであるため、複数の画面か
ら優先度に応じた１枚の画面を形成して高速に誤判別無
く表示装置に表示できる。

【図面の簡単な説明】

【図１】従来例を示す回路図。

【図２】本発明を適用したパーソナルコンピュータのシ
ステムブロック図。

【図３】本発明を適用して、ＩＣ化した画像表示制御装
置を示すブロック図。

【図４】本発明の一実施例を示す回路図。

【図５】本発明の別の一実施例を示す回路図。

【図６】本実施例に用いたクロックのタイミングチャー
トである。

【符号の説明】

第１図において １１…パターンシフト回路 １２…ノア回路 １３…アンド回路 １４…オア回路 １５…シフトレジスタ １８…ラッチ回路 １７…一致検出回路 １８…クロック制御回路 １９…水平ドットカウンタ 第２図において １…画像表示制御装置 ２…ＣＰＵ ３…ビデオカラーエンコーダ ４…ＲＡＭ ５…ＲＯＭ ６…ビデオＲＡＭ ７…インターフェイス ８…テレピ 第３図において １…画像表示制御装置 ６…ビデオＲＡＭ ８０…コントロール部 ３１…アドレスユニット ３２…ＣＰＵリード／ライトバッファ ３３…スプライトアトリビュートテーブル ３４…スプライトシフトレジスタ ３５…バックグラウンドシフトレジスタ ３６…データバスバッファ ３７…同期回路 ３８…プライオリティ回路 第４図において ４１…パターンゾフト回路 ４２…ノア回路 ４３…アンド回路 ４４…クロックドノア回路 ４５…インバータ回路 ４６…クロックドナンド回路 ４７…インバータ ４８…シフトレジスタ ４９…ラッチ回路 ５０…ラッチ回路 ５１…一致検出回路 ５２…クロック制御回路 ５３…水平ドットカウンタ 第５図において ６１…パターンシフト回路 ６２…ノア回路 ６３…アンド回路 ６４…クロックドノア回路 ６５…インバータ回路 ６６…シフトレジスタ\ ６７…ラッチ回路 ６８…ラッチ回路 ６９…一致検出回路 ７０…クロック制御回路 ７１…水平ドットカウンタ

フロントページの続き (72)発明者 萩原 康彰 長野県諏訪市大和３丁目３番５号 セイ コーエプソン株式会社内 (56)参考文献 特開 昭62−35393（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】画面に表示する画像パターンの表示位置を
   制御して表示パターンデータを出力する画像表示制御装
   置において、 タイミング発生手段と、 Ｍ個（２≦Ｍ）のデータ選択回路とを有し、 Ｎ段目（２≦Ｎ≦Ｍ）の前記データ選択回路はそれぞ
   れ、 画像データを記憶し所定の表示位置に表示パターンデー
   タを出力するパターンデータ出力回路と、 前記パターンデータ出力回路が出力する前記表示パター
   ンデータの優先判別を行う優先判別回路と、 前記優先判別回路の出力に応じて、当該段の前記パター
   ンデータ出力回路から出力される表示パターンデータ又
   は前段の前記データ選択回路から出力される表示パター
   ンデータを、選択する優先選択回路とを具備し、 各段のデータ選択回路内の優先選択回路は、前記選択さ
   れた表示パターンデータを、前記タイミング発生手段が
   出力するタイミング信号に基づいて保持し、該保持出力
   を次段へ出力することで順次優先判別をし、 Ｍ段目の前記データ選択回路内の前記優先選択回路が、
   最優先に表示する表示パターンデータを出力してなり、 Ｎ段目の前記データ選択回路内の前記優先判別回路の出
   力が優先状態を示す場合には、当該段のデータ選択回路
   内の前記優先選択回路は、当該段の前記パターンデータ
   出力回路から出力される表示パターンデータを選択出力
   し、 前記場合以外には、Ｎ−１段目の前記データ選択回路か
   ら出力される表示パターンデータを選択出力してなるこ
   とを特徴とする画像表示制御装置。
2. 【請求項２】請求項１記載の画像表示制御装置におい
   て、前記優先判別回路の出力は、前記パターンデータが
   透明色をあらわすものであるときには該パターンデータ
   が優先状態ではないことを示す信号を含むことを特徴と
   する画像表示制御装置。
3. 【請求項３】請求項１乃至２のうちいずれか一つの請求
   項に記載の画像表示制御装置において、 前記タイミング発生手段が発生するタイミング信号は、
   互いに重なり合わない第１のタイミング信号と第２のタ
   イミング信号とを含み、奇数段と偶数段とがそれぞれの
   異なるタイミング信号に基づいて前記保持をなすことを
   特徴とする画像表示制御装置。
4. 【請求項４】請求項１乃至３のうちいずれか一つの請求
   項に記載の画像表示制御装置と、該画像表示制御装置が
   出力する表示パターンデータをコンポジット信号に変換
   する手段とを含み、 該コンポジット信号に基づいて前記最優先の表示パター
   ンデータに応じた画像を表示してなることを特徴とする
   電子機器。