JP2735072B2 - 画像表示制御装置及びこれを具備する電子機器 - Google Patents
画像表示制御装置及びこれを具備する電子機器Info
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- JP2735072B2 JP2735072B2 JP9004164A JP416497A JP2735072B2 JP 2735072 B2 JP2735072 B2 JP 2735072B2 JP 9004164 A JP9004164 A JP 9004164A JP 416497 A JP416497 A JP 416497A JP 2735072 B2 JP2735072 B2 JP 2735072B2
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Description
【0001】
【発明の属する技術分野】本発明は、動画表示を行なう
ラスタ・スキャン方式のディスプレイ装置に於けるスプ
ライトと呼ばれる動画の重ね合わせ処理を簡易に行ない
得る画像表示制御装置に関し、特に、表示画面の1画素
に対して複数のスプライトの重なりが生じた場合に最も
優先順位の高いスプライトの色パターンデータを選択し
てこの色パターンデータを1画素に対する色データとす
る制御を行なうデータ選択装置に関する。
ラスタ・スキャン方式のディスプレイ装置に於けるスプ
ライトと呼ばれる動画の重ね合わせ処理を簡易に行ない
得る画像表示制御装置に関し、特に、表示画面の1画素
に対して複数のスプライトの重なりが生じた場合に最も
優先順位の高いスプライトの色パターンデータを選択し
てこの色パターンデータを1画素に対する色データとす
る制御を行なうデータ選択装置に関する。
【0002】
【従来の技術】スプライト機能をもつ画像表示制御装置
は、複数のスプライトと、バックグラウンド画面を表示
することができ、例えば、バックグラウンド画面を固定
し、スプライトに、あるキャラクタパターンを定義し、
表示画面上でのスプライトの表示位置(座標)を変更し
てやることで、表示画面上でのキャラクタパターンの移
動を容易に行なわせることができる。
は、複数のスプライトと、バックグラウンド画面を表示
することができ、例えば、バックグラウンド画面を固定
し、スプライトに、あるキャラクタパターンを定義し、
表示画面上でのスプライトの表示位置(座標)を変更し
てやることで、表示画面上でのキャラクタパターンの移
動を容易に行なわせることができる。
【0003】また、スプライトには優先順位があり、2
個以上のスプライトが重なった場合には、優先順位の高
いスプライトが表示され、優先順位が低いスプライトは
表示されない機能を有している。
個以上のスプライトが重なった場合には、優先順位の高
いスプライトが表示され、優先順位が低いスプライトは
表示されない機能を有している。
【0004】従来、スプライトの優先順位の判別は図1
に示される如き回路により実現される。
に示される如き回路により実現される。
【0005】図1に示された優先データ選択装置は、画
面の一水平ライン上に幅が16ドットのスプライトを1
6個分選択可能であり、スプライト1画素に対し4ビッ
トのデータを指定することにより16色表現することが
できるものである。このためパターンシフト回路11に
は、長さが16ビットのシフトレジスタ15が4個用意
されている。この4個のシフトレジスタ15から同時に
送出される4ビットのデータ103により16色が表現
される。また前記パターンシフト回路11を16個用い
ることにより、一水平ライン上にスプライトを16個ま
で選択することができる。前記パターンシフト回路11
は、16ビット幅のシフトレジスタ15の他に、スプラ
イトの表示位置のX座標を記憶するラッチ回路16と、
水平ドットカウンタ19のカウント数と前記ラッチ回路
16内のX座標との一致を検出する一致検出回路17
と、一致検出回路17から出力される検出信号104を
受けて前記シフトレジスタ15にシフトクロック105
を送る制御を行なうクロック制御回路18とにより構成
される。
面の一水平ライン上に幅が16ドットのスプライトを1
6個分選択可能であり、スプライト1画素に対し4ビッ
トのデータを指定することにより16色表現することが
できるものである。このためパターンシフト回路11に
は、長さが16ビットのシフトレジスタ15が4個用意
されている。この4個のシフトレジスタ15から同時に
送出される4ビットのデータ103により16色が表現
される。また前記パターンシフト回路11を16個用い
ることにより、一水平ライン上にスプライトを16個ま
で選択することができる。前記パターンシフト回路11
は、16ビット幅のシフトレジスタ15の他に、スプラ
イトの表示位置のX座標を記憶するラッチ回路16と、
水平ドットカウンタ19のカウント数と前記ラッチ回路
16内のX座標との一致を検出する一致検出回路17
と、一致検出回路17から出力される検出信号104を
受けて前記シフトレジスタ15にシフトクロック105
を送る制御を行なうクロック制御回路18とにより構成
される。
【0006】図1の優先データ選択装置は、SP1〜S
P16と呼ばれる、16個のパターンシフト回路11
と、各パターンシフト回路11から出力されるデータ1
03のうち最も優先順位が高いデータを選択する優先パ
ターン選択回路により構成されている。
P16と呼ばれる、16個のパターンシフト回路11
と、各パターンシフト回路11から出力されるデータ1
03のうち最も優先順位が高いデータを選択する優先パ
ターン選択回路により構成されている。
【0007】スプライトの選択方法について図1を用い
簡単に説明する。ディスプレイ装置の水平帰線期間に次
の水平表示期間に表示すべきスプライトデータを16本
のパターン入力信号線100により並列にパターンシフ
ト回路11内のシフトレジスタ15に取り込む。シフト
レジスタ15は図1の上から順に印加される読み込みク
ロック信号102により各データを取り込む。また、パ
ターンシフト回路の一番上のシフトレジスタ15にパタ
ーンデータを取り込むときには、入力線101を通して
スプライトの表示座標(X座標)をラッチ回路16に取
り込む操作も行なわれる。次に水平表示期間に入り、水
平ドットカウンタ19がカウント動作を開始し水平ドッ
トカウンタ19のカウント数とラッチ回路16内のX座
標が一致検出回路17により比較される。前記カウント
数とX座標が一致すると、一致検出回路17は検出信号
104を出力し、クロック制御回路18は、この検出信
号104を受けてシフトレジスタ15にシフトクロック
105を供給する。シフトレジスタ15は、このシフト
クロック105に同期してスプライトデータを連続に出
力する。図1の優先データ選択装置では、SP1のパタ
ーンシフト回路11のスプライトデータが、最も優先順
位が高く、SP1,SP2,……,SP16の順で優先
順位が低くなる。スプライトの16色のデータのうち
(0、0、0、0)のデータは有色でなく透明であり、
選択対象となるデータの範ちゅうに含まれない。すなわ
ち、パターンシフト回路11の出力が(0、0、0、
0)であれば、選択対象のデータが存在しないものと判
別される。そして、SP1のパターンシフト回路11か
ら出力されたデータ103に“1”が存在すると、即、
透明でないとするノア回路12の出力(イネーブル信号
a)は“0”となる。SP2のパターンシフト回路の出
力は、イネーブル信号aとのアンド回路構成をとってい
るため、アンド回路13の出力は“0”となる。SP3
以降のパターンシフト回路11の出力についても、同様
に、イネーブル信号aとアンド回路構成をとっているの
で、アンド回路の出力は“0”となる。この時、オア回
路14の出力は、16個のアンド回路13の出力の論理
和が、取られ、SP1のパターンシフト回路11のスプ
ライトデータと同一データが出力されることになる。
簡単に説明する。ディスプレイ装置の水平帰線期間に次
の水平表示期間に表示すべきスプライトデータを16本
のパターン入力信号線100により並列にパターンシフ
ト回路11内のシフトレジスタ15に取り込む。シフト
レジスタ15は図1の上から順に印加される読み込みク
ロック信号102により各データを取り込む。また、パ
ターンシフト回路の一番上のシフトレジスタ15にパタ
ーンデータを取り込むときには、入力線101を通して
スプライトの表示座標(X座標)をラッチ回路16に取
り込む操作も行なわれる。次に水平表示期間に入り、水
平ドットカウンタ19がカウント動作を開始し水平ドッ
トカウンタ19のカウント数とラッチ回路16内のX座
標が一致検出回路17により比較される。前記カウント
数とX座標が一致すると、一致検出回路17は検出信号
104を出力し、クロック制御回路18は、この検出信
号104を受けてシフトレジスタ15にシフトクロック
105を供給する。シフトレジスタ15は、このシフト
クロック105に同期してスプライトデータを連続に出
力する。図1の優先データ選択装置では、SP1のパタ
ーンシフト回路11のスプライトデータが、最も優先順
位が高く、SP1,SP2,……,SP16の順で優先
順位が低くなる。スプライトの16色のデータのうち
(0、0、0、0)のデータは有色でなく透明であり、
選択対象となるデータの範ちゅうに含まれない。すなわ
ち、パターンシフト回路11の出力が(0、0、0、
0)であれば、選択対象のデータが存在しないものと判
別される。そして、SP1のパターンシフト回路11か
ら出力されたデータ103に“1”が存在すると、即、
透明でないとするノア回路12の出力(イネーブル信号
a)は“0”となる。SP2のパターンシフト回路の出
力は、イネーブル信号aとのアンド回路構成をとってい
るため、アンド回路13の出力は“0”となる。SP3
以降のパターンシフト回路11の出力についても、同様
に、イネーブル信号aとアンド回路構成をとっているの
で、アンド回路の出力は“0”となる。この時、オア回
路14の出力は、16個のアンド回路13の出力の論理
和が、取られ、SP1のパターンシフト回路11のスプ
ライトデータと同一データが出力されることになる。
【0008】つまり、パターンシフト回路11の出力を
ノア回路12に入力し、ノア回路12の出力をイネーブ
ル信号とし、これにより優先順位の低いパターンデータ
の出力を全て“0”とする。オア回路14により、その
時出力されたデータのうち最も優先順位が高いスプライ
トデータと同一データが出力される様に構成されてい
る。
ノア回路12に入力し、ノア回路12の出力をイネーブ
ル信号とし、これにより優先順位の低いパターンデータ
の出力を全て“0”とする。オア回路14により、その
時出力されたデータのうち最も優先順位が高いスプライ
トデータと同一データが出力される様に構成されてい
る。
【0009】
【発明が解決しようとする課題】しかし、従来技術の回
路構成では、イネーブル信号a、b、c、……を出力す
るノア回路12に関し、接続された負荷となるアンド回
路の数の違いのためイネープル信号a、b、c、……の
遅延時間が、a>b>c>……の様に、異なってしま
う。また、SP2〜SP16のパターンシフト回路11
の出力が入力された各々のアンド回路13は、優先度が
低いスプライトデータを処理するアンド回路ほど多入力
となる。一般的に、多入力のゲートほど遅延時間が大き
くなる。よって、従来技術の回路の動作速度は、SP1
6のスプライトデータが選択される時が一番遅くなり、
明らかな動作速度上のネックが存在する。特に上記従来
回路を動作速度が速い場合に適用しようとすると、動作
上のネックを解消する手段を考慮にいれなければならな
いといった問題点が生じてくる。すなわち、ノア回路1
2に関しては、負荷となるゲートの違いに応じてトラン
ジスタサイズの最適化を図り、またアンド回路13に関
しても、入力信号数に応じたトランジスタサイズの最適
化が図られる必要がある。一般的には、動作速度を高速
化するため遅延時間の見込まれるゲート回路を構成する
トランジスタのサイズを大きくすることが必要である。
路構成では、イネーブル信号a、b、c、……を出力す
るノア回路12に関し、接続された負荷となるアンド回
路の数の違いのためイネープル信号a、b、c、……の
遅延時間が、a>b>c>……の様に、異なってしま
う。また、SP2〜SP16のパターンシフト回路11
の出力が入力された各々のアンド回路13は、優先度が
低いスプライトデータを処理するアンド回路ほど多入力
となる。一般的に、多入力のゲートほど遅延時間が大き
くなる。よって、従来技術の回路の動作速度は、SP1
6のスプライトデータが選択される時が一番遅くなり、
明らかな動作速度上のネックが存在する。特に上記従来
回路を動作速度が速い場合に適用しようとすると、動作
上のネックを解消する手段を考慮にいれなければならな
いといった問題点が生じてくる。すなわち、ノア回路1
2に関しては、負荷となるゲートの違いに応じてトラン
ジスタサイズの最適化を図り、またアンド回路13に関
しても、入力信号数に応じたトランジスタサイズの最適
化が図られる必要がある。一般的には、動作速度を高速
化するため遅延時間の見込まれるゲート回路を構成する
トランジスタのサイズを大きくすることが必要である。
【0010】従来のこの様な回路構成を半導体集積回路
で実現したとすると、トランジスタサイズの最適化が図
られて、トランジスタサイズが違っているためと、入力
数が異るために、各々のゲート回路のサイズはトランジ
スタサイズが異なるために各々同一ではなく、セル化
(標準化)することができない。また、個々のトランジ
スタサイズに応じたゲート回路を作成しなければならな
いといった、煩わしさも生じてくる。また、サイズの違
ったゲート回路を並べなければならず、更に、信号線の
集中箇所も存在するために、ロジック部の占有面積と配
線面積が、増加することになり、チップ上での占有面積
が大きくなってしまうといった問題点を有している。
で実現したとすると、トランジスタサイズの最適化が図
られて、トランジスタサイズが違っているためと、入力
数が異るために、各々のゲート回路のサイズはトランジ
スタサイズが異なるために各々同一ではなく、セル化
(標準化)することができない。また、個々のトランジ
スタサイズに応じたゲート回路を作成しなければならな
いといった、煩わしさも生じてくる。また、サイズの違
ったゲート回路を並べなければならず、更に、信号線の
集中箇所も存在するために、ロジック部の占有面積と配
線面積が、増加することになり、チップ上での占有面積
が大きくなってしまうといった問題点を有している。
【0011】そこで、本発明は、従来のこのような問題
点を解決するために、動作速度が速い場合でも安定に優
先データが得られ、しかも、半導体集積回路に適した回
路を提供することにある。
点を解決するために、動作速度が速い場合でも安定に優
先データが得られ、しかも、半導体集積回路に適した回
路を提供することにある。
【0012】
【課題を解決するための手段】本発明の画像表示制御装
置は、画面に表示する画像パターンの表示位置を制御し
て表示パターンデータを出力する画像表示制御装置にお
いて、タイミング発生手段と、M個(2≦M)のデータ
選択回路とを有し、N段目(2≦N≦M)の前記データ
選択回路はそれぞれ、画像データを記憶し所定の表示位
置に表示パターンデータを出力するパターンデータ出力
回路と、前記パターンデータ出力回路が出力する前記表
示パターンデータの優先判別を行う優先判別回路と、前
記優先判別回路の出力に応じて、当該段の前記パターン
データ出力回路から出力される表示パターンデータ又は
前段の前記データ選択回路から出力される表示パターン
データを、選択する優先選択回路とを具備し、各段のデ
ータ選択回路内の優先選択回路は、前記選択された表示
パターンデータを、前記タイミング発生手段が出力する
タイミング信号に基づいて保持し、該保持出力を次段へ
出力することで順次優先判別をし、M段目の前記データ
選択回路内の前記優先選択回路が、最優先に表示する表
示パターンデータを出力してなり、N段目の前記データ
選択回路内の前記優先判別回路の出力が優先状態を示す
場合には、当該段のデータ選択回路内の前記優先選択回
路は、当該段の前記パターンデータ出力回路から出力さ
れる表示パターンデータを選択出力し、前記場合以外に
は、N−1段目の前記データ選択回路から出力される表
示パターンデータを選択出力してなることを特徴とす
る。
置は、画面に表示する画像パターンの表示位置を制御し
て表示パターンデータを出力する画像表示制御装置にお
いて、タイミング発生手段と、M個(2≦M)のデータ
選択回路とを有し、N段目(2≦N≦M)の前記データ
選択回路はそれぞれ、画像データを記憶し所定の表示位
置に表示パターンデータを出力するパターンデータ出力
回路と、前記パターンデータ出力回路が出力する前記表
示パターンデータの優先判別を行う優先判別回路と、前
記優先判別回路の出力に応じて、当該段の前記パターン
データ出力回路から出力される表示パターンデータ又は
前段の前記データ選択回路から出力される表示パターン
データを、選択する優先選択回路とを具備し、各段のデ
ータ選択回路内の優先選択回路は、前記選択された表示
パターンデータを、前記タイミング発生手段が出力する
タイミング信号に基づいて保持し、該保持出力を次段へ
出力することで順次優先判別をし、M段目の前記データ
選択回路内の前記優先選択回路が、最優先に表示する表
示パターンデータを出力してなり、N段目の前記データ
選択回路内の前記優先判別回路の出力が優先状態を示す
場合には、当該段のデータ選択回路内の前記優先選択回
路は、当該段の前記パターンデータ出力回路から出力さ
れる表示パターンデータを選択出力し、前記場合以外に
は、N−1段目の前記データ選択回路から出力される表
示パターンデータを選択出力してなることを特徴とす
る。
【0013】また、請求項1記載の画像表示制御装置に
おいて、前記優先判別回路の出力は、前記パターンデー
タが透明色をあらわすものであるときには該パターンデ
ータが優先状態ではないことを示す信号を含むことを特
徴とする。
おいて、前記優先判別回路の出力は、前記パターンデー
タが透明色をあらわすものであるときには該パターンデ
ータが優先状態ではないことを示す信号を含むことを特
徴とする。
【0014】また、請求項1乃至2のうちいずれか一つ
の請求項に記載の画像表示制御装置において、前記タイ
ミング発生手段が発生するタイミング信号は、互いに重
なり合わない第1のタイミング信号と第2のタイミング
信号とを含み、奇数段と偶数段とがそれぞれの異なるタ
イミング信号に基づいて前記保持をなすことを特徴とす
る。
の請求項に記載の画像表示制御装置において、前記タイ
ミング発生手段が発生するタイミング信号は、互いに重
なり合わない第1のタイミング信号と第2のタイミング
信号とを含み、奇数段と偶数段とがそれぞれの異なるタ
イミング信号に基づいて前記保持をなすことを特徴とす
る。
【0015】また、本発明の電子機器は、請求項1乃至
3のうちいずれか一つの請求項に記載の画像表示制御装
置と、該画像表示制御装置が出力する表示パターンデー
タをコンポジット信号に変換する手段とを含み、該コン
ポジット信号に基づいて前記最優先の表示パターンデー
タに応じた画像を表示してなることを特徴とする。
3のうちいずれか一つの請求項に記載の画像表示制御装
置と、該画像表示制御装置が出力する表示パターンデー
タをコンポジット信号に変換する手段とを含み、該コン
ポジット信号に基づいて前記最優先の表示パターンデー
タに応じた画像を表示してなることを特徴とする。
【0016】
【作用】上記の様に構成された画像表示制御装置は、表
示パターンデータを選択する優先選択回路を具備し、各
段のデータ選択回路内の該優先選択回路は、選択された
表示パターンデータを、タイミング発生手段が出力する
タイミング信号に基づいて保持し、該保持出力を次段へ
出力することで順次優先判別をするため、逐次2個のス
プライトデータのみの優先順位を判別するだけであり、
一動作周期内に、選択されたデータと次の比較データと
の優先順位の判別を行なうといった操作を順次繰り返し
行なうことにより、M個のデータについてMー1回の判
別操作を行なうものである。
示パターンデータを選択する優先選択回路を具備し、各
段のデータ選択回路内の該優先選択回路は、選択された
表示パターンデータを、タイミング発生手段が出力する
タイミング信号に基づいて保持し、該保持出力を次段へ
出力することで順次優先判別をするため、逐次2個のス
プライトデータのみの優先順位を判別するだけであり、
一動作周期内に、選択されたデータと次の比較データと
の優先順位の判別を行なうといった操作を順次繰り返し
行なうことにより、M個のデータについてMー1回の判
別操作を行なうものである。
【0017】一動作周期に、2個のデータの優先順位の
判別を行なうだけで良く、一動作周期内の通過ゲート回
路数が少なくなり、個々のゲート回路に許容される遅延
時間が大きくなる。よって、動作速度が速い場合に於い
ても、動作速度を速くするためにトランジスタサイズの
最適化を図る等の配慮が不要となる。
判別を行なうだけで良く、一動作周期内の通過ゲート回
路数が少なくなり、個々のゲート回路に許容される遅延
時間が大きくなる。よって、動作速度が速い場合に於い
ても、動作速度を速くするためにトランジスタサイズの
最適化を図る等の配慮が不要となる。
【0018】また、上記の回路構成によれば、繰り返し
回路であり、トランジスタサイズの最適化を図る必要が
ないために、半導体集積回路に於いては、各々のゲート
回路のセル化を行なうことができ、更に基本回路ブロッ
クのパターンをセル化すればこのセルの繰り返しにより
上記回路のパターン化が容易は実現される。
回路であり、トランジスタサイズの最適化を図る必要が
ないために、半導体集積回路に於いては、各々のゲート
回路のセル化を行なうことができ、更に基本回路ブロッ
クのパターンをセル化すればこのセルの繰り返しにより
上記回路のパターン化が容易は実現される。
【0019】
【発明の実施の形態】以下、本発明の画像表示制御装置
を詳細に説明する。
を詳細に説明する。
【0020】図2は、本発明を適用したパーソナルコン
ピュータのシステムブロック図を示し、主として画像表
示制御装置(VDC)1、CPU2、ビデオカラーエン
コーダ(VCE)3より構成される。
ピュータのシステムブロック図を示し、主として画像表
示制御装置(VDC)1、CPU2、ビデオカラーエン
コーダ(VCE)3より構成される。
【0021】画像表示制御装置1は、ROM5に格納さ
れたテレビゲーム等のプログラムを解読するCPU2の
制御によって、ビデオRAM(VRAM)6からそのス
トリーに従った画像データを読み出して、ビデオカラー
エンコーダ3に供給する。CPU2はROM5のプログ
ラムに基づいて所定の制御を行い、それに伴ってデータ
や演算結果等を一時的にRAM4に記憶する。ビデオR
AM4は、画像表示制御装置1を通して、CPU2から
リード、ライトの制御を受けて、画像情報(座標、パタ
ーン、パターン番号等)を記憶する。画像データを入力
したビデオカラーエンコーダ3は、内部のカラーデータ
に基づいて映像色信号(輝度信号と色差信号を含む)を
出力する。ビデオカラーエンコーダ3より出力される映
像色信号は、インターフェース(I/F)7を介してコ
ンポジット信号に変換されてテレビ(CRT)8に与え
られる。
れたテレビゲーム等のプログラムを解読するCPU2の
制御によって、ビデオRAM(VRAM)6からそのス
トリーに従った画像データを読み出して、ビデオカラー
エンコーダ3に供給する。CPU2はROM5のプログ
ラムに基づいて所定の制御を行い、それに伴ってデータ
や演算結果等を一時的にRAM4に記憶する。ビデオR
AM4は、画像表示制御装置1を通して、CPU2から
リード、ライトの制御を受けて、画像情報(座標、パタ
ーン、パターン番号等)を記憶する。画像データを入力
したビデオカラーエンコーダ3は、内部のカラーデータ
に基づいて映像色信号(輝度信号と色差信号を含む)を
出力する。ビデオカラーエンコーダ3より出力される映
像色信号は、インターフェース(I/F)7を介してコ
ンポジット信号に変換されてテレビ(CRT)8に与え
られる。
【0022】図3には図2に示した実施例の中の画像表
示制御装置1のブロック図を示す。この画像表示装置1
はワンチップIC化されている。図3の画像制御装置1
は、コントロール部30、アドレスユニット31、CP
Uリード/ライトバッファ32、スプライトアトリビュ
ートテーブルバッファ33、スプライトシフトレジスタ
34、バックグラウンドシフトレジスタ35、データバ
スバッファ36、同期回路37、プライオリティ回路3
8を有する。
示制御装置1のブロック図を示す。この画像表示装置1
はワンチップIC化されている。図3の画像制御装置1
は、コントロール部30、アドレスユニット31、CP
Uリード/ライトバッファ32、スプライトアトリビュ
ートテーブルバッファ33、スプライトシフトレジスタ
34、バックグラウンドシフトレジスタ35、データバ
スバッファ36、同期回路37、プライオリティ回路3
8を有する。
【0023】コントロール部30は、CPU2がビデオ
RAM6との間でデータをライト/リードするとき画像
表示制御装置1の処理が間に合わない場合にその間CP
U2にその状態を保持させる信号を出力するBUSY端
子と、割り込み要求信号を出力する、IRQ端子と、1
ドット(画素)の周波数のクロックを入力するCK端子
と、初期化のリセット信号を入力するRESET端子
と、8ビット/16ビットのデータバス幅の選択のため
のデークバス幅切換信号を入力するEX8/16端子を
有する。
RAM6との間でデータをライト/リードするとき画像
表示制御装置1の処理が間に合わない場合にその間CP
U2にその状態を保持させる信号を出力するBUSY端
子と、割り込み要求信号を出力する、IRQ端子と、1
ドット(画素)の周波数のクロックを入力するCK端子
と、初期化のリセット信号を入力するRESET端子
と、8ビット/16ビットのデータバス幅の選択のため
のデークバス幅切換信号を入力するEX8/16端子を
有する。
【0024】アドレスユニット31はビデオRAM6の
アドレス信号を出力するMA0〜MA15端子に接続さ
れている。ビデオRAM6のアドレス空間は、6553
6ワード(1ワード16ビット)である。また、アドレ
スユニット31、CPUリード/ライトバッファ32、
スプライトアトリビュートテーブルバッファ33、スプ
ライトシフトレジスタ34、バックグラウンドシフトレ
ジスタ35はデータバスを介してMD0〜MD15端子
に接続されている。MD0〜MD15端子を介してビデ
オRAM6のデータが入出力される。
アドレス信号を出力するMA0〜MA15端子に接続さ
れている。ビデオRAM6のアドレス空間は、6553
6ワード(1ワード16ビット)である。また、アドレ
スユニット31、CPUリード/ライトバッファ32、
スプライトアトリビュートテーブルバッファ33、スプ
ライトシフトレジスタ34、バックグラウンドシフトレ
ジスタ35はデータバスを介してMD0〜MD15端子
に接続されている。MD0〜MD15端子を介してビデ
オRAM6のデータが入出力される。
【0025】スプライトアトリビュートテーブルバッフ
ァ33はスプライト(16×16ドット)の表示位置
(X、Y)、色、パターン番号等を記憶する内部メモリ
である。
ァ33はスプライト(16×16ドット)の表示位置
(X、Y)、色、パターン番号等を記憶する内部メモリ
である。
【0026】スプライトアトリビュートバッファ33
が、スプライトの表示位置(X、Y)、パターン番号、
スプライトカラー等を得た後、表示すべきラスタの1ラ
スタ前の水平帰線期間に、スプライトのパターン番号に
基づいてビデオRAM6をアクセスし、ビデオRAM6
内のスプライトジェネレータから読み出されたパターン
データをスプライトシフトレジスタ34に蓄える。また
スプライトアトリビュートバッファ33に蓄えられてい
るスプライトのX座標、スプライトカラーのデータもス
プライトシフトレジスタ34に蓄える。次に、表示すべ
きラスタになると、スプライトシフトレジスタ34内の
水平ドットクロックカウンタのカウント数とX座標がX
座標一致検出回路で比較され、両者が一致した時に、ス
プライトシフトレジスタ34内のパターンシフト回路か
ら、パターンデータが出力され、優先データ選択装置を
通ってスプライトシフトレジスタ34から出力される。
優先データ選択装置は、パターンデータを取り込んで記
憶する複数のパターンシフト回路(記憶手段)から、パ
ターンデータが出力された場合に、最も優先順位が高い
パターンデータを選択するものである。又、アドレスユ
ニット31は、ラスタ位置からビデオRAM6のアドレ
スを生成してビデオRAM6内のアトリビュートテーブ
ルを読み、それから得られたキャラクタジェネレータの
アドレスを生成し、そのアドレスに基づいて読み出され
たパターンをバックグランドシフトレジスタ35にエリ
アカラーとともに蓄える。
が、スプライトの表示位置(X、Y)、パターン番号、
スプライトカラー等を得た後、表示すべきラスタの1ラ
スタ前の水平帰線期間に、スプライトのパターン番号に
基づいてビデオRAM6をアクセスし、ビデオRAM6
内のスプライトジェネレータから読み出されたパターン
データをスプライトシフトレジスタ34に蓄える。また
スプライトアトリビュートバッファ33に蓄えられてい
るスプライトのX座標、スプライトカラーのデータもス
プライトシフトレジスタ34に蓄える。次に、表示すべ
きラスタになると、スプライトシフトレジスタ34内の
水平ドットクロックカウンタのカウント数とX座標がX
座標一致検出回路で比較され、両者が一致した時に、ス
プライトシフトレジスタ34内のパターンシフト回路か
ら、パターンデータが出力され、優先データ選択装置を
通ってスプライトシフトレジスタ34から出力される。
優先データ選択装置は、パターンデータを取り込んで記
憶する複数のパターンシフト回路(記憶手段)から、パ
ターンデータが出力された場合に、最も優先順位が高い
パターンデータを選択するものである。又、アドレスユ
ニット31は、ラスタ位置からビデオRAM6のアドレ
スを生成してビデオRAM6内のアトリビュートテーブ
ルを読み、それから得られたキャラクタジェネレータの
アドレスを生成し、そのアドレスに基づいて読み出され
たパターンをバックグランドシフトレジスタ35にエリ
アカラーとともに蓄える。
【0027】データバスバッファ36は、データを入出
力する端子D0〜D15に接続されている。CPU2か
らのリード/ライトは、このデータバスバッファ36を
介して行なわれる。画像表示制御装置1は、CPU2を
含むシステムのデータ幅に合わせて8ビットインターフ
ェース、16ビットインタフェースの選択が可能であ
り、8ビットインタフェースが選択された場合には、D
0〜D15端子のD0〜D7が用いられる。
力する端子D0〜D15に接続されている。CPU2か
らのリード/ライトは、このデータバスバッファ36を
介して行なわれる。画像表示制御装置1は、CPU2を
含むシステムのデータ幅に合わせて8ビットインターフ
ェース、16ビットインタフェースの選択が可能であ
り、8ビットインタフェースが選択された場合には、D
0〜D15端子のD0〜D7が用いられる。
【0028】同期回路37は表示期間を示す信号を示す
DISP端子と、CRTに垂直同期をかける信号を出力
するとともに外部垂直同期信号を入力するVSYNC端
子と、CRTに水平同期をかける信号を出力するととも
に外部水平同期信号を入力するHSYNC端子とに接続
されている。
DISP端子と、CRTに垂直同期をかける信号を出力
するとともに外部垂直同期信号を入力するVSYNC端
子と、CRTに水平同期をかける信号を出力するととも
に外部水平同期信号を入力するHSYNC端子とに接続
されている。
【0029】プライオリティ回路38はビデオデータを
出力するVD0〜VD7端子に接続され、かつ、ビデオ
データがスプライトデータのとき「H」を、バックグラ
ウンドデータのとき「L」の信号を出力するSPBG端
子に接続されている。プライオリティ回路38では、ス
プライトシフトレジスタ34から出力されたスプライト
データと、バックグラウンドシフトレジスタ35から出
力されたバックグラウンドデータのどちらを選択するか
内部の設定に応じて切り換える。
出力するVD0〜VD7端子に接続され、かつ、ビデオ
データがスプライトデータのとき「H」を、バックグラ
ウンドデータのとき「L」の信号を出力するSPBG端
子に接続されている。プライオリティ回路38では、ス
プライトシフトレジスタ34から出力されたスプライト
データと、バックグラウンドシフトレジスタ35から出
力されたバックグラウンドデータのどちらを選択するか
内部の設定に応じて切り換える。
【0030】また、前述したコントロール部30は、コ
ントロール部30内の内部レジスタを、CPU2からリ
ード/ライトできる様にCS端子が設けられている。C
S端子に「L」信号が入力された時に、CPU2はコン
トロール部30の内部レジスタをリード/ライトするこ
とができる。リード/ライトの選択は、RD端子、WR
端子のどちらか一方を「L」にすることにより、選択さ
れる。A0端子およびA1端子はCPU2のアドレスバ
スに接続され、RD、WR信号との組み合わせにより、
データバス信号の種類が選択される。MRD端子は、画
像表示制御装置1が、ビデオRAM6からデータを読み
出す時のタイミング出力で、MWR端子は、画像表示制
御装置1がビデオRAM6にデータを書き込む時のタイ
ミング出力である。
ントロール部30内の内部レジスタを、CPU2からリ
ード/ライトできる様にCS端子が設けられている。C
S端子に「L」信号が入力された時に、CPU2はコン
トロール部30の内部レジスタをリード/ライトするこ
とができる。リード/ライトの選択は、RD端子、WR
端子のどちらか一方を「L」にすることにより、選択さ
れる。A0端子およびA1端子はCPU2のアドレスバ
スに接続され、RD、WR信号との組み合わせにより、
データバス信号の種類が選択される。MRD端子は、画
像表示制御装置1が、ビデオRAM6からデータを読み
出す時のタイミング出力で、MWR端子は、画像表示制
御装置1がビデオRAM6にデータを書き込む時のタイ
ミング出力である。
【0031】ここまで、本発明を用いた一実施例の画像
表示制御装置とこの画像制御装置を含む一実施例のシス
テムについて説明してきた。
表示制御装置とこの画像制御装置を含む一実施例のシス
テムについて説明してきた。
【0032】次に、本発明の一実施例の要部について説
明する。図4は、図3の画像表示制御装置のスプライト
シフトレジスタ34の要部を示す回路図である。
明する。図4は、図3の画像表示制御装置のスプライト
シフトレジスタ34の要部を示す回路図である。
【0033】図4に於いて、本実施例の回路は、点線に
囲まれた基本回路ブロックBP1,BP2,……,BP
16を16段積み重ねた回路構成をとっている。点線に
囲まれた基本回路ブロックは、パターンシフト回路4
1、ノア回路42、アンド回路43、クロックドノア回
路44、インバータ回路45、クロックドナンドゲート
46、インバータ47を有する。パターンシフト回路4
1は、長さが16ビットの4個のシフトレジスタ48
と、スプライトの表示座標(X座標)を記憶するラッチ
回路49と、水平ドットカウンタ53のカウント数を記
憶するラッチ回路50と、ラッチ回路49内のX座標と
ラッチ回路50内のカウント数との一致検出を行なう一
致検出回路51と、一致検出回路51の検出信号114
を受けてシフトレジスタ48にシフトクロック115を
供給するクロック制御回路52とにより構成されてい
る。パターンシフト回路41内のラッチ回路50の出力
116は、一致検出回路51と、次段のパターンシフト
回路41内のラッチ回路50の入力の両方に接続されて
いる。
囲まれた基本回路ブロックBP1,BP2,……,BP
16を16段積み重ねた回路構成をとっている。点線に
囲まれた基本回路ブロックは、パターンシフト回路4
1、ノア回路42、アンド回路43、クロックドノア回
路44、インバータ回路45、クロックドナンドゲート
46、インバータ47を有する。パターンシフト回路4
1は、長さが16ビットの4個のシフトレジスタ48
と、スプライトの表示座標(X座標)を記憶するラッチ
回路49と、水平ドットカウンタ53のカウント数を記
憶するラッチ回路50と、ラッチ回路49内のX座標と
ラッチ回路50内のカウント数との一致検出を行なう一
致検出回路51と、一致検出回路51の検出信号114
を受けてシフトレジスタ48にシフトクロック115を
供給するクロック制御回路52とにより構成されてい
る。パターンシフト回路41内のラッチ回路50の出力
116は、一致検出回路51と、次段のパターンシフト
回路41内のラッチ回路50の入力の両方に接続されて
いる。
【0034】次に、本実施例の動作を説明する。表示に
先だつ水平帰線期間に、画像表示制御装置1は、ビデオ
RAM6内のスプライトジェネレータから読み出された
スプライトのパターンデータをパターンシフト回路41
内のシフトレジスタ48にパターン入力信号線110を
通して並列的に蓄え、また、スプライトアトリビュート
バッファ33に蓄えられているスプライトのX座標を読
み出して入力線111を通してパターンシフト回路41
内のラッチ回路49に蓄える。この操作を16回繰り返
すことで、16個のスプライトデータが蓄えられる。パ
ターンシフト回路41は各シフトレジスタ48に接続さ
れた読み込みクロック信号112に従って各データを蓄
えていく。
先だつ水平帰線期間に、画像表示制御装置1は、ビデオ
RAM6内のスプライトジェネレータから読み出された
スプライトのパターンデータをパターンシフト回路41
内のシフトレジスタ48にパターン入力信号線110を
通して並列的に蓄え、また、スプライトアトリビュート
バッファ33に蓄えられているスプライトのX座標を読
み出して入力線111を通してパターンシフト回路41
内のラッチ回路49に蓄える。この操作を16回繰り返
すことで、16個のスプライトデータが蓄えられる。パ
ターンシフト回路41は各シフトレジスタ48に接続さ
れた読み込みクロック信号112に従って各データを蓄
えていく。
【0035】次に、表示期間になると、水平ドットカウ
ンタ53がカウントを開始する。ラッチ回路50はカス
ケード状に接続され、水平ドットカウンタ53のカウン
ト数を次段のラッチ回路50へ逐次送って行く。一致検
出回路51は、ラッチ回路49に蓄えられたX座標とラ
ッチ回路50のカウント数を比較し、一致すると検出信
号114をクロック制御回路52に出力する。クロック
制御回路52は、この検出信号を受けてシフトレジスタ
48にシフトクロック115を供給する。シフトレジス
タ48は、このクロック115を受けてパターンデータ
をシリアルに送り出す。
ンタ53がカウントを開始する。ラッチ回路50はカス
ケード状に接続され、水平ドットカウンタ53のカウン
ト数を次段のラッチ回路50へ逐次送って行く。一致検
出回路51は、ラッチ回路49に蓄えられたX座標とラ
ッチ回路50のカウント数を比較し、一致すると検出信
号114をクロック制御回路52に出力する。クロック
制御回路52は、この検出信号を受けてシフトレジスタ
48にシフトクロック115を供給する。シフトレジス
タ48は、このクロック115を受けてパターンデータ
をシリアルに送り出す。
【0036】送り出されたデータは、ノア回路42と、
アンド回路43に入力される。アンド回路43の入力
は、パターンシフト回路41のパターンデータと前段の
基本回路ブロックから出力されたイネープル信号であ
り、アンド回路43の出力はクロックドノア回路44に
入力される。クロックドノア回路44の入力は、アンド
回路43の出力と、前段の基本ブロックから出力された
データであり、クロックドノア回路44の出力はインバ
ータ回路45の入力となり、インバータ回路45の出力
が次段の基本回路ブロックにパターンデータとして出力
される。ノア回路42の出力は、前段の基本ブロックか
ら出力されだイネーブル信号と共にクロックドナンド回
路46に入力され、クロックドナンド回路46の出力は
インバータ47を介して反転され、インバータ47の出
力が次段の基本回路ブロックのイネーブル信号となる。
アンド回路43に入力される。アンド回路43の入力
は、パターンシフト回路41のパターンデータと前段の
基本回路ブロックから出力されたイネープル信号であ
り、アンド回路43の出力はクロックドノア回路44に
入力される。クロックドノア回路44の入力は、アンド
回路43の出力と、前段の基本ブロックから出力された
データであり、クロックドノア回路44の出力はインバ
ータ回路45の入力となり、インバータ回路45の出力
が次段の基本回路ブロックにパターンデータとして出力
される。ノア回路42の出力は、前段の基本ブロックか
ら出力されだイネーブル信号と共にクロックドナンド回
路46に入力され、クロックドナンド回路46の出力は
インバータ47を介して反転され、インバータ47の出
力が次段の基本回路ブロックのイネーブル信号となる。
【0037】クロックドノア回路44は、クロックが
「H」の時データを出力し、クロックが「L」の時イン
バータ回路47の入力との間の浮遊容量により、データ
を保持する。つまりダイナミック型のラッチ回路として
動作する。クロックドナンド回路46も、同様にダイナ
ミック型のラッチとして動作する。本実施例ではダイナ
ミック型のラッチ回路を用いているが、スタティック型
のラッチ回路を用いても実施でき、ダイナミック型のラ
ッチ回路に限定するものではない。例えば、クロックド
ノア回路44は、ノア回路とスタティック型のラッチ回
路を用いることにより実現できる。
「H」の時データを出力し、クロックが「L」の時イン
バータ回路47の入力との間の浮遊容量により、データ
を保持する。つまりダイナミック型のラッチ回路として
動作する。クロックドナンド回路46も、同様にダイナ
ミック型のラッチとして動作する。本実施例ではダイナ
ミック型のラッチ回路を用いているが、スタティック型
のラッチ回路を用いても実施でき、ダイナミック型のラ
ッチ回路に限定するものではない。例えば、クロックド
ノア回路44は、ノア回路とスタティック型のラッチ回
路を用いることにより実現できる。
【0038】本実施例の回路は、BP1のブロック内の
パターンシフト回路に蓄えられたパターンデータが最も
優先順位が高く、以下、BP2,BP3,……,BP1
6のデータの順である。BP1,BP3,……の奇数番
目の回路ブロックの動作クロックはφ1であり、BP
2,BP4,……の偶数番目の回路ブロックの動作クロ
ックはφ2である。φ1とφ2の位相関係は、図6に示
す様に重なりのない2相クロックである。基本回路ブロ
ックBP1,BP3,BP5,……の奇数番目のブロッ
ク内のパターンシフト回路41内のラッチ回路50の制
御クロックと、シフトレジスタ48のシフトクロックは
φ1に同期し、基本回路ブロックBP2,BP4,BP
6,……の偶数番目のブロック内のパターンシフト回路
41内のラッチ回路50の制御クロックと、シフトレジ
スタ48のシフトクロックはφ2に同期している。
パターンシフト回路に蓄えられたパターンデータが最も
優先順位が高く、以下、BP2,BP3,……,BP1
6のデータの順である。BP1,BP3,……の奇数番
目の回路ブロックの動作クロックはφ1であり、BP
2,BP4,……の偶数番目の回路ブロックの動作クロ
ックはφ2である。φ1とφ2の位相関係は、図6に示
す様に重なりのない2相クロックである。基本回路ブロ
ックBP1,BP3,BP5,……の奇数番目のブロッ
ク内のパターンシフト回路41内のラッチ回路50の制
御クロックと、シフトレジスタ48のシフトクロックは
φ1に同期し、基本回路ブロックBP2,BP4,BP
6,……の偶数番目のブロック内のパターンシフト回路
41内のラッチ回路50の制御クロックと、シフトレジ
スタ48のシフトクロックはφ2に同期している。
【0039】今BP1のパターンシフト回路41からφ
1が「H」の時パターンデータが出力されたとする。こ
の出力されたデータに選択対象となる“1”が存在する
と、ノア回路42の出力は、“0”となり、イネーブル
信号aが“0”となる。インバータ回路45の出力は、
パターンシフト回路41から出力されたデータと同一デ
ータとなる。φ1が「L」となると、イネーブル信号a
とインバータ回路45の出力は、クロックドアンド回路
46とクロックドノア回路44がラッチ動作をするため
に、データが保持される。次に、φ2が「H」となり、
BP2のパターンシフト回路41からデータが出力され
たとすると、イネーブル信号aが“0”であるために、
BP2のアンド回路43の出力が全て“0”になり、B
P2のインパータ回路45の出力は、この時のBP1の
インバータ回路45の出力データと同一データが出力さ
れる。
1が「H」の時パターンデータが出力されたとする。こ
の出力されたデータに選択対象となる“1”が存在する
と、ノア回路42の出力は、“0”となり、イネーブル
信号aが“0”となる。インバータ回路45の出力は、
パターンシフト回路41から出力されたデータと同一デ
ータとなる。φ1が「L」となると、イネーブル信号a
とインバータ回路45の出力は、クロックドアンド回路
46とクロックドノア回路44がラッチ動作をするため
に、データが保持される。次に、φ2が「H」となり、
BP2のパターンシフト回路41からデータが出力され
たとすると、イネーブル信号aが“0”であるために、
BP2のアンド回路43の出力が全て“0”になり、B
P2のインパータ回路45の出力は、この時のBP1の
インバータ回路45の出力データと同一データが出力さ
れる。
【0040】また、イネーブル信号bは、イネーブル信
号aが“0”であるために“0”となる。次に、φ2が
「L」となると、イネーブル信号bとインバータ回路4
5の出力は、上述の様にクロックドナンド回路46とク
ロックドノア回路44がラッチ動作をするために、デー
タが保持される。次にφ1が「H」となり、BP3のパ
ターンシフト回路41からパターンデータが出力される
と、イネーブル信号bが“0”であるために、BP3の
インバータ回路45の出力は、この時のBP2のインバ
ータ回路45の出力データと同一データとなる。以上の
通り、ラッチ回路を用いてクロックに同期して、優先デ
ータの選択、保持の動作を順次行なっていくことで、B
P16のインバータ回路から優先データが得られ、この
例では、BP1のパターンデータと同一データが優先デ
ータとして取り出されることになる。
号aが“0”であるために“0”となる。次に、φ2が
「L」となると、イネーブル信号bとインバータ回路4
5の出力は、上述の様にクロックドナンド回路46とク
ロックドノア回路44がラッチ動作をするために、デー
タが保持される。次にφ1が「H」となり、BP3のパ
ターンシフト回路41からパターンデータが出力される
と、イネーブル信号bが“0”であるために、BP3の
インバータ回路45の出力は、この時のBP2のインバ
ータ回路45の出力データと同一データとなる。以上の
通り、ラッチ回路を用いてクロックに同期して、優先デ
ータの選択、保持の動作を順次行なっていくことで、B
P16のインバータ回路から優先データが得られ、この
例では、BP1のパターンデータと同一データが優先デ
ータとして取り出されることになる。
【0041】図5に、本発明の別の実施例を示す。本実
施例の回路も、図4と同様に、点線に囲まれた基本回路
ブロックBP1,BP2,……,BP16を16段積み
重ねた回路構成をとっている。この基本回路ブロック
は、パターンシフト回路61、ノア回路62、アンド回
路63、クロックドノア回路64、インバータ回路65
を有する。パターンシフト回路61は図4と同様にシフ
トレジスタ66、ラッチ回路67、ラッチ回路68、一
致検出回路69、クロック制御回路70により構成され
ている。水平ドットカウンタ71はラッチ回路68に接
続されている。図5に使用されているパターンシフト回
路61は図4のパターンシフト回路41と同一の動作を
する。図5の基本的な回路動作は図4の回路と同様であ
る。図5の実施例の回路では、BP16のブロック内の
パターンシフト回路に蓄えられたパターンデータが最も
優先順位が高く、以下、BP15,BP14,……,B
P1の順である。BP1,BP3,……,の奇数番目の
回路ブロックの動作クロックはφ1であり、SP2,S
P4,……の偶数番目の回路ブロックの動作クロックは
φ2である。
施例の回路も、図4と同様に、点線に囲まれた基本回路
ブロックBP1,BP2,……,BP16を16段積み
重ねた回路構成をとっている。この基本回路ブロック
は、パターンシフト回路61、ノア回路62、アンド回
路63、クロックドノア回路64、インバータ回路65
を有する。パターンシフト回路61は図4と同様にシフ
トレジスタ66、ラッチ回路67、ラッチ回路68、一
致検出回路69、クロック制御回路70により構成され
ている。水平ドットカウンタ71はラッチ回路68に接
続されている。図5に使用されているパターンシフト回
路61は図4のパターンシフト回路41と同一の動作を
する。図5の基本的な回路動作は図4の回路と同様であ
る。図5の実施例の回路では、BP16のブロック内の
パターンシフト回路に蓄えられたパターンデータが最も
優先順位が高く、以下、BP15,BP14,……,B
P1の順である。BP1,BP3,……,の奇数番目の
回路ブロックの動作クロックはφ1であり、SP2,S
P4,……の偶数番目の回路ブロックの動作クロックは
φ2である。
【0042】今、BP1のパターンシフト回路61から
φ1が「H」の時、パターンデータが出力されたとす
る。この時インバータ回路65の出力はパターンシフト
回路61から出力されたパターンデータと同一データと
なる。次にφ1が「L」になると、インバータ回路65
の出力は、クロックドノア回路64がラッチ動作をする
ために、データが保持される。次に、φ2が「H」とな
り、BP2のパターンシフト回路61からパターンデー
タが出力され出力データに選択対象となる“1”が存在
すると、BP2のノア回路62の出力は“0”となり、
BP2のアンド回路63の出力は全て“0”となる。よ
って、この時のインバータ回路65の出力は、BP2の
パターンシフト回路61から出力されたデータと同一デ
ータとなる。次にφ2が「L」となると、ラッチ動作に
よりBP2のインバータ回路65の出力はそのまま保持
される。次にφ1が「H」となると、BP3のパターン
シフト回路61の出力と、BP2のインバータ回路65
の出力とが比較される。BP3のパターンシフト回路6
1の出力が全て“0”であれば、BP2のインバータ回
路65の出力が選択され、BP3のインバータ回路65
の出力は、この時のBP2のインバータ回路65のデー
タと同一データとなる。以上の通り、ラッチ回路を用い
てクロックに同期して、優先データの選択保持の動作を
順次行っていくことで、BP16のインバータ回路65
から優先データが得られることこなる。
φ1が「H」の時、パターンデータが出力されたとす
る。この時インバータ回路65の出力はパターンシフト
回路61から出力されたパターンデータと同一データと
なる。次にφ1が「L」になると、インバータ回路65
の出力は、クロックドノア回路64がラッチ動作をする
ために、データが保持される。次に、φ2が「H」とな
り、BP2のパターンシフト回路61からパターンデー
タが出力され出力データに選択対象となる“1”が存在
すると、BP2のノア回路62の出力は“0”となり、
BP2のアンド回路63の出力は全て“0”となる。よ
って、この時のインバータ回路65の出力は、BP2の
パターンシフト回路61から出力されたデータと同一デ
ータとなる。次にφ2が「L」となると、ラッチ動作に
よりBP2のインバータ回路65の出力はそのまま保持
される。次にφ1が「H」となると、BP3のパターン
シフト回路61の出力と、BP2のインバータ回路65
の出力とが比較される。BP3のパターンシフト回路6
1の出力が全て“0”であれば、BP2のインバータ回
路65の出力が選択され、BP3のインバータ回路65
の出力は、この時のBP2のインバータ回路65のデー
タと同一データとなる。以上の通り、ラッチ回路を用い
てクロックに同期して、優先データの選択保持の動作を
順次行っていくことで、BP16のインバータ回路65
から優先データが得られることこなる。
【0043】以上説明した通り、本実施例においては、
ダイナミック型のラッチ回路を用いて、動作クロックに
同期して逐次2つのデータの優先順位を判別して行き、
この操作を繰り返しながら全データを比較し、優先デー
タを得るものである。
ダイナミック型のラッチ回路を用いて、動作クロックに
同期して逐次2つのデータの優先順位を判別して行き、
この操作を繰り返しながら全データを比較し、優先デー
タを得るものである。
【0044】
【発明の効果】本実施例の画像表示制御装置は、複数の
動画の重ね合わせ処理を行なうために、複数のパターン
シフト回路(シフトレジスタ)を設け、画面上での表示
座標に応じてパターンシフト回路からバターンデータを
出力するものであり、複数の動画の重ね合わせ処理のた
めに、選択回路とラッチ回路とを組み合わせて、動作ク
ロックに同期して逐次優先順位の判別操作を行ない、こ
の操作を繰り返して、表示すべき最も優先度の高いパタ
ーンデータを表示させるものであって、特に、一動作周
期内の動作が2個のパターンデータの比較選択だけであ
り、一動作周期内の通過ゲート段数を少なくできる利点
を有している。このために、一動作周期内の個々のゲー
ト回路に許容される遅延時間が大きくても確実に動作す
る。例えば、周波数が21MHZ の高速で動作させる場
合を考える。本発明実施例の画像表示制御装置では、半
クロックの時間で2個のパターンデータの比較選択動作
をさせているため、21MHZ の半分の周期(約23n
sec)内にこの動作が終了しなければならないが、普
通の半導体集積回路の典型的なゲート回路の遅延時間
は、2〜3nsec程度であり、本実施例はパターンシ
フト回路からラッチ回路までのゲート回路の段数はパタ
ーンシフト回路内のゲート回路の段数を含めて5段程度
必要であることから、10〜15nsec程度でラッチ
回路に、パターンデータが取り込まれることになり、十
分に回路動作が保証されることになる。この様に、動作
速度が速い場合(21MHZ )でも、安定に所望の優先
データが得られる。
動画の重ね合わせ処理を行なうために、複数のパターン
シフト回路(シフトレジスタ)を設け、画面上での表示
座標に応じてパターンシフト回路からバターンデータを
出力するものであり、複数の動画の重ね合わせ処理のた
めに、選択回路とラッチ回路とを組み合わせて、動作ク
ロックに同期して逐次優先順位の判別操作を行ない、こ
の操作を繰り返して、表示すべき最も優先度の高いパタ
ーンデータを表示させるものであって、特に、一動作周
期内の動作が2個のパターンデータの比較選択だけであ
り、一動作周期内の通過ゲート段数を少なくできる利点
を有している。このために、一動作周期内の個々のゲー
ト回路に許容される遅延時間が大きくても確実に動作す
る。例えば、周波数が21MHZ の高速で動作させる場
合を考える。本発明実施例の画像表示制御装置では、半
クロックの時間で2個のパターンデータの比較選択動作
をさせているため、21MHZ の半分の周期(約23n
sec)内にこの動作が終了しなければならないが、普
通の半導体集積回路の典型的なゲート回路の遅延時間
は、2〜3nsec程度であり、本実施例はパターンシ
フト回路からラッチ回路までのゲート回路の段数はパタ
ーンシフト回路内のゲート回路の段数を含めて5段程度
必要であることから、10〜15nsec程度でラッチ
回路に、パターンデータが取り込まれることになり、十
分に回路動作が保証されることになる。この様に、動作
速度が速い場合(21MHZ )でも、安定に所望の優先
データが得られる。
【0045】更に、本実施例では、回路が同一の回路ブ
ロックの繰り返しになっている。この繰り返しは、この
回路をIC化するとき、アートワーク上でも同一パター
ンの繰り返しとなる。よって基本回路ブロックをセル化
すると、そのセルを積み重ねるだけでパターン化が図ら
れる。また信号線の配線もブロックを積み重ねるだけで
形成される様になっているために、セル間をつなぐ配線
領域を特別に設ける必要がなく、配線を効率的に行な
い、配線部のチップ上での占有面積を減少させることが
できる。このように本実施例は、ICのアートワークが
容易であり、更にチップ上での占有面積を小さくするこ
とができるといった効果があり、半導体集積回路に適し
た回路である。以上の通り、本発明の画像表示制御装置
は、画面に表示する画像パターンの表示位置を制御して
表示パターンデータを出力する画像表示制御装置におい
て、タイミング発生手段と、M個(2≦M)のデータ選
択回路とを有し、N段目(2≦N≦M)の前記データ選
択回路はそれぞれ、画像データを記憶し所定の表示位置
に表示パターンデータを出力するパターンデータ出力回
路と、前記パターンデータ出力回路が出力する前記表示
パターンデータの優先判別を行う優先判別回路と、前記
優先判別回路の出力に応じて、当該段の前記パターンデ
ータ出力回路から出力される表示パターンデータ又は前
段の前記データ選択回路から出力される表示パターンデ
ータを、選択する優先選択回路とを具備し、各段のデー
タ選択回路内の優先選択回路は、前記選択された表示パ
ターンデータを、前記タイミング発生手段が出力するタ
イミング信号に基づいて保持し、該保持出力を次段へ出
力することで順次優先判別をし、M段目の前記データ選
択回路内の前記優先選択回路が、最優先に表示する表示
パターンデータを出力してなり、N段目の前記データ選
択回路内の前記優先判別回路の出力が優先状態を示す場
合には、当該段のデータ選択回路内の前記優先選択回路
は、当該段の前記パターンデータ出力回路から出力され
る表示パターンデータを選択出力し、前記場合以外に
は、N−1段目の前記データ選択回路から出力される表
示パターンデータを選択出力してなるため、段数を重ね
ても最優先の表示データパターンが出力されるまでの遅
延時間は段数に依存しない、従って、動作速度が速い場
合であっても安定に所望の優先デー タが得られる。ま
た、最終段はもっとも優先度が高く、前段に位置するほ
ど優先度が低いように作用する画像表示制御装置が得ら
れる。また、本発明の画像表示制御装置は、さらに、前
記優先判別回路の出力は、前記パターンデータが透明色
をあらわすものであるときには該パターンデータが優先
状態ではないことを示す信号を含むものであるため、透
明色を色の一種として他の色と同様な扱いををすること
が可能となり、透明色でない色を優先して処理すること
ができる。また、本発明の画像表示制御装置は、さら
に、前記タイミング発生手段が発生するタイミング信号
は、互いに重なり合わない第1のタイミング信号と第2
のタイミング信号とを含み、奇数段と偶数段とがそれぞ
れの異なるタイミング信号に基づいて前記保持をなすも
のであるため、奇数段と偶数段とが、保持タイミングが
重ならないように、交互に、優先判別がなされることと
なり、誤判別が生じない。したがって、データ選択回路
の1段分の遅延時間内に確実に処理することができる。
また、本発明の電子機器は、上記画像表示制御装置と、
該画像表示制御装置が出力する表示パターンデータをコ
ンポジット信号に変換する手段とを含み、該コンポジッ
ト信号に基づいて前記最優先の表示パターンデータに応
じた画像を表示してなるものであるため、複数の画面か
ら優先度に応じた1枚の画面を形成して高速に誤判別無
く表示装置に表示できる。
ロックの繰り返しになっている。この繰り返しは、この
回路をIC化するとき、アートワーク上でも同一パター
ンの繰り返しとなる。よって基本回路ブロックをセル化
すると、そのセルを積み重ねるだけでパターン化が図ら
れる。また信号線の配線もブロックを積み重ねるだけで
形成される様になっているために、セル間をつなぐ配線
領域を特別に設ける必要がなく、配線を効率的に行な
い、配線部のチップ上での占有面積を減少させることが
できる。このように本実施例は、ICのアートワークが
容易であり、更にチップ上での占有面積を小さくするこ
とができるといった効果があり、半導体集積回路に適し
た回路である。以上の通り、本発明の画像表示制御装置
は、画面に表示する画像パターンの表示位置を制御して
表示パターンデータを出力する画像表示制御装置におい
て、タイミング発生手段と、M個(2≦M)のデータ選
択回路とを有し、N段目(2≦N≦M)の前記データ選
択回路はそれぞれ、画像データを記憶し所定の表示位置
に表示パターンデータを出力するパターンデータ出力回
路と、前記パターンデータ出力回路が出力する前記表示
パターンデータの優先判別を行う優先判別回路と、前記
優先判別回路の出力に応じて、当該段の前記パターンデ
ータ出力回路から出力される表示パターンデータ又は前
段の前記データ選択回路から出力される表示パターンデ
ータを、選択する優先選択回路とを具備し、各段のデー
タ選択回路内の優先選択回路は、前記選択された表示パ
ターンデータを、前記タイミング発生手段が出力するタ
イミング信号に基づいて保持し、該保持出力を次段へ出
力することで順次優先判別をし、M段目の前記データ選
択回路内の前記優先選択回路が、最優先に表示する表示
パターンデータを出力してなり、N段目の前記データ選
択回路内の前記優先判別回路の出力が優先状態を示す場
合には、当該段のデータ選択回路内の前記優先選択回路
は、当該段の前記パターンデータ出力回路から出力され
る表示パターンデータを選択出力し、前記場合以外に
は、N−1段目の前記データ選択回路から出力される表
示パターンデータを選択出力してなるため、段数を重ね
ても最優先の表示データパターンが出力されるまでの遅
延時間は段数に依存しない、従って、動作速度が速い場
合であっても安定に所望の優先デー タが得られる。ま
た、最終段はもっとも優先度が高く、前段に位置するほ
ど優先度が低いように作用する画像表示制御装置が得ら
れる。また、本発明の画像表示制御装置は、さらに、前
記優先判別回路の出力は、前記パターンデータが透明色
をあらわすものであるときには該パターンデータが優先
状態ではないことを示す信号を含むものであるため、透
明色を色の一種として他の色と同様な扱いををすること
が可能となり、透明色でない色を優先して処理すること
ができる。また、本発明の画像表示制御装置は、さら
に、前記タイミング発生手段が発生するタイミング信号
は、互いに重なり合わない第1のタイミング信号と第2
のタイミング信号とを含み、奇数段と偶数段とがそれぞ
れの異なるタイミング信号に基づいて前記保持をなすも
のであるため、奇数段と偶数段とが、保持タイミングが
重ならないように、交互に、優先判別がなされることと
なり、誤判別が生じない。したがって、データ選択回路
の1段分の遅延時間内に確実に処理することができる。
また、本発明の電子機器は、上記画像表示制御装置と、
該画像表示制御装置が出力する表示パターンデータをコ
ンポジット信号に変換する手段とを含み、該コンポジッ
ト信号に基づいて前記最優先の表示パターンデータに応
じた画像を表示してなるものであるため、複数の画面か
ら優先度に応じた1枚の画面を形成して高速に誤判別無
く表示装置に表示できる。
【図1】従来例を示す回路図。
【図2】本発明を適用したパーソナルコンピュータのシ
ステムブロック図。
ステムブロック図。
【図3】本発明を適用して、IC化した画像表示制御装
置を示すブロック図。
置を示すブロック図。
【図4】本発明の一実施例を示す回路図。
【図5】本発明の別の一実施例を示す回路図。
【図6】本実施例に用いたクロックのタイミングチャー
トである。
トである。
第1図において 11…パターンシフト回路 12…ノア回路 13…アンド回路 14…オア回路 15…シフトレジスタ 18…ラッチ回路 17…一致検出回路 18…クロック制御回路 19…水平ドットカウンタ 第2図において 1…画像表示制御装置 2…CPU 3…ビデオカラーエンコーダ 4…RAM 5…ROM 6…ビデオRAM 7…インターフェイス 8…テレピ 第3図において 1…画像表示制御装置 6…ビデオRAM 80…コントロール部 31…アドレスユニット 32…CPUリード/ライトバッファ 33…スプライトアトリビュートテーブル 34…スプライトシフトレジスタ 35…バックグラウンドシフトレジスタ 36…データバスバッファ 37…同期回路 38…プライオリティ回路 第4図において 41…パターンゾフト回路 42…ノア回路 43…アンド回路 44…クロックドノア回路 45…インバータ回路 46…クロックドナンド回路 47…インバータ 48…シフトレジスタ 49…ラッチ回路 50…ラッチ回路 51…一致検出回路 52…クロック制御回路 53…水平ドットカウンタ 第5図において 61…パターンシフト回路 62…ノア回路 63…アンド回路 64…クロックドノア回路 65…インバータ回路 66…シフトレジスタ\ 67…ラッチ回路 68…ラッチ回路 69…一致検出回路 70…クロック制御回路 71…水平ドットカウンタ
フロントページの続き (72)発明者 萩原 康彰 長野県諏訪市大和3丁目3番5号 セイ コーエプソン株式会社内 (56)参考文献 特開 昭62−35393(JP,A)
Claims (4)
- 【請求項1】画面に表示する画像パターンの表示位置を
制御して表示パターンデータを出力する画像表示制御装
置において、 タイミング発生手段と、 M個(2≦M)のデータ選択回路とを有し、 N段目(2≦N≦M)の前記データ選択回路はそれぞ
れ、 画像データを記憶し所定の表示位置に表示パターンデー
タを出力するパターンデータ出力回路と、 前記パターンデータ出力回路が出力する前記表示パター
ンデータの優先判別を行う優先判別回路と、 前記優先判別回路の出力に応じて、当該段の前記パター
ンデータ出力回路から出力される表示パターンデータ又
は前段の前記データ選択回路から出力される表示パター
ンデータを、選択する優先選択回路とを具備し、 各段のデータ選択回路内の優先選択回路は、前記選択さ
れた表示パターンデータを、前記タイミング発生手段が
出力するタイミング信号に基づいて保持し、該保持出力
を次段へ出力することで順次優先判別をし、 M段目の前記データ選択回路内の前記優先選択回路が、
最優先に表示する表示パターンデータを出力してなり、 N段目の前記データ選択回路内の前記優先判別回路の出
力が優先状態を示す場合には、当該段のデータ選択回路
内の前記優先選択回路は、当該段の前記パターンデータ
出力回路から出力される表示パターンデータを選択出力
し、 前記場合以外には、N−1段目の前記データ選択回路か
ら出力される表示パターンデータを選択出力してなるこ
とを特徴とする画像表示制御装置。 - 【請求項2】請求項1記載の画像表示制御装置におい
て、前記優先判別回路の出力は、前記パターンデータが
透明色をあらわすものであるときには該パターンデータ
が優先状態ではないことを示す信号を含むことを特徴と
する画像表示制御装置。 - 【請求項3】請求項1乃至2のうちいずれか一つの請求
項に記載の画像表示制御装置において、 前記タイミング発生手段が発生するタイミング信号は、
互いに重なり合わない第1のタイミング信号と第2のタ
イミング信号とを含み、奇数段と偶数段とがそれぞれの
異なるタイミング信号に基づいて前記保持をなすことを
特徴とする画像表示制御装置。 - 【請求項4】請求項1乃至3のうちいずれか一つの請求
項に記載の画像表示制御装置と、該画像表示制御装置が
出力する表示パターンデータをコンポジット信号に変換
する手段とを含み、 該コンポジット信号に基づいて前記最優先の表示パター
ンデータに応じた画像を表示してなることを特徴とする
電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9004164A JP2735072B2 (ja) | 1987-05-25 | 1997-01-13 | 画像表示制御装置及びこれを具備する電子機器 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12741187 | 1987-05-25 | ||
JP62-127411 | 1987-05-25 | ||
JP9004164A JP2735072B2 (ja) | 1987-05-25 | 1997-01-13 | 画像表示制御装置及びこれを具備する電子機器 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63005083A Division JP2653078B2 (ja) | 1987-05-25 | 1988-01-13 | 画像表示制御装置及びこれを具備する電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09171381A JPH09171381A (ja) | 1997-06-30 |
JP2735072B2 true JP2735072B2 (ja) | 1998-04-02 |
Family
ID=26337891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9004164A Expired - Lifetime JP2735072B2 (ja) | 1987-05-25 | 1997-01-13 | 画像表示制御装置及びこれを具備する電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2735072B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6235393A (ja) * | 1985-08-09 | 1987-02-16 | 株式会社トキメック | 汎用グラフイツクデイスプレイ装置 |
-
1997
- 1997-01-13 JP JP9004164A patent/JP2735072B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09171381A (ja) | 1997-06-30 |
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Legal Events
Date | Code | Title | Description |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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EXPY | Cancellation because of completion of term | ||
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