JP2004221243A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】プロセス変動に応じて、開閉状態が決定する開閉回路SW1、SW2、…、SWnにより、電流を流す高閾値電界効果トランジスタNM11、NM12、…、NM1n、NM21、NM22、…、NM2n、…、NMm1、NMm2、…、NMmnを限定し、導通電流が大きくなるに従い、選択する高閾値電界効果トランジスタNM11、NM12、…、NM1n、NM21、NM22、…、NM2n、…、NMm1、NMm2、…、NMmnの数を減少させる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、MT−CMOSで構成された半導体集積回路に関する。
【0002】
【従来の技術】
近年、特に携帯用電子機器の高速化、長時間バッテリ駆動の要求に応えるため、半導体集積回路には低電源電圧化及び高速化が要求されている。
【0003】
低消費電力化のために電源電圧を下げると動作速度が低下するため、MOSFET(Metal−Oxide−Semiconductor Field Effect Transistor)、あるいは、より広くMISFET(Metal−Insulator−Semiconductor Field Effect Transistor)の閾電圧を低くする必要がある。しかしこの場合、リーク電流の増加が問題となってくる。このため、従来、低閾値のMOSFET(以下MOSトランジスタと呼ぶ)の電源線と実際の電源線との間に、高閾値のMOSトランジスタを接続し、動作が必要なときだけ電源供給を行うMT−CMOS(Multi−Threshold Complementary MOS)技術が提供されている(例えば、特許文献1または特許文献2参照)。
【0004】
図7は、従来のMT−CMOS技術を用いた半導体集積回路の概念を示す回路図であり、図7(A)が高閾値のPチャネルのMOSトランジスタを用いたもの、図7(B)が高閾値のNチャネルのMOSトランジスタを用いたものである。
【0005】
図7(A)は、高電位の実電源線VDDと、CMOS回路C1、C2、…、Cmに電源を供給する疑似電源線VD1、VD2、…、VDmの間に高閾値のPチャネルのMOSトランジスタPM1、PM2、…、PMmを設けた構成である。
【0006】
また、図7(B)は、低電位(接地電位)の実電源線VSSと、低閾値のPチャネル及びNチャネルのMOSトランジスタで構成されたCMOS回路C1、C2、…、Cmに電源を供給する疑似電源線VS1、VS2、…、VSmの間に高閾値のNチャネルのMOSトランジスタNM1、NM2、…、NMmを設けた構成である。
【0007】
図7(A)の回路において、動作が必要なときだけ、電源制御端子PC1、PC2、…、PCmにLowレベル(以下Lレベルと略す)の信号を入力する。また、図7(B)の回路においては、動作が必要なときだけ、電源制御端子PC1、PC2、…、PCmにHighレベル(以下Hレベルと略す)の信号を入力する。これにより、高閾値のPチャネルのMOSトランジスタPM1、PM2、…、PMmまたはNチャネルのMOSトランジスタNM1、NM2、…、NMmをオンすることで、電源部Eからの電源を疑似電源線VD1、VD2、…、VDmまたは疑似電源線VS1、VS2、…、VSmを介してCMOS回路C1、C2、…、Cmに供給する。
【0008】
実際の回路の設計においては、ロットやウェハサイズのばらつきなどのプロセスによる変動(以下プロセス変動と呼ぶ)を勘案してCMOS回路C1、C2、…、Cmの最大消費電流を求めて、高閾値のMOSトランジスタPM1、PM2、…、PMm、NM1、NM2、…、NMmの部分で許容される電圧降下を満たすようなオン抵抗になるように、ゲート幅(以下トランジスタサイズまたは単にサイズと呼ぶこともある)を設定するのが一般的である。
【0009】
【特許文献1】
特開平5−210976号公報(段落番号〔0013〕〜〔0020〕,第1図,第3図)
【特許文献2】
特開平7−212217号公報(段落番号〔0012〕〜〔0014〕,第1図)
【0010】
【発明が解決しようとする課題】
しかし、半導体は周知のごとく製造のたびにプロセス変動があるため、ある範囲の特性の分布が許容されており、MT−CMOSにおける高閾値のMOSトランジスタにおいても特性の分布つまりプロセス変動に起因するばらつきがある。高閾値MOSトランジスタはオフのときのサブスレッショルド領域におけるリーク電流は少なく、オンの時の線形領域における導通電流は多いことが望ましいが導通電流が多い特性の場合は、リーク電流も多いという問題がある。
【0011】
同一サイズのMOSトランジスタにおいてプロセスにより変動する導通電流とリーク電流の関係は、オン時のドレイン・ソース間電圧をVon、そのときのドレイン電流をIon、オフ時のドレイン・ソース間電圧をVoff、そのときのドレイン電流(リーク電流)をIoffとし、Vonが許容される電圧降下を考慮した一定値(Vdrop)とすると、以下のような式になる。
【0012】
【数1】
log(Ioff)=a×Ion+b (1)
また、CMOS回路の消費電流もプロセス変動に依存しているため、最大消費電流はプロセス変動による最大値を採用せざるを得ない。よって、設計時にはプロセス変動を勘案し、オン時の導通電流が最小の場合でも必要な特性、すなわちCMOS回路の最大消費電流において高閾値MOSトランジスタの電圧降下が一定値(Vdrop)以下になるようなオン抵抗になるようにMOSトランジスタのサイズを決定する。
【0013】
しかし、オン時の導通電流が最小の特性よりも大きい場合は、電圧降下は少なくなるがリーク電流が増えてしまうという問題があった。
本発明はこのような点に鑑みてなされたものであり、リーク電流を低減可能な半導体集積回路を提供することを目的とする。
【0014】
【課題を解決するための手段】
本発明では上記課題を解決するために、高低の閾値の電界効果トランジスタで構成された半導体集積回路において、図1で示すように、図示しない低閾値電界効果トランジスタからなる論理回路(図1ではCMOS回路と図示されている)C1、C2、…、Cmと、論理回路C1、C2、…、Cmの電源制御を行い、総ゲート幅が、プロセスにより変動するオン時の導通電流の最小時に電圧降下が許容される一定値以下になる幅になるように、数量及びゲート幅が規定された複数の高閾値電界効果トランジスタNM11、NM12、…、NM1n、NM21、NM22、…、NM2n、…、NMm1、NMm2、…、NMmnと、高閾値電界効果トランジスタNM11、NM12、…、NM1n、NM21、NM22、…、NM2n、…、NMm1、NMm2、…、NMmnと、電源Eと接続した実電源線VDDとの間に接続され、低閾値電界効果トランジスタ及び高閾値電界効果トランジスタNM11、NM12、…、NM1n、NM21、NM22、…、NM2n、…、NMm1、NMm2、…、NMmnのプロセス変動に応じて開閉状態が決定する複数の開閉回路(図1ではスイッチと図示されている)SW1、SW2、…、SWnと、を有することを特徴とする半導体集積回路1が提供される。
【0015】
上記構成によれば、プロセス変動に応じて、開閉状態が決定する開閉回路SW1、SW2、…、SWnにより、電流を流す高閾値電界効果トランジスタNM11、NM12、…、NM1n、NM21、NM22、…、NM2n、…、NMm1、NMm2、…、NMmnを限定し、導通電流が大きくなるに従い、選択する高閾値電界効果トランジスタNM11、NM12、…、NM1n、NM21、NM22、…、NM2n、…、NMm1、NMm2、…、NMmnの数を減少させる。これにより、導通電流が大きい場合には、選択される合計のトランジスタサイズが縮小され、リーク電流を減少する。
【0016】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図1は、本発明の実施の形態の半導体集積回路の概念を示す回路図である。
【0017】
本発明の実施の形態の半導体集積回路1は、低閾値のPチャネル及びNチャネルのMOSトランジスタ(図示を省略)からなるCMOS回路C1、C2、…、Cmと、高閾値のNチャネルのMOSトランジスタNM11、NM12、…、NM1n、NM21、Nm22、…、NM2n、…、NMm1、NMm2、…、NMmnと、スイッチSW1、SW2、…、SWnとを有する。
【0018】
なお、電源Eは、半導体集積回路1の外部に存在する。
CMOS回路C1、C2、…、Cmは、一方の端子を電源Eの低電位側と接続する実電源線VSSと接続している。さらに、CMOS回路C1、C2、…、Cmにおいて、CMOS回路C1は他方の端子を疑似電源線VD1を介して高閾値のNチャネルのMOSトランジスタNM11、NM12、…、NM1nと、CMOS回路C2は他方の端子を疑似電源線VD2を介して高閾値のNチャネルのMOSトランジスタNM21、NM22、…、NM2nと、CMOS回路Cmは他方の端子を疑似電源線VDmを介して高閾値のNチャネルのMOSトランジスタNMm1、NMm2、NMmnと接続している。また、CMOS回路C1と接続されるMOSトランジスタNM11、NM12、…、NM1nは、ゲートを電源制御端子PC1と接続しており、他方の入出力端子(ドレインまたはソース)は、それぞれ疑似電源線VD21、VD22、…、VD2nを介してスイッチSW1、SW2、…、SWnと接続される。CMOS回路C2と接続されるMOSトランジスタNM21、NM22、…、NM2nは、ゲートを電源制御端子PC2と接続しており、他方の入出力端子(ドレインまたはソース)は、それぞれ疑似電源線VD21、VD22、…、VD2nを介してスイッチSW1、SW2、…、SWnと接続される。CMOS回路Cmと接続されるMOSトランジスタNMm1、NMm2、…、NMmnは、ゲートを電源制御端子PCmと接続しており、他方の入出力端子(ドレインまたはソース)は、それぞれ疑似電源線VD21、VD22、…、VD2nを介してスイッチSW1、SW2、…、SWnと接続される。スイッチSW1、SW2、…、SWnの他方の端子は、電源Eの高電位側と接続された、実電源線VDDと接続される。
【0019】
以下、CMOS回路C1とこれに接続されるMOSトランジスタNM11、NM12、…、NM1n部分を例にして説明を進める。CMOS回路C2、…、Cmとこれに接続される複数のMOSトランジスタについては、CMOS回路C1とこれに接続されるMOSトランジスタNM11、NM12、…、NM1nと同様であるので説明を省略する。
【0020】
高閾値のMOSトランジスタNM11、NM12、…、NM1nは、それぞれのゲート幅の合計の長さ、つまり総ゲート幅が、プロセスにより変動するオン時の導通電流の最小時に電圧降下が許容される一定値(Vdrop)以下になる幅Wtとなるように、数量及びそれぞれのMOSトランジスタのゲート幅が規定されている。例えば、幅Wtが100μmである場合、それぞれのゲート幅を20μmとすると、5個のMOSトランジスタを設けることになる。なお、それぞれのMOSトランジスタのサイズは同じでなくてもよい。
【0021】
スイッチSW1、SW2、…、SWnは、CMOS回路C1を構成する低閾値のMOSトランジスタと、高閾値のMOSトランジスタNM11、NM12、…、NM1nのプロセス変動に応じて開閉状態を決定する。なお、スイッチSW1、SW2、…、SWnの具体的な構成例やプロセス変動の検出などについては後述する。
【0022】
CMOS回路C1に対する電源制御端子PC1において、入力がHレベルとなると、MOSトランジスタNM11、NM12、…、NM1nは同時にオンとなる。ここで、実際に電流が流れるのは、それぞれに接続されたスイッチSW1、SW2、…、SWnが閉じていて、疑似電源線VD21、VD22、…、VD2nに電源が供給されているMOSトランジスタのみである。入力がLowレベル(以下Lレベルと呼ぶ)の時には、非導通状態となり、スイッチSW1、SW2、…、SWnのうち、閉じた状態で、疑似電源線VD21、VD22、…、VD2nに電源が供給されているMOSトランジスタにはリーク電流が流れるが、開いた状態で、疑似電源線VD21、VD22、…、VD2nに電源が供給されていないMOSトランジスタにはリーク電流が流れない。
【0023】
使用する高閾値のMOSトランジスタNM11、NM12、…、NM1nの数量は、プロセス特性に応じて、スイッチSW1、SW2、…、SWnの開閉状態を決定することによって決まる。
【0024】
以下、スイッチSW1、SW2、…、SWnの開閉について説明する。
まず、CMOS回路C1を構成する低閾値のMOSトランジスタ(図示を省略)のプロセス変動が無いものとする。プロセスの特性によって決まる導通電流が最大のときに、電圧降下を許容値であるVdrop以下とする場合を考える。このとき最低必要なゲート幅となるように、スイッチSW1、SW2、…、SWnを閉じてMOSトランジスタを必要な数だけ選択する。選択されたMOSトランジスタの合計のゲート幅をWsとすると、ゲート幅WtのMOSトランジスタをそのまま使用する場合と比較して、電圧降下はWt/Ws倍に増加するが許容値以下であり、リーク電流をWs/Wt倍に低減することができる。
【0025】
次に、CMOS回路C1を構成する低閾値のMOSトランジスタ(図示を省略)のプロセス変動を考慮する。CMOS回路C1の消費電流がプロセス変動による最大値に比べて減少する場合には、前述した、最低必要なゲート幅がさらに小さくなる。よって、スイッチSW1、SW2、…、SWnは、合計がそのゲート幅になるように、MOSトランジスタNM11、NM12、…、NM1nを選択する。これにより、リーク電流をさらに減少することができる。
【0026】
図2は、高閾値のMOSトランジスタを5個設けた場合のプロセスの特性に応じて決定した、スイッチの開閉状態を示す図である。
図2では、トランジスタサイズが、MOSトランジスタNM11、NM12、NM13、NM14、NM15で、0.14Wt、0.20Wt、0.21Wt、0.22Wt、0.23Wtとしており、これらを合計したサイズが1.00Wtとなっていることが分かる。
【0027】
スイッチSW1、SW2、SW3、SW4、SW5はプロセス変動による導通電流の大きさごとに、開閉状態(オンオフ)を決定している。例えば、10〜12mAのときは、スイッチSW1、SW2、SW3、SW4、SW5のすべてを閉じ、MOSトランジスタNM11、NM12、NM13、NM14、NM15に実電源線VDDからの電流を流す。プロセス変動により導通電流が増加するとともに、使用するMOSトランジスタの数量を減少させる。
【0028】
図2にはさらに、スイッチSW1、SW2、SW3、SW4、SW5により選択したMOSトランジスタの合計サイズWsと、最大リーク電流、効果を示している。効果は、オフにしているトランジスタサイズの割合で示される。つまり、合計サイズWsが小さいほど、リーク電流を低減させる効果が大きいことを意味する。
【0029】
例えば、導通電流が50mAの場合は、スイッチSW2のみ閉じた状態にして、MOSトランジスタNM12をオン状態にする。このとき合計のゲート幅WsはMOSトランジスタNM12のゲート幅である0.20Wtとなるので、前述のように、リーク電流はWs/Wtの割合で減少することから、ゲート幅WtのMOSトランジスタをそのまま使用する場合と比較して、1/5に減少させることが可能である。
【0030】
図3は、高閾値のMOSトランジスタを複数設けた場合と、1つの場合の導通電流とリーク電流の関係を示すグラフである。
ここでは、トランジスタサイズWtのMOSトランジスタ1個と、Wtを5つに分割してMOSトランジスタを5個設けた場合と、50に分割してMOSトランジスタを50個設けた場合とについて、比較している。横軸が導通電流(A)で縦軸がリーク電流(A)であって、プロセスにより、導通電流が10mAから50mAの範囲で変動するとした場合の例である。図から明らかなように、MOSトランジスタ1つの場合と比べてトランジスタサイズWtを分割して、複数のMOSトランジスタを設けるとリーク電流が低減することができる。
【0031】
次にスイッチSW1、SW2、…、SWnの詳細を説明する。なお、以下では、図1で示した構成のうち、スイッチSW1、SW2、…、SWnの符号のみ変え、他の部分は図1と同じ構成要素であるので、同符合とし、説明を省略する。
【0032】
図4は、スイッチを配線またはヴィアホールを用いて作成した例を示す図である。
ここでは、スイッチSWa1、SWa2、…、SWanを実電源線VDDと、疑似電源線VD21、VD22、VD2nを、ヴィアホールまたは配線を用いて接続箇所V1、V2、…、Vnで接続するかしないかによって形成する。なお、同一スイッチSWa1、SWa2、…、SWan内では、開または閉の一方の状態である。
【0033】
このようなスイッチSWa1、SWa2、…、SWanの作成手段について説明する。
半導体集積回路の製造工程においては、MOSトランジスタなどの回路素子を形成し、各素子への電極配線が終了した後にMOSトランジスタの特性をモニタチップ(ロットやウェハーのプロセス変動によるばらつきなどを、電気的に監視できるような特別のチップであり、ウェハー上に入れることがある)で測定する。その測定結果により、後の配線工程で各スイッチSWa1、SWa2、…、SWanの配線またはヴィアホール形成用の部分のみ異なったマスクを使用することで、スイッチSWa1、SWa2、…、SWanの開閉を設定できる。
【0034】
図5は、スイッチをMOSトランジスタを用いて作成した例を示す図である。
ここでは、高閾値のNチャネルのMOSトランジスタSWb1、SWb2、…、SWbnでスイッチを形成している。
【0035】
また、電源制御端子P01、P02、…、P0nは、MOSトランジスタSWb1、SWb2、…、SWbnを制御する端子であり、Lレベルのときにスイッチが閉状態、Hレベルのときに開状態となる。制御の仕方の例としては、以下のようなものが考えられる。
【0036】
半導体集積回路の製造時にモニタチップの特性を測定して、ヒューズにより電源制御端子P01、P02、…、P0nのレベルを決めることによりMOSトランジスタSWb1、SWb2、…、SWbnの状態を決定する。
【0037】
他には、チップ内に電界効果トランジスタの測定回路を設けて、測定結果で電源制御端子P01、P02、…、P0nのレベルを決めることによりMOSトランジスタSWb1、SWb2、…、SWbnの状態を決定する、などがある。
【0038】
以上の説明では、スイッチを半導体集積回路の内部に設置するとしたが、外部に設けるようにしてもよい。
図6は、スイッチを半導体集積回路の外部に設置した場合の例を示す図である。
【0039】
この場合のスイッチSWc1、SWc2、…、SWcnの制御の仕方の例としては、以下のようなものが考えられる。
製造ロットによる特性をモニタチップなどにより測定し、スイッチSWc1、SWc2、…、SWcnとしては本発明の実施の形態の半導体集積回路10を実装する印刷配線板にジャンパ線あるいは0Ω抵抗器を使用し、スイッチSWc1、SWc2、…、SWcnを閉じる必要があるときは実装、開く必要があるときは未実装とする。実装の有無は印刷配線板への自動実装機のプログラムを変更することで容易に実現できる。
【0040】
他には、チップ内に電界効果トランジスタの測定回路を設けて、測定結果をスイッチSWc1、SWc2、…、SWcnの制御情報として使用することにより開閉状態を決定するようにしてもよい。
【0041】
なお、上記では、高閾値の電界効果トランジスタとして、NチャネルのMOSトランジスタを使用し、実電源線VDDを正極、実電源線VSSを負極として説明したが、これに限定されず、NチャネルのMOSトランジスタの代わりにPチャネルのMOSトランジスタを使用することも、実電源線VDDと、実電源線VSSの極性を逆にして本発明を実現することも可能であることはいうまでもない。
【0042】
【発明の効果】
以上説明したように本発明では、総ゲート幅が、プロセスにより変動するオン時の導通電流の最小時に許容される電圧降下が一定値以下になる幅になるように、数量及びゲート幅が規定された複数の高閾値電界効果トランジスタを設け、プロセス変動に応じて、開閉回路により、導通電流の最大のとき電圧降下が許容される一定値以下になるゲート幅となるように電界効果トランジスタを選択する。これにより、プロセスの変動に起因する特性のばらつきを考慮して、リーク電流を低減することができ、半導体集積回路の性能向上が期待できる。
【図面の簡単な説明】
【図1】本発明の実施の形態の半導体集積回路の概念を示す回路図である。
【図2】高閾値のMOSトランジスタを5個設けた場合のプロセスの特性に応じて決定した、スイッチの開閉状態を示す図である。
【図3】高閾値のMOSトランジスタを複数設けた場合と、1つの場合の導通電流とリーク電流の関係を示すグラフである。
【図4】スイッチを配線またはヴィアホールを用いて作成した例を示す図である。
【図5】スイッチをMOSトランジスタを用いて作成した例を示す図である。
【図6】スイッチを半導体集積回路の外部に設置した場合の例を示す図である。
【図7】従来のMT−CMOS技術を用いた半導体集積回路の概念を示す回路図であり、図7(A)が高閾値のPチャネルのMOSトランジスタを用いたもの、図7(B)が高閾値のNチャネルのMOSトランジスタを用いたものである。
【符号の説明】
1 半導体集積回路
C1、C2、…、Cm CMOS回路
E 電源
NM11、NM12、…、NM21、NM21、NM22、…、NM2n、…、NMm1、NMm2、…、NMmn 高閾値電界効果トランジスタ
PC1、PC2、…、PCm 電源制御端子
SW1、SW2、…、SWn スイッチ
VDD、VSS 実電源線
VD21、VD22、…、VD2n、1VD、VD2、…、VDm 疑似電源線
Claims (4)
- 高低の閾値の電界効果トランジスタで構成された半導体集積回路において、
低閾値電界効果トランジスタからなる論理回路と、
前記論理回路の電源制御を行い、総ゲート幅が、プロセスにより変動するオン時の導通電流の最小時に電圧降下が許容される一定値以下になる幅になるように、数量及びゲート幅が規定された複数の高閾値電界効果トランジスタと、
前記高閾値電界効果トランジスタと、電源と接続した実電源線との間に接続され、前記低閾値電界効果トランジスタ及び前記高閾値電界効果トランジスタの前記プロセスの変動に応じて開閉状態が決定する複数の開閉回路と、
を有することを特徴とする半導体集積回路。 - 前記開閉回路は、前記導通電流の最大のときには、電圧降下が前記一定値以下となるのに最低必要な前記ゲート幅となるように、前記高閾値電界効果トランジスタを選択することを特徴とする請求項1記載の半導体集積回路。
- 前記開閉回路は、前記実電源線と、前記高閾値電界効果トランジスタとの間における配線またはヴィアホールの有無により構成されることを特徴とする請求項1記載の半導体集積回路。
- 前記開閉回路は、高閾値の電界効果トランジスタにより構成されることを特徴とする請求項1記載の半導体集積回路。
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